JP6901686B2 - スイッチング素子、半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に、多層配線層の内部に不揮発型の抵抗変化素子（以下、抵抗変化素子と呼ぶ）と整流素子とを含むスイッチング素子、半導体装置及びその製造方法に関する。

半導体デバイス（特に、シリコンデバイス）は、微細化（スケーリング則：Mooreの法則）によってデバイスの集積化・低電力化が進められ、３年で４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格及びマスクセット価格）、及びデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。

近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ(Field Programmable Gate Array)と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。

抵抗変化素子を使用するメモリとしては、ＭＲＡＭ（磁気抵抗メモリ：Magneto-resistive Random Access Memory）、ＰＲＡＭ（相変化メモリ：Phase Change RAM）、ＲｅＲＡＭ（抵抗変化型メモリ：Resistance Random Access Memory）、ＣＢＲＡＭ（固体電解質のイオンによる導電性パスによるＲＡＭ：Conductive Bridging Random Access Memory）などがある。

ＲｅＲＡＭは、外部から印加する電圧と電流によって、抵抗変化素子を形成している抵抗変化膜内部に導電性パスを形成してオン状態とするか、逆に、抵抗変化膜内部に形成されている導電性パスを消失させてオフ状態とするかによって、抵抗値が変化する特性を利用する。このために、ＲｅＲＡＭセルは、二つの電極の間に挟まれた、金属酸化物からなる抵抗変化膜を有する構造を用いる。例えば、抵抗変化膜に電界を印加して、抵抗変化膜内部において、フィラメントを生成し、あるいは、二つの電極間に導電性パスを形成して、オン状態とする。一方、その後、抵抗変化膜に逆方向に電界を印加することで、フィラメントを消失させ、あるいは、二つの電極間に形成されている導電性パスを消失させて、オフ状態とする。抵抗変化膜に印加する電界の方向を反転させることで、二つの電極間の抵抗値が大きく異なる、オン状態とオフ状態との間のスイッチングがなされる。上記オン状態とオフ状態との間における抵抗値の相違に応じて、この抵抗変化素子を介して流れる電流が異なることを利用して、データを記憶する。データ書き込み時は、記憶したいデータに従って、オフ状態からオン状態への遷移、オン状態からオフ状態への遷移を引き起こす、電圧値と電流値とパルス幅を選択し、データ記憶用のフィラメントの生成又は消失、あるいは、導電性パスの形成又は消失を行う。

非特許文献１にはＲｅＲＡＭの構成に利用される抵抗変化素子の一種として、ＲｅＲＡＭの「メモリセル」の構成に利用する「回路」の自由度を向上させる可能性の高い、抵抗変化素子が開示されている。この抵抗変化素子は、イオン伝導体中における金属イオン移動と、電気化学反応による「金属イオンの還元による金属の析出」と「金属の酸化による金属イオンの生成」を利用して、抵抗変化膜を挟む電極間の抵抗値を可逆的に変化させ、スイッチングを行う不揮発性スイッチング素子である。非特許文献１に開示される不揮発性スイッチング素子は、イオン伝導体からなる「固体電解質」と、「固体電解質」の二つの面のそれぞれに接して設けられた「第１電極」及び「第２電極」とで構成される。該不揮発性スイッチング素子を構成する、「第１電極」を構成する「第１の金属」と、「第２電極」を構成する「第２の金属」は、金属を酸化し、金属イオンを生成する過程の標準生成ギブズエネルギーΔＧが相違している。

非特許文献１に開示される不揮発性スイッチング素子では、「第１電極」を構成する「第１の金属」と、「第２電極」を構成する「第２の金属」は、それぞれ、下記の選択がなされている。

オフ状態からオン状態への遷移を引き起こす「バイアス電圧」を「第１電極」と「第２電極」の間に印加する際、「第１電極」と「固体電解質」との界面において、「第１電極」を構成する「第１の金属」には、印加される「バイアス電圧」で誘起される電気化学反応によって金属が酸化されて、金属イオンを生成し、「固体電解質」に金属イオンを供給可能な金属が採用される。

オン状態からオフ状態への遷移を引き起こす「バイアス電圧」を「第１電極」と「第２電極」の間に印加する際、該「第２電極」の表面に「第１の金属」が析出している場合、「第２電極」の表面に析出している「第１の金属」は、印加される「バイアス電圧」で誘起される電気化学反応によって、金属が酸化され、金属イオンを生成し、「固体電解質」に金属イオンとして、溶解するが、「第２電極」を構成する「第２の金属」には、印加される「バイアス電圧」によっては、金属が酸化され、金属イオンを生成する過程は誘起されない、金属が採用される。

「金属架橋構造の形成」と「金属架橋構造の溶解」によって、オン状態とオフ状態を達成する、金属架橋型抵抗変化素子における、スイッチング動作を簡単に説明する。

オフ状態からオン状態への遷移過程（セット過程）では、第２電極を接地して、第１電極に正電圧を印加すると、第１電極と固体電解質の界面では、第１電極の金属が金属イオンになって固体電解質に溶解する。一方、第２電極側では、第２電極から供給される電子を利用して、固体電解質中の金属イオンが固体電解質中に金属になって析出する。固体電解質中に析出した金属により、金属架橋構造が形成され、最終的に、第１電極と第２電極を接続する金属架橋が形成される。この金属架橋で、第１電極と第２電極を電気的に接続することで、スイッチがオン状態になる。

一方、オン状態からオフ状態への遷移過程（リセット過程）では、オン状態のスイッチに対して、第２電極を接地して第１電極に負電圧を印加すると、金属架橋を構成している、金属が金属イオンになって固体電解質に溶解する。溶解が進行すると、金属架橋を構成している「金属架橋構造」の一部が切れる。最終的に、第１電極と第２電極を接続する金属架橋が切断されると、電気的接続が切れ、スイッチがオフ状態になる。

なお、金属の溶解が進行すると、導通経路を構成している「金属架橋構造」は細くなり、第１電極及び第２電極間の抵抗が大きくなったり、また、第１電極と固体電解質の界面では、溶解している金属イオンが還元され、金属として析出するため、「固体電解質」中に含まれる金属イオン濃度が減少し、比誘電率が変化することに伴い、電極間容量が変化したりするなど、電気的接続が完全に切れる前の段階から電気特性が変化し、最終的に電気的接続が切れる。

また、オフ状態へと遷移させた（リセットした）金属架橋型抵抗変化素子に、再び、第２電極を接地して第１電極に正電圧を印加すると、オフ状態からオン状態への遷移過程（セット過程）が進行する。すなわち、該金属架橋型抵抗変化素子では、オフ状態からオン状態への遷移過程（セット過程）と、オン状態からオフ状態への遷移過程（リセット過程）を、可逆的に行うことが可能である。

また、非特許文献１では、イオン伝導体を介して２個の電極が配置され、２個の電極の間の導通状態を制御する、２端子型スイッチング素子の構成、及びそのスイッチング動作が開示されている。

（抵抗変化素子の極性の定義）
本発明に適用可能な抵抗変化素子の動作特性は、前述の動作原理に関わらず、印加電圧レベルで抵抗変化動作するユニポーラ型と、印加電圧レベルと電圧極性によって抵抗変化動作するバイポーラ型とに分類することができる。本発明では、バイポーラ型抵抗変化素子を用いることが好ましい。

＜固体電解質層型抵抗変化素子の説明＞
上記したバイポーラ型抵抗変化素子の例として、非特許文献１には、固体電解質層（イオンが電界等の印加によって自由に動くことのできる固体）中における金属イオン移動と電気化学反応とを利用したスイッチング素子が開示されている。非特許文献１に開示されたスイッチング素子は、固体電解質層、該固体電解質層に一側と該一側と反対側の各面に当接して対向配置された第１電極及び第２電極の３層から構成されている。このうち、第１電極は、固体電解質層に金属イオンを供給するための役割を果たしている。第２電極からは、金属イオンは供給されない。

以下では、このスイッチング素子の動作について簡単に説明する。

第１の電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになって固体電解質層に溶解する。そして、固体電解質層中の金属イオンが固体電解質層中に金属になって析出する。固体電解質層中に析出した金属により、第１電極と第２電極を接続する金属架橋が形成される。金属架橋により第１電極と第２電極が電気的に接続することで、スイッチング素子はオン状態になる。

一方、上記オン状態で、第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチング素子はオフ状態になる。なお、電気的接続が完全に切れる前の段階から、第１電極と第２電極間の抵抗が大きくなったり、第１電極と第２電極間の容量が変化したりする等、その電気特性が変化し、最終的に電気的接続が切れる。

また、上記オフ状態からオン状態にするには、再び第１の電極を接地して第２電極に負電圧を印加すればよい。

固体電解質層型抵抗変化素子によるスイッチング素子として、非特許文献１では、固体電解質層を介して第１、第２の電極が配置され、それらの間の導通状態を制御する２端子型のスイッチング素子の構成及び動作が開示されている。

このような固体電解質層型抵抗変化素子によるスイッチング素子は、ＭＯＳＦＥＴ等の半導体スイッチよりもサイズが小さく、オン抵抗が小さいという特徴を持っている。このため、プログラマブルロジックデバイスへの適用に有望であると考えられている。

また、このスイッチング素子においては、その導通状態（オン又はオフ）は印加電圧をオフにしてもそのまま維持される。このため、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタ等の選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線及びビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオン又はオフの状態から情報「１」又は「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる。

なお、不揮発性の抵抗変化素子に関して、特許文献１には、第１の電極と、第２の電極と、第１の電極及び第２の電極の双方に接続する可変抵抗体と、誘電層を介して可変抵抗体に接続する制御電極（第三電極）を備え、誘電層は第２の可変抵抗体の側面に接した構成が開示されている。

特許文献２は、配線接続情報や論理情報を保持するメモリ回路に関するものであり、第一の抵抗変化性素子、第二の抵抗変化性素子、及び第一のスイッチング素子を、第一の電源と第二の電源との間に直列に接続することが提案されている。

特開２０１０−１５３５９１号公報 特開２０１１−１７２０８４号公報

M. Tada, K. Okamoto, T. Sakamoto, M. Miyamura, N. Banno, and H. Hada, "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", IEEE TRANSACTION ON ELECTRON DEVICES, Vol. 58, No. 12, pp.4398-4405, (2011).

以下に、上述した関連技術の分析を与える。

前述したような２端子型抵抗変化素子を半導体装置上に形成してプログラミングする場合、特に信号線の伝達先を不揮発的に切り替えるスイッチに適用する場合、抵抗変化素子をプログラミングするために、抵抗変化素子一つにつき、一つの選択トランジスタ（アクセストランジスタ）が必要であり、前記トランジスタの面積によってスイッチング素子の面積が実効的に大きくなってしまう問題点を有していた。

本発明は、上記問題点を解消すべく新たに創案されたものであって、その主たる目的は、誤書き込み及び誤動作を防止し、高信頼化及び高密度化が可能なスイッチング素子、半導体装置及びその製造方法を提供することにある。

本発明の態様によるスイッチング素子は、少なくとも第一抵抗変化素子と第二抵抗変化素子と第一整流素子と第二整流素子とを含み、前記第一整流素子と第二整流素子は二端子素子であって、前記第一抵抗変化素子及び前記第二抵抗変化素子の一端と前記第一整流素子及び前記第二整流素子の一端とが接続されており、前記整流素子は二端子である。

本発明の別の態様によれば、半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体装置であって、前記銅多層配線層内に形成された複数の第一電極を兼ねる銅配線と、前記複数の第一電極を兼ねる銅配線上に形成された絶縁性バリア膜と、前記絶縁性バリア膜に形成され、前記第一電極を兼ねる銅配線に通ずる開口部と、前記開口部を含む平面に形成された抵抗変化膜と、前記抵抗変化膜上に形成された第二電極と、前記第二電極上に形成された整流素子と、前記整流素子上に形成された第三電極と、を含む半導体装置が提供される。

本発明の更に別の態様によれば、半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体装置の製造方法であって、第一電極を兼ねる銅配線上に絶縁性バリア膜を形成する工程と、前記絶縁性バリア膜に、前記第一電極を兼ねる銅配線に通ずる開口部を形成する工程と、前記開口部を含む面に抵抗変化膜を形成する工程と、前記抵抗変化膜上に第二電極を形成する工程と、前記第二電極より上部に整流素子を形成する工程と、を含む、半導体装置の製造方法が提供される。

本発明によれば、抵抗変化素子の誤書き込み及び誤動作を防止し、高密度化を可能としている。

本発明の第一の実施形態に係るスイッチング素子におけるバイポーラ型抵抗変化素子の電流−電圧特性（図１（ａ））の一例及びバイポーラ型整流素子の電流−電圧特性（図１（ｂ））の一例を示した図である。 本発明の第一の実施形態に係るスイッチング素子の構成例を示した回路図である。 図２に示されたスイッチング素子の電極構成を説明するための図である。 本発明によるスイッチング素子をクロスバースイッチアレイに適用した例を部分的に示した図である。 本発明に係るスイッチング素子の構造例を示した図である。 図５のスイッチング素子構造の変形例を示した図である。 本発明の実施例１に係る半導体装置（スイッチング素子）の構成を模式的に示した部分断面図である。 図７の実施例１による半導体装置（スイッチング素子）の構造の変形例を示す図である。 本発明の実施例２に係る半導体装置（スイッチング素子）の構成を模式的に示した部分断面図である。 図９の実施例２による半導体装置（スイッチング素子）の構造の変形例を示す図である。 （Ａ）〜（Ｃ）は、図８の実施例による半導体装置の製造方法の工程を説明するための断面図である。 （Ａ）〜（Ｃ）は、図１１（Ａ）〜図１１（Ｃ）に続く製造方法の工程を説明するための断面図である。 （Ａ）〜（Ｃ）は、図１２（Ａ）〜図１２（Ｃ）に続く製造方法の工程を説明するための断面図である。 （Ａ）〜（Ｃ）は、図１３（Ａ）〜図１３（Ｃ）に続く製造方法の工程を説明するための断面図である。 図１４（Ａ）〜図１４（Ｃ）に示された製造方法の工程を経た結果、得られた半導体装置（スイッチング素子）の構造を説明するための図で、図８に対応する断面図である。

［第一の実施形態］
＜第１の視点：二つの抵抗変化素子と二つの整流素子とを含むスイッチング素子＞
図２を参照すると、本発明の第１の視点におけるスイッチング素子１００は、第１抵抗変化素子１０１と、第２抵抗変化素子１０２と、第１抵抗変化素子１０１の一端側に一端を接続した第一整流素子１０３と、第２抵抗変化素子１０２の一端側に一端を接続した第二整流素子１０４を備える。第１抵抗変化素子１０１と第一整流素子１０３の接続点と、第２抵抗変化素子１０２と第二整流素子１０４の接続点を接続している。第１抵抗変化素子１０１の他端側には第１端子１１１を接続し、第２抵抗変化素子１０２の他端側には第２端子１１２を接続している。第１整流素子１０３の他端側には第３端子（制御端子）１１３を接続し、第２整流素子１０４の他端側には第４端子（制御端子）１１４を接続している。

このスイッチング素子１００は、第１端子１１１と第３端子１１３間に電圧を印加することで、第１抵抗変化素子１０１の抵抗状態を変化させることができる。また、第２端子１１２と第４端子１１４の間に電圧を印加することで、第２抵抗変化素子１０２の抵抗状態を変化させることができる。

第３端子１１３、もしくは第４端子１１４にプログラミング電圧以下の電圧が印加された場合には、第一整流素子１０３、もしくは第二整流素子１０４によって、第３端子１１３と第４端子１１４は、第１抵抗変化素子１０１及び第２抵抗変化素子１０２とは絶縁分離される。そのため、第３端子１１３と第４端子１１４は、第１端子１１１と第２端子１１２の間を伝搬するロジック信号／読み出し信号と分離される。このように信号の伝達は上記二つの抵抗変化素子を経由してなされ、抵抗変化素子のプログラミングは整流素子を介してなされる。以降の説明では、第１端子１１１を入力端子と呼び、第２端子１１２を出力端子と呼ぶことがあるが、その理由は説明が進むにつれて明らかになる。

かかる実施形態によれば、抵抗変化素子の抵抗状態を、第一整流素子１０３、第二整流素子１０４を介して電圧印加で変化させることによって、プログラミングのための制御信号線と、プログラミング後に接続される信号線（もしくは読み出し線）を独立させることができる。このため、抵抗変化素子の誤書き込み、及び誤動作を防止することができる。

このときの抵抗変化素子及び整流素子の動作特性について、バイポーラ型を例に説明する。図１（ａ）にバイポーラ型抵抗変化素子の電流Ｉ−電圧Ｖの特性の一例を示し、図１（ｂ）にバイポーラ型整流素子の電流Ｉ−電圧Ｖの特性の一例を示す。

抵抗変化素子は第１電極に正電圧を印加すると、次第にリーク電流が増加し（図１（ａ）の矢印Ａ）、閾値電圧Ｖ１を越えたところで、抵抗状態が高抵抗状態（オフ状態）から、低抵抗状態（オン状態）へ遷移する（図１（ａ）の矢印Ｂ）。抵抗変化素子は、電圧を０Ｖまで戻した場合にも低抵抗状態を維持する（図１（ａ）の矢印Ｃ）。続いて、抵抗変化素子は第１電極に負電圧を印加すると、所定のピーク電流に達したところで、抵抗状態が低抵抗状態（オン状態）から、高抵抗状態（オフ状態）へ遷移する（図１（ａ）のＤ）。抵抗変化素子は、第１電極にさらに負電圧を印加しても、バイポーラ型の抵抗変化素子であるため抵抗状態は変化しない（図１（ａ）のＥ）。

整流素子は、第１電極に正電圧を印加すると次第にリーク電流が増加し、閾値電圧Ｖ２を越えたところで抵抗状態が高抵抗状態（オフ状態）から、低抵抗状態（オン状態）へ遷移する（図１（ｂ）の矢印Ｆ）。整流素子は、電圧を０Ｖまで戻した場合には抵抗状態が揮発性であるために、閾値電圧Ｖ２よりも低い電圧となったところで、電流値が減少する（図１（ｂ）の矢印Ｇ）。一方、整流素子は、逆方向に電圧印加を行った場合には、正電圧印加と同様に、負電圧が増加すると次第にリーク電流が増加し、閾値電圧−Ｖ２を越えたところで抵抗状態が高抵抗状態（オフ状態）から、低抵抗状態（オン状態）へ遷移する（図１（ｂ）の矢印Ｈ）。整流素子は、負電圧を０Ｖまで戻した場合には抵抗状態が揮発性であるために、閾値電圧−Ｖ２よりも低い電圧となったところで、電流値が減少する（図１（ｂ）の矢印Ｉ）。

このとき、第１端子１１１と第３端子１１３間に印加された電圧は、第１抵抗変化素子１０１と整流素子１０３とで電圧分配される。例えば、より小さい制御電圧で抵抗変化素子の抵抗状態をオフ状態からオン状態へ変化させる（プログラミングする）ためには、印加した制御電圧の大半が抵抗変化素子に印加することが好ましい。そのため、オフ状態におけるリーク電流レベルは、抵抗変化素子よりも整流素子の方が低いことが好ましい。

そのため、整流素子１０３の閾値電圧Ｖ２と、第１抵抗変化素子１０１及び第２抵抗変化素子１０２の閾値電圧Ｖ１の関係は、Ｖ２＜Ｖ１であることが好ましい。

上記第１抵抗変化素子と第２抵抗変化素子と整流素子の動作極性は同一であることが好ましい。すなわち、バイポーラ型の抵抗変化素子を用いる場合には、バイポーラ型の整流素子（双方向整流素子）を用いることが好ましく、ユニポーラ型の抵抗変化素子を用いる場合には、ユニポーラ型の整流素子（一方向整流素子）を用いることが好ましい。これはバイポーラ型の抵抗変化素子の場合には、電流の大きさと流れる方向でスイッチングするためであり、それにともなって整流素子も同極性の特性が必要になるためである。

図３は、図２に示したスイッチング素子１００の電極構成を説明するための図である。図３に示すように、第１抵抗変化素子１０１は、その他端側の第１電極１０１ａと第１抵抗変化膜１０１ｂと一端側の第２電極１０１ｃからなる。同様に、第２抵抗変化素子１０２は、その他端側の第１電極１０２ａと第２抵抗変化膜１０２ｂと一端側の第２電極１０２ｃからなる。整流素子１０３は、その一端側の第１電極１０３ａと、整流膜１０３ｂと、他端側の第２電極１０３ｃからなる。同様に、整流素子１０４は、その一端側の第１電極１０４ａと、整流膜１０４ｂと、他端側の第２電極１０４ｃからなる。

例えば、抵抗変化素子の第１電極１０１ａ、１０２ａは、金属イオンを供給する活性電極を含む構成としてもよい。また、抵抗変化素子の第１抵抗変化膜１０１ｂ、第２抵抗変化膜１０２ｂは、イオン化した金属が伝導する固体電解質層を含む構成としてもよい。さらに、抵抗変化素子の第２電極１０１ｃ、１０２ｃは、上記金属イオンと反応しない不活性電極を含む構成としてもよい。

整流素子の整流膜１０３ｂ、１０４ｂは、プール・フレンケル型の絶縁膜や、ショットキー型の絶縁膜、スレッショルドスイッチング型の揮発性抵抗変化膜、などを用いることができる。

つづいて、本発明による誤書き込み及び誤動作の改善要因について、説明する。本実施形態では、第１抵抗変化素子１０１と第２抵抗変化素子１０２とが第３端子１１３と第１整流素子１０３によって絶縁分離されている。第３端子１１３は第１抵抗変化素子１０１及び第２抵抗変化素子１０２をプログラミングするためのプログラミング端子であることから、第１抵抗変化素子１０１及び第２抵抗変化素子１０２の抵抗状態に関わらず、第１整流素子１０３に閾値電圧Ｖ２以下の電圧が印加された場合には、第１抵抗変化素子１０１と第２抵抗変化素子１０２の絶縁分離が維持される。すなわち、第１端子１１１から第２端子１１２間の信号伝達に関して誤動作を生じることがない。

加えて、本発明によるディスターブ不良による誤動作の改善要因について説明する。ディスターブ不良は誤動作によってオフ状態からオン状態へ遷移してしまう不良であることから、第１抵抗変化素子１０１及び第２抵抗変化素子１０２は高抵抗状態であるとする。ここで、入力端子（第１端子）１１１に閾値電圧Ｖ１（セット電圧）以下の正電圧が印加され、出力端子（第２端子）１１２がグラウンドに接地されているとする。抵抗変化素子の両端に電圧が印加されているが、第１抵抗変化素子１０１はオフ状態からオン状態へ遷移する方向に電圧が印加されているのに対し、第２抵抗変化素子１０２はオン状態からオフ状態へ遷移する方向に電圧が印加されている。すなわち、第１抵抗変化素子１０１は電圧の印加方向がオン状態へ遷移する方向なので、閾値電圧Ｖ１以下の電圧が印加された場合に誤動作してオン状態へ遷移する可能性があるが、第２抵抗変化素子１０２はオフ状態へ遷移する電圧印加方向なので、誤動作が生じない。

一方、ここで出力端子１１２に閾値電圧Ｖ１（セット電圧）以下の正電圧が印加され、入力端子１１１がグラウンドに接地されている場合、第２抵抗変化素子１０２はオフ状態からオン状態へ遷移する方向に電圧が印加されているのに対し、第１抵抗変化素子１０１はオン状態からオフ状態へ遷移する方向に電圧が印加されている。すなわち、第２抵抗変化素子１０２は電圧の印加方向がオン状態へ遷移する方向なので、閾値電圧Ｖ１以下の電圧が印加された場合に誤動作してオン状態へ遷移する可能性があるが、第１抵抗変化素子１０１はオフ状態へ遷移する電圧印加方向なので、誤動作が生じない。

すなわち、いずれの信号形態が伝達された場合にも、入力端子１１１から出力端子１１２への信号を遮断するためには、第１抵抗変化素子及び第２抵抗変化素子の少なくとも一方がオフ状態を維持できれば良いので、スイッチング素子の誤動作を防止することができる。このような抵抗変化素子を用いることで、半導体回路の誤動作による不良をなくし、高信頼性の半導体装置を実現することができるようになる。さらに印加された電圧は、第１抵抗変化素子と第２抵抗変化素子とで電圧分配されるため、実効的に個々の抵抗変化素子に印加される電圧レベルが低くなる。この効果によってもディスターブ不良が改善する。

図３に示す、少なくとも二つのバイポーラ型の抵抗変化素子を有し、上記抵抗変化素子の同一極性電極（１０１ｃ、１０２ｃ）同士と二つの整流素子とが接続され、かつ未接続の二つの電極（１１１、１１２）から入出力がなされる電気素子を、整流素子付き相補型抵抗変化素子と呼ぶことができる。

このような構成のスイッチとすることで、信号経路中に挿入され、未接続の少なくとも二つの抵抗変化素子の端子（１１１、１１２）から入出力がなされ、かつ未接続の整流素子の端子（１１３、１１４）によって少なくとも二つの抵抗変化素子の抵抗状態が制御されるスイッチング素子を実現することができる。

［第二の実施形態］
＜第２の視点：クロスバースイッチアレイ＞
本発明における第２の視点として、第一の実施形態で説明したスイッチング素子を備えたクロスバースイッチアレイを説明する。

図４は本発明におけるクロスバースイッチアレイの例である。前述したスイッチング素子を少なくとも２つ以上アレイ状に配置し、複数のスイッチング素子で、少なくとも第一配線か、第二配線か、第三配線か、第四配線のいずれか一つを共有したクロスバースイッチアレイである。

クロスバースイッチアレイの１つのスイッチング素子について説明すると、第一抵抗変化素子の他端に接続する第一配線と、第二抵抗変化素子の他端に接続する第二配線とを有し、前記第一配線と前記第二配線とは直交する方向に延在する。

クロスバースイッチアレイはまた、第一整流素子の他端に接続する第三配線と、第二整流素子の他端に接続する第四配線とを有し、前記第三配線と前記第四配線とは直交する方向に延在する。

このとき、前記第一配線と前記第三配線は平行に延存し、前記第二配線と前記第四配線は平行に延在する。

このような構成とすることで、前記第一抵抗変化素子のプログラミングは前記第二整流素子を介して行い、前記第二抵抗変化素子のプログラミングは前記第一整流素子を介して行うことができるようになる。

すべての抵抗変化素子がオフ状態であるとし、上記の１つのスイッチング素子における第一、第二の抵抗変化素子の双方をオン状態として、クロスバースイッチアレイの交点をオン状態にプログラミングする場合について説明する。

上記の１つのスイッチング素子において、第一抵抗変化素子の他端（第一配線）と第一整流素子の他端（第三配線）間に電圧を印加することで、第一抵抗変化素子の抵抗状態を変化させることができる。また、第二抵抗変化素子の他端（第二配線）と第二整流素子の他端（第四配線）間に電圧を印加することで、第二抵抗変化素子の抵抗状態を変化させることができる。

第一整流素子の他端、もしくは第二整流素子の他端にプログラミング電圧以下の電圧が印加された場合には、第一整流素子、もしくは第二整流素子によって、第一整流素子の他端（第三配線）と第二整流素子の他端（第四配線）は、第一抵抗変化素子及び第二抵抗変化素子と絶縁分離される。そのため、第一整流素子の他端と第二整流素子の他端は、第一抵抗変化素子の他端（第一配線）と第二抵抗変化素子の他端（第二配線）の間を伝搬する信号と分離される。このように信号の伝達は上記二つの抵抗変化素子を経由してなされ、第一抵抗変化素子、第二抵抗変化素子のプログラミングはそれぞれ、第二整流素子、第一整流素子を介してなされる。

このように、第一、第二抵抗変化素子の抵抗状態を、第一整流素子、第二整流素子を介して電圧印加で変化させることによって、プログラミングのための信号線と、プログラミング後に接続される信号線を独立させることができ、第一配線（垂直線）と第二配線（水平線）を接続することができる。

［第三の実施形態］
＜第３の視点：デバイス構造＞
本発明に係るスイッチング素子の構造を図５、図６を参照して説明する。

図５において、このスイッチング素子は、未接続の２つの第１電極（第１活性電極４０１ａ、第２活性電極４０１ｂ）の上に第１、第２の抵抗変化素子を形成するための固体電解質４０２を有する。固体電解質４０２の上には不活性電極４０３を介して第１、第２の整流素子４０４を有し、各整流素子の上には制御電極４０５を有する。信号の入出力は、第１活性電極４０１ａ、第２活性電極４０１ｂから行われる。

スイッチング素子をオン状態（低抵抗状態）にするには、制御電極４０５に電圧を印加することで、第１活性電極４０１ａ、及び第２活性電極４０１ｂのそれぞれから金属架橋４０６ａ及び４０６ｂを固体電解質４０２内に形成し、第１活性電極４０１ａと不活性電極４０３と第２活性電極４０１ｂを電気的に接続する。

図６は、図５の例の変形例であり、不活性電極４０３と、第１、第２の整流素子４０４の間にそれぞれ、中間電極４０７を形成した点を除いて図５のスイッチング素子と同じである。

（実施例１）
本発明の実施例１に係るスイッチング素子について図面を用いて説明する。

図７は、本発明の実施例に係る半導体装置（スイッチング素子）の構成を模式的に示した部分断面図である。図８は、図７の実施例によるスイッチング素子構造の変形例を示す図である。

本発明の実施例に係るスイッチング素子は、半導体基板（図示せず）上の多層配線層の内部に抵抗変化素子２２を有する装置である。この抵抗変化素子２２の抵抗変化膜９は、図５で説明した第三の実施形態によるスイッチング素子では固体電解質４０２に対応し、第二電極１０は、図５の不活性電極４０３に対応する。第１配線５ａ、第１配線５ｂはそれぞれ、図５で説明した第三の実施形態によるスイッチング素子では第１活性電極４０１ａ、第２活性電極４０１ｂに対応する。

図７や図８では、二つの整流素子１１に二つの抵抗変化素子が接続された回路構成に対応するスイッチング素子の構造を示しているが、接続される抵抗変化素子の数に応じて整流素子の数を増やすこともできる。

図７に示すように、多層配線層は、半導体基板（図示せず）上にて、半導体基板側から順に、層間絶縁膜２、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１５、層間絶縁膜１７、ハードマスク膜１６、及びバリア絶縁膜２１の順に積層した絶縁積層体を有する。多層配線層は、層間絶縁膜２及び絶縁性バリア膜７に形成された配線溝にバリアメタル６ａ、６ｂを介して第１配線５ａ、５ｂが埋め込まれている。多層配線層は、層間絶縁膜１７及びハードマスク膜１６に形成された配線溝に第２配線１８が埋め込まれている。一方、後述する図１０や、製造方法の説明で明らかになるように、層間絶縁膜１５及び保護絶縁膜１４に形成された下穴にプラグ１９が埋め込まれている。第２配線１８とプラグ１９とが一体（図示省略）となっており、第２配線１８及びプラグ１９の側面乃至底面がバリアメタル２０によって覆われている。

多層配線層は、絶縁性バリア膜７に形成された開口部にて、下部電極となる第１配線５ａ、５ｂ、絶縁性バリア膜７の開口部の壁面乃至絶縁性バリア膜７上に、抵抗変化膜９、第二電極１０、整流素子１１、及び制御電極（第三電極）１２の順に積層した整流素子付き相補型抵抗変化素子２２が形成されている。制御電極（第三電極）１２上に保護絶縁膜１４が形成されており、抵抗変化膜９、第二電極１０、整流素子１１、制御電極（第三電極）１２からなる積層体の側面が保護絶縁膜１４で覆われている。第１配線５ａ、５ｂを抵抗変化素子２２の下部電極とすることで、すなわち、第１配線５ａ、５ｂが抵抗変化素子２２の下部電極を兼ねることで、工程数を簡略化しながら、電極抵抗を下げることができる。通常のＣｕダマシン配線プロセスに追加工程として、少なくとも２枚のマスクセットを作成するだけで、抵抗変化素子を搭載することができ、素子の低抵抗化と低コスト化を同時に達成することができるようになる。

なお、図７の例では、第２配線１８、プラグ１９がそれぞれバリアメタル２０を介して接続される構成となっているため、制御電極に対応する箇所を１２で示している。

整流素子付き相補型抵抗変化素子２２は、抵抗変化型不揮発素子であり、実施形態では、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。抵抗変化素子２２は、下部電極となる第１配線５ａ、５ｂと、プラグ１９と電気的に接続された第二電極１０及び制御電極（第三電極）１２との間に、整流素子１１が介在した構成となっている。抵抗変化素子２２は、絶縁性バリア膜７に形成された開口部の領域にて抵抗変化膜９と第１配線５ａ、５ｂが直接接しており、第二電極１０上にてプラグ１９と制御電極（第三電極）１２とがバリアメタル２０を介して電気的に接続されている。抵抗変化素子２２は、電圧の印加、あるいは電流を流すことでオン／オフの制御を行い、例えば、抵抗変化膜９中への第１配線５ａ、５ｂに係る金属の電界拡散を利用してオン／オフの制御を行う。

図示しない半導体基板は、半導体素子が形成された基板である。半導体基板には、例えば、シリコン基板、単結晶基板、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることができる。

層間絶縁膜２は、半導体基板上に形成された絶縁膜である。層間絶縁膜２には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜２は、複数の絶縁膜を積層したものであってもよい。

絶縁性バリア膜７は層間絶縁膜２上に形成された絶縁膜である。絶縁性バリア膜７には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。絶縁性バリア膜７は、複数の絶縁膜を積層したものであってもよい。

層間絶縁膜２には、第１配線を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル６ａ、６ｂを介してそれぞれ第１配線５ａ、５ｂが埋め込まれている。

第１配線５ａ、５ｂは、層間絶縁膜２及び絶縁性バリア膜７に形成された配線溝にバリアメタル６ａ、６ｂを介して埋め込まれた配線である。第１配線５ａ、５ｂは、抵抗変化素子２２の下部電極を兼ね、抵抗変化膜９と直接接している。なお、第１配線５ａ、５ｂと抵抗変化膜９との間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と抵抗変化膜９は連続工程にて堆積され、連続工程にて加工される。また、抵抗変化膜９の下部がコンタクトプラグを介して下層配線に接続されることはない。第１配線５ａ、５ｂには、抵抗変化膜９において拡散、イオン電導伝導可能な金属が用いられ、例えば、Ｃｕ等を用いることができる。第１配線５ａ、５ｂは、ＡｌやＭｎと合金化されていてもよい。

バリアメタル６ａ、６ｂは、第１配線５ａ、５ｂに係る金属が層間絶縁膜２や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル６ａ、６ｂには、例えば、第１配線５ａ、５ｂがＣｕを主成分とする金属からなる場合には、タンタルＴａ、窒化タンタルＴａＮ、窒化チタンＴｉＮ、炭窒化タングステンＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜を用いることができる。

絶縁性バリア膜７は、第１配線５ａ、５ｂを含む層間絶縁膜２上に形成され、第１配線５ａ、５ｂに係る金属（例えば、Ｃｕ）の酸化を防いだり、層間絶縁膜１５中への第１配線５ａ、５ｂに係る金属の拡散を防いだり、制御電極（第三電極）１２、整流素子１１、第二電極１０及び抵抗変化膜９の加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜７には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、及びそれらの積層構造等を用いることができる。絶縁性バリア膜７は、保護絶縁膜１４及びハードマスク膜１６と同じ材料であることが好ましい。

絶縁性バリア膜７は、第１配線５ａ、５ｂ上にて開口部を有する。絶縁性バリア膜７の開口部においては、第１配線５ａ、５ｂと抵抗変化膜９が接している。絶縁性バリア膜７の開口部は、第１配線５ａ、５ｂの領域内に形成されている。このようにすることで、凹凸の小さい第１配線５ａ、５ｂの表面上に抵抗変化素子２２を形成することができるようになる。絶縁性バリア膜７の開口部の壁面は、第１配線５ａ、５ｂから離れるにつれて広くなったテーパ面となっている。絶縁性バリア膜７の開口部のテーパ面は、第１配線５ａ、５ｂの上面に対し８５°以下に設定されている。このようにすることで、第１配線５ａ、５ｂと抵抗変化膜９の接続部の外周（絶縁性バリア膜７の開口部の外周部付近）における電界集中が緩和され、絶縁耐性を向上させることができる。

抵抗変化膜９は、抵抗が変化する膜である。抵抗変化膜９は、第１配線５ａ、５ｂ（下部電極）に係る金属の作用（拡散、イオン伝導など）により抵抗が変化する材料を用いることができる。抵抗変化膜９は、その抵抗変化を金属イオンの析出によって行う場合には、イオン伝導可能な膜が用いられ、例えば、Ｔａを含む酸化物絶縁膜であって、Ｔａ_２Ｏ_５、ＴａＳｉＯ等を用いることができる。また、抵抗変化膜９は、下からＴａ_２Ｏ_５、ＴａＳｉＯの順に積層した積層構造とすることができる。このような積層構造とすることで、抵抗変化膜９を固体電解質として用いた場合には、低抵抗時（オン時）にイオン伝導層内部に形成される金属イオン（例えば、銅イオン）よる架橋を、Ｔａ_２Ｏ_５層で分断することで、オフ時に金属イオンを容易に回収することができるようになり、スイッチング特性を向上させることができるようになる。抵抗変化膜９は、第１配線５ａ、５ｂ、絶縁性バリア膜７の開口部のテーパ面、乃至絶縁性バリア膜７上に形成されている。抵抗変化膜９は、第１配線５ａ、５ｂと抵抗変化膜９の接続部の外周部分が少なくとも絶縁性バリア膜７の開口部のテーパ面上に沿って配設されている。

第二電極１０のうち、抵抗変化膜９と直接接している下層側の電極には、第１配線５ａ、５ｂに係る金属よりもイオン化しにくく、抵抗変化膜９において拡散、イオン伝導しにくい金属が用いられることが好ましい。このような電極は、例えば、Ｐｔ、Ｒｕ等を用いることができる。このような電極にはまた、Ｐｔ、Ｒｕ等の金属材料を主成分としたＲｕＴａ、ＲｕＴｉなどを用いても良く、仕事関数の制御のために第二電極１０と整流素子との界面にＴａやＴｉなどを挿入しても良い。

第二電極１０は一つの面で抵抗変化膜９と直接接しており、もう一つの面で整流素子１１に直接接している。この第二電極１０は積層構造としても良い。第二電極１０は、例えば、抵抗変化膜９と直接接している下層側の電極と、整流素子１１と直接接している上層側の電極とによる積層構造としても良い。例えば、下層側の電極としてＲｕ、ＲｕＴａ、ＲｕＴｉ、あるいはそれらの窒化物を用いることができ、上層側の電極としてＴａ、Ｔｉ、あるいはそれらの窒化物を用いることができる。これは整流素子が酸化物である場合に、Ｒｕが上面から酸素雰囲気に曝されることを防ぐことができる。

第二電極１０のうち、整流素子１１と直接接している上層側の電極には、整流素子１１と第二電極１０との仕事関数を考慮して、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮなどを用いても良い。

整流素子１１は、図３で説明したように、整流膜を含み、この整流膜として、プール・フレンケル型の絶縁膜や、ショットキー型の絶縁膜、スレッショルドスイッチング型の揮発性抵抗変化膜、などを用いることができる。整流膜は、例えば、酸化チタン（ＴｉＯ_ｘ）、酸化タンタル（ＴａＯ_ｘ）、酸化タングステン（ＷＯ_ｘ）、酸化モリブデン（ＭｏＯ_ｘ）、酸化ハフニウム（ＨｆＯ_ｘ）、酸化アルミニウム（ＡｌＯ_ｘ）、酸化ジルコン（ＺｒＯ_ｘ）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化マンガン（ＭｎＯ_ｘ）、酸化ニオブ（ＮｂＯ_ｘ）、シリコン窒素膜（ＳｉＮ）、シリコン炭化窒素膜（ＳｉＣＮ）、シリコン酸化膜（ＳｉＯ_ｘ）、あるいはシリコン、ゲルマニウムのいずれかを含む膜を用いることができる。あるいは、これらの積層膜を用いることができる。

特に、ＴａＯは電極にＴａを用いていることもあり、成膜や加工が他の材料を用いた場合に比べると利点がある。ＳｉＮも半導体装置に一般的に用いられている材料であり、成長やドライエッチングによる加工が容易である利点がある。

制御電極（第三電極）１２は、例えば、Ｔａ、Ｔｉ、Ｗ、Ａｌあるいはそれらの窒化物等を用いることができる。制御電極（第三電極）１２は、バリアメタル２０と同一材料であることが好ましい。制御電極（第三電極）１２は、バリアメタル２０を介してプラグ１９と電気的に接続されている。

保護絶縁膜１４と絶縁性バリア膜７とは、同一材料であることが好ましい。すなわち、抵抗変化素子２２の周囲を全て同一材料で囲むことで材料界面が一体化され、外部からの水分などの浸入を防ぐとともに、抵抗変化素子２２自身からの脱離を防ぐことができるようになる。

保護絶縁膜１４は、抵抗変化素子２２にダメージを与えることなく、さらに抵抗変化膜９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜１４には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜１４は、絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１４と絶縁性バリア膜７及びハードマスク膜１６はそれらの間の界面が連続的となることで一体化して、界面の密着性が向上し、抵抗変化素子２２の保護をより良くすることができるようになる。

層間絶縁膜１５は、保護絶縁膜１４上に形成された絶縁膜である。層間絶縁膜１５には、例えば、シリコン酸化膜（ＳｉＯ_ｘ）、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１５は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１５は、その上に形成される層間絶縁膜１７と同一材料としてもよい。層間絶縁膜１５には、プラグ１９を埋め込むための下穴が形成されており、当該下穴にバリアメタル２０を介してプラグ１９が埋め込まれている。

層間絶縁膜１７には、例えば、シリコン酸化膜、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１７は、層間絶縁膜１５と同一材料としてもよい。層間絶縁膜１７には、第２配線１８を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル２０を介して第２配線１８が埋め込まれている。

第２配線１８は、層間絶縁膜１７に形成された配線溝にバリアメタル２０を介して埋め込まれた配線である。第２配線１８は、プラグ１９と一体になっている。プラグ１９は、層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１６に形成された下穴に、バリアメタル２０を介して埋め込まれている。プラグ１９は、整流素子１１を介して第二電極１０と電気的に接続されている。第２配線１８及びプラグ１９には、例えば、Ｃｕを用いることができる。

バリアメタル２０は、第２配線１８（プラグ１９を含む）に係る金属が層間絶縁膜１５、１７や下層へ拡散することを防止するために、第２配線１８及びプラグ１９の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル２０には、例えば、第２配線１８及びプラグ１９がＣｕを主成分とする金属からなる場合には、タンタルＴａ、窒化タンタルＴａＮ、窒化チタンＴｉＮ、炭窒化タングステンＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜を用いることができる。バリアメタル２０は、制御電極（第三電極）１２と同一材料であることが好ましい。例えば、バリアメタル２０がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを制御電極（第三電極）１２に用いることが好ましい。あるいは、バリアメタル２０がＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第二電極１０に用いることが好ましい。

バリア絶縁膜２１は、第２配線１８を含む層間絶縁膜１７上に形成され、第２配線１８に係る金属（例えば、Ｃｕ）の酸化を防ぐほか、第２配線１８に係る金属の上層への拡散を防ぐ役割を有する絶縁膜である。バリア絶縁膜２１には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、及びそれらの積層構造等を用いることができる。

図８は、図７の変形例を示し、整流素子１１とバリアメタル２０との間の領域に制御電極１２が形成されている点を除いて図７の例と同じである。

（実施例２）
図９は実施例２におけるスイッチング素子の断面図である。このスイッチング素子は、抵抗変化素子と整流素子とを異なる配線層に形成、配置したうえで銅配線を介して接続するようにした構成である。下層の銅配線においては、絶縁性バリア膜７に形成された開口部にて、下部電極となる一つの第１配線５ａともう一つの第１配線５ｂ上に、抵抗変化膜９、上部電極（第二電極）１０からなる相補型抵抗変化素子２２が形成されている。上部電極１０は、銅によるプラグ１９を介して中間の銅配線３１ａ、３１ｂへ接続される。

層間絶縁膜１５及び保護絶縁膜１４に形成された下穴にバリアメタル２０を介してプラグ１９が埋め込まれている。保護絶縁膜１４に形成された下穴は、平面視で絶縁性バリア膜７の二つの開口部の間に配置されている。そして、第二電極１０がバリアメタル２０を介して電気的に接続されている。

中間の銅配線３１ａ、３１ｂにおいては、バリア絶縁膜２１に形成された２つの開口部にて、中間電極となる一つのプラグ（第２配線）１９上に下部電極３２、整流膜３３、及び制御電極（第三電極）３４の順に積層することで整流素子３０が形成される。

図１０は図９の抵抗変化素子の変形例である。図７の半導体基板上の多層配線層の内部に抵抗変化素子２２を有する装置とは、絶縁性バリア膜７に開口部が二つある点において相違する。

具体的には、下部電極となる第１配線５ａ、５ｂに対応させて、絶縁性バリア膜７に開口部が二つ形成されており、絶縁性バリア膜７のこの二つの開口部の壁面及び絶縁性バリア膜７上に、抵抗変化膜９、第二電極１０、第二電極１０とは材料の異なる別の電極１０´の順に積層した相補型抵抗変化素子２２が形成されている。層間絶縁膜１５に形成された下穴に第２配線１８が埋め込まれている。第二電極１０´上にて第２配線１８と第二電極１０´とがバリアメタル２０を介して電気的に接続されている。

第二電極１０´は、第２配線１８を介して中間の銅配線３１ａ、３１ｂへ接続される。

中間の銅配線３１ａ、３１ｂにおいては、バリア絶縁膜２１に形成された２つの開口部にて、図９と同様、中間電極となる一つの第２配線１８と下部電極３２、整流膜３３、及び制御電極（第三電極）３４の順に積層することで整流素子３０が形成される。

（実施例３）
次に、実施例１として説明した図８の半導体装置の製造方法について、図１１（Ａ）〜図１１（Ｃ）、図１２（Ａ）〜図１２（Ｃ）、図１３（Ａ）〜図１３（Ｃ）、図１４（Ａ）〜図１４（Ｃ）を用いて説明する。本実施例３の製造方法は、本発明における半導体装置を形成するための一例である。図１１（Ａ）〜図１１（Ｃ）、図１２（Ａ）〜図１２（Ｃ）、図１３（Ａ）〜図１３（Ｃ）、図１４（Ａ）〜図１４（Ｃ）は、本発明による半導体装置の製造方法の実施例を模式的に示した工程断面図である。

まず、半導体基板（例えば、半導体素子が形成される基板）上に層間絶縁膜２（例えば、シリコン酸化膜、膜厚５００ｎｍ）を堆積する。その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、層間絶縁膜２に配線溝を形成する。その後、当該配線溝にバリアメタル６ａ、６ｂ（例えば、ＴａＮ／Ｔａ積層膜、膜厚５ｎｍ／５ｎｍ）（以下、バリアメタル６と総称する）を介して、第１配線５ａ、５ｂ（例えば、銅）（以下、第１配線５と総称する）を埋め込む。

層間絶縁膜２は、プラズマＣＶＤ（Chemical Vapor Deposition）法によって形成することができる。ここで、プラズマＣＶＤ法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。

また、第１配線５は、例えば、ＰＶＤ（Physical Vapor Deposition）法によってバリアメタル６（例えば、ＴａＮ／Ｔａの積層膜）を形成し、ＰＶＤ法によるＣｕシードの形成後、電解めっき法によって銅を配線溝内に埋設し、２００℃以上の温度で熱処理後、ＣＭＰ（Chemical Mechanical Polishing）法によって配線溝内以外の余剰の銅を除去することで形成することができる。このような一連の銅配線の形成方法は、当該技術分野における一般的な手法を用いることができる。ここで、ＣＭＰ法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨することで平坦化を行う（図１１（Ａ））。

次に、第１配線５を含む層間絶縁膜２上に絶縁性バリア膜７（例えば、ＳｉＣＮ膜、膜厚３０ｎｍ）を形成する（図１１（Ｂ））。ここで、絶縁性バリア膜７は、プラズマＣＶＤ法によって形成することができる。絶縁性バリア膜７の膜厚は、１０ｎｍ〜５０ｎｍ程度であることが好ましい。

次に、絶縁性バリア膜７上に第一ハードマスク膜８（例えば、シリコン酸化膜）を形成する（図１１（Ｃ））。このとき、第一ハードマスク膜８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、絶縁性バリア膜７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。第一ハードマスク膜８には、例えば、シリコン酸化膜、シリコン窒化膜、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ等を用いることができ、ＳｉＮ／ＳｉＯ_２の積層体を用いることができる。

次に、第一ハードマスク膜８上にフォトレジスト（図示せず）を用いて開口部をパターニングする。フォトレジストをマスクとしてドライエッチングすることにより第一ハードマスク膜８に開口部パターンを形成し、その後、酸素プラズマアッシング等によってフォトレジストを剥離する（図１２（Ａ））。このとき、ドライエッチングは必ずしも絶縁性バリア膜７の上面で停止している必要はなく、絶縁性バリア膜７の内部にまで到達していてもよい。

次に、図１２（Ａ）に示される開口部がパターニングされた第一ハードマスク膜８をマスクとして、第一ハードマスク膜８の開口部から露出する絶縁性バリア膜７をエッチバック（ドライエッチング）することにより、絶縁性バリア膜７に開口部を形成して、絶縁性バリア膜７の開口部から第１配線５を露出させる。このとき、絶縁性バリア膜７の開口部は層間絶縁膜２の内部にまで達していても良い。その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５の露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する（図１２（Ｂ）参照）。

図１２（Ａ）の第一ハードマスク膜８は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。また、絶縁性バリア膜７の開口部の形状は、円形、正方形、四角形とし、円の直径、あるいは四角形の一辺の長さは２０ｎｍから５００ｎｍとすることができる。

また、絶縁性バリア膜７のエッチバックでは、反応性ドライエッチングを用いることで、絶縁性バリア膜７の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。

次に、第１配線５を含む絶縁性バリア膜７上に抵抗変化膜９を堆積する。抵抗変化膜９は固体電解質であって、例えば、ＳｉＣＯＨ、ＴａＳｉＯ、Ｔａ_２Ｏ_５、ＺｒＯ、又はＨｆＯ、膜厚６ｎｍ）を用いることができる（図１２（Ｃ））。ここで、抵抗変化膜９は、ＰＶＤ法やＣＶＤ法を用いて形成することができる。

絶縁性バリア膜７の開口部は、有機剥離処理によって水分などが付着しているため、抵抗変化膜９の堆積前に２５０℃〜４００℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。この際、銅表面を再度酸化させないよう、真空下、あるいは窒素雰囲気にするなどの注意が必要である。

また、抵抗変化膜９の堆積前に、絶縁性バリア膜７の開口部から露出する第１配線５に対して、Ｈ_２ガスを用いた、ガスクリーニング、あるいはプラズマクリーニング処理を行ってもよい。このようにすることで、抵抗変化膜９を形成する際に第１配線５（Ｃｕ）の酸化を抑制することができ、プロセス中の銅の熱拡散（物質移動）を抑制することができるようになる。

また、抵抗変化膜９の堆積前に、ＰＶＤ法を用いて薄膜のバルブメタル（２ｎｍ以下）（図示せず）を堆積することで、第１配線５（Ｃｕ）の酸化を抑制してもよい。バルブメタルは、Ｚｒ、Ｈｆ、Ｔｉ、Ａｌ、Ｔａなどの少なくとも一つからなり、Ｃｕよりも酸化の自由エネルギーは負に大きい材料から選択することができる。薄膜のバルブメタル層は抵抗変化膜９の形成中に酸化されて、酸化物となる。

また、抵抗変化膜９を段差のある開口部にカバレッジよく埋め込む必要があるため、プラズマＣＶＤ法を用いて行うことが好ましい。

次に、抵抗変化膜９上に積層構造の第二電極１０を形成する。第二電極１０は、抵抗変化膜９と直接接する下層側の電極（例えば、Ｒｕを主成分とする層、膜厚１０ｎｍ）と、上層側の電極（例えば、窒化チタン、膜厚１０ｎｍ）をわけて堆積することもできる。さらに、整流素子１１及び第三電極（制御電極）１２をこの順に形成する（図１３（Ａ）参照）。

第三電極（制御電極）１２上に第二ハードマスク膜８−２（例えば、ＳｉＣＮ膜、膜厚３０ｎｍ）及び第三ハードマスク膜（別のハードマスク膜）８−３（例えば、ＳｉＯ_２膜、膜厚２００ｎｍ）を、この順に積層する。第二ハードマスク膜８−２及び第三ハードマスク膜８−３は、プラズマＣＶＤ法を用いて成膜することができる。ハードマスク膜は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。また、第二ハードマスク膜８−２と第三ハードマスク膜８−３とは、異なる種類の膜であることが好ましく、例えば、第二ハードマスク膜８−２をＳｉＣＮ膜とし、第三ハードマスク膜８−３をＳｉＯ_２膜とすることができる。このとき、第二ハードマスク膜８−２は、保護絶縁膜１４及び絶縁性バリア膜７と同一材料であることが好ましい。すなわち、抵抗変化素子の周囲を全て同一材料で囲むことにより材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの脱離を防ぐことができるようになる。また、第二ハードマスク膜８−２は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このとき抵抗変化膜９から酸素が脱離し、酸素欠陥によって固体電解質のリーク電流が増加するという問題が生じる。それらを抑制するためには、成膜温度を４００℃以下とすることが好ましい。さらに、ハードマスク膜の成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ_４／Ｎ_２の混合ガスを高密度プラズマによって形成したＳｉＮ膜などを用いることが好ましい。

又はドマスクには、メタルハードマスクを用いることができ、例えば、ＴｉＮなどを用いることができる。

次に、第三ハードマスク膜８−３上に抵抗変化素子部をパターニングするためのフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとして、第二ハードマスク膜８−２が表れるまで第三ハードマスク膜８−３をドライエッチングし、その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する（図１３（Ｃ）参照）。

次に、第三ハードマスク膜８−３上に、整流素子部をパターニングするためのフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとして、第三ハードマスク膜８−３内に整流素子パターンを転写するためにドライエッチングし、その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。

これにより、第二ハードマスク膜８−２と第三ハードマスク膜８−３のエリア内に抵抗変化素子部と整流素子部がパターニングされる（図１４（Ａ）、図１４（Ｂ）参照）。

次に、第二ハードマスク膜８−２と第三ハードマスク膜８−３をマスクとして、第二ハードマスク膜８−２、第三電極（制御電極）１２、整流素子１１、第二電極１０、抵抗変化膜９を連続的にドライエッチングする。このとき、ハードマスク膜は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。

例えば、第二電極１０がＴｉＮの場合にはＣｌ_２系のＲＩＥ(Reactive Ion Etching)で加工することができ、第二電極１０がＲｕの場合にはＣｌ_２／Ｏ_２の混合ガスでＲＩＥ加工することができる。また、抵抗変化膜９のエッチングでは、下面の絶縁性バリア膜７上でドライエッチングを停止させる必要がある。このようなハードマスクＲＩＥ法を用いることで、抵抗変化素子部と整流素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、加工することができるようになる。

次に、第三電極（制御電極）１２、整流素子１１、第二電極１０、抵抗変化膜９を含む絶縁性バリア膜７上に保護絶縁膜１４（例えば、ＳｉＮ膜、３０ｎｍ）を堆積する（図１４（Ｃ）参照）。

保護絶縁膜１４は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このとき抵抗変化膜９の側面から酸素が脱離し、固体電解質のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜１４の成膜温度を３５０℃以下とすることが好ましい。さらに、保護絶縁膜１４の成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ_４／Ｎ_２の混合ガスを高密度プラズマによって、基板温度２００℃で形成したＳｉＮ膜などを用いることが好ましい。

次に、図１５に示すように保護絶縁膜１４上に層間絶縁膜１５（例えば、ＳｉＯＣ）を形成し、その後、ＣＭＰによって層間絶縁膜１５を削り込んで平坦化する。さらに、層間絶縁膜１５上に、層間絶縁膜１７（例えば、シリコン酸化膜）、ハードマスク膜１６をこの順に堆積する。その後、第２配線１８用の配線溝及びプラグ１９用の下穴を形成し、銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル２０（例えば、ＴａＮ／Ｔａ）を介して第２配線１８（例えば、Ｃｕ）及びプラグ１９（例えば、Ｃｕ）を同時に形成し、その後、第２配線１８を含むハードマスク膜１６上にバリア絶縁膜２１（例えば、ＳｉＮ膜）を堆積する。

第２配線１８の形成は、下層配線（第１配線５）形成と同様のプロセスを用いることができる。このとき、バリアメタル２０と第三電極（制御電極）１２を同一材料とすることでプラグ１９と制御電極（第三電極）１２の間の接触抵抗を低減し、素子性能を向上（オン時の抵抗変化素子２２の抵抗を低減）させることができるようになる。

層間絶縁膜１５及び層間絶縁膜１７はプラズマＣＶＤ法で形成することができる。

本製造方法によれば、第１配線５を抵抗変化素子の下部電極とすること、すなわち、第１配線５が抵抗変化素子２２の下部電極を兼ねることで、抵抗変化素子２２の小型化による高密度化を実現するとともに、相補型抵抗変化素子を形成することができるため、信頼性を向上させることができる。抵抗変化素子２２の上面側には整流素子１１が形成され、通常のＣｕダマシン配線プロセスに追加工程として、３枚のマスクセットを作成するだけで、抵抗変化素子２２を搭載することができ、装置の低コスト化を同時に達成することができるようになる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子２２を搭載して、装置の性能を向上させることができる。

例えば、本願発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する例について説明したが、本発明はそれに限定されるものではない。本発明は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（登録商標）（Ferro Electric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性、及び整流素子を利用したメモリ素子などに用いることもできる。また、本発明では抵抗変化素子の実施例として、金属イオン析出型の抵抗変化素子の特性を中心に示したが、抵抗変化素子の動作原理は本発明の利用を限定するものではない。

また、できあがりからも本発明によるスイッチング素子を確認することができる。具体的には、デバイスの断面をＴＥＭ（透過型電子顕微鏡：Transmission Electron Microscope）観察することで、多層配線内部に抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねており、二つの異なる下層配線の間に開口部を有しているかを観察することで確認することができ、本発明に係る構造であるかを確認できる。さらにＴＥＭに加えＥＤＸ（エネルギー分散型Ｘ線分光法：Energy Dispersive X-ray Spectroscopy）、ＥＥＬＳ（電子エネルギー損失分光法：Electron Energy-Loss Spectroscopy）などの組成分析を行うことで、本発明に記載された材料であるかの確認をすることができる。

本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更及び置換が容易であることが明白であるが、このような変更及び置換は、添付の特許請求範囲及び精神に該当するものであることは明白である。

上記の実施形態、実施例の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
少なくとも第一抵抗変化素子と第二抵抗変化素子と整流素子とを含むスイッチング素子であって、前記第一抵抗変化素子及び前記第二抵抗変化素子の一端と前記整流素子の一端とが接続されており、前記整流素子は二端子であるスイッチング素子。
（付記２）
前記第一抵抗変化素子と前記第二抵抗変化素子と前記整流素子の動作極性が同一である、付記１に記載のスイッチング素子。
（付記３）
前記整流素子の閾値電圧は、前記第一抵抗変化素子又は前記第二抵抗変化素子の閾値電圧より低い、付記１又は２に記載のスイッチング素子。
（付記４）
前記整流素子は揮発型抵抗変化素子である、付記１〜３のいずれか１つに記載のスイッチング素子。
（付記５）
前記第一、第二抵抗変化素子はそれぞれ、第一電極と第二電極とこれら第一、第二電極間に挟まれた抵抗変化膜とからなる不揮発型抵抗変化素子であって、前記第一電極は金属イオンを供給する活性電極であり、前記抵抗変化膜は金属イオンが伝導する層であり、前記第二電極は不活性電極である、付記１〜４のいずれか１つに記載のスイッチング素子。
（付記６）
信号経路中に挿入されるものであって、
前記第一、第二抵抗変化素子の未接続の端子を通して入出力がなされ、かつ前記整流素子の未接続の端子を通して抵抗変化素子の抵抗状態が制御される、付記１〜５のいずれか１つに記載のスイッチング素子。
（付記７）
半導体装置内の多層配線層に形成されるものであって、
前記第一電極は下部電極兼銅配線であって、銅配線の上面には絶縁性バリア膜が形成され、絶縁性バリア膜は開口部を有し、前記抵抗変化膜は開口部において下部電極兼銅配線と接し、前記抵抗変化膜の上面には下から第二電極、整流素子、第三電極の順に積層されている、付記５に記載のスイッチング素子。
（付記８）
前記抵抗変化膜は、前記開口部において少なくとも二つ以上の前記下部電極兼銅配線と接し、前記第二電極、前記整流素子、前記第三電極は二つの前記第一、第二抵抗変化素子間で一体化している、付記７に記載のスイッチング素子。
（付記９）
前記整流素子は、ＳｉＮ_ｘ、ＴａＯ_ｘ、ＮｂＯ_ｘ、ＨｆＯ_ｘ、ＴｉＯ_ｘ、ＺｒＯ_ｘ、ＷＯ_ｘのいずれか１つ、あるいはそれらの積層膜からなる、付記１〜８のいずれか１つに記載のスイッチング素子。
（付記１０）
前記第一電極の主成分はＣｕからなり、前記第二電極の主成分はＲｕからなり、前記絶縁性バリア膜は、ＳｉＣ、ＳｉＣＮ、ＳｉＮのいずれか１つからなる、付記７に記載のスイッチング素子。
（付記１１）
前記第一抵抗変化素子のプログラミングは前記第二整流素子を介して行い、前記第二抵抗変化素子のプログラミングは前記第一整流素子を介して行うことを特徴とする付記１〜１０のいずれか１つに記載のスイッチング素子。
（付記１２）
半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体装置であって、
前記銅多層配線層内に形成された複数の第一電極兼銅配線と、
前記複数の第一電極兼銅配線上に形成された絶縁性バリア膜と、
前記絶縁性バリア膜に形成され、前記第一電極兼銅配線に通ずるととともに壁面が前記銅配線から離れるにしたがい広くなるテーパ面となった開口部と、
前記開口部を含む平面に形成された抵抗変化膜と、
前記抵抗変化膜上に形成された第二電極と、
前記第二電極上に形成された整流素子と、
前記整流素子上に形成された第三電極と、を有する半導体装置。
（付記１３）
前記第三電極は制御電極である、付記１２に記載の半導体装置。
（付記１４）
前記抵抗変化膜、前記第二電極、前記整流素子、及び前記第三電極は積層構造をなしている、付記１２又は１３に記載の半導体装置。
（付記１５）
前記整流素子と前記第三電極の組み合わせを、前記第一電極を兼ねる銅配線よりも上方の別の配線層に配置した、付記１４に記載の半導体装置。
（付記１６）
前記絶縁性バリア膜に形成され、前記第一電極を兼ねる銅配線に通ずる開口部を２つ有し、
それぞれの前記開口部に前記抵抗変化膜と前記第二電極の組み合わせが形成され、
前記整流素子と前記第三電極の組み合わせを、前記第一電極を兼ねる銅配線よりも上方の別の配線層であって２つの前記開口部に対応する箇所に配置した、付記１４に記載の半導体装置。
（付記１７）
半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体装置の製造方法であって、
第一電極兼銅配線上に絶縁性バリア膜を形成する工程と、
前記絶縁性バリア膜に、前記第一電極兼銅配線に通ずるととともに壁面が前記銅配線から離れるにしたがい広くなるテーパ面となった開口部を形成する工程と、
前記開口部を含む面に抵抗変化膜を形成する工程と、
前記抵抗変化膜上に第二電極を形成する工程と、
前記第二電極上に整流素子を形成する工程と、
前記整流素子上に第三電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１８）
前記抵抗変化膜、前記第二電極、前記整流素子及び前記第三電極は共通のマスクでエッチングされて形成されている、付記１７に記載の半導体装置の製造方法。
(付記１９)
前記抵抗変化膜、前記第二電極、前記整流素子、前記第三電極の形成を、
前記開口部を含む全面に抵抗変化膜、第二電極、整流素子、第三電極、ハードマスク膜を順に形成する工程と、
前記ハードマスク膜にパターニング加工を行って抵抗変化素子部と整流素子部とを含む領域に対応するマスク領域を形成する工程と、
前記マスク領域をマスクとして第三電極、整流素子、第二電極、抵抗変化膜を連続的にエッチングして前記抵抗変化膜、前記第二電極、前記整流素子、前記第三電極の積層構造を形成する工程と、を経て行う、付記１７又は１８に記載の半導体装置の製造方法。
（付記２０）
付記１〜１１のいずれか１つに記載のスイッチング素子を用いたクロスバースイッチアレイであって、水平ラインを第一下層配線、垂直ラインを第二下層配線とし、制御端子に接続する対角ラインを上層配線とするクロスバースイッチアレイ。
（付記２１）
前記第一抵抗変化素子の他端に接続する第一配線と、前記第二抵抗変化素子の他端に接続する第二配線とを有し、前記第一配線と前記第二配線とは直交する方向に延在することを特徴とする、付記２０に記載のクロスバースイッチアレイ。
（付記２２）
前記第一整流素子の他端に接続する第三配線と、前記第二整流素子の他端に接続する第四配線とを有し、前記第三配線と前記第四配線とは直交する方向に延在することを特徴とする、付記２０又は２１に記載のクロスバースイッチアレイ。
（付記２３）
前記第一配線と前記第三配線は平行に延在し、前記第二配線と前記第四配線が平行に延在することを特徴とする、付記２０〜２２のいずれか１つに記載のクロスバースイッチアレイ。
（付記２４）
付記１〜１１のいずれか１つに記載のスイッチング素子を少なくとも２つ以上アレイ状に配置し、複数の前記スイッチング素子で、未接続の端子を接続する、少なくとも一つの配線を共有し、
前記第一抵抗変化素子のもう一端と接続する第一の配線と、
前記第二抵抗変化素子のもう一端と接続する第二の配線と
前記第一整流素子のもう一端と接続する第三の配線と、
前記第二整流素子のもう一端と接続する第四の配線と、を有し、
前記第一の配線と第三の配線とは平行であり、
前記第二の配線と第四の配線とはそれらと直交することを特徴とする、クロスバースイッチアレイ。

以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。

この出願は、２０１５年４月６日に出願された日本出願特願２０１５−７７４９５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

２ 層間絶縁膜
５ａ、５ｂ 第１配線
６ａ、６ｂ バリアメタル
７ 絶縁性バリア膜
８ ハードマスク膜
９ 抵抗変化膜
１０ 第二電極
１１ 整流素子
１２ 制御電極（第三電極）
１４ 保護絶縁膜
１５ 層間絶縁膜
１６ ハードマスク膜
１７ 層間絶縁膜
１８ 第２配線
１９ プラグ
２０ バリアメタル
２１ バリア絶縁膜
１０１ 第１抵抗変化素子
１０１ａ 第１電極
１０１ｂ 第１抵抗変化膜
１０１ｃ 第２電極
１０２ 第２抵抗変化素子
１０２ａ 第１電極
１０２ｂ 第２抵抗変化膜
１０２ｃ 第２電極
１０３ 整流素子
１０３ａ 第１電極
１０３ｂ 整流膜
１０３ｃ 第２電極
１１１ 第１端子
１１２ 第２端子
１１３ 第３端子
４０１ａ 第１活性電極
４０１ｂ 第２活性電極
４０２ 固体電解質
４０３ 不活性電極
４０４ 整流素子
４０５ 制御電極（第三電極）
４０６ａ、４０６ｂ 金属架橋

Claims (9)

1. 少なくとも第一抵抗変化素子と第二抵抗変化素子と第一整流素子と第二整流素子とを含み、前記第一整流素子と前記第二整流素子とは二端子素子であって、前記第一抵抗変化素子及び前記第二抵抗変化素子の一端と前記第一整流素子及び前記第二整流素子の一端とが接続されており、
   前記第一抵抗変化素子のプログラミングは前記第二整流素子を介して行い、前記第二抵抗変化素子のプログラミングは前記第一整流素子を介して行うことを特徴とするスイッチング素子。
2. 信号経路中に挿入されるものであって、
   前記第一抵抗変化素子及び前記第二抵抗変化素子の未接続の端子を通して入出力がなされ、かつ前記第一整流素子及び前記第二整流素子の未接続の端子を通して前記第一抵抗変化素子及び前記第二抵抗変化素子の抵抗状態が制御される、請求項１に記載のスイッチング素子。
3. 前記第一抵抗変化素子及び前記第二抵抗変化素子の少なくとも一つは、第一電極と第二電極とこれら第一、第二電極間に挟まれた抵抗変化膜とからなる不揮発型抵抗変化素子であって、前記第一電極は金属イオンを供給する活性電極であり、前記抵抗変化膜は金属イオンが伝導する層であり、前記第二電極は不活性電極である、請求項１又は２に記載のスイッチング素子。
4. 前記第一、第二整流素子はそれぞれ、第三電極と第四電極とこれら第三、第四電極間に挟まれた整流膜とからなる素子であって、前記第三電極は前記第四電極と同一材料であることを特徴とする請求項１〜３のいずれか１項に記載のスイッチング素子。
5. 請求項１〜４のいずれか１項に記載のスイッチング素子を少なくとも２つ以上アレイ状に配置し、複数の前記スイッチング素子で、未接続の端子を接続する、少なくとも一つの配線を共有するようにしたクロスバースイッチアレイ。
6. 半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体装置であって、
   前記銅多層配線層内に形成された複数の第一電極を兼ねる銅配線と、
   前記複数の第一電極を兼ねる銅配線上に形成された絶縁性バリア膜と、
   前記絶縁性バリア膜に形成され、前記第一電極を兼ねる銅配線に通ずる開口部と、
   前記開口部を含む平面に形成された抵抗変化膜と、
   前記抵抗変化膜上に形成された第二電極と、
   前記第二電極上に形成された第一、第二整流素子と、を含む半導体装置。
7. 更に、前記第一、第二整流素子上に形成された、制御電極としての第三電極を含む、請求項６に記載の半導体装置。
8. 半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体装置の製造方法であって、
   第一電極を兼ねる銅配線上に絶縁性バリア膜を形成し、
   前記絶縁性バリア膜に、前記第一電極を兼ねる銅配線に通ずる開口部を形成し、
   前記開口部を含む面に抵抗変化膜を形成し、
   前記抵抗変化膜上に第二電極を形成し、
   前記第二電極より上部に第一、第二整流素子を形成し、
   前記第一、第二整流素子上にそれぞれ第三電極を形成する、半導体装置の製造方法。
9. 前記抵抗変化膜、前記第二電極、前記第一、第二整流素子、前記第三電極の形成を、
   前記開口部を含む全面に抵抗変化膜、第二電極、整流素子膜、第三電極、ハードマスク膜を順に形成し、
   前記ハードマスク膜にパターニング加工を行って抵抗変化素子部と整流素子部とを含む領域に対応するマスク領域を形成し、
   前記マスク領域をマスクとして第三電極、整流素子膜、第二電極、抵抗変化膜を連続的にエッチングして前記抵抗変化膜、前記第二電極、前記第一、第二整流素子、前記第三電極の積層構造を形成することを経て行う、請求項８に記載の半導体装置の製造方法。

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