JP6910255B2 - Ａｄ変換器、および固体撮像素子 - Google Patents

Description

本発明はＡＤ変換器、および固体撮像素子に関する。

画素リセット電位に対応した第１のカウント処理、および画素シグナル電位に対応した第２のカウント処理をし、第１のカウント処理結果、および第２のカウント処理を減算処理してＡＤ変換することが従来技術として知られている（例えば特許文献１）。

図１４に示すように、第１のカウント処理の初期値をゼロに設定し、ダウンカウントによる第１のカウント処理、およびアップカウントによる第２のカウント処理をするカウンタ（以下、「アップダウンカウンタ」ともよぶ）を用いる場合、または、アップカウントによる第１のカウント処理、およびアップカウントによる第２のカウント処理をするカウンタ（以下、「アップアップカウンタ」ともよぶ）を用いる場合が多い。

特開２０１１−２３４３２６号公報（２０１１年１１月１７日公開）

図１４に示すように、アップダウンカウンタを用いる場合も、アップアップカウンタを用いる場合も、出力値が、負の値をとり得る。このため、第１のカウント処理の初期値をゼロに設定したＡＤ変換において、例えばＮビットの精度のＡＤ変換をする場合には、符号用の１ビットを追加した、Ｎ＋１ビットのカウンタが必要である。したがって、回路規模が拡大すること、消費電力が増加することが懸念される。

本発明の一態様は、符号用のビットを用いることなくＡＤ変換することを目的とする。

上記の課題を解決するために、本発明の一態様に係るＡＤ変換器は、画素信号線の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換するＡＤ変換器において、上記画素信号線の電位と、時間とともに変化するランプ波形の電位である参照電位とを比較する比較器と、上記比較器の出力の変化をトリガーとしてカウント処理を停止するカウンタと、上記第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持する全ビットラッチ部とを備え、上記カウンタは、上記第１のカウント期間におけるカウント処理の初期値を負の値に設定し、上記第１のカウント期間における、カウント処理停止後のカウント値を、上記第２のカウント期間における、カウント処理開始前に全ビット反転させ、当該ＡＤ変換器は、上記第１のカウント期間における、カウント処理停止後の上記カウンタのカウント値の最上位ビットを保持する最上位ビットラッチ部と、上記最上位ビットラッチ部の出力を参照して、上記最上位ビットラッチ部の出力が０である場合には、強烈光であると判定し上記全ビットラッチ部の出力をフルコードに置き換える処理を行い、上記最上位ビットラッチ部の出力が１である場合には、強烈光ではないと判定し、上記全ビットラッチ部の出力をそのまま出力するロジック回路とを更に備える。

本発明の一態様によれば、符号用のビットを用いることなくＡＤ変換することができる、という効果を奏する。また、本発明の一態様によれば、符号用のビットを用いないので、回路規模の縮小、および消費電力の減少を実現することができる、という効果を奏する。

本発明の実施形態１に係る固体撮像素子の構成を示すブロック図である。 画素構成の一例として一般的な４トランジスタ構成を示す図である。 クランプ電位の制御例を示す図である。 本発明の実施形態１に係る固体撮像素子のカウンタラッチ部の構成を示す図である。 本発明の実施形態１に係る固体撮像素子に含まれるＴＦＦの構成を示す図である。 本発明の実施形態１に係る固体撮像素子のカウンタの駆動例である。 ４ビットカウンタの駆動例である。 通常時のカウンタラッチ部の駆動例である。 異常時のカウンタラッチ部の駆動例である。 カウンタ値の具体的な変化例である。 本発明の実施形態２に係る固体撮像素子のカウンタラッチ部の構成を示す図である。 本発明の実施形態３に係る固体撮像素子の構成を示すブロック図である。 本発明の実施形態３に係る固体撮像素子のカウンタの駆動例である。 従来のカウンタラッチ部の駆動例である。

〔実施形態１〕
以下、本発明の実施の形態について、図１〜図１０に基づいて詳細に説明する。

（固体撮像素子の構成）
図１は本実施形態に係る固体撮像素子の構成例を示すブロック図である。

本実施形態に係る固体撮像素子１は、画素部１０、垂直走査回路２０、水平走査回路３０、クランプ部４０、およびＡＤ変換部５０を備えている。

画素部１０は、光電変換する複数の画素１２が行列配置されている。同じ画素行方向に並んだ画素１２は同じ配線２２に接続され、垂直走査回路２０に接続され制御される。同じ画素列方向に並んだ画素１２は、同じ画素信号線３２に接続される。画素１２は、入射光をアナログ信号に光電変換する。アナログ信号は、画素信号線３２によりＡＤ変換部５０へ転送される。ＡＤ変換部５０は、列毎に、アナログ信号をＡＤ変換する。水平走査回路３０は、ＡＤ変換され、第１ラッチ部５９１、および第２ラッチ部５９２に保持された値を順次選択して読み出す。また、水平走査回路３０は、読み出し結果を、第１センサアンプ６０１、第２センサアンプ６０２に出力する。なお、画素１２は、３トランジスタ構成、４トランジスタ構成、グローバルシャッタ画素構成等の一般的な構成をとり得る。

画素の取り得る構成の一例として、図２を参照して４トランジスタ構成について説明する。画素１２ａは、４つのトランジスタで構成されるＣＭＯＳイメージセンサの単位画素である。

この画素１２ａは、光電変換素子としてたとえばフォトダイオード２００を有している。

画素１２ａは、１個のフォトダイオード２００に対して、転送素子としての転送トランジスタ２０１、リセット素子としてのリセットトランジスタ２０２、増幅トランジスタ２０３、および選択トランジスタ２０４の４トランジスタを能動素子として有する。

フォトダイオード２００は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。

転送トランジスタ２０１は、フォトダイオード２００と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。

転送トランジスタ２０１は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＸが与えられることで、光電変換素子であるフォトダイオード２００で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ２０２は、電源ラインＰＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。

リセットトランジスタ２０２は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＰＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ２０３のゲートが接続されている。増幅トランジスタ２０３は、選択トランジスタ２０４を介して画素信号線２０５に接続され、画素部外の定電流源とソースフォロアを構成している。

そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号）ＳＥＬが選択トランジスタ２０４のゲートに与えられ、選択トランジスタ２０４がオンする。

選択トランジスタ２０４がオンすると、増幅トランジスタ２０３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を画素信号線２０５に出力する。画素信号線２０５を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラムＡＤＣに出力される。

これらの動作は、たとえば転送トランジスタ２０１、リセットトランジスタ２０２、および選択トランジスタ２０４の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素１２ａに配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。

これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路により駆動される。

クランプ部４０は、比較器５４のオートゼロ期間において、画素信号線３２の電位が所定以下にならないようクランプする。比較器５４のオートゼロ期間とは、比較器５４の入出力をショートして、比較器５４のオフセットをキャンセルする期間である。比較器５４のオートゼロ期間の間、画素信号線をクランプすることにより、第１のＡＤ変換期間（後述する）における、強烈光の受光により画素信号線３２の電位が低下することを防ぐことができる。

クランプ部４０は、クランプ電圧生成器４２、および画素列毎に設けられたスイッチ部４４を含んでいる。スイッチ部４４は、比較器５４のオートゼロ期間、もしくは比較器５４のオートゼロ期間の前後を含む期間において、クランプ電圧生成器４２を画素信号線３２に接続させ、それ以外の期間において、クランプ電圧生成器４２を画素信号線３２に接続させないよう動作する。クランプ電圧生成器４２は、クランプ部４０のクランプ電位を、画素リセット電位より高く、画素部１０の電源電圧より低くなるように生成する。図３に示すように、ランプ波形の参照電位を高い電位から低い電位へ変化させているためである。ここで、画素リセット電位とは、後述する第１のＡＤ変換期間においてＡＤ変換される電位を指す。

また、クランプ電位は、ＡＤ変換における基準電位の役割をする。第１のＡＤ変換期間、第２のＡＤ変換期間のそれぞれにおいて、画素信号線３２の電位とクランプ電位との電位差がＡＤ変換される。このため、第１のＡＤ変換期間のカウント結果にも、第２のＡＤ変換期間のカウント結果にもオフセット値が含まれている。

また、図３に示すように、クランプ電圧生成器４２は、クランプ部４０のクランプ電位を、ランプ波形の傾きに応じて変化させる。クランプ電位を変化させず、ランプ信号の傾きが小さくなる場合、同じクランプ電位と画素信号の電位差をＡＤ変換すると、比較器が判定する時間が長くなるので、カウント結果のオフセット値が増加する。このため、ランプ信号の傾きに応じてクランプ電位を調整する。これにより、カウント結果のオフセット値を一定にすることができる。そして、カウント結果のオフセット値が増加し過ぎて、強烈光の受光があったか否かの判定を誤ることを防ぐことができる。クランプ電圧生成器４２は、クランプ部４０のクランプ電位を、当該クランプ電位と画素リセット電位との電位差が、ランプ波形の傾きに比例するように変化させる。カウント結果のオフセット値はクランプ電位と関係しているので、画素リセット電位とクランプ電位との電位差に応じてカウント結果のオフセット値を増減させることができる。

ＡＤ変換部５０は、画素信号線３２の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換する。ＡＤ変換部５０は、ランプ生成器５２、ならびに画素列毎に比較器５４、カウンタラッチ部５６を含んでいる。カウンタラッチ部５６は、カウンタ５８、第１ラッチ部５９１、および第２ラッチ部５９２を含んでいる。

ランプ生成器５２は、時間とともに変化するランプ波形を生成する。

比較器５４は、画素信号線３２の電位と、ランプ波形の参照電位とを比較する。

カウンタ５８は、参照電位の変化をトリガーとしてカウント処理を開始する。なお、参照電位の変化開始前、もしくは開始後にカウント処理を開始してもよい。また、カウンタ５８は、比較器５４の出力の変化をトリガーとしてカウント処理を停止する。具体的には、後述するクロック信号ＸＣＩが変化しないように制御することで、カウンタ５８のカウント処理は停止する。

また、カウンタ５８は、第１のカウント期間において、カウント値が第１の所定値になるまでカウント処理でき、さらに上記第２のカウント期間において、カウント値が第2の所定値になるまでカウント処理をすることができる。

つまり、カウンタ５８は、第１の所定値までカウントすることができ、第１の所定値を超えるカウントができない。同様に、カウンタ５８は、第２の所定値までカウントすることができ、第２の所定値を超えるカウントができない。したがって、第１の所定値となっても比較器５４の出力変化がない場合は、カウンタ５８のカウント処理は停止する。同様に、第２の所定値となっても比較器５４の出力変化がない場合は、カウンタ５８のカウント処理は停止する。これにより、異常が発生して、比較器５４の出力がない場合も、カウンタ５８はカウント処理を停止することができる。第１の所定値は、後述する第１のＡＤ変換期間の最大値（Ｄｒｍａｘ）にすることができる。第２の所定値は、第２のＡＤ変換期間の最大値（Ｄｓｍａｘ）にすることができる。

第１のカウント期間における、カウンタ５８のカウント処理の開始から停止までの期間を第１のＡＤ変換期間とよぶ。また、第２のカウント期間における、カウンタ５８のカウント処理の開始から停止までの期間を第２のＡＤ変換期間とよぶ。

第１ラッチ部５９１は、第１のカウント期間における、カウント処理停止後のカウンタ５８のカウント値の最上位ビットを保持する最上位ビットラッチ部である。画素列毎の第１ラッチ部５９１の各々は、第１センサアンプ６０１に接続する。

第２ラッチ部５９２は、第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持する全ビットラッチ部である。画素列毎の第２ラッチ部５９２の各々は、第２センサアンプ６０２に接続する。

（カウンタラッチ部の構成）
図４は、カウンタラッチ部５６の構成例を示す。

カウンタラッチ部５６は、ＮＡＮＤゲート５８０、１ビットカウンタ５８１，５８２，５８３，５８４，…，５８Ｎ、第１ラッチ部５９１、および第２ラッチ部５９２１，５９２２，５９２３，５９２４，…，５９２Ｎを含んでいる。

ＮＡＮＤゲート５８０は、クロック信号ＸＣＩと、比較器５４の出力信号ＸＣＭＰＯとが各々入力される。

１ビットカウンタ５８１，５８２，５８３，５８４，…，５８Ｎの各々は、リップルカウンタで構成される。リップルカウンタは、リセット時に出力がＬｏｗとなるトグルフリップフロップ（以下、「ＴＦＦ−ＩＬ」ともよぶ）とリセット時に出力がＨｉｇｈとなるトグルフリップフロップ（以下、「ＴＦＦ−ＩＨ」ともよぶ）とを含む。本実施形態において、１ビットカウンタ５８１，５８２，５８３，５８４に含まれるＴＦＦ（トグルフリップフロップ）７０１，７０２，７０３，７０４は、ＴＦＦ−ＩＬである。また、１ビットカウンタ５８Ｎに含まれるＴＦＦ７０Ｎは、ＴＦＦ−ＩＨである。

なお、図４に例示する、リップルカウンタのＴＦＦ−ＩＬとＴＦＦ−ＩＨとの組み合わせは、あくまでも一例であり、他の任意の組み合わせ方をすることができる。

（リップルカウンタの構成）
図５の（ａ）は、ＴＦＦ−ＩＬを含む１ビットカウンタ５８１の構成を示す。１ビットカウンタ５８１は、ＴＦＦ７０１、および複合（ＯＲ−ＮＡＮＤ）ゲート７２１を含む。

ＴＦＦ７０１は、ＤＦＦ（Ｄ型フリップフロップ）７４１、およびＮＯＲゲート７６１を含む。ＤＦＦ７４１の入力には、ＮＯＲゲート７６１が接続される。ＮＯＲゲート７６１の入力にはＤＦＦ７４１の出力と初期化信号ＩＮＩＴが各々接続される。

複合ゲート７２１は、ＯＲゲート、およびＮＡＮＤゲートを含む。ＯＲゲートには、クロック信号ＸＣＩ、および信号ＸＣＩＥＮが入力される。信号ＸＣＩＥＮは、カウンタ値を保持し、ＴＦＦへのクロック入力を遮断する信号である。ＮＡＮＤゲートには、ＯＲゲートの出力、および信号ＸＩＮＶが入力される。複合ゲート７２１の出力は、ＤＦＦ７４１に入力される。信号ＸＩＮＶは、カウンタ値を反転させる信号である。

図５の（ｂ）は、ＴＦＦ−ＩＨを含む１ビットカウンタ５８Ｎの構成を示す。１ビットカウンタ５８Ｎは、ＴＦＦ７０Ｎ、および複合ゲート７２Ｎを含む。

ＴＦＦ７０Ｎは、ＤＦＦ７４Ｎ、およびＮＡＮＤゲート７６Ｎを含む。ＤＦＦ７４Ｎの入力には、ＮＡＮＤゲート７６Ｎが接続される。ＮＡＮＤゲート７６Ｎの入力にはＤＦＦ７４Ｎの出力と初期化信号ＩＮＩＴが各々接続される。

複合ゲート７２Ｎは、ＯＲゲート、およびＮＡＮＤゲートを含む。ＯＲゲートには、クロック信号ＸＣＩ、および信号ＸＣＩＥＮが入力される。ＮＡＮＤゲートには、ＯＲゲートの出力、および信号ＸＩＮＶが入力される。複合ゲート７２Ｎの出力は、ＤＦＦ７４Ｎに入力される。

図４に示すように、ＮＯＲゲート７６１，７６２，７６３，７６４の出力は、第２ラッチ部７９２１，７９２２，７９２３，７９２４に接続する。また、ＮＡＮＤゲート７６Ｎの出力は、第２ラッチ部７９２Ｎに接続する。すなわち、第２ラッチ部７９２は、全ての１ビットカウンタ５８１，５８２，５８３，５８４，…，５８Ｎに接続する。

また、ＮＡＮＤゲート７６Ｎの出力は、第１ラッチ部７９１にも接続する。すなわち、第１ラッチ部７９１は、最上位の１ビットカウンタ５８Ｎに接続する。

（カウンタの駆動例）
図６に、各々の信号の時間変化例を示す。

矢印１に示されるタイミングで、カウンタ５８は、第１のカウント期間におけるカウント処理の初期値を負の値に設定する。本実施形態においては、カウント値に初期値−Ｄｉが設定される。クロック信号ＸＣＩがＨｉｇｈになることに応じて、カウント値は１ずつ増加する。比較器５４の出力信号ＸＣＭＰＯがＬｏｗに変化して第１のカウント値が確定した後、矢印２に示されるタイミングで、カウント値を、全ビット反転させ、１の補数とする。すなわち、カウンタ５８は、第１のカウント期間における、カウント処理停止後のカウント値を、第２のカウント期間における、カウント処理開始前に反転させ、１の補数に変換した値を、第２のカウント期間におけるカウント処理の初期値に設定する。

（４ビットカウンタにおける駆動例）
図７の（ａ）に示すカウンタラッチ部５６は、図４に示すカウンタラッチ部５６の構成例の具体例であり、４つの１ビットのカウンタ５８１，５８２，５８３，５８４を含む４ビットカウンタである。

図７の（ｂ）に、図７の（ａ）に示す４ビットカウンタの駆動例を示す。

（初期化動作）
まず、初期化動作を説明する。

ＴＦＦ−ＩＬの場合、まず、信号ＸＣＩＥＮをＨｉｇｈにし、初期化信号ＩＮＩＴをＨｉｇｈ（有効状態）に変化させる。これにより、ＤＦＦ７４１の入力Ｄが強制的にＬｏｗに固定する。この状態で、信号ＸＩＮＶをＬｏｗに変化させると、ＤＦＦ７４１のＣＫ入力がＬｏｗからＨｉｇｈに変化し、ＤＦＦ７４１の入力Ｄの値（Ｌｏｗ）が出力Ｑに伝わる。その後、初期化信号ＩＮＩＴをＬｏｗ（解除状態）に戻し、信号ＸＣＩＥＮをＬｏｗに戻し、信号ＸＩＮＶをＨｉｇｈに順に戻すことを順に行うことでＣＯ（０）にＬｏｗが保持され、初期値としてＬｏｗが設定される。

同様に、ＴＦＦがＴＦＦ−ＩＨの場合、まず、信号ＸＣＩＥＮをＨｉｇｈにし、初期化信号ＸＩＮＩＴをＬｏｗ（有効状態）に変化させる。これにより、ＤＦＦ７４４の入力Ｄが強制的にＨｉｇｈに固定される。この状態で、信号ＸＩＮＶをＬｏｗに変化させると、ＤＦＦ７４４のＣＫ入力がＬｏｗからＨｉｇｈに変化し、ＤＦＦ７４４の入力Ｄの値（Ｈｉｇｈ）が出力Ｑに伝わる。その後、初期化信号ＸＩＮＩＴをＨｉｇｈ（解除状態）に戻し、信号ＸＣＩＥＮをＬｏｗに戻し、信号ＸＩＮＶをＨｉｇｈに戻すことを順に行うことで、ＣＯ（３）にＨｉｇｈが保持され、初期値としてＨｉｇｈが設定される。

このＴＦＦ−ＩＨとＴＦＦ−ＩＬの組合せにより、リップルカウンタの初期値の負の値が決まる。

例えば、図７の（ａ）に示す例では、３ビット目がＴＦＦ−ＩＨ、２〜０ビット目がＴＦＦ−ＩＬであるので、初期化動作により、初期値（−Ｄｉ）は−８（１０００ｂ）になる。

（カウント動作）
次に、カウント動作を説明する。

矢印１に示されるタイミングで、初期値（−Ｄｉ）が−８（＝−２^４−１）に設定される。

比較器５４の出力信号ＸＣＭＰＯはＨｉｇｈ状態になり、ＮＡＮＤゲート５８０にクロック信号ＸＣＩが入力すると、カウンタ５８の内部にクロック信号ＸＣＩが伝わり、カウント処理が開始され、第１のＡＤ変換期間が開始する。また、比較器５４の出力信号ＸＣＭＰＯがＬｏｗに変化すると、クロック信号ＸＣＩが遮断される。この時点でのカウント値は、−５である。

そして、矢印２に示されるタイミングで、全ビットＣＯ（０），ＣＯ（１），ＣＯ（２），ＣＯ（３）が反転させる。

（全ビット反転動作）
全ビット反転動作を説明する。

信号ＸＣＩＥＮをＨｉｇｈに変化させ、信号ＸＩＮＶをＬｏｗに変化させると、各ビットのＤＦＦ７４１，７４２，７４３，７４４のＣＫ入力がＬｏｗからＨｉｇｈに変化するので、ＤＦＦ７４１，７４２，７４３，７４４の出力Ｑの反転値が、ＤＦＦ７４１，７４２，７４３，７４４の入力Ｄに伝わり、ＤＦＦ７４１，７４２，７４３，７４４の出力Ｑが更新される。この動作により、カウンタの全ビットの出力が反転する。

図７の（ｂ）に示す場合では、カウント値は、−５（１０１１ｂ）から４（０１００ｂ）に変換される。

この反転動作後、信号ＸＣＩＥＮをＬｏｗに戻し、信号ＸＩＮＶをＨｉｇｈに戻して、カウント処理が可能な状態に戻る。

比較器５４の出力信号ＸＣＭＰＯがＨｉｇｈとなり、第２のＡＤ変換期間が開始し、クロック信号ＸＣＩが入力されることで、カウンタ５８は、反転値（図７の（ｂ）に示す場合は４）を初期値としてカウント処理を開始する。第１のＡＤ変換期間と同様に、比較器５４の出力信号ＸＣＭＰＯがＬｏｗに変化した時点でのカウント値（図７の（ｂ）の場合は１３）が保持される。

この保持されたカウント値は、初期値（−Ｄｉ）に、第１のＡＤ変換期間でカウントアップされた値（Ｄｒ）を加算した値（−Ｄｉ＋Ｄｒ）を反転した値（−（−Ｄｉ＋Ｄｒ）−１）に、第２のＡＤ変換期間でカウントアップされた値（Ｄｓ）を加算した値（−（−Ｄｉ＋Ｄｒ）−１＋Ｄｓ）＝（Ｄｓ−Ｄｒ）＋（Ｄｉ−１）である。

得たい値は、第２のＡＤ変換期間でカウントアップされた値（Ｄｓ）と第１のＡＤ変換期間でカウントアップされた値（Ｄｒ）との差分（Ｄｓ−Ｄｒ）である。したがって、保持されたカウント値と初期値（−Ｄｉ）を反転した値（Ｄｉ−１）との差分を求めればよい。図７の（ｂ）に示す例では、Ｄｓ−Ｄｒは、６（＝１３−（８−１））と算出される。

カウンタ５８の負の初期値は、Ｎビットカウンタ構成の場合、−２^Ｎ−１以上に設定することができる。したがって、図７の（ｂ）に示す例では、初期値が−２^4−１（−８）であることがわかる。

（通常時のカウンタの駆動例）
図８は、本実施形態に係る固体撮像素子１の通常時の駆動例を示す図である。図８の（ａ）は、固体撮像素子１の制御例を示し、図８の（ｂ）は、通常時の出力例を示す。

カウンタ５８は、第１のカウント期間の初期値を、負の値（−Ｄｉ）に設定する。そして、カウンタ５８は、第１のＡＤ変換期間において、画素リセット電位をＡＤ変換する。

カウンタ５８は、画素リセット電位に対応した第１のカウント処理し、比較器５４の出力信号の変化をトリガーとして第１のカウント処理を停止する。ここで、第１ラッチ部５９１は、第１のカウント期間のカウント処理の停止時の第１のカウンタ値（−Ｄｉ＋Ｄｒ）の最上位ビットを保持する。

カウンタ５８は、第１のカウント値を全ビット反転した値（Ｄｉ−Ｄｒ−１）を、第２のカウント期間の初期値とする。そして、カウンタ５８は、第２のＡＤ変換期間において、画素シグナル電位をＡＤ変換する。カウンタ５８は、画素シグナル電位に対応した第２のカウント処理し、比較器５４の出力信号の変化をトリガーとして第２のカウント処理を停止する。ここで、第２ラッチ部５９２は、第２のカウント値（Ｄｉ−Ｄｒ−１＋Ｄｓ）の全ビットを保持する。

上述した通り、第２のカウント値（（Ｄｓ−Ｄｒ）＋（Ｄｉ−１））は、画素リセット電位と画素シグナル電位との差分と、反転した初期値とを加算した値である。

本実施形態においては、初期値を負の値とし、第１のカウント値を反転するので、通常時は、第２のカウント値が負の値を取り得ない。したがって、Ｎビットカウンタに対して符合用の１ビットを追加する必要がなく、回路規模縮小、および消費電流低減を実現することができる。

（異常時のカウンタの駆動例）
図９は、本実施形態に係る固体撮像素子１の異常時の駆動例を示す図である。図９の（ａ）は、固体撮像素子１の制御例を示し、図９の（ｂ）は、異常時の出力例を示す。

ここで、第１のＡＤ変換期間の最大値（Ｄｒｍａｘ）は、第１のカウント期間における初期値が−Ｄｉ（Ｄｉ：自然数）の場合、１クロックを単位としてＤｉ＋１以上とすることができる。すなわち、異常時の第１のカウント値は、Ｄｒｍａｘとなり得る。

図９の（ｂ）に示すように、異常時には、比較器５４の出力が変化しないので、第１のＡＤ変換期間の最大値（Ｄｒｍａｘ）となるまで、第１のカウント処理を行う。ＤｒｍａｘはＤｉ以上であるので、第１のカウント値は０以上である。このため、第１ラッチ部５９１に保持される第１のカウンタ値の最上位ビットは０である（通常時は必ず負の値が保持される為、最上位ビットは１である。）。このように、第１ラッチ部５９１に保持された値により、強烈光の受光等の異常が発生したか否かを判定することができる。すなわち、強烈光の受光等の異常の発声の検出が容易に実現できる。また、強烈光の受光等の異常の発生を検出するための回路や検出期間を追加する必要がなく、回路規模縮小、および低消費電力にも繋がる。

また、固体撮像素子１は、ラッチ部等の出力を受ける後段ロジック回路を搭載している。この後段ロジック回路は、強烈光判定のフラグとなる第１ラッチ部の出力を判定し、強烈光であると判定した場合は、ラッチ部の出力に関係なく該当画素の出力をフルコードに置き換える処理をする。また、後段ロジック回路は、強烈光であると判定しない場合は、ラッチ部の出力を置換せずそのまま出力する。

以上のように、第２ラッチ部５９２に保持された値により画素リセット電位とシグナル電位の差分値を取得することができ、かつ第１ラッチ部５９１に保持された値により以上の発生を判定することができる。

図１０を参照して、カウンタ値の具体的な変化例を説明する。図１０の（ａ）は、本実施形態に係るＡＤ変換部５０のカウンタ５８によるカウント値の変化例であり、図１０の（ｂ）は、比較例のカウンタによるカウント値の変化例である。

図１０の（ａ）、（ｂ）の各々において、（１）画素リセット電位に対応した第１のカウント処理の結果が５２５であり、画素シグナル電位に対応した第２のカウント処理の結果が３０００の明時の場合と、（２）画素リセット電位に対応した第１のカウント処理の結果が５２３であり、画素シグナル電位に対応した第２のカウント処理の結果が３２３の暗時の場合の各々について説明する。

まず、本実施形態の場合について説明する。

図１０の（ａ）の（１）に示すように、カウンタ５８は、第１のカウント期間におけるカウント処理の初期値を負の値である「−１０２４」に設定し、第１のカウント期間におけるカウント処理を開始し、比較器５４の出力の変化をトリガーとしてカウント処理を停止する。第１のカウント期間におけるカウント処理停止後のカウント値は「−５０１（＝−１０２４＋５２３）」である。カウンタ５８は、カウント処理停止後のカウント値を反転させ、カウント値を「５００（＝−（−５０１＋１）」にする。カウンタ５８は、反転させたカウント値を初期値とし、第２のカウント期間におけるカウント処理を開始し、比較器５４の出力の変化をトリガーとしてカウント処理を停止する。第２のカウント期間におけるカウント処理停止後のカウント値は「３５００（＝５００＋３０００」である。

図１０の（ａ）の（２）に示すように、カウンタ５８は、第１のカウント期間におけるカウント処理の初期値を負の値である「−１０２４」に設定し、第１のカウント期間におけるカウント処理を開始し、比較器５４の出力の変化をトリガーとしてカウント処理を停止する。第１のカウント期間におけるカウント処理停止後のカウント値は「−５０１（＝−１０２４＋５２３）」である。カウンタ５８は、カウント処理停止後のカウント値を反転させ、カウント値を「５００（＝−（−５０１＋１）」にする。カウンタ５８は、反転させたカウント値を初期値とし、第２のカウント期間におけるカウント処理を開始し、比較器５４の出力の変化をトリガーとしてカウント処理を停止する。第２のカウント期間におけるカウント処理停止後のカウント値は「８２３（＝５００＋３２３」である。

このように、本実施形態においては、明時の場合も、暗時の場合も、第２のカウント期間におけるカウント処理停止後のカウント値は正の値になる。したがって、符号用の１ビットは不要であり、１２ビット精度のＡＤ変換をする場合は、１２ビットのカウンタを用いればよい。

次に、比較例の場合について説明する。

図１０の（ｂ）の（１）に示すように、カウンタは、第１のカウント期間におけるカウント処理の初期値をゼロに設定し、ダウンカウント処理を開始し、比較器の判定に応じてダウンカウント処理を停止する。第１のカウント期間におけるカウント処理停止後のカウント値は「−５２３」である。カウンタは、第１のカウント期間におけるカウント処理停止後のカウント値を初期値とし、第２のカウント期間におけるアップカウント処理を開始し、比較器の判定に応じてアップカウント処理を停止する。第２のカウント期間におけるカウント処理停止後のカウント値は「２４７７（＝−５２３＋３０００」である。

図１０の（ｂ）の（２）に示すように、カウンタは、第１のカウント期間におけるカウント処理の初期値をゼロに設定し、ダウンカウント処理を開始し、比較器の判定に応じてダウンカウント処理を停止する。第１のカウント期間におけるカウント処理停止後のカウント値は「−５２３」である。カウンタは、第１のカウント期間におけるカウント処理停止後のカウント値を初期値とし、第２のカウント期間におけるアップカウント処理を開始し、比較器の判定に応じてアップカウント処理を停止する。第２のカウント期間におけるカウント処理停止後のカウント値は「−２００（＝−５２３＋３２３」である。

このように、比較例においては、明時の場合は、第２のカウント期間におけるカウント処理停止後のカウント値は正の値になるが、暗時の場合は、第２のカウント期間におけるカウント処理停止後のカウント値は負の値になる。したがって、符号用の１ビットが必要であり、１２ビット精度のＡＤ変換をする場合は、１３ビットのカウンタを用いる必要がある。

〔実施形態２〕
本発明の他の実施形態について、図１１に基づいて説明する。本実施形態においては、カウンタの構成が実施形態１と異なる。

図１１は、本実施形態に係るカウンタ５８ａの構成を示す。本実施形態においては、ＤＦＦ７４ａ１，７４ａ２，７４ａ３，７４ａ４，…，７４ａＮの出力Ｑは、第２ラッチ部７９２１，７９２２，７９２３，７９２４，…，７９２Ｎ、および複合ゲート７２１，７２２，７２３，７２４，…，７２Ｎの各々にも接続する。本実施形態の構成においても、実施形態１と同様に動作する。

〔実施形態３〕
本発明の他の実施形態について、図１２〜図１３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

（固体撮像素子の構成）
図１２は本実施形態に係る固体撮像素子１ｂの構成例を示したブロック図である。

本実施形態においては、カウンタラッチ部５６ｂが、カウンタラッチ部５６ｂの上位ビットにおいては、リップルカウンタである上位ビットカウンタ５８ｂ、上位ビット第１ラッチ部５９１ｂ、および上位ビット第２ラッチ部５９２ｂを含む。また、カウンタラッチ部５６ｂの下位ビットにおいては、グレイコードカウンタである下位ビットカウンタ８０、下位ビット第１ラッチ部８２１、および下位ビット第２ラッチ部８２２を含む。

画素列毎の上位ビット第１ラッチ部５９１ａの各々は、上位ビット第１センサアンプ６０１ａに接続する。また、画素列毎の上位ビット第２ラッチ部５９２ａの各々は、上位ビット第２センサアンプ６０２ａに接続する。また、画素列毎の下位ビット第１ラッチ部８２１の各々は、下位ビット第１センサアンプ８４１に接続する。また、画素列毎の下位ビット第２ラッチ部８２２の各々は、下位ビット第２センサアンプ８４２に接続する。

（上位ビットカウンタの構成）
図１３の（ａ）は、上位ビットカウンタ５８ｂの具体例として、４ビットのリップルカウンタを示している。この４ビットのリップルカウンタは、図７に示す４ビットのリップルカウンタと同じ構成である。

（下位ビットカウンタの駆動例）
図１３の（ｂ）は、上位ビットカウンタ５８ｂが４ビットのリップルカウンタであり、下位ビットカウンタ８０が４ビットのグレイコードカウンタである場合の駆動例を示す。この駆動例において、初期値（−Ｄｉ）は−１２８であり、リセットＡＤカウント値（Ｄｒ）は５６であり、シグナルＡＤカウント値（Ｄｓ）は１５２である。

図１３の（ｂ）を参照して、下位ビットカウンタ８０の動作を説明する。

カウンタラッチ部５６ｂの下位ビットにおいて、下位ビット第１ラッチ部８２１、および下位ビット第２ラッチ部８２２は、下位ビットカウンタ８０の値を保持する。下位ビットカウンタ８０は、１つまたは複数の画素列単位に配置される。

下位ビットカウンタ８０は、上位ビットカウンタ５８ｂから入力したクロック信号ＸＣＩに連動したタイミングでカウント処理を開始し、第１のＡＤ変換期間、および第２のＡＤ変換期間のそれぞれで、初期値０からカウントアップする。

下位ビット第１ラッチ部８２１は、第１のＡＤ変換期間でカウントされた第１のカウント値の下位ビット部を保持する。また、下位ビット第２ラッチ部８２２は、第２のＡＤ変換期間でカウントした第２のカウント値の下位ビット部を保持する。

図１３に示す例では、第１のカウント値と第２のカウント値の差分の上位４ビットの出力値（２０８）、第１のカウント値の下位４ビットの出力値（８）、および第２のカウント値の下位４ビットの出力値（８）から、以下のように、８ビットの第１のカウント値と第２のカウント値との差分値を算出する。

＜上位４ビット＞
初期値：−Ｄｉ（上位）＝−８、
カウンタ出力値：Ｄｉ（上位）＋Ｄｓ（上位）−Ｄｒ（上位）−１＝１３
から、
Ｄｓ（上位）−Ｄｒ（上位）＝６
が求まる。

＜下位４ビット＞
Ｄｒ（下位）＝８、
Ｄｓ（下位）＝８
から、
Ｄｓ（下位）−Ｄｒ（下位）＝０
が求まる。

＜上位４＋下位４ビット合成＞
Ｄｓ−Ｄｒ＝｛Ｄｓ（上位）−Ｄｒ（上位）｝×２^４
−｛Ｄｓ（下位）−Ｄｒ（下位）｝＝９６−０＝９６
なお、上記本実施形態においては、画素列毎にＡＤ変換を行う構成であるが、画素毎、または画素グループ（所定行×所定列）単位毎にＡＤ変換を行う構成であってもよい。

〔まとめ〕
本発明の態様１に係るＡＤ変換器（ＡＤ変換部５０，５０ｂ）は、画素信号線３２の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換するＡＤ変換器（ＡＤ変換部５０，５０ｂ）において、上記画素信号線３２の電位と、時間とともに変化するランプ波形の電位である参照電位とを比較する比較器５４と、上記比較器５４の出力の変化をトリガーとしてカウント処理を停止するカウンタ５８，５８ａ，５８ｂと、上記第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持する全ビットラッチ部（第２ラッチ部５９２，５９２ｂ）とを備え、上記カウンタ５８，５８ａ，５８ｂは、上記第１のカウント期間におけるカウント処理の初期値を負の値に設定し、上記第１のカウント期間における、カウント処理停止後のカウント値を、上記第２のカウント期間における、カウント処理開始前に全ビット反転させる。

上記の構成によれば、符号用のビットを用いることなくＡＤ変換することができる。

本発明の態様２に係るＡＤ変換器（ＡＤ変換部５０，５０ｂ）は、上記態様１において、上記カウンタ５８，５８ａ，５８ｂは、上記参照電位の変化をトリガーとしてカウント処理を開始してもよい。

本発明の態様３に係るＡＤ変換器（ＡＤ変換部５０，５０ｂ）は、上記態様１または２において、上記第１のカウント期間における、カウント処理停止後の上記カウンタ５８，５８ａ，５８ｂのカウント値の最上位ビットを保持する最上位ビットラッチ部（第１ラッチ部５９１，５９１ｂ）を更に備えてもよい。

上記の構成によれば、異常の発生を検出することができる。

本発明の態様４に係るＡＤ変換器（ＡＤ変換部５０ｂ）は、上記態様１〜３において、上記カウンタ５８，５８ａ，５８ｂは、上記第１のカウント期間において、カウント値が第１の所定値になるまでカウント処理をしてもよい。同様に上記カウンタ５８，５８ａ，５８ｂは、上記第２のカウント期間において、カウント値が第２の所定値になるまでカウント処理をしてもよい。

つまり、カウンタ５８，５８ａ，５８ｂは、第１の所定値までカウントすることができ、第１の所定値を超えるカウントができない。同様にカウンタ５８，５８ａ，５８ｂは、第２の所定値までカウントすることができ、第２の所定値を超えるカウントができない。したがって、カウント値が第１の所定値となっても比較器の出力変化がない場合は、カウンタ５８，５８ａ，５８ｂは、カウント処理を停止する。同様にカウント値が第２の所定値となっても比較器の出力変化がない場合は、カウンタ５８，５８ａ，５８ｂは、カウント処理を停止する。すなわち、上記の構成によれば、異常が発生し、比較器５４の出力がない場合も、第１のカウント期間では、カウント値が第１の所定値になるまでカウント処理をし、その後、カウント処理を停止することができる。異常発生の検出は、第１のカウント期間で行うことができる。

本発明の態様５に係るＡＤ変換器（ＡＤ変換部５０）は、上記態様１〜４において、上記カウンタ５８，５８ａは、リップルカウンタで構成されてもよい。

上記の構成によれば、簡易な構成でカウントすることができる。

本発明の態様６に係るＡＤ変換器（ＡＤ変換部５０ｂ）は、上記態様１〜４において、上記カウンタ５８ｂは、上位ビットがリップルカウンタで構成され、下位ビットがグレイコードカウンタで構成されていてもよい。

上記の構成によれば、態様１と同様の効果が得られる。

本発明の態様７に係るＡＤ変換器（ＡＤ変換部５０，５０ｂ）は、上記態様５または６において、上記リップルカウンタは、ＴＦＦおよび複合（ＯＲ−ＮＡＮＤ）ゲートを含み、当該ＴＦＦの入力クロックに当該複合（ＯＲ−ＮＡＮＤ）ゲートが接続され、当該ＴＦＦは、ＤＦＦの入力にＮＡＮＤゲートまたはＮＯＲゲートが接続され、当該ＮＡＮＤゲートまたはＮＯＲゲートの入力に、当該ＤＦＦの出力と初期化信号が接続されてもよい。

上記の構成によれば、態様１と同様の効果が得られる。

本発明の態様８に係るＡＤ変換器（ＡＤ変換部５０，５０ｂ）は、上記態様１〜７において、上記第１のカウント期間における上記カウンタ５８，５８ａ，５８ｂの初期値は、上記カウンタ５８，５８ａ，５８ｂがＮビットの場合、−２^Ｎ−１以上であってよい。

上記の構成によれば、異常の発生をより正確に検出することができる。

本発明の態様９に係る変換器（ＡＤ変換部５０，５０ｂ）は、上記態様１〜８において、上記第１のカウント期間における上記カウンタ５８，５８ａ，５８ｂの初期値が−Ｄｉの場合、上記第１のカウント期間は、１クロックを単位としてＤｉ＋１以上であり、上記Ｄｉは自然数であってよい。

上記の構成によれば、異常の発生をより正確に検出することができる。

本発明の態様１０に係る固体撮像素子１，１ｂは、態様１〜７のＡＤ変換器（ＡＤ変換部５０，５０ｂ）と、光電変換する複数の画素が配列された画素部１０と、上記ランプ波形を生成するランプ生成器５２と、上記比較器５４のオートゼロ期間において、上記画素信号線３２の電位が所定以下にならないように保つクランプ部４０と、を備え、上記比較器５４は、所定単位の画素毎に、上記画素信号線３２の電位を読み出す。

上記の構成によれば、態様１〜９と同様の効果を得られる。

本発明の態様１１に係る固体撮像素子１，１ｂは、上記態様１０において、上記クランプ部４０のクランプ電位は、上記第１のカウント期間における画素信号線３２の電位より高く、上記画素部１０の電源電圧より低くてよい。

上記の構成によれば、ランプ波形の参照電位を高い電位から低い電位へ変化させることができる。

本発明の態様１２に係る固体撮像素子１，１ｂは、上記態様１０または１１において、上記クランプ部４０のクランプ電位は、上記ランプ波形の傾きに応じて変化してもよい。

ランプ信号の傾きが小さくなると、カウント結果のオフセット値が増加するので、ランプ信号の傾きに応じてクランプ電位を調整する。上記の構成によれば、カウント結果のオフセット値を一定にすることができる。そして、カウント結果のオフセット値が増加し過ぎて、強烈光があったか否かの判定を誤ることを防ぐことができる。

本発明の態様１３に係る固体撮像素子１，１ｂは、上記態様１０〜１２において、上記クランプ部４０のクランプ電位は、当該のクランプ電位と上記第１のカウント期間における画素信号線３２の電位との電位差が、上記ランプ波形の傾きに比例するように変化してもよい。

カウント結果のオフセット値はクランプ電位と関係しているので、上記の構成によれば、画素リセット電位とクランプ電位との電位差に応じてカウント結果のオフセット値を増減させることができる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１，１ｂ 固体撮像素子
４０ クランプ部
５０，５０ｂ ＡＤ変換部（ＡＤ変換器）
５２ ランプ生成器
５４ 比較器
５８，５８ａ，５８ｂ カウンタ
５９１，５９１ｂ 第１ラッチ部（最上位ビットラッチ部）
５９２，５９２ｂ 第２ラッチ部（全ビットラッチ部）

Claims (15)

1. 画素信号線の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換するＡＤ変換器において、
   上記画素信号線の電位と、時間とともに変化するランプ波形の電位である参照電位とを比較する比較器と、
   上記比較器の出力の変化をトリガーとしてカウント処理を停止するカウンタと、
   上記第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持する全ビットラッチ部と
   を備え、
   上記カウンタは、
   上記第１のカウント期間におけるカウント処理の初期値を負の値に設定し、
   上記第１のカウント期間における、カウント処理停止後のカウント値を、上記第２のカウント期間における、カウント処理開始前に全ビット反転させ、
   当該ＡＤ変換器は、
   上記第１のカウント期間における、カウント処理停止後の上記カウンタのカウント値の最上位ビットを保持する最上位ビットラッチ部と、
   上記最上位ビットラッチ部の出力を参照して、上記最上位ビットラッチ部の出力が０である場合には、強烈光であると判定し上記全ビットラッチ部の出力をフルコードに置き換える処理を行い、上記最上位ビットラッチ部の出力が１である場合には、強烈光ではないと判定し、上記全ビットラッチ部の出力をそのまま出力するロジック回路と
   を更に備える
   ことを特徴とするＡＤ変換器。
2. 上記カウンタは、上記参照電位の変化をトリガーとしてカウント処理を開始する
   ことを特徴とする請求項１に記載のＡＤ変換器。
3. 上記カウンタは、上記第１のカウント期間において、カウント値が第１の所定値になるまでカウント処理し、上記第２のカウント期間において、カウント値が第２の所定値になるまでカウント処理する
   ことを特徴とする請求項１または２に記載のＡＤ変換器。
4. 上記カウンタは、リップルカウンタで構成される
   ことを特徴とする請求項１〜３の何れか１項に記載のＡＤ変換器。
5. 上記カウンタは、上位ビットがリップルカウンタで構成され、下位ビットがグレイコードカウンタで構成される
   ことを特徴とする請求項１〜３の何れか１項に記載のＡＤ変換器。
6. 上記リップルカウンタは、ＴＦＦおよび複合（ＯＲ−ＮＡＮＤ）ゲートを含み、
   当該ＴＦＦの入力クロックに当該複合（ＯＲ−ＮＡＮＤ）ゲートが接続され、
   当該ＴＦＦは、ＤＦＦの入力にＮＡＮＤゲートまたはＮＯＲゲートが接続され、
   当該ＮＡＮＤゲートまたはＮＯＲゲートの入力に、当該ＤＦＦの出力と初期化信号が接続される
   ことを特徴とする請求項４または５のＡＤ変換器。
7. 上記第１のカウント期間における上記カウンタの初期値は、上記カウンタがＮビットの場合、−２Ｎ−１以上である
   ことを特徴とする請求項１〜６の何れか１項に記載のＡＤ変換器。
8. 上記第１のカウント期間における上記カウンタの初期値が−Ｄｉの場合、上記第１のカウント期間は、１クロックを単位としてＤｉ＋１以上であり、
   上記Ｄｉは自然数である
   ことを特徴とする請求項１〜７の何れか１項に記載のＡＤ変換器。
9. 請求項１〜８の何れか１項に記載のＡＤ変換器と、
   光電変換する複数の画素が配列された画素部と、
   上記ランプ波形を生成するランプ生成器と、
   上記比較器のオートゼロ期間において、上記画素信号線の電位が所定以下にならないように保つクランプ部と、
   を備え、
   上記比較器は、所定単位の画素毎に、上記画素信号線の電位を読み出す
   ことを特徴とする固体撮像素子。
10. 上記クランプ部のクランプ電位は、上記第１のカウント期間における画素信号線の電位より高く、上記画素部の電源電圧より低い
    ことを特徴とする請求項９に記載の固体撮像素子。
11. 上記クランプ部のクランプ電位は、上記ランプ波形の傾きに応じて変化する
    ことを特徴とする請求項９または１０に記載の固体撮像素子。
12. 上記クランプ部のクランプ電位は、当該のクランプ電位と上記第１のカウント期間における画素の電位との電位差が、上記ランプ波形の傾きに比例するように変化する
    ことを特徴とする請求項９〜１１の何れか１項に記載の固体撮像素子。
13. 画素信号線の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換するＡＤ変換器において、
    上記画素信号線の電位と、時間とともに変化するランプ波形の電位である参照電位とを比較する比較器と、
    上記比較器の出力の変化をトリガーとしてカウント処理を停止するカウンタと、
    上記第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持する全ビットラッチ部と
    を備え、
    上記カウンタは、
    上記第１のカウント期間におけるカウント処理の初期値を負の値に設定し、
    上記第１のカウント期間における、カウント処理停止後のカウント値を、上記第２のカウント期間における、カウント処理開始前に全ビット反転させ、
    上記第１のカウント期間における上記カウンタの初期値が−Ｄｉの場合、上記第１のカウント期間は、１クロックを単位としてＤｉ＋１以上であり、
    上記Ｄｉは自然数である
    ことを特徴とするＡＤ変換器。
14. 画素信号線の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換するＡＤ変換器において、
    上記画素信号線の電位と、時間とともに変化するランプ波形の電位である参照電位とを比較する比較器と、
    上記比較器の出力の変化をトリガーとしてカウント処理を停止するカウンタと、
    上記第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持する全ビットラッチ部と
    を備え、
    上記カウンタは、
    上記第１のカウント期間におけるカウント処理の初期値を負の値に設定し、
    上記第１のカウント期間における、カウント処理停止後のカウント値を、上記第２のカウント期間における、カウント処理開始前に全ビット反転させ、
    上記カウンタは、リップルカウンタで構成され、
    上記リップルカウンタは、ＴＦＦおよび複合（ＯＲ−ＮＡＮＤ）ゲートを含み、
    当該ＴＦＦの入力クロックに当該複合（ＯＲ−ＮＡＮＤ）ゲートが接続され、
    当該ＴＦＦは、ＤＦＦの入力にＮＡＮＤゲートまたはＮＯＲゲートが接続され、
    当該ＮＡＮＤゲートまたはＮＯＲゲートの入力に、当該ＤＦＦの出力と初期化信号が接続される
    ことを特徴とするＡＤ変換器。
15. 画素信号線の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換するＡＤ変換器において、
    上記画素信号線の電位と、時間とともに変化するランプ波形の電位である参照電位とを比較する比較器と、
    上記比較器の出力の変化をトリガーとしてカウント処理を停止するカウンタと、
    上記第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持する全ビットラッチ部と
    を備え、
    上記カウンタは、
    上記第１のカウント期間におけるカウント処理の初期値を負の値に設定し、
    上記第１のカウント期間における、カウント処理停止後のカウント値を、上記第２のカウント期間における、カウント処理開始前に全ビット反転させ、
    上記カウンタは、上位ビットがリップルカウンタで構成され、下位ビットがグレイコードカウンタで構成され、
    上記リップルカウンタは、ＴＦＦおよび複合（ＯＲ−ＮＡＮＤ）ゲートを含み、
    当該ＴＦＦの入力クロックに当該複合（ＯＲ−ＮＡＮＤ）ゲートが接続され、
    当該ＴＦＦは、ＤＦＦの入力にＮＡＮＤゲートまたはＮＯＲゲートが接続され、
    当該ＮＡＮＤゲートまたはＮＯＲゲートの入力に、当該ＤＦＦの出力と初期化信号が接続される
    ことを特徴とするＡＤ変換器。

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