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JP6911576B2 - Quantum cascade semiconductor laser - Google Patents
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Description

本発明は、量子カスケード半導体レーザに関するものである。 The present invention relates to a quantum cascade semiconductor laser.

非特許文献1に開示された量子カスケード半導体レーザ(QCL:Quantum Cascade Laser)は、下部電極と、半導体基板と、半導体積層と、上部電極とが順次積層された構成を有している。このQCLのレーザ共振器を構成する端面上には、絶縁膜を介して金属膜が設けられる。絶縁膜には、SiOが用いられており、金属膜には、Auが用いられている。このQCLは、電子部品上に半田を介して実装される。 The quantum cascade laser (QCL) disclosed in Non-Patent Document 1 has a configuration in which a lower electrode, a semiconductor substrate, a semiconductor laminate, and an upper electrode are sequentially laminated. A metal film is provided on the end face of the QCL laser cavity via an insulating film. SiO 2 is used for the insulating film, and Au is used for the metal film. This QCL is mounted on an electronic component via solder.

S.R.Darvish, et al. “High-power,continuous-wave operation of distributed-feedback quantum-cascade lasers at λ〜7.8μm”, Applied Physics Letters 89, 251119, 2006.S.R. Darvish, et al. “High-power, continuous-wave operation of distributed-feedback quantum-cascade lasers at λ ~ 7.8 μm”, Applied Physics Letters 89, 251119, 2006.

QCLには、下部電極と、半導体基板と、半導体積層と、上部電極とが順次積層された構造を備えるものがある。このようなQCLのレーザ共振器を構成する端面上には、当該端面におけるレーザ光の反射率を高める為に、反射膜として金属膜が成膜されることがある。しかし、金属膜を当該端面上に直接成膜すると、当該端面において半導体素子部の各層が短絡(ショート)することによってQCLの動作不良を招くおそれがある。従って、当該端面と金属膜との間に、下地層として絶縁膜が設けられることが望ましい(例えば非特許文献1参照)。これら絶縁膜及び金属膜は、当該端面と対向する側から当該端面上に順に成膜される。このとき、絶縁膜及び金属膜は、上部電極上及び下部電極上への回り込みにより、上部電極上及び下部電極上にも成膜される。このようにして絶縁膜及び金属膜が成膜されたQCLを、例えば半田を介して電子部品上に実装すると、下部電極上の金属膜が、半田に接触する。このように金属膜が半田に接触した状態で、レーザ発振の為に上部電極と下部電極との間に電圧(例えば10V以上の高電圧)が印加されると、下部電極に印加された電圧が、半田を介して金属膜に印加される。その結果、上部電極上の金属膜と上部電極との間に、絶縁膜を介して同等の電圧が印加される。 Some QCLs have a structure in which a lower electrode, a semiconductor substrate, a semiconductor laminate, and an upper electrode are sequentially laminated. A metal film may be formed as a reflective film on the end face of the QCL laser resonator in order to increase the reflectance of the laser beam on the end face. However, if a metal film is directly formed on the end face, each layer of the semiconductor element portion may be short-circuited on the end face, which may lead to a malfunction of the QCL. Therefore, it is desirable that an insulating film is provided as an underlayer between the end face and the metal film (see, for example, Non-Patent Document 1). These insulating film and metal film are sequentially formed on the end face from the side facing the end face. At this time, the insulating film and the metal film are also formed on the upper electrode and the lower electrode by wrapping around on the upper electrode and the lower electrode. When the QCL on which the insulating film and the metal film are formed in this way is mounted on the electronic component via, for example, solder, the metal film on the lower electrode comes into contact with the solder. When a voltage (for example, a high voltage of 10 V or more) is applied between the upper electrode and the lower electrode for laser oscillation while the metal film is in contact with the solder, the voltage applied to the lower electrode is changed. , Is applied to the metal film via solder. As a result, an equivalent voltage is applied between the metal film on the upper electrode and the upper electrode via the insulating film.

しかしながら、上部電極上の絶縁膜の厚さは、当該端面上の絶縁膜の厚さよりも極めて薄く(例えば数分の一程度)なり易いので、このような極めて薄い絶縁膜を介して上部電極上の金属膜と上部電極との間に例えば10V以上の高電圧が印加されると、その間の絶縁膜が破壊されるおそれがある。その結果、絶縁膜の破壊された部分を経由して当該端面付近に大電流(いわゆる突入電流)が流れ、例えば端面破壊等の故障がQCLに生じるおそれがある。 However, since the thickness of the insulating film on the upper electrode tends to be extremely thin (for example, about a fraction) of the thickness of the insulating film on the end face, the thickness of the insulating film on the upper electrode is passed through such an extremely thin insulating film. When a high voltage of, for example, 10 V or more is applied between the metal film and the upper electrode, the insulating film between them may be destroyed. As a result, a large current (so-called inrush current) flows in the vicinity of the end face via the broken portion of the insulating film, and a failure such as end face breakage may occur in the QCL.

なお、上部電極上の絶縁膜の厚さを厚くしようとすると、これに伴い、当該端面上の絶縁膜の厚さを更に厚く(例えば数倍程度)する必要がある。この場合、絶縁膜を当該端面上に成膜する時間が増大(例えば数倍程度)するので、QCLの生産性が低下する。加えて、このような極めて厚い絶縁膜が当該端面上に成膜されると、その絶縁膜に発生する応力が増大することによる当該端面の劣化や、絶縁膜の亀裂、絶縁膜の当該端面からの剥離等が生じるおそれがある。 If the thickness of the insulating film on the upper electrode is to be increased, it is necessary to further increase the thickness of the insulating film on the end face (for example, about several times). In this case, the time for forming the insulating film on the end face is increased (for example, about several times), so that the productivity of the QCL is lowered. In addition, when such an extremely thick insulating film is formed on the end face, the end face is deteriorated due to an increase in stress generated in the insulating film, cracks in the insulating film, and the end face of the insulating film. There is a risk of peeling.

本発明は、このような問題点に鑑みてなされたものであり、レーザ共振器を構成する端面上に順に積層される絶縁膜及び金属膜を有する量子カスケード半導体レーザにおいて、絶縁膜の破壊を抑えることを目的とする。 The present invention has been made in view of such problems, and suppresses destruction of the insulating film in a quantum cascade semiconductor laser having an insulating film and a metal film sequentially laminated on the end faces constituting the laser cavity. The purpose is.

本発明の一実施形態の量子カスケード半導体レーザは、第1方向において互いに対向する主面及び裏面、並びに第1方向と直交する第2方向と交差する基板端面を有する半導体基板と、第1方向において主面とは反対側に設けられる表面、基板端面を含む平面内に含まれる積層端面、積層端面から第2方向に沿って延びるコア層、及びコア層上に設けられるクラッド層を有し、主面上に設けられる半導体積層と、表面上に設けられる第1電極と、裏面上に設けられる第2電極と、積層端面上及び基板端面上に設けられ、第1電極上にわたって延びる第1絶縁膜と、第1絶縁膜を介して積層端面上及び基板端面上に設けられ、第1電極上にわたって延びる金属膜と、第1絶縁膜及び金属膜を介して基板端面上に設けられ、第2電極上にわたって延びており、金属膜の一部又は全部を覆う第2絶縁膜と、を備える。 The quantum cascade semiconductor laser according to an embodiment of the present invention includes a semiconductor substrate having a main surface and a back surface facing each other in the first direction, and a substrate end surface intersecting a second direction orthogonal to the first direction, and a semiconductor substrate in the first direction. It has a surface provided on the opposite side of the main surface, a laminated end surface included in a plane including the substrate end surface, a core layer extending along the second direction from the laminated end surface, and a clad layer provided on the core layer. A semiconductor laminate provided on the surface, a first electrode provided on the front surface, a second electrode provided on the back surface, and a first insulating film provided on the laminated end face and the substrate end face and extending over the first electrode. A metal film provided on the laminated end face and the substrate end face via the first insulating film and extending over the first electrode, and a second electrode provided on the substrate end face via the first insulating film and the metal film. It includes a second insulating film that extends over and covers part or all of the metal film.

本発明によれば、レーザ共振器を構成する端面上に順に積層される絶縁膜及び金属膜を有する量子カスケード半導体レーザにおいて、絶縁膜の破壊を抑えることができる。 According to the present invention, in a quantum cascade semiconductor laser having an insulating film and a metal film that are sequentially laminated on the end faces constituting the laser cavity, it is possible to suppress the destruction of the insulating film.

図1は、一実施形態の量子カスケード半導体レーザが実装された状態を示す斜視図である。FIG. 1 is a perspective view showing a state in which the quantum cascade semiconductor laser of one embodiment is mounted. 図2は、図1の量子カスケード半導体レーザの斜視図である。FIG. 2 is a perspective view of the quantum cascade semiconductor laser of FIG. 図3は、図1のIII−III線に沿った断面図である。FIG. 3 is a cross-sectional view taken along the line III-III of FIG. 図4(a)〜図4(c)は、図1の量子カスケード半導体レーザの作製工程を示す図である。4 (a) to 4 (c) are diagrams showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 図5(a)〜図5(c)は、図1の量子カスケード半導体レーザの作製工程を示す図である。5 (a) to 5 (c) are diagrams showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 図6は、図1の量子カスケード半導体レーザの作製工程を示す図である。FIG. 6 is a diagram showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 図7(a)及び図7(b)は、図1の量子カスケード半導体レーザの作製工程を示す図である。7 (a) and 7 (b) are diagrams showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 図8(a)及び図8(b)は、図1の量子カスケード半導体レーザの作製工程を示す図である。8 (a) and 8 (b) are diagrams showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 図9は、比較例としての量子カスケード半導体レーザの斜視図である。FIG. 9 is a perspective view of a quantum cascade semiconductor laser as a comparative example. 図10は、図9のX−X線に沿った断面図である。FIG. 10 is a cross-sectional view taken along the line XX of FIG. 図11は、第1変形例による量子カスケード半導体レーザの断面図である。FIG. 11 is a cross-sectional view of the quantum cascade semiconductor laser according to the first modification. 図12は、図11の量子カスケード半導体レーザの作製工程を示す図である。FIG. 12 is a diagram showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 図13は、第1変形例の別の例による量子カスケード半導体レーザの断面図である。FIG. 13 is a cross-sectional view of a quantum cascade semiconductor laser according to another example of the first modification. 図14は、第2変形例による量子カスケード半導体レーザの断面図である。FIG. 14 is a cross-sectional view of the quantum cascade semiconductor laser according to the second modification. 図15(a)〜図15(c)は、図14の量子カスケード半導体レーザの作製工程を示す図である。15 (a) to 15 (c) are diagrams showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 図16は、第2変形例の別の例による量子カスケード半導体レーザの断面図である。FIG. 16 is a cross-sectional view of a quantum cascade semiconductor laser according to another example of the second modification. 図17(a)〜図17(c)は、図16の量子カスケード半導体レーザの作製工程を示す図である。17 (a) to 17 (c) are diagrams showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 図18は、第3変形例による量子カスケード半導体レーザの断面図である。FIG. 18 is a cross-sectional view of a quantum cascade semiconductor laser according to a third modification. 図19は、第3変形例の別の例による量子カスケード半導体レーザの断面図である。FIG. 19 is a cross-sectional view of a quantum cascade semiconductor laser according to another example of the third modification. 図20は、第4変形例による量子カスケード半導体レーザの断面図である。FIG. 20 is a cross-sectional view of a quantum cascade semiconductor laser according to a fourth modification. 図21(a)〜図21(c)は、図20の量子カスケード半導体レーザの作製工程を示す図である。21 (a) to 21 (c) are diagrams showing a manufacturing process of the quantum cascade semiconductor laser of FIG. 20. 図22は、第5変形例による量子カスケード半導体レーザの断面図である。FIG. 22 is a cross-sectional view of the quantum cascade semiconductor laser according to the fifth modification.

[本発明の実施形態の説明]
最初に、本発明の実施形態の内容を列記して説明する。本発明の一実施形態の量子カスケード半導体レーザは、第1方向において互いに対向する主面及び裏面、並びに第1方向と直交する第2方向と交差する基板端面を有する半導体基板と、第1方向において主面とは反対側に設けられる表面、基板端面を含む平面内に含まれる積層端面、積層端面から第2方向に沿って延びるコア層、及びコア層上に設けられるクラッド層を有し、主面上に設けられる半導体積層と、表面上に設けられる第1電極と、裏面上に設けられる第2電極と、積層端面上及び基板端面上に設けられ、第1電極上にわたって延びる第1絶縁膜と、第1絶縁膜を介して積層端面上及び基板端面上に設けられ、第1電極上にわたって延びる金属膜と、第1絶縁膜及び金属膜を介して基板端面上に設けられ、第2電極上にわたって延びており、金属膜の一部又は全部を覆う第2絶縁膜と、を備える。
[Explanation of Embodiments of the Present Invention]
First, the contents of the embodiments of the present invention will be listed and described. The quantum cascade semiconductor laser according to an embodiment of the present invention includes a semiconductor substrate having a main surface and a back surface facing each other in the first direction, and a substrate end surface intersecting a second direction orthogonal to the first direction, and a semiconductor substrate in the first direction. It has a surface provided on the opposite side of the main surface, a laminated end surface included in a plane including the substrate end surface, a core layer extending along the second direction from the laminated end surface, and a clad layer provided on the core layer. A semiconductor laminate provided on the surface, a first electrode provided on the front surface, a second electrode provided on the back surface, and a first insulating film provided on the laminated end face and the substrate end face and extending over the first electrode. A metal film provided on the laminated end face and the substrate end face via the first insulating film and extending over the first electrode, and a second electrode provided on the substrate end face via the first insulating film and the metal film. It includes a second insulating film that extends over and covers part or all of the metal film.

上述した量子カスケード半導体レーザでは、例えば半田を介して第2電極が電子部品上に搭載され、第1電極と第2電極との間に電圧(例えば10V以上の高電圧)が印加されることにより、レーザ光が発振する。ここで、もし仮に、金属膜に半田が接触すると、第2電極に印加された電圧が半田を介して金属膜に印加され、第1電極上の金属膜と第1電極との間に第1絶縁膜を介して当該電圧が印加される。金属膜と第1電極との間の第1絶縁膜は薄く形成され易いので、このような電圧が第1絶縁膜に印加されると、その電圧によって第1絶縁膜が破壊されるおそれがある。しかし、上述した量子カスケード半導体レーザでは、第2絶縁膜が、金属膜を介して積層端面上に設けられ、第2電極上にわたって設けられる。加えて、第2絶縁膜が金属膜を覆っているので、金属膜と上記の半田との間には第2絶縁膜が介在する。これにより、金属膜と上記の半田との接触を抑えることができる。すなわち、金属膜と、第2電極及び上記の半田とを互いに電気的に絶縁することができる。従って、上述した量子カスケード半導体レーザによれば、第1電極上の金属膜と第1電極との間に第1絶縁膜を介して当該電圧が印加されることを抑えることができ、当該電圧による第1絶縁膜の破壊を抑えることができる。その結果、その第1絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化を抑えることができる。 In the quantum cascade semiconductor laser described above, for example, a second electrode is mounted on an electronic component via solder, and a voltage (for example, a high voltage of 10 V or more) is applied between the first electrode and the second electrode. , Laser beam oscillates. Here, if the solder comes into contact with the metal film, the voltage applied to the second electrode is applied to the metal film via the solder, and the first electrode is placed between the metal film on the first electrode and the first electrode. The voltage is applied through the insulating film. Since the first insulating film between the metal film and the first electrode is likely to be formed thin, when such a voltage is applied to the first insulating film, the first insulating film may be destroyed by the voltage. .. However, in the quantum cascade semiconductor laser described above, the second insulating film is provided on the laminated end face via the metal film and is provided over the second electrode. In addition, since the second insulating film covers the metal film, the second insulating film is interposed between the metal film and the solder. Thereby, the contact between the metal film and the above-mentioned solder can be suppressed. That is, the metal film, the second electrode, and the solder described above can be electrically insulated from each other. Therefore, according to the quantum cascade semiconductor laser described above, it is possible to suppress the application of the voltage between the metal film on the first electrode and the first electrode via the first insulating film, and the voltage is applied. The destruction of the first insulating film can be suppressed. As a result, it is possible to suppress the deterioration of the element characteristics of the quantum cascade semiconductor laser described above due to the end face destruction caused by the destruction of the first insulating film.

また、上述した量子カスケード半導体レーザでは、第2絶縁膜は、積層端面上に延びるか、或いは、積層端面上に延びており且つ第1電極上にわたって延びてもよい。これにより、第1絶縁膜及び金属膜の機械的強度を高めることができる。 Further, in the quantum cascade semiconductor laser described above, the second insulating film may extend on the laminated end face, or may extend on the laminated end face and extend over the first electrode. Thereby, the mechanical strength of the first insulating film and the metal film can be increased.

また、上述した量子カスケード半導体レーザでは、表面は、第1領域、及び、第2方向において積層端面と第1領域との間に位置する第2領域を含み、第2領域上に設けられる第1電極の厚さは、第1領域上に設けられる第1電極の厚さよりも薄くてもよい。このように劈開面となる積層端面及び基板端面の近傍の第1電極の厚さを薄くすることによって、積層端面及び基板端面において容易に劈開することができる。その結果、量子カスケード半導体レーザを作製する際の歩留りを高めることができる。また、第1領域上に設けられる第1電極の厚さよりも第2領域上に設けられる第1電極の厚さの方が薄いので、第1領域上に設けられる第1電極の電気抵抗よりも第2領域上に設けられる第1電極の電気抵抗の方が大きくなる。これにより、積層端面及び基板端面の近傍を流れるリーク電流を低減することができる。その結果、上述した量子カスケード半導体レーザの素子特性を向上させる(例えば閾値電流を低減する)ことができる。また、上述した量子カスケード半導体レーザでは、第1電極は、第1領域上のみに設けられてもよい。このように第1電極が、劈開面となる積層端面及び基板端面の近傍には設けられないようにすることにより、上記の効果をより顕著に奏することができる。 Further, in the quantum cascade semiconductor laser described above, the surface includes a first region and a second region located between the laminated end face and the first region in the second direction, and is provided on the second region. The thickness of the electrode may be thinner than the thickness of the first electrode provided on the first region. By reducing the thickness of the first electrode in the vicinity of the laminated end face and the substrate end face to be the cleaved surface in this way, the cleaved end face and the substrate end face can be easily cleaved. As a result, the yield when manufacturing a quantum cascade semiconductor laser can be increased. Further, since the thickness of the first electrode provided on the second region is thinner than the thickness of the first electrode provided on the first region, it is smaller than the electrical resistance of the first electrode provided on the first region. The electrical resistance of the first electrode provided on the second region is larger. As a result, the leakage current flowing in the vicinity of the laminated end face and the substrate end face can be reduced. As a result, the device characteristics of the quantum cascade semiconductor laser described above can be improved (for example, the threshold current can be reduced). Further, in the quantum cascade semiconductor laser described above, the first electrode may be provided only on the first region. By preventing the first electrode from being provided in the vicinity of the laminated end face and the substrate end face which are cleavage planes in this way, the above effect can be more prominently exhibited.

また、上述した量子カスケード半導体レーザでは、裏面は、第3領域、及び、第2方向において基板端面と第3領域との間に位置する第4領域を含み、第4領域上に設けられる第2電極の厚さは、第3領域上に設けられる第2電極の厚さよりも薄くてもよい。このように劈開面となる積層端面及び基板端面の近傍の第2電極の厚さを薄くすることによって、積層端面及び基板端面において容易に劈開することができる。その結果、上述した量子カスケード半導体レーザを作製する際の歩留りを高めることができる。また、第3領域の第2電極の厚さよりも第4領域の第2電極の厚さの方が薄いので、第3領域の第2電極の電気抵抗よりも第4領域の第2電極の電気抵抗の方が大きくなる。これにより、積層端面及び基板端面の近傍を流れるリーク電流を低減することができる。その結果、上述した量子カスケード半導体レーザの素子特性を向上させる(例えば閾値電流を低減する)ことができる。また、上述した量子カスケード半導体レーザでは、第2電極は、第3領域上のみに設けられてもよい。このように第2電極が、劈開面となる積層端面及び基板端面の近傍には設けられないようにすることにより、上記の効果をより顕著に奏することができる。 Further, in the quantum cascade semiconductor laser described above, the back surface includes a third region and a fourth region located between the substrate end face and the third region in the second direction, and is provided on the fourth region. The thickness of the electrode may be thinner than the thickness of the second electrode provided on the third region. By reducing the thickness of the laminated end face to be the cleaved surface and the second electrode in the vicinity of the substrate end face in this way, the cleaved end face and the substrate end face can be easily cleaved. As a result, the yield when manufacturing the above-mentioned quantum cascade semiconductor laser can be increased. Further, since the thickness of the second electrode in the fourth region is thinner than the thickness of the second electrode in the third region, the electricity of the second electrode in the fourth region is larger than the electrical resistance of the second electrode in the third region. The resistance is greater. As a result, the leakage current flowing in the vicinity of the laminated end face and the substrate end face can be reduced. As a result, the device characteristics of the quantum cascade semiconductor laser described above can be improved (for example, the threshold current can be reduced). Further, in the quantum cascade semiconductor laser described above, the second electrode may be provided only on the third region. By preventing the second electrode from being provided in the vicinity of the laminated end face and the substrate end face which are cleavage planes in this way, the above effect can be more prominently exhibited.

また、上述した量子カスケード半導体レーザは、第1方向において第1電極と第1絶縁膜との間に設けられる第3絶縁膜を更に備えてもよい。このように第1電極と金属膜との間に第1絶縁膜に加えて第3絶縁膜が設けられることにより、その間の絶縁領域(すなわち第1絶縁膜と第3絶縁膜とから成る領域)を十分に確保することができる。すなわち、第1電極と金属膜との間の絶縁耐性を高めることができる。これにより、仮に、レーザ光の発振の為の電圧(例えば10V以上の高電圧)が、第1電極と金属膜との間に印加された場合であっても、当該電圧による絶縁膜の破壊を抑えることができる。すなわち、その絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化をより確実に抑えることができる。 Further, the quantum cascade semiconductor laser described above may further include a third insulating film provided between the first electrode and the first insulating film in the first direction. By providing the third insulating film in addition to the first insulating film between the first electrode and the metal film in this way, the insulating region between them (that is, the region composed of the first insulating film and the third insulating film). Can be sufficiently secured. That is, the dielectric strength between the first electrode and the metal film can be enhanced. As a result, even if a voltage for oscillating the laser beam (for example, a high voltage of 10 V or more) is applied between the first electrode and the metal film, the insulating film is destroyed by the voltage. It can be suppressed. That is, it is possible to more reliably suppress the deterioration of the element characteristics of the quantum cascade semiconductor laser described above due to the end face destruction caused by the destruction of the insulating film.

また、上述した量子カスケード半導体レーザでは、第3絶縁膜は、SiO、SiON、SiN、アルミナ、BCB樹脂、及びポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、積層端面及び基板端面の保護膜として優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、CVD、又はスピンコートといった一般的な誘電体膜成膜方法を用いて積層端面上、及び基板端面上に容易に成膜される。すなわち、上述した量子カスケード半導体レーザの作製工程に第3絶縁膜の成膜工程を容易に導入することができる。 Further, in the quantum cascade semiconductor laser described above, the third insulating film may contain at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin. These have excellent durability and insulating properties as protective films for laminated end faces and substrate end faces. Further, these are easily formed on the laminated end face and on the substrate end face by using a general dielectric film forming method such as sputtering, CVD, or spin coating. That is, the step of forming the third insulating film can be easily introduced into the step of manufacturing the quantum cascade semiconductor laser described above.

また、上述した量子カスケード半導体レーザは、第4絶縁膜を更に備え、第1絶縁膜及び金属膜は、第2電極上にわたって延びており、第4絶縁膜は、第1方向において第2電極と第1絶縁膜との間に設けられてもよい。このように第2電極と金属膜との間に第1絶縁膜に加えて第4絶縁膜が設けられることにより、その間の絶縁領域(すなわち第1絶縁膜と第4絶縁膜とから成る領域)を十分に確保することができる。すなわち、第2電極と金属膜との間の絶縁耐性を高めることができる。これにより、仮に、レーザ発振の為の電圧(例えば10V以上の高電圧)が、第2電極と金属膜との間に印加された場合であっても、当該電圧による絶縁膜の破壊を抑えることができる。すなわち、その絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化をより確実に抑えることができる。 Further, the quantum cascade semiconductor laser described above further includes a fourth insulating film, the first insulating film and the metal film extend over the second electrode, and the fourth insulating film is the second electrode in the first direction. It may be provided between the first insulating film and the first insulating film. By providing the fourth insulating film in addition to the first insulating film between the second electrode and the metal film in this way, the insulating region between them (that is, the region composed of the first insulating film and the fourth insulating film). Can be sufficiently secured. That is, the dielectric strength between the second electrode and the metal film can be enhanced. As a result, even if a voltage for laser oscillation (for example, a high voltage of 10 V or more) is applied between the second electrode and the metal film, the destruction of the insulating film due to the voltage can be suppressed. Can be done. That is, it is possible to more reliably suppress the deterioration of the element characteristics of the quantum cascade semiconductor laser described above due to the end face destruction caused by the destruction of the insulating film.

また、上述した量子カスケード半導体レーザでは、第4絶縁膜は、SiO、SiON、SiN、アルミナ、BCB樹脂、及びポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、積層端面及び基板端面の保護膜として優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、CVD、又はスピンコートといった一般的な誘電体膜成膜方法を用いて積層端面上、及び基板端面上に容易に成膜される。すなわち、上述した量子カスケード半導体レーザの作製工程に第4絶縁膜の成膜工程を容易に導入することができる。 Further, in the quantum cascade semiconductor laser described above, the fourth insulating film may contain at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin. These have excellent durability and insulating properties as protective films for laminated end faces and substrate end faces. Further, these are easily formed on the laminated end face and on the substrate end face by using a general dielectric film forming method such as sputtering, CVD, or spin coating. That is, the step of forming the fourth insulating film can be easily introduced into the step of manufacturing the quantum cascade semiconductor laser described above.

また、上述した量子カスケード半導体レーザでは、金属膜は、第2電極上には設けられていなくてもよい。これにより、金属膜と第2電極とをより確実に互いに電気的に絶縁することができる。その結果、第1電極上の金属膜と第1電極との間に第1絶縁膜を介してレーザ発振の為の電圧が印加されることを更に抑えることができる。すなわち、当該電圧による第1絶縁膜の破壊を更に抑えることができる。これにより、その第1絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化を更に抑えることができる。また、上述した量子カスケード半導体レーザでは、第1絶縁膜は、第2電極上には設けられていなくてもよい。このように金属膜に加えて第1絶縁膜が第2電極上に設けられていない場合であっても、上記と同様の効果を奏することができる。 Further, in the quantum cascade semiconductor laser described above, the metal film may not be provided on the second electrode. As a result, the metal film and the second electrode can be more reliably electrically insulated from each other. As a result, it is possible to further suppress the application of a voltage for laser oscillation between the metal film on the first electrode and the first electrode via the first insulating film. That is, the destruction of the first insulating film due to the voltage can be further suppressed. This makes it possible to further suppress the deterioration of the element characteristics of the quantum cascade semiconductor laser described above due to the end face destruction caused by the destruction of the first insulating film. Further, in the quantum cascade semiconductor laser described above, the first insulating film may not be provided on the second electrode. As described above, even when the first insulating film is not provided on the second electrode in addition to the metal film, the same effect as described above can be obtained.

また、上述した量子カスケード半導体レーザでは、第1絶縁膜及び第2絶縁膜の少なくとも一方は、SiO、SiON、SiN、アルミナ、BCB樹脂、又はポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、積層端面及び基板端面の保護膜として優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、CVD、又はスピンコートといった一般的な誘電体膜成膜方法を用いて積層端面上、及び基板端面上に容易に成膜される。すなわち、上述した量子カスケード半導体レーザの作製工程にこれらの絶縁膜の成膜工程を容易に導入することができる。 Further, in the quantum cascade semiconductor laser described above, at least one of the first insulating film and the second insulating film may contain at least one of SiO 2 , SiON, SiN, alumina, BCB resin, or polyimide resin. These have excellent durability and insulating properties as protective films for laminated end faces and substrate end faces. Further, these are easily formed on the laminated end face and on the substrate end face by using a general dielectric film forming method such as sputtering, CVD, or spin coating. That is, the step of forming these insulating films can be easily introduced into the step of manufacturing the quantum cascade semiconductor laser described above.

また、上述した量子カスケード半導体レーザでは、金属膜は、Auを含んでもよい。これにより、積層端面及び基板端面において、金属膜を、例えば90%を超える高反射率を有する反射膜として有効に機能させることができる。 Further, in the quantum cascade semiconductor laser described above, the metal film may contain Au. As a result, the metal film can effectively function as a reflective film having a high reflectance of, for example, more than 90% on the laminated end face and the substrate end face.

また、上述した量子カスケード半導体レーザでは、クラッド層は、InP層でもよい。InPは、中赤外域の発振光に対して透明(光吸収を示さない)であるので、クラッド層の材料として好適である。また、InPは2元混晶でありInP基板に格子整合するので、InP層をInP基板上に良好に結晶成長させることができる。また、InPの熱伝導性は良好である為、クラッド層を介してコア層からの熱を良好に放出できる。これにより、上述した量子カスケード半導体レーザの温度特性を高めることができる。 Further, in the quantum cascade semiconductor laser described above, the clad layer may be an InP layer. InP is transparent to oscillated light in the mid-infrared region (does not show light absorption), and is therefore suitable as a material for a clad layer. Further, since InP is a binary mixed crystal and lattice-matched with the InP substrate, the InP layer can be satisfactorily crystal-grown on the InP substrate. Further, since the thermal conductivity of InP is good, heat from the core layer can be satisfactorily released through the clad layer. This makes it possible to enhance the temperature characteristics of the quantum cascade semiconductor laser described above.

また、上述した量子カスケード半導体レーザでは、コア層は、発光領域である複数の活性層と、活性層にキャリアを注入するための複数の注入層とを含み、活性層及び注入層が、第1方向に沿って交互に配列されていてもよい。このように活性層間に注入層を設けることにより、隣り合う活性層に電子が連続的にスムーズに受け渡されて、活性層内の伝導帯において電子がサブバンド間を遷移することによる発光を効率良く生じさせることができる。その結果、上述した量子カスケード半導体レーザの発振特性を高めることができる。 Further, in the quantum cascade semiconductor laser described above, the core layer includes a plurality of active layers which are light emitting regions and a plurality of injection layers for injecting carriers into the active layer, and the active layer and the injection layer are the first. They may be arranged alternately along the direction. By providing the injection layer between the active layers in this way, electrons are continuously and smoothly transferred to the adjacent active layers, and the electrons transition between the subbands in the conduction band in the active layer to efficiently emit light. Can occur well. As a result, the oscillation characteristics of the quantum cascade semiconductor laser described above can be improved.

また、上述した量子カスケード半導体レーザでは、活性層及び注入層は、GaInAs/AlInAsの超格子列を含んでもよい。この超格子列は、中赤外域の波長(例えば3〜20μm)に相当する、活性層内の伝導帯における電子のサブバンド間の遷移を提供できる。従って、中赤外域の波長の光を発振可能な量子カスケード半導体レーザのコア層の材料として好適である。 Further, in the quantum cascade semiconductor laser described above, the active layer and the injection layer may include a superlattice sequence of GaInAs / AlInAs. This superlattice sequence can provide transitions between electron subbands in the conduction band within the active layer, which correspond to wavelengths in the mid-infrared region (eg, 3-20 μm). Therefore, it is suitable as a material for the core layer of a quantum cascade semiconductor laser capable of oscillating light having a wavelength in the mid-infrared region.

また、上述した量子カスケード半導体レーザでは、半導体基板は、InP基板でもよい。中赤外域の量子カスケード半導体レーザを構成する半導体積層は、InPに近い格子定数を有する。従って、半導体基板をInP基板とすることにより、半導体基板上において半導体積層を良好な結晶品質にて成長させることができる。また、InPは中赤外域の光に対して透明であるので、InP基板をコア層に対するクラッド層として機能させることができる。 Further, in the quantum cascade semiconductor laser described above, the semiconductor substrate may be an InP substrate. The semiconductor laminate constituting the quantum cascade semiconductor laser in the mid-infrared region has a lattice constant close to that of InP. Therefore, by using the semiconductor substrate as the InP substrate, the semiconductor laminate can be grown on the semiconductor substrate with good crystal quality. Further, since InP is transparent to light in the mid-infrared region, the InP substrate can function as a clad layer with respect to the core layer.

[本発明の実施形態の詳細]
本発明の実施形態の量子カスケード半導体レーザの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
[Details of Embodiments of the present invention]
A specific example of the quantum cascade semiconductor laser according to the embodiment of the present invention will be described below with reference to the drawings. It should be noted that the present invention is not limited to these examples, and is indicated by the scope of claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims. In the following description, the same elements will be designated by the same reference numerals in the description of the drawings, and duplicate description will be omitted.

(実施形態)
図1は、一実施形態の量子カスケード半導体レーザ(QCL)1が実装された状態を示す斜視図である。なお、図1には、理解の容易の為、XYZ直交座標系が示されている。QCL1は、シングルモードの光を発振する分布帰還(DFB)型の素子であり、例えば3μm〜20μmの中赤外域での発振が可能である。図1に示されるように、QCL1は、キャリア2上に実装されたサブマウント3上に半田4を介して実装されている。具体的には、QCL1は、エピアップ形態(エピタキシャル成長した側が上面になるように配置する形態)にて、サブマウント3上に半田4を用いてダイボンド実装される。QCL1の後述する下部電極は、サブマウント3及び半田4を介してキャリア2と電気的に接続される。また、QCL1の後述する上部電極上には、QCL1に給電する為のワイヤ5の一端が接続されている。ワイヤ5の他端は、図示しないボンディングパッドに接続される。QCL1の上部電極は、ワイヤ5を介して、ボンディングパッドと電気的に接続される。キャリア2及びボンディングパッドは、図示しない外部電源と電気的に接続される。そして、外部電源から所定の電圧をQCL1の上部電極及び下部電極に印加することにより、QCL1がターンオンしてQCL1の内部に電流が流れ、QCL1がレーザ発振する。
(Embodiment)
FIG. 1 is a perspective view showing a state in which the quantum cascade semiconductor laser (QCL) 1 of one embodiment is mounted. Note that FIG. 1 shows an XYZ Cartesian coordinate system for ease of understanding. The QCL1 is a distributed feedback (DFB) type element that oscillates single-mode light, and can oscillate in the mid-infrared region of, for example, 3 μm to 20 μm. As shown in FIG. 1, the QCL1 is mounted on the submount 3 mounted on the carrier 2 via the solder 4. Specifically, the QCL1 is die-bonded on the submount 3 using the solder 4 in an epi-up form (a form in which the epitaxially grown side is arranged so as to be the upper surface). The lower electrode of QCL1, which will be described later, is electrically connected to the carrier 2 via the submount 3 and the solder 4. Further, one end of a wire 5 for supplying power to the QCL1 is connected on the upper electrode described later of the QCL1. The other end of the wire 5 is connected to a bonding pad (not shown). The upper electrode of the QCL1 is electrically connected to the bonding pad via the wire 5. The carrier 2 and the bonding pad are electrically connected to an external power source (not shown). Then, by applying a predetermined voltage from the external power source to the upper electrode and the lower electrode of the QCL1, the QCL1 turns on, a current flows inside the QCL1, and the QCL1 oscillates with a laser.

なお、キャリア2のX方向及びY方向の長さW1,L1はそれぞれ、例えば4mm〜8mmであり、キャリア2のZ方向の厚さH1は、例えば1mm〜8mmである。サブマウント3のX方向及びY方向の長さW2,L2はそれぞれ、例えば1mm〜4mm、2mm〜4mmであり、サブマウント3のZ方向の厚さH2は、例えば0.1mm〜0.5mmである。また、サブマウント3には、例えばAIN又はCuW等が用いられ、キャリア2には、例えばCu又はCuWが用いられる。また、半田4には、例えばAuSn、In又は銀ペースト等が用いられ、ワイヤ5には、例えばAu線等が用いられる。 The lengths W1 and L1 of the carrier 2 in the X direction and the Y direction are, for example, 4 mm to 8 mm, respectively, and the thickness H1 of the carrier 2 in the Z direction is, for example, 1 mm to 8 mm. The lengths W2 and L2 of the submount 3 in the X direction and the Y direction are, for example, 1 mm to 4 mm and 2 mm to 4 mm, respectively, and the thickness H2 of the submount 3 in the Z direction is, for example, 0.1 mm to 0.5 mm. be. Further, for example, AIN or CuW is used for the sub mount 3, and for example, Cu or CuW is used for the carrier 2. Further, for the solder 4, for example, AuSn, In or silver paste is used, and for the wire 5, for example, Au wire or the like is used.

図2は、図1のQCL1の斜視図である。図3は、図1のIII−III線に沿ったYZ断面図である。図2及び図3に示されるように、QCL1は、半導体素子部10と、絶縁膜71(第1絶縁膜)と、金属膜72と、絶縁膜75(第2絶縁膜)とを備える。半導体素子部10は、埋め込みヘテロストラクチャー(BH)の電流狭窄構造を有する。半導体素子部10は、共振方向(Y方向)を長手方向とする直方体状を呈している。なお、半導体素子部10のY方向の長さL3は、例えば1mm〜3mmであり、半導体素子部10のX方向の長さW3は、例えば400μm〜800μmであり、半導体素子部10のZ方向の長さ(厚さ)H3は、例えば100μm〜200μmである。半導体素子部10は、Y方向において互いに対向する後端面10a及び前端面10bを有する。また、半導体素子部10は、半導体基板20、半導体積層30、2つの電流ブロック部40、上部電極(第1電極)50、及び下部電極(第2電極)60を有する。 FIG. 2 is a perspective view of QCL1 of FIG. FIG. 3 is a cross-sectional view taken along the line III-III of FIG. As shown in FIGS. 2 and 3, the QCL1 includes a semiconductor element portion 10, an insulating film 71 (first insulating film), a metal film 72, and an insulating film 75 (second insulating film). The semiconductor device unit 10 has an embedded heterostructure (BH) current constriction structure. The semiconductor element unit 10 has a rectangular parallelepiped shape with the resonance direction (Y direction) as the longitudinal direction. The length L3 of the semiconductor element portion 10 in the Y direction is, for example, 1 mm to 3 mm, and the length W3 of the semiconductor element portion 10 in the X direction is, for example, 400 μm to 800 μm, in the Z direction of the semiconductor element portion 10. The length (thickness) H3 is, for example, 100 μm to 200 μm. The semiconductor element portion 10 has a rear end surface 10a and a front end surface 10b facing each other in the Y direction. Further, the semiconductor element portion 10 includes a semiconductor substrate 20, a semiconductor laminate 30, two current block portions 40, an upper electrode (first electrode) 50, and a lower electrode (second electrode) 60.

半導体基板20は、図3に示されるように、半田4を介してサブマウント3上に搭載されている。半導体基板20は、例えばn型のInP基板である。半導体基板20は、上部電極50及び下部電極60に電圧を印加して半導体積層30に電流を供給する為に、導電性を有する。なお、QCL1では、キャリアとしては電子が用いられるので、半導体基板20の導電型は、通常n型である。半導体基板20はコア層33に対する下部クラッド層として機能する。なお、半導体基板20は、下部クラッド層として機能しなくてもよく、その場合には、半導体基板20とコア層33との間に下部クラッド層が設けられる。半導体基板20は、主面20a、裏面20b、及び基板端面20cを含む。主面20aと裏面20bとは、厚さ方向(第1方向であるZ方向)において互いに対向している。裏面20bは、主面20aに対して、半導体基板20のZ方向におけるサブマウント3側に配置される。なお、一例では、主面20aと裏面20bとのZ方向における距離(すなわち、半導体基板20のZ方向の厚さ)は、100nmである。基板端面20cは、Y方向(第2方向)と交差しており、主面20aと裏面20bとを繋いでいる。基板端面20cは、後端面10aに含まれる。 As shown in FIG. 3, the semiconductor substrate 20 is mounted on the submount 3 via the solder 4. The semiconductor substrate 20 is, for example, an n-type InP substrate. The semiconductor substrate 20 has conductivity because a voltage is applied to the upper electrode 50 and the lower electrode 60 to supply a current to the semiconductor laminate 30. Since electrons are used as carriers in QCL1, the conductive type of the semiconductor substrate 20 is usually n type. The semiconductor substrate 20 functions as a lower clad layer with respect to the core layer 33. The semiconductor substrate 20 does not have to function as the lower clad layer, and in that case, the lower clad layer is provided between the semiconductor substrate 20 and the core layer 33. The semiconductor substrate 20 includes a main surface 20a, a back surface 20b, and a substrate end surface 20c. The main surface 20a and the back surface 20b face each other in the thickness direction (Z direction, which is the first direction). The back surface 20b is arranged on the submount 3 side of the semiconductor substrate 20 in the Z direction with respect to the main surface 20a. In one example, the distance between the main surface 20a and the back surface 20b in the Z direction (that is, the thickness of the semiconductor substrate 20 in the Z direction) is 100 nm. The substrate end surface 20c intersects the Y direction (second direction) and connects the main surface 20a and the back surface 20b. The substrate end surface 20c is included in the rear end surface 10a.

半導体積層30は、半導体基板20の主面20a上に設けられる。半導体積層30は、Z方向と交差する上面(表面)30a、及びY方向と交差する積層端面30bを含む。上面30aは、Z方向において主面20aとは反対側に設けられる。積層端面30bは、基板端面20cを含む平面内に含まれる。すなわち、積層端面30bは、基板端面20cを含む後端面10aに含まれる。また、半導体積層30は、メサ形状を呈している。すなわち、半導体積層30は、X方向における所定幅WMを有すると共にY方向に沿って延びるストライプ形状を呈しており、QCL1のX方向における中央部分に位置している。半導体積層30は、Y方向において互いに対向する両端面、並びにX方向において互いに対向する両側面を含む。半導体積層30の両端面は、QCL1のレーザ共振器を構成する為のミラーとなっている。両端面のうち一方の端面は、積層端面30bに含まれる。半導体積層30は、半導体基板20上に順に積層される、バッファ層32、コア層33、回折格子層34、上部クラッド層35、及びコンタクト層36を含む。 The semiconductor laminate 30 is provided on the main surface 20a of the semiconductor substrate 20. The semiconductor laminate 30 includes a top surface (surface) 30a that intersects the Z direction and a laminate end face 30b that intersects the Y direction. The upper surface 30a is provided on the side opposite to the main surface 20a in the Z direction. The laminated end face 30b is included in a plane including the substrate end face 20c. That is, the laminated end face 30b is included in the rear end face 10a including the substrate end face 20c. Further, the semiconductor laminate 30 has a mesa shape. That is, the semiconductor laminate 30 has a predetermined width WM in the X direction and has a striped shape extending along the Y direction, and is located at the central portion of the QCL1 in the X direction. The semiconductor laminate 30 includes both end faces facing each other in the Y direction and both side surfaces facing each other in the X direction. Both end faces of the semiconductor laminate 30 are mirrors for forming a laser resonator of QCL1. One end face of both end faces is included in the laminated end face 30b. The semiconductor laminate 30 includes a buffer layer 32, a core layer 33, a diffraction grating layer 34, an upper clad layer 35, and a contact layer 36, which are sequentially laminated on the semiconductor substrate 20.

バッファ層32及び上部クラッド層35は、例えばn型のInP層である。バッファ層32は、半導体基板20と共に、コア層33に対する下部クラッド層として機能する。上部クラッド層35は、回折格子層34を介してコア層33上に設けられている。なお、バッファ層32は、半導体積層30に設けられていなくてもよい。この場合、コア層33が半導体基板20の主面20a上に設けられる。コア層33は、積層端面30bからY方向に沿って延びている。コア層33は、複数の単位構造を有する。複数の単位構造は、積層方向(Z方向)に並んで配置されており、隣り合う単位構造同士が互いに接している。単位構造の数は、例えば数十である。各単位構造は、量子井戸層(数nm厚)とバリア層(数nm厚)とがZ方向に沿って交互に積層された超格子列を構成する。量子井戸層には、GaInAs又はGaInAsPが用いられることが多く、バリア層には、AlInAsが用いられることが多い。また、各単位構造は、一つの活性層と、一つの注入層とから成る。活性層は、発光領域である。注入層は、活性層にキャリアを注入する為に設けられる。一例では、活性層及び注入層は、Z方向に沿って互いに積層され、GaInAs/AlInAsの超格子列を構成する。 The buffer layer 32 and the upper clad layer 35 are, for example, an n-type InP layer. The buffer layer 32, together with the semiconductor substrate 20, functions as a lower clad layer with respect to the core layer 33. The upper clad layer 35 is provided on the core layer 33 via the diffraction grating layer 34. The buffer layer 32 may not be provided in the semiconductor laminate 30. In this case, the core layer 33 is provided on the main surface 20a of the semiconductor substrate 20. The core layer 33 extends from the laminated end face 30b along the Y direction. The core layer 33 has a plurality of unit structures. The plurality of unit structures are arranged side by side in the stacking direction (Z direction), and adjacent unit structures are in contact with each other. The number of unit structures is, for example, several tens. Each unit structure constitutes a superlattice array in which quantum well layers (thickness of several nm) and barrier layers (thickness of several nm) are alternately laminated along the Z direction. GaInAs or GaInAsP is often used for the quantum well layer, and AlInAs is often used for the barrier layer. Also, each unit structure consists of one active layer and one injection layer. The active layer is the light emitting region. The injection layer is provided to inject carriers into the active layer. In one example, the active layer and the infused layer are laminated together along the Z direction to form a GaInAs / AlInAs superlattice sequence.

ここで、QCL1の発光原理を簡単に説明する。QCL1では、キャリアとしては電子のみが利用され、活性層内の伝導帯において電子がサブバンド間を遷移することにより発光が生じる。その発光により生じた光がQCL1のレーザ共振器内にて増幅されることにより、QCL1は、中赤外域でのレーザ光を発振する。具体的には、QCL1では、活性層内の伝導帯において次に述べる3準位レーザ動作を実現する。まず、注入層から活性層の上位準位へトンネリングにより電子が注入される。この電子は、活性層の上位準位から下位準位に遷移する。このとき、この遷移に応じて、遷移エネルギー(上位準位と下位準位とのサブバンド間のエネルギー差)に相当する波長の光が放出される。下位準位に遷移した電子は、LOフォノン散乱により、短い緩和時間でもって基底準位に非発光遷移する。なお、上記のような電子の振る舞いは、LOフォノン散乱を共鳴的に生じさせる為に下位準位と基底準位とのエネルギー差がLOフォノンのエネルギーとなるように設計されていることに起因する。このように電子が短い緩和時間でもって基底準位に非発光遷移することにより、活性層において上位準位と下位準位との間に反転分布が実現される。基底準位に緩和した電子は、所定の電界によって次段の注入層の上位準位へ移動する。以降、同様の動作を例えば数十周期にわたって繰り返すことにより、QCL1のレーザ発振に必要な利得が得られる。ここで、量子井戸層及びバリア層の材料組成、及びこれらの層の膜厚を適切に選択し、上位準位と下位準位とのエネルギー差を適宜調節することにより、例えば3μm〜20μmの中赤外域での発振が可能なQCL1が実現される。 Here, the light emitting principle of QCL1 will be briefly described. In QCL1, only electrons are used as carriers, and light emission occurs when electrons transition between subbands in the conduction band in the active layer. The light generated by the light emission is amplified in the laser cavity of the QCL1, so that the QCL1 oscillates the laser light in the mid-infrared region. Specifically, QCL1 realizes the following three-level laser operation in the conduction band in the active layer. First, electrons are injected from the injection layer to the upper level of the active layer by tunneling. This electron transitions from the upper level to the lower level of the active layer. At this time, according to this transition, light having a wavelength corresponding to the transition energy (energy difference between the subbands of the upper level and the lower level) is emitted. The electrons that have transitioned to the lower level undergo a non-emission transition to the base level with a short relaxation time due to LO phonon scattering. The behavior of electrons as described above is due to the fact that the energy difference between the lower level and the base level is designed to be the energy of LO phonons in order to cause LO phonon scattering resonantly. .. In this way, the non-emission transition of the electron to the basal level with a short relaxation time realizes a population inversion between the upper level and the lower level in the active layer. The electrons relaxed to the base level move to the upper level of the injection layer in the next stage by a predetermined electric field. After that, by repeating the same operation for, for example, several tens of cycles, the gain required for the laser oscillation of QCL1 can be obtained. Here, by appropriately selecting the material composition of the quantum well layer and the barrier layer and the film thickness of these layers and appropriately adjusting the energy difference between the upper level and the lower level, for example, in 3 μm to 20 μm. QCL1 capable of oscillating in the infrared region is realized.

回折格子層34には、図3に示されるように、Y方向に沿って凹部と凸部とが周期Λで交互に繰り返し配列される凹凸パターンから成る回折格子34aが形成されている。なお、回折格子34aは、凸部となる回折格子層34上にレジストを周期Λの間隔でパターニングしたのち、凹部となる回折格子層34の一部をZ方向において周期的にエッチングすることによって形成される。周期Λは適宜設定されるものであり、この周期Λに対応するブラッグ波長の光のみが、回折格子にて選択的に反射されて、レーザ共振器内にて増幅される。これにより、QCL1は、このブラッグ波長のみでのシングルモードのレーザ光を発振する。回折格子層34の性能は、レーザ共振器内において前進する導波光と後進する導波光との結合の大きさを示す結合係数で表される。QCL1がシングルモードのレーザ光を良好に発振する為には、大きな結合係数が得られる回折格子34aを用いることが望ましい。従って、回折格子層34の材料としては、大きな結合係数を実現する為に有利な高屈折率の半導体が用いられる。一例では、回折格子層34には、例えばアンドープ又はn型のGaInAs等が用いられる。 As shown in FIG. 3, the diffraction grating layer 34 is formed with a diffraction grating 34a having a concavo-convex pattern in which concave portions and convex portions are alternately and repeatedly arranged in a period Λ along the Y direction. The diffraction grating 34a is formed by patterning a resist on the convex diffraction grating layer 34 at intervals of period Λ and then periodically etching a part of the concave diffraction grating layer 34 in the Z direction. Will be done. The period Λ is appropriately set, and only light having a Bragg wavelength corresponding to this period Λ is selectively reflected by the diffraction grating and amplified in the laser cavity. As a result, the QCL1 oscillates a single-mode laser beam only at this Bragg wavelength. The performance of the diffraction grating layer 34 is represented by a coupling coefficient indicating the magnitude of coupling between the waveguide light traveling forward and the waveguide light traveling backward in the laser resonator. In order for the QCL1 to oscillate a single-mode laser beam satisfactorily, it is desirable to use a diffraction grating 34a that can obtain a large coupling coefficient. Therefore, as the material of the diffraction grating layer 34, a semiconductor having a high refractive index, which is advantageous for realizing a large coupling coefficient, is used. In one example, for the diffraction grating layer 34, for example, undoped or n-type GaInAs or the like is used.

コンタクト層36は、上部電極50との間で良好なオーミックコンタクトを実現する。コンタクト層36は、その良好なオーミックコンタクトの実現の為に、バンドギャップが小さく且つ半導体基板20に格子整合することが可能な材料を含むことが望ましい。コンタクト層36は、例えばn型のGaInAsである。なお、上部クラッド層35と上部電極50との間で良好なオーミックコンタクトが実現できる場合には、半導体積層30にコンタクト層36が設けられていなくてもよい。 The contact layer 36 realizes good ohmic contact with the upper electrode 50. In order to realize good ohmic contact, the contact layer 36 preferably contains a material having a small bandgap and capable of lattice matching with the semiconductor substrate 20. The contact layer 36 is, for example, n-type GaInAs. If good ohmic contact can be realized between the upper clad layer 35 and the upper electrode 50, the contact layer 36 may not be provided on the semiconductor laminate 30.

図2に示す2つの電流ブロック部40は、半導体積層30に電流(キャリア)を狭窄するための電流狭窄層として機能する。2つの電流ブロック部40は、半導体積層30の両側面をそれぞれ埋め込んでいる。換言すれば、2つの電流ブロック部40は、半導体基板20の主面20a上において、半導体積層30の両側面上にそれぞれ配置されている。各電流ブロック部40には、アンドープ又は半絶縁性の半導体が用いられる。これらの半導体は、キャリアである電子に対して電気抵抗が高いので、電流ブロック部40の材料として好適である。半導体の半絶縁性は、例えばFe、Ti、Cr、及びCoといった遷移金属をIII−V化合物半導体に添加(ドープ)して、電子をトラップする深い準位を禁制帯中に形成することによって実現される。上記の遷移金属が添加されたIII−V化合物半導体は、電子に対して例えば10Ωcm以上の十分に高い電気抵抗特性を有する。上記の遷移金属としてはFeが好適である。なお、アンドープの半導体が電子に対して十分に高い電気抵抗性を有する場合には、アンドープの半導体を電流ブロック部40に適用してもよい。アンドープ又は半絶縁性のIII−V化合物半導体としては、例えばInP、GaInAs、AlInAs、GaInAsP、及びAlGaInAs等が挙げられる。これらの半導体は、半導体基板20と格子整合し、例えば分子線エピタキシー(MBE)及び有機金属気相成長法(OMVPE)等の一般的な成長方法を用いて成長される。 The two current block portions 40 shown in FIG. 2 function as a current constriction layer for constricting the current (carrier) in the semiconductor laminate 30. The two current block portions 40 have both side surfaces of the semiconductor laminate 30 embedded therein. In other words, the two current block portions 40 are arranged on both side surfaces of the semiconductor laminate 30 on the main surface 20a of the semiconductor substrate 20. An undoped or semi-insulating semiconductor is used for each current block unit 40. Since these semiconductors have high electrical resistance to electrons as carriers, they are suitable as materials for the current block portion 40. Semi-insulating properties of semiconductors are achieved by adding (doping) transition metals such as Fe, Ti, Cr, and Co to III-V compound semiconductors to form deep levels that trap electrons in the forbidden band. Will be done. III-V compound transition metal is added in the semiconductor has a sufficiently high electrical resistance characteristics of the example 10 5 [Omega] cm or more for electrons. Fe is suitable as the above transition metal. When the undoped semiconductor has sufficiently high electrical resistance to electrons, the undoped semiconductor may be applied to the current block unit 40. Examples of the undoped or semi-insulating III-V compound semiconductor include InP, GaInAs, AlInAs, GaInAsP, AlGaInAs and the like. These semiconductors are lattice-matched with the semiconductor substrate 20 and are grown using common growth methods such as molecular beam epitaxy (MBE) and metalorganic vapor phase growth (OMVPE).

上部電極50及び下部電極60は、コア層33に電流を供給する為に設けられる。上部電極50及び下部電極60には、例えばTi/Au、Ti/Pt/Au、又はAu/Geが用いられる。上部電極50は、例えばカソード電極である。上部電極50は、半導体積層30の上面30a上(具体的にはコンタクト層36上)及び電流ブロック部40上に設けられる。下部電極60は、例えばアノード電極である。下部電極60は、半導体基板20の裏面20bと半田4との間に設けられる。下部電極60は、上部電極50に対してプラスの電位にある。 The upper electrode 50 and the lower electrode 60 are provided to supply an electric current to the core layer 33. For the upper electrode 50 and the lower electrode 60, for example, Ti / Au, Ti / Pt / Au, or Au / Ge is used. The upper electrode 50 is, for example, a cathode electrode. The upper electrode 50 is provided on the upper surface 30a (specifically, on the contact layer 36) of the semiconductor laminate 30 and on the current block portion 40. The lower electrode 60 is, for example, an anode electrode. The lower electrode 60 is provided between the back surface 20b of the semiconductor substrate 20 and the solder 4. The lower electrode 60 is at a positive potential with respect to the upper electrode 50.

なお、コア層33と半導体基板20との間、及び、コア層33と上部クラッド層35との間に、光閉じ込め層が設けられてもよい。光閉じ込め層のバンドギャップは、半導体基板20及び上部クラッド層35のバンドギャップよりも小さく、コア層33のバンドギャップよりも大きい。これにより、バッファ層32から注入された電子は、光閉じ込め層によって阻止されること無く、コア層33へ効率よく注入される。上記のようなバンドギャップの大小関係が満たされる場合、光閉じ込め層の屈折率は、半導体基板20及び上部クラッド層35よりも大きく、コア層33の屈折率よりも小さい。従って、半導体基板20及び上部クラッド層35は、コア層33において発生した光を、コア層33及び光閉じ込め層に閉じ込めるように働き、その結果、コア層33への光の閉じ込めが強められる。光閉じ込め層は、コア層33への導波光の閉じ込めを強化するために、半導体基板20及び上部クラッド層35よりも高い屈折率を有しており且つ半導体基板20に格子整合することが可能な材料からなることが望ましい。光閉じ込め層には、例えばアンドープ又はn型のGaInAsが用いられる。 An optical confinement layer may be provided between the core layer 33 and the semiconductor substrate 20 and between the core layer 33 and the upper clad layer 35. The bandgap of the light confinement layer is smaller than the bandgap of the semiconductor substrate 20 and the upper clad layer 35, and larger than the bandgap of the core layer 33. As a result, the electrons injected from the buffer layer 32 are efficiently injected into the core layer 33 without being blocked by the light confinement layer. When the magnitude relationship of the band gap as described above is satisfied, the refractive index of the light confinement layer is larger than that of the semiconductor substrate 20 and the upper clad layer 35 and smaller than that of the core layer 33. Therefore, the semiconductor substrate 20 and the upper clad layer 35 work to confine the light generated in the core layer 33 to the core layer 33 and the light confinement layer, and as a result, the confinement of the light to the core layer 33 is strengthened. The optical confinement layer has a higher refractive index than the semiconductor substrate 20 and the upper clad layer 35 and can be lattice-matched to the semiconductor substrate 20 in order to strengthen the confinement of the waveguide light in the core layer 33. It is desirable to consist of materials. For the light confinement layer, for example, undoped or n-type GaInAs is used.

絶縁膜71は、半導体素子部10のY方向における後端面10a側に設けられている。具体的には、絶縁膜71は、積層端面30b及び基板端面20c上に設けられ、上部電極50上及び下部電極60上にわたって延びている。より詳細には、絶縁膜71は、積層端面30b及び基板端面20cを全て覆うと共に、上部電極50の後端面10a側の端部、及び下部電極60の後端面10a側の端部を全て覆う。後端面10a上の絶縁膜71のY方向の厚さは、上部電極50上の絶縁膜71のZ方向の厚さ、及び下部電極60上の絶縁膜71のZ方向の厚さよりも大きい。一例では、後端面10a上の絶縁膜71のY方向の厚さは、100nm〜200nmであり、上部電極50上及び下部電極60上の絶縁膜71のZ方向の厚さは、20nm〜30nmである。絶縁膜71は、例えばSiO、SiON、SiN、Al(アルミナ)、BCB樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。 The insulating film 71 is provided on the rear end surface 10a side of the semiconductor element portion 10 in the Y direction. Specifically, the insulating film 71 is provided on the laminated end face 30b and the substrate end face 20c, and extends over the upper electrode 50 and the lower electrode 60. More specifically, the insulating film 71 covers all the laminated end surface 30b and the substrate end surface 20c, and also covers all the end portion of the upper electrode 50 on the rear end surface 10a side and the end portion of the lower electrode 60 on the rear end surface 10a side. The thickness of the insulating film 71 on the rear end surface 10a in the Y direction is larger than the thickness of the insulating film 71 on the upper electrode 50 in the Z direction and the thickness of the insulating film 71 on the lower electrode 60 in the Z direction. In one example, the thickness of the insulating film 71 on the rear end surface 10a in the Y direction is 100 nm to 200 nm, and the thickness of the insulating film 71 on the upper electrode 50 and the lower electrode 60 in the Z direction is 20 nm to 30 nm. be. The insulating film 71 is a dielectric film containing at least one of SiO 2 , SiON, SiN, Al 2 O 3 (alumina), BCB resin, and polyimide resin, for example.

金属膜72は、絶縁膜71を介して積層端面30b及び基板端面20c上に設けられ、上部電極50上及び下部電極60上にわたって延びている。具体的には、金属膜72は、積層端面30b及び基板端面20cを全て覆うと共に、上部電極50の後端面10a側の端部、及び下部電極60の後端面10a側の端部を覆う。なお、上部電極50上の金属膜72の縁は、上部電極50上の絶縁膜71の縁に対して、Y方向における後端面10a側に設けられており、上部電極50に直接接触していない。また、下部電極60上の金属膜72の縁は、下部電極60上の絶縁膜71の縁に対して、Y方向における後端面10a側に設けられており、下部電極60に直接接触していない。金属膜72は、例えばAuを含み、例えば90%を超える高反射率を有する。 The metal film 72 is provided on the laminated end face 30b and the substrate end face 20c via the insulating film 71, and extends over the upper electrode 50 and the lower electrode 60. Specifically, the metal film 72 covers all of the laminated end surface 30b and the substrate end surface 20c, and also covers the end portion of the upper electrode 50 on the rear end surface 10a side and the end portion of the lower electrode 60 on the rear end surface 10a side. The edge of the metal film 72 on the upper electrode 50 is provided on the rear end surface 10a side in the Y direction with respect to the edge of the insulating film 71 on the upper electrode 50, and is not in direct contact with the upper electrode 50. .. Further, the edge of the metal film 72 on the lower electrode 60 is provided on the rear end surface 10a side in the Y direction with respect to the edge of the insulating film 71 on the lower electrode 60, and is not in direct contact with the lower electrode 60. .. The metal film 72 contains, for example, Au and has a high reflectance of, for example, more than 90%.

絶縁膜75は、金属膜72の一部を覆う。具体的には、絶縁膜75は、絶縁膜71及び金属膜72を介して基板端面20c上に設けられ、下部電極60上にわたって延びており、絶縁膜71及び金属膜72の一部を覆っている。当該一部は、絶縁膜71及び金属膜72における、基板端面20cのZ方向における裏面側に位置する部分上、及び下部電極60上に設けられる部分である。下部電極60上の絶縁膜75の縁は、下部電極60上の絶縁膜71の縁及び金属膜72の縁に対して、Y方向における前端面10b側に延びており、下部電極60と直接接触している。このように、絶縁膜75が絶縁膜71及び金属膜72を覆っているので、金属膜72は半田4と直接接触していない。下部電極60上且つ金属膜72上の絶縁膜75のZ方向の厚さは、例えば100〜300nmであり、より好ましくは、例えば150〜300nmである。絶縁膜75は、絶縁膜71と同じ材料から構成される誘電体膜であってもよく、絶縁膜71とは異なる材料から成る誘電体膜であってもよい。絶縁膜75は、例えばSiO、SiON、SiN、アルミナ、BCB樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。 The insulating film 75 covers a part of the metal film 72. Specifically, the insulating film 75 is provided on the substrate end face 20c via the insulating film 71 and the metal film 72, extends over the lower electrode 60, and covers a part of the insulating film 71 and the metal film 72. There is. The part is provided on the portion of the insulating film 71 and the metal film 72 located on the back surface side of the substrate end surface 20c in the Z direction and on the lower electrode 60. The edge of the insulating film 75 on the lower electrode 60 extends toward the front end surface 10b in the Y direction with respect to the edge of the insulating film 71 and the edge of the metal film 72 on the lower electrode 60, and is in direct contact with the lower electrode 60. is doing. As described above, since the insulating film 75 covers the insulating film 71 and the metal film 72, the metal film 72 is not in direct contact with the solder 4. The thickness of the insulating film 75 on the lower electrode 60 and the metal film 72 in the Z direction is, for example, 100 to 300 nm, and more preferably 150 to 300 nm. The insulating film 75 may be a dielectric film made of the same material as the insulating film 71, or may be a dielectric film made of a material different from the insulating film 71. The insulating film 75 is a dielectric film containing, for example, at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin.

以上の構成を備えるQCL1の作製方法の一例について、以下に説明する。図4(a)〜図4(c)、図5(a)〜図5(c)、図6、図7(a)及び図7(b)、並びに図8(a)及び図8(b)は、図1のQCL1の作製工程を示す図である。なお、図4(a)〜図4(c)並びに図6は、図1のIII−III線に沿ったYZ断面に対応する断面を示しており、図5(a)〜図5(c)は、XZ断面を示している。まず、半導体基板20となるウェハを準備する。そして、1回目の結晶成長工程にて、例えばMBE及びOMVPE等の成長方法を用いて、ウェハの主面上に、バッファ層32、コア層33、及び回折格子層34をこの順に結晶成長させる。その後、回折格子層34上にレジスト80を塗布する。続いて、図4(a)に示されるように、通常のフォトリソグラフィ技術によって回折格子34aのためのパターンをレジスト80に形成する。このとき、Y方向におけるレジスト80のパターンの幅をΛとする。続いて、回折格子層34に対してZ方向においてエッチングを行うことにより、図4(b)に示されるように、回折格子34aのための周期構造が回折格子層34上に形成される。 An example of a method for producing QCL1 having the above configuration will be described below. 4 (a) to 4 (c), 5 (a) to 5 (c), 6, 7 (a) and 7 (b), and 8 (a) and 8 (b). ) Is a diagram showing a manufacturing process of QCL1 in FIG. 4 (a) to 4 (c) and 6 show a cross section corresponding to a YZ cross section along the line III-III of FIG. 1, and FIGS. 5 (a) to 5 (c) show a cross section. Indicates an XZ cross section. First, a wafer to be the semiconductor substrate 20 is prepared. Then, in the first crystal growth step, the buffer layer 32, the core layer 33, and the diffraction grating layer 34 are crystal-grown in this order on the main surface of the wafer by using a growth method such as MBE and OMVPE. Then, the resist 80 is applied onto the diffraction grating layer 34. Subsequently, as shown in FIG. 4A, a pattern for the diffraction grating 34a is formed on the resist 80 by a conventional photolithography technique. At this time, the width of the pattern of the resist 80 in the Y direction is Λ. Subsequently, by etching the diffraction grating layer 34 in the Z direction, a periodic structure for the diffraction grating 34a is formed on the diffraction grating layer 34, as shown in FIG. 4 (b).

次に、2回目の結晶成長工程にて、図4(c)に示されるように、回折格子層34上に上部クラッド層35、及びコンタクト層36をこの順に結晶成長させる。次に、図5(a)に示されるように、通常のフォトリソグラフィ技術によって半導体積層30となる領域にマスク81を形成する。なお、半導体積層30となる領域とは、X方向における所定幅WMを有しており、QCL1のX方向における中央においてY方向に延在する領域である。なお、マスク81には、例えば絶縁膜71の材料と同じ材料が用いられる。すなわち、マスク81には、SiN、SiON、アルミナ、及びSiOのうち少なくとも1つを含む誘電体材料が用いられる。 Next, in the second crystal growth step, as shown in FIG. 4C, the upper clad layer 35 and the contact layer 36 are crystal-grown on the diffraction grating layer 34 in this order. Next, as shown in FIG. 5A, the mask 81 is formed in the region to be the semiconductor laminate 30 by a normal photolithography technique. The region of the semiconductor laminate 30 has a predetermined width WM in the X direction and extends in the Y direction at the center of the QCL1 in the X direction. For the mask 81, for example, the same material as that of the insulating film 71 is used. That is, a dielectric material containing at least one of SiN, SiON, alumina, and SiO 2 is used for the mask 81.

その後、このマスク81を用いて、コンタクト層36、上部クラッド層35、回折格子層34、コア層33、バッファ層32、及び半導体基板20に対してZ方向においてエッチングすることによって、図5(b)に示されるように、メサ状の半導体積層30が形成される。なお、半導体積層30のエッチングとしては、ドライエッチング又はウェットエッチングを適用することができるが、ドライエッチングを適用することが好ましい。その理由は、半導体積層30の所定幅WMは、QCL1の素子特性に大きく影響するので、垂直エッチング性に優れるドライエッチングによれば、所定幅WMを精度良く加工することができるからである。ドライエッチングとして、例えば反応性イオンエッチング(RIE)を使用できる。反応性イオンエッチングでは、プラズマ状のエッチングガスが用いられる。 Then, using this mask 81, the contact layer 36, the upper clad layer 35, the diffraction grating layer 34, the core layer 33, the buffer layer 32, and the semiconductor substrate 20 are etched in the Z direction in FIG. 5 (b). ), A mesa-shaped semiconductor lamination 30 is formed. As the etching of the semiconductor laminate 30, dry etching or wet etching can be applied, but it is preferable to apply dry etching. The reason is that the predetermined width WM of the semiconductor laminate 30 has a great influence on the element characteristics of the QCL1, so that the predetermined width WM can be processed with high accuracy by dry etching having excellent vertical etching properties. As the dry etching, for example, reactive ion etching (RIE) can be used. In reactive ion etching, a plasma-like etching gas is used.

次に、3回目の結晶成長工程にて、半導体積層30上にマスク81を残した状態にて、例えばFeを添加したInP等の半絶縁性の半導体層を成長する。このとき、図5(c)に示されるように、マスク81の上には結晶成長がされず、半導体積層30の両側面上の2つの領域(すなわち、図5(b)においてエッチングにより除去された部分に対応する2つの領域)をそれぞれ埋め込むように当該半導体層が成長される。このようにして、2つの電流ブロック部40が形成される。次に、マスク81を除去した後、図6に示されるように、半導体積層30の上面30a上に上部電極50を形成する。その後、研磨等によりウェハの厚さを劈開可能な厚さ(例えば100〜200μm)まで薄くした後、図6に示されるように、下部電極60を半導体基板20の裏面20b上に形成する。 Next, in the third crystal growth step, a semi-insulating semiconductor layer such as InP to which Fe is added is grown with the mask 81 left on the semiconductor laminate 30. At this time, as shown in FIG. 5 (c), crystal growth is not performed on the mask 81, and the crystals are removed by etching in two regions on both side surfaces of the semiconductor laminate 30 (that is, in FIG. 5 (b)). The semiconductor layer is grown so as to embed (two regions corresponding to the portions). In this way, the two current block portions 40 are formed. Next, after removing the mask 81, the upper electrode 50 is formed on the upper surface 30a of the semiconductor laminate 30 as shown in FIG. Then, the thickness of the wafer is reduced to a thickness that can be cleaved (for example, 100 to 200 μm) by polishing or the like, and then the lower electrode 60 is formed on the back surface 20b of the semiconductor substrate 20 as shown in FIG.

以上の工程を経ると、図7(a)に示されるように、ウェハ全面において、複数のQCL1の半導体素子部10がX方向及びY方向にて整列した状態にて形成される。なお、図7(a)には、複数の半導体素子部10を個々に分割する際における各半導体素子部10間の境界線B1,B2が示されている。境界線B1は、X方向に沿っており、境界線B2は、Y方向に沿っている。そして、境界線B1にて複数の半導体素子部10を劈開することによって、境界線B1に沿ってウェハに亀裂を生じさせる。これにより、ウェハが境界線B1に沿って分割され、図7(b)に示されるようなチップバー85が形成される。チップバー85は、X方向に沿って配列される複数の半導体素子部10から成る。チップバー85は、X方向においてQCL1の後端面10aを含む端面85aを有する。 Through the above steps, as shown in FIG. 7A, a plurality of semiconductor element portions 10 of the QCL1 are formed in a state of being aligned in the X direction and the Y direction on the entire surface of the wafer. Note that FIG. 7A shows boundary lines B1 and B2 between the semiconductor element portions 10 when the plurality of semiconductor element portions 10 are individually divided. The boundary line B1 is along the X direction, and the boundary line B2 is along the Y direction. Then, the plurality of semiconductor element portions 10 are cleaved at the boundary line B1 to cause cracks in the wafer along the boundary line B1. As a result, the wafer is divided along the boundary line B1 to form the chip bar 85 as shown in FIG. 7 (b). The chip bar 85 is composed of a plurality of semiconductor element portions 10 arranged along the X direction. The tip bar 85 has an end face 85a including a rear end face 10a of QCL1 in the X direction.

続いて、絶縁膜71及び金属膜72を端面85a上に成膜する工程について説明する。まず、図8(a)に示されるように、チップバー85の所望の領域に絶縁膜71を成膜する為に、2枚の保護板90を用意する。所望の領域とは、チップバー85の端面85aを含む一部の領域である。保護板90は、X方向を長手方向とする長方形薄板状を呈している。図8(a)に示されるように、1枚の保護板90を用いて、チップバー85の当該一部の領域を除く他の領域に含まれる上部電極50を全て覆う。そして、もう1枚の保護板90を用いて、チップバー85の当該他の領域に含まれる下部電極60を全て覆う。次に、端面85a上に絶縁膜71を成膜する。具体的には、例えばCVDやスパッタを用いて、絶縁膜71の構成原子を、端面85aと対向する側から端面85a上に堆積させる。端面85aと対向する側とは、端面85aの法線方向において端面85aと対向する位置を指す。このとき、絶縁膜71は、上部電極50上及び下部電極60上への回り込みにより、上部電極50上及び下部電極60上にも成膜される。このようにして、絶縁膜71がチップバー85の当該一部の領域に形成される。 Subsequently, a step of forming the insulating film 71 and the metal film 72 on the end face 85a will be described. First, as shown in FIG. 8A, two protective plates 90 are prepared in order to form the insulating film 71 in a desired region of the chip bar 85. The desired region is a part of the region including the end face 85a of the tip bar 85. The protective plate 90 has a rectangular thin plate shape with the X direction as the longitudinal direction. As shown in FIG. 8A, one protective plate 90 is used to cover all the upper electrodes 50 included in the other regions of the chip bar 85 except the partial region. Then, another protective plate 90 is used to cover all the lower electrodes 60 included in the other region of the chip bar 85. Next, the insulating film 71 is formed on the end face 85a. Specifically, for example, CVD or sputtering is used to deposit the constituent atoms of the insulating film 71 on the end face 85a from the side facing the end face 85a. The side facing the end face 85a refers to a position facing the end face 85a in the normal direction of the end face 85a. At this time, the insulating film 71 is also formed on the upper electrode 50 and the lower electrode 60 by wrapping around on the upper electrode 50 and the lower electrode 60. In this way, the insulating film 71 is formed in the partial region of the chip bar 85.

続けて、金属膜72を端面85a上に成膜する。具体的には、例えば電子ビーム蒸着を用いて、金属膜72の構成原子を端面85aと対向する側から端面85a上に堆積させる。このとき、金属膜72は、上部電極50上及び下部電極60上への回り込みにより、上部電極50上及び下部電極60上の絶縁膜71上にも成膜される。このようにして、金属膜72がチップバー85の当該一部の領域に形成される。なお、金属膜72を成膜するときに用いる保護板90のY方向の長さは、絶縁膜71を成膜するときに用いる保護板90のY方向の長さよりも長い。これにより、上部電極50上の絶縁膜71の縁が、上部電極50上の金属膜72の縁に対して、Y方向における端面85aとは反対側に位置するので、金属膜72が上部電極50に直接接触することによる短絡の発生を防止することができる。 Subsequently, a metal film 72 is formed on the end face 85a. Specifically, for example, electron beam deposition is used to deposit the constituent atoms of the metal film 72 on the end face 85a from the side facing the end face 85a. At this time, the metal film 72 is also formed on the insulating film 71 on the upper electrode 50 and the lower electrode 60 by wrapping around on the upper electrode 50 and the lower electrode 60. In this way, the metal film 72 is formed in the portion of the chip bar 85. The length of the protective plate 90 used when forming the metal film 72 in the Y direction is longer than the length of the protective plate 90 used when forming the insulating film 71 in the Y direction. As a result, the edge of the insulating film 71 on the upper electrode 50 is located on the side opposite to the end face 85a in the Y direction with respect to the edge of the metal film 72 on the upper electrode 50, so that the metal film 72 is located on the upper electrode 50. It is possible to prevent the occurrence of a short circuit due to direct contact with the metal.

続いて、絶縁膜75を端面85a上に成膜する工程について説明する。まず、図8(b)に示されるように、下部電極60を保護板90により覆うと共に、上部電極50を覆っていた保護板90に代えて保護板91により上部電極50を覆う。保護板91のL字状に屈曲した部分は、端面85aにおける、絶縁膜75の縁が形成される位置に対してZ方向における上部電極50側に位置する部分を全て覆う。そして、保護板91の屈曲した部分を除く部分は、上部電極50を全て覆う。次に、端面85a上に絶縁膜75を成膜する。具体的には、例えばCVDやスパッタを用いて、絶縁膜75の構成原子を端面85aと対向する側から端面85a上に堆積させる。このとき、絶縁膜75は、下部電極60上への回り込みにより、下部電極60上の金属膜72上にも成膜される。このようにして、絶縁膜75が形成される。 Subsequently, a step of forming the insulating film 75 on the end face 85a will be described. First, as shown in FIG. 8B, the lower electrode 60 is covered with the protective plate 90, and the upper electrode 50 is covered with the protective plate 91 instead of the protective plate 90 that covered the upper electrode 50. The L-shaped bent portion of the protective plate 91 covers all the portions of the end surface 85a located on the upper electrode 50 side in the Z direction with respect to the position where the edge of the insulating film 75 is formed. The portion of the protective plate 91 other than the bent portion covers the entire upper electrode 50. Next, the insulating film 75 is formed on the end face 85a. Specifically, for example, CVD or sputtering is used to deposit the constituent atoms of the insulating film 75 on the end face 85a from the side facing the end face 85a. At this time, the insulating film 75 is also formed on the metal film 72 on the lower electrode 60 by wrapping around on the lower electrode 60. In this way, the insulating film 75 is formed.

最後に、Y方向に沿った境界線B2(図7(b)参照)に沿ってチップバー85を劈開することによって、境界線B2に沿ってウェハに亀裂を生じさせる。これにより、チップバー85が境界線B2に沿って個々に分割される。最終的に、図1に示したようなQCL1が形成される。 Finally, the chip bar 85 is cleaved along the boundary line B2 along the Y direction (see FIG. 7B) to cause cracks in the wafer along the boundary line B2. As a result, the tip bar 85 is individually divided along the boundary line B2. Finally, QCL1 as shown in FIG. 1 is formed.

以上に説明した、本実施形態のQCL1によって得られる効果を、従来技術の課題と共に説明する。QCLは、例えば環境ガス分析、医療診断、及び産業加工といった今後高い成長が期待される技術分野において使用可能な光源として有望視されている。QCLは、中赤外域(例えば波長3μm〜30μm)のレーザ発振光を生成することが可能である。QCLは、小型化及び低コスト化を実現する光源として期待されおり、現在盛んに開発されている。特に、中赤外域で有望なガスセンシング分野においては、特定ガスの吸収線のみを検知する必要があることから、中赤外域における単一モード動作が可能なDFB型のQCLの開発が主流となっている。このようなQCLでは、原理上、LOフォノン散乱等に起因する非発光再結合が顕著に生じる為、QCLのレーザ発振に必要な閾値電流が数百mA〜数Aと増大し、これに伴い、QCLの消費電力も増大する。このような閾値電流の増大は、QCLの実用化を阻む一因である。そこで、このような閾値電流の増大を抑えるために、QCLのレーザ共振器を構成する端面に金属膜を設けることが考えられる。 The effects obtained by the QCL1 of the present embodiment described above will be described together with the problems of the prior art. The QCL is promising as a light source that can be used in technical fields where high growth is expected in the future, such as environmental gas analysis, medical diagnosis, and industrial processing. The QCL can generate laser oscillation light in the mid-infrared region (for example, wavelength 3 μm to 30 μm). The QCL is expected as a light source that realizes miniaturization and cost reduction, and is currently being actively developed. In particular, in the field of gas sensing, which is promising in the mid-infrared region, it is necessary to detect only the absorption line of a specific gas, so the development of a DFB-type QCL capable of single-mode operation in the mid-infrared region has become the mainstream. ing. In such a QCL, in principle, non-emission recombination due to LO phonon scattering or the like occurs remarkably, so that the threshold current required for laser oscillation of the QCL increases from several hundred mA to several A. The power consumption of the QCL also increases. Such an increase in the threshold current is one of the factors that hinder the practical use of the QCL. Therefore, in order to suppress such an increase in the threshold current, it is conceivable to provide a metal film on the end face constituting the QCL laser cavity.

ここで、金属膜が当該端面上に設けられたQCLの構造を比較例として説明する。図9は、比較例としてのQCL100の斜視図である。図10は、図9のX−X線に沿った断面図である。なお、各図には、理解の容易の為、XYZ直交座標系が示されている。また、このQCL100は、実際には例えばサブマウント上に半田4を介して実装されるので、図10には、QCL100の下に半田4が付着した状態が示されている。このQCL100の電流狭窄構造は、本実施形態のQCL1の構造と同様の埋め込みヘテロストラクチャーである。QCL100は、図9に示されるように、半導体素子部10と、絶縁膜71と、金属膜72とを備える。 Here, the structure of the QCL in which the metal film is provided on the end face will be described as a comparative example. FIG. 9 is a perspective view of the QCL100 as a comparative example. FIG. 10 is a cross-sectional view taken along the line XX of FIG. In each figure, an XYZ Cartesian coordinate system is shown for easy understanding. Further, since the QCL 100 is actually mounted on the submount via the solder 4, FIG. 10 shows a state in which the solder 4 is attached under the QCL 100. The current constriction structure of the QCL100 is an embedded heterostructure similar to the structure of the QCL1 of the present embodiment. As shown in FIG. 9, the QCL100 includes a semiconductor element portion 10, an insulating film 71, and a metal film 72.

QCL100と本実施形態のQCL1との相違点は、QCL100が絶縁膜75を備えていない点である。このQCL100を、半田4を介してサブマウント上に実装すると、下部電極60上の金属膜72が、半田4に接触する。このように金属膜72が半田4に接触した状態で、QCL100のレーザ発振の為に上部電極50と下部電極60との間に電圧(例えば10V以上の高電圧)が印加されると、下部電極60に印加された電圧が、半田4を介して金属膜72に印加される。その結果、上部電極50上の金属膜72と上部電極50との間に、絶縁膜71を介して当該電圧が印加される。 The difference between the QCL100 and the QCL1 of the present embodiment is that the QCL100 does not have the insulating film 75. When this QCL100 is mounted on the submount via the solder 4, the metal film 72 on the lower electrode 60 comes into contact with the solder 4. When a voltage (for example, a high voltage of 10 V or more) is applied between the upper electrode 50 and the lower electrode 60 for laser oscillation of the QCL100 while the metal film 72 is in contact with the solder 4, the lower electrode The voltage applied to the 60 is applied to the metal film 72 via the solder 4. As a result, the voltage is applied between the metal film 72 on the upper electrode 50 and the upper electrode 50 via the insulating film 71.

しかしながら、上部電極50上の絶縁膜71の厚さT2は、上述したように、後端面10a上の絶縁膜71の厚さT1よりも極めて薄くなり易いので、このような極めて薄い絶縁膜71を介して上部電極50上の金属膜72と上部電極50との間に例えば10V以上の高電圧が印加されると、その間の絶縁膜71が破壊されるおそれがある。その結果、絶縁膜71の破壊された部分を経由して後端面10a付近に大電流(いわゆる突入電流)が流れ、例えば端面破壊等の故障がQCL100に生じるおそれがある。なお、上部電極50上の絶縁膜71の厚さを厚くしようとすると、これに伴い、後端面10a上の絶縁膜71の厚さを更に厚く(例えば数倍程度)する必要がある。この場合、絶縁膜71を後端面10a上に成膜する時間が増大(例えば数倍程度)するので、QCL100の生産性が低下する。加えて、このような極めて厚い絶縁膜71が後端面10a上に成膜されると、その絶縁膜71に発生する応力が増大することによる後端面10aの劣化や、絶縁膜71の亀裂、絶縁膜71の後端面10aからの剥離等が生じるおそれがある。 However, as described above, the thickness T2 of the insulating film 71 on the upper electrode 50 tends to be extremely thinner than the thickness T1 of the insulating film 71 on the rear end surface 10a, so such an extremely thin insulating film 71 is used. When a high voltage of, for example, 10 V or more is applied between the metal film 72 on the upper electrode 50 and the upper electrode 50, the insulating film 71 between them may be destroyed. As a result, a large current (so-called inrush current) flows in the vicinity of the rear end surface 10a via the broken portion of the insulating film 71, and there is a possibility that a failure such as end face destruction may occur in the QCL 100. If the thickness of the insulating film 71 on the upper electrode 50 is to be increased, the thickness of the insulating film 71 on the rear end surface 10a needs to be further increased (for example, about several times). In this case, the time for forming the insulating film 71 on the rear end surface 10a increases (for example, about several times), so that the productivity of the QCL 100 decreases. In addition, when such an extremely thick insulating film 71 is formed on the rear end surface 10a, the rear end surface 10a is deteriorated due to the increase in stress generated in the insulating film 71, and the insulating film 71 is cracked or insulated. There is a risk of peeling from the rear end surface 10a of the film 71.

これに対し、本実施形態のQCL1では、図3に示されるように、絶縁膜75が、金属膜72を介して基板端面20c上に設けられ、下部電極60上にわたって設けられる。加えて、絶縁膜75が、下部電極60上の金属膜72を全て覆っているので、金属膜72と半田4との間には絶縁膜75が介在する。これにより、金属膜72と半田4との接触を抑えることができる。すなわち、金属膜72と、下部電極60及び半田4とを互いに電気的に絶縁することができる。従って、上述したQCL1によれば、上部電極50上の金属膜72と上部電極50との間に絶縁膜71を介して当該電圧が印加されることを抑えることができ、当該電圧による絶縁膜71の破壊を抑えることができる。その結果、その絶縁膜71の破壊に起因する端面破壊等による、QCL1の素子特性の劣化を抑えることができる。なお、金属膜72が、QCL1のレーザ共振器内の導波光の大半が分布する積層端面30b上を少なくとも全て覆うことにより、金属膜72を、導波光を反射する高反射膜として好適に機能させることができる。これにより、QCL1の素子特性を改善する(例えば閾値電流の低減)ことができる。 On the other hand, in the QCL1 of the present embodiment, as shown in FIG. 3, the insulating film 75 is provided on the substrate end face 20c via the metal film 72 and is provided over the lower electrode 60. In addition, since the insulating film 75 covers the entire metal film 72 on the lower electrode 60, the insulating film 75 is interposed between the metal film 72 and the solder 4. As a result, contact between the metal film 72 and the solder 4 can be suppressed. That is, the metal film 72, the lower electrode 60, and the solder 4 can be electrically insulated from each other. Therefore, according to the above-mentioned QCL1, it is possible to suppress the application of the voltage between the metal film 72 on the upper electrode 50 and the upper electrode 50 via the insulating film 71, and the insulating film 71 due to the voltage can be suppressed. Destruction can be suppressed. As a result, deterioration of the element characteristics of the QCL1 due to end face destruction or the like caused by the destruction of the insulating film 71 can be suppressed. The metal film 72 covers at least all of the laminated end face 30b in which most of the waveguide light in the laser cavity of QCL1 is distributed, so that the metal film 72 preferably functions as a highly reflective film that reflects the waveguide light. be able to. Thereby, the element characteristics of QCL1 can be improved (for example, the threshold current can be reduced).

また、本実施形態のように、絶縁膜71及び絶縁膜75の少なくとも一方は、SiO、SiON、SiN、アルミナ、BCB樹脂、及びポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、CVD、又はスピンコートといった一般的な誘電体膜成膜方法を用いて容易に成膜される。すなわち、上述したQCL1の作製工程に絶縁膜71,75の成膜工程を容易に導入することができる。 Further, as in the present embodiment, at least one of the insulating film 71 and the insulating film 75 may contain at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin. They have excellent durability and insulation. Further, these are easily formed by using a general dielectric film forming method such as sputtering, CVD, or spin coating. That is, the film forming steps of the insulating films 71 and 75 can be easily introduced into the QCL1 manufacturing step described above.

また、本実施形態のように、金属膜72は、Auを含んでもよい。これにより、後端面10aにおいて、金属膜72を、例えば90%を超える反射率を有する高反射膜として有効に機能させることができる。 Further, as in the present embodiment, the metal film 72 may include Au. As a result, the metal film 72 can be effectively functioned as a highly reflective film having a reflectance of, for example, more than 90% on the rear end surface 10a.

また、本実施形態のように、上部クラッド層35は、InP層でもよい。InPは、中赤外域の発振光に対して透明(光吸収を示さない)であるので、上部クラッド層35の材料として好適である。また、InPは2元混晶でありInPの半導体基板20に格子整合するので、InP層をInP基板上に良好に結晶成長させることができる。また、InPの熱伝導性は良好である為、上部クラッド層35を介してコア層33からの熱を良好に放出できる。これにより、QCL1の温度特性を高めることができる。 Further, as in the present embodiment, the upper clad layer 35 may be an InP layer. Since InP is transparent to oscillated light in the mid-infrared region (does not show light absorption), it is suitable as a material for the upper clad layer 35. Further, since InP is a binary mixed crystal and lattice-matched with the semiconductor substrate 20 of InP, the InP layer can be satisfactorily crystal-grown on the InP substrate. Further, since the thermal conductivity of InP is good, heat from the core layer 33 can be satisfactorily released through the upper clad layer 35. Thereby, the temperature characteristic of QCL1 can be enhanced.

また、本実施形態のように、コア層33は、発光領域である複数の活性層と、活性層にキャリアを注入するための複数の注入層とを含み、活性層及び注入層が、Z方向に沿って交互に配列されていてもよい。このように活性層間に注入層を設けることにより、電子が隣り合う活性層に連続的にスムーズに受け渡されて、活性層内の伝導帯において電子がサブバンド間を遷移することによる発光が効率良く生じさせることができる。その結果、QCL1の発振特性を高めることができる。 Further, as in the present embodiment, the core layer 33 includes a plurality of active layers which are light emitting regions and a plurality of injection layers for injecting carriers into the active layer, and the active layer and the injection layer are in the Z direction. It may be arranged alternately along. By providing the injection layer between the active layers in this way, the electrons are continuously and smoothly transferred to the adjacent active layers, and the emission is efficient due to the electrons transitioning between the subbands in the conduction band in the active layer. Can occur well. As a result, the oscillation characteristics of QCL1 can be improved.

また、本実施形態のように、活性層及び注入層は、それぞれGaInAs/AlInAsの超格子列を含んでもよい。この超格子列は、中赤外域の波長(例えば3〜20μm)に相当する、活性層内の伝導帯における電子のサブバンド間の遷移を提供できる。従って、中赤外域の波長の光を発振可能なQCL1のコア層33の材料として好適である。 Further, as in the present embodiment, the active layer and the injection layer may each include a superlattice sequence of GaInAs / AlInAs. This superlattice sequence can provide transitions between electron subbands in the conduction band within the active layer, which correspond to wavelengths in the mid-infrared region (eg, 3-20 μm). Therefore, it is suitable as a material for the core layer 33 of QCL1 capable of oscillating light having a wavelength in the mid-infrared region.

また、本実施形態のように、半導体基板20は、InP基板でもよい。QCL1を構成する半導体積層30は、InPに近い格子定数を有する。従って、半導体基板20をInP基板とすることにより、半導体基板20上において半導体積層30を良好な結晶品質にて成長させることができる。また、InPは、中赤外域の光に対して透明であるので、InP基板をコア層33に対する下部クラッド層として機能させることができる。 Further, as in the present embodiment, the semiconductor substrate 20 may be an InP substrate. The semiconductor laminate 30 constituting QCL1 has a lattice constant close to that of InP. Therefore, by using the semiconductor substrate 20 as an InP substrate, the semiconductor laminate 30 can be grown on the semiconductor substrate 20 with good crystal quality. Further, since InP is transparent to light in the mid-infrared region, the InP substrate can function as a lower clad layer with respect to the core layer 33.

(第1変形例)
図11は、上記実施形態の第1変形例によるQCL1Aの断面図である。なお、図11では、QCL1Aの半導体積層30を含むYZ断面を示している。また、QCL1Aは、実際には、上記実施形態のようにサブマウント3上に半田4を介して実装されるので、図11には、QCL1Aの下に半田4が付着した状態が示されている。本変形例と上記実施形態との相違点は、絶縁膜が設けられる範囲である。すなわち、本変形例による絶縁膜75Aは、上記実施形態の絶縁膜75の構成に加えて、基板端面20c上から積層端面30b上に延びている。具体的には、絶縁膜75Aは、絶縁膜71及び金属膜72を介して積層端面30b及び基板端面20cを全て覆っている。積層端面30b上の絶縁膜75AのY方向の厚さは、例えば100〜300nmである。このように絶縁膜75Aが積層端面30b上及び基板端面20c上に設けられることにより、絶縁膜71及び金属膜72の機械的強度を高めることができる。また、このように絶縁膜75Aが設けられた場合であっても、上記実施形態と同様に、金属膜72を高反射膜として有効に機能させることができる。
(First modification)
FIG. 11 is a cross-sectional view of QCL1A according to the first modification of the above embodiment. Note that FIG. 11 shows a YZ cross section including the semiconductor laminate 30 of QCL1A. Further, since the QCL1A is actually mounted on the submount 3 via the solder 4 as in the above embodiment, FIG. 11 shows a state in which the solder 4 is attached under the QCL1A. .. The difference between this modification and the above embodiment is the range in which the insulating film is provided. That is, the insulating film 75A according to the present modification extends from the substrate end surface 20c to the laminated end surface 30b in addition to the configuration of the insulating film 75 of the above embodiment. Specifically, the insulating film 75A completely covers the laminated end face 30b and the substrate end face 20c via the insulating film 71 and the metal film 72. The thickness of the insulating film 75A on the laminated end face 30b in the Y direction is, for example, 100 to 300 nm. By providing the insulating film 75A on the laminated end face 30b and the substrate end face 20c in this way, the mechanical strength of the insulating film 71 and the metal film 72 can be increased. Further, even when the insulating film 75A is provided in this way, the metal film 72 can effectively function as a highly reflective film, as in the above embodiment.

続いて、本変形例によるQCL1Aの作製方法の一例について、以下に説明する。本変形例によるQCL1Aの作製方法は、金属膜72を端面85a上に成膜する工程(図8(a)参照)までは上記実施形態と同じである。従って、以下では、その工程までの説明については省略し、端面85a上に絶縁膜75Aを成膜する工程以降の工程について説明する。図12は、図11のQCL1Aの作製工程を示す図である。まず、X方向を長手方向とする長方形薄板状を呈する保護板92を新たに用意する。保護板92のY方向の長さは、保護板90のY方向の長さよりも長くなっており、上部電極50を全て覆うことができる長さである。そして、図12に示されるように、下部電極60を保護板90により覆うと共に、上部電極50を覆っていた保護板90に代えて保護板92により上部電極50を全て覆う。このとき、保護板92は、上部電極50上の絶縁膜71及び金属膜72も全て覆う。 Subsequently, an example of the method for producing QCL1A according to this modification will be described below. The method for producing QCL1A according to this modification is the same as that of the above embodiment up to the step of forming the metal film 72 on the end face 85a (see FIG. 8A). Therefore, in the following, the description up to that step will be omitted, and the steps after the step of forming the insulating film 75A on the end face 85a will be described. FIG. 12 is a diagram showing a manufacturing process of QCL1A of FIG. First, a new protective plate 92 having a rectangular thin plate shape with the X direction as the longitudinal direction is prepared. The length of the protective plate 92 in the Y direction is longer than the length of the protective plate 90 in the Y direction, and is a length that can cover the entire upper electrode 50. Then, as shown in FIG. 12, the lower electrode 60 is covered with the protective plate 90, and the upper electrode 50 is completely covered with the protective plate 92 instead of the protective plate 90 that covered the upper electrode 50. At this time, the protective plate 92 also covers the insulating film 71 and the metal film 72 on the upper electrode 50.

次に、端面85a上に絶縁膜75Aを成膜する。具体的には、例えばCVDやスパッタを用いて、絶縁膜75Aの構成原子を端面85aと対向する側から端面85a上に堆積させる。このとき、絶縁膜75Aは、端面85a上の全体にわたって成膜されると共に、下部電極60上への回り込みによって下部電極60上にも成膜される。なお、上部電極50上は保護板92に覆われているので、絶縁膜75Aは、上部電極50上には成膜されない。このようにして、端面85a上に絶縁膜75Aが形成される。その後の工程は、上記実施形態と同じであるので、説明を省略する。 Next, an insulating film 75A is formed on the end face 85a. Specifically, for example, CVD or sputtering is used to deposit the constituent atoms of the insulating film 75A on the end face 85a from the side facing the end face 85a. At this time, the insulating film 75A is formed over the entire end face 85a, and is also formed on the lower electrode 60 by wrapping around the lower electrode 60. Since the upper electrode 50 is covered with the protective plate 92, the insulating film 75A is not formed on the upper electrode 50. In this way, the insulating film 75A is formed on the end face 85a. Since the subsequent steps are the same as those in the above embodiment, the description thereof will be omitted.

図13は、本変形例の別の例によるQCL1Bの断面図である。図13では、QCL1Bの半導体積層30を含むYZ断面を示している。QCL1Bは、実際には、上記実施形態のようにサブマウント3上に半田4を介して実装されるので、図13には、QCL1Bの下に半田4が付着した状態が示されている。図13に示されるように、絶縁膜75Bは、上記実施形態の絶縁膜75の構成に加えて、積層端面30b上に延びており且つ上部電極50上にわたって延びている。すなわち、絶縁膜75Bは、絶縁膜71及び金属膜72を全て覆っている。絶縁膜75Bの縁は、上部電極50上の絶縁膜71及び金属膜72の縁に対して、Y方向における前端面10b側に延びており、上部電極50と直接接触している。 FIG. 13 is a cross-sectional view of QCL1B according to another example of this modification. FIG. 13 shows a YZ cross section including the semiconductor laminate 30 of QCL1B. Since the QCL1B is actually mounted on the submount 3 via the solder 4 as in the above embodiment, FIG. 13 shows a state in which the solder 4 is attached under the QCL1B. As shown in FIG. 13, in addition to the configuration of the insulating film 75 of the above embodiment, the insulating film 75B extends on the laminated end face 30b and extends over the upper electrode 50. That is, the insulating film 75B covers all of the insulating film 71 and the metal film 72. The edge of the insulating film 75B extends toward the front end surface 10b in the Y direction with respect to the edges of the insulating film 71 and the metal film 72 on the upper electrode 50, and is in direct contact with the upper electrode 50.

このように絶縁膜75Bが積層端面30b上及び上部電極50上に設けられることにより、上記の効果をより顕著に奏することができる。すなわち、本変形例によるQCL1Bによれば、絶縁膜71及び金属膜72の機械的強度を更に高めることができる。なお、QCL1Bの作製方法は、金属膜72を端面85a上に成膜する工程(図8(a)参照)までは上記実施形態と同じである。その工程の後、QCL1Bの作製方法では、上部電極50及び下部電極60を覆っていた保護板90に代えて、保護板90よりもY方向の長さが僅かに短い保護板により、上部電極50及び下部電極60を覆う。その後、端面85a上に絶縁膜75Bを成膜する。このとき、絶縁膜75Bは、上部電極50及び下部電極60上への回り込みにより、上部電極50及び下部電極60上の金属膜72上にも成膜される。このようにして、絶縁膜75Bが形成される。 By providing the insulating film 75B on the laminated end face 30b and the upper electrode 50 in this way, the above effect can be more prominently exhibited. That is, according to QCL1B according to this modification, the mechanical strength of the insulating film 71 and the metal film 72 can be further increased. The method for producing QCL1B is the same as that of the above embodiment up to the step of forming the metal film 72 on the end face 85a (see FIG. 8A). After that step, in the method for producing QCL1B, the upper electrode 50 is replaced with the protective plate 90 that covers the upper electrode 50 and the lower electrode 60 by a protective plate having a length slightly shorter in the Y direction than the protective plate 90. And covers the lower electrode 60. Then, an insulating film 75B is formed on the end face 85a. At this time, the insulating film 75B is also formed on the metal film 72 on the upper electrode 50 and the lower electrode 60 by wrapping around on the upper electrode 50 and the lower electrode 60. In this way, the insulating film 75B is formed.

(第2変形例)
図14は、上記実施形態の第2変形例によるQCL1Cの断面図である。なお、図14では、QCL1Cの半導体積層30を含むYZ断面を示している。本変形例と上記実施形態との相違点は、上部電極及び下部電極の厚さである。すなわち、本変形例の上部電極50A及び下部電極60Aの一部が薄くなっている。図14に示されるように、上面30aは、領域30c(第1領域)、及び、Y方向において積層端面30bと領域30cとの間に位置する領域30d(第2領域)を含む。領域30c及び領域30dは、Y方向に沿って配列されている。領域30cは、上面30aの領域30dを除く領域であり、前端面10bに繋がっている。領域30dは、上面30aのY方向における一端部に設けられる領域であり、後端面10aに繋がっている。上部電極50Aは、領域30c上及び領域30d上に設けられる。領域30d上に設けられる上部電極50Aの厚さは、領域30c上に設けられる上部電極50Aの厚さよりも薄い。
(Second modification)
FIG. 14 is a cross-sectional view of QCL1C according to the second modification of the above embodiment. Note that FIG. 14 shows a YZ cross section including the semiconductor laminate 30 of QCL1C. The difference between this modification and the above embodiment is the thickness of the upper electrode and the lower electrode. That is, a part of the upper electrode 50A and the lower electrode 60A of this modified example is thinned. As shown in FIG. 14, the upper surface 30a includes a region 30c (first region) and a region 30d (second region) located between the laminated end faces 30b and the region 30c in the Y direction. The regions 30c and 30d are arranged along the Y direction. The region 30c is a region excluding the region 30d of the upper surface 30a and is connected to the front end surface 10b. The region 30d is a region provided at one end of the upper surface 30a in the Y direction and is connected to the rear end surface 10a. The upper electrode 50A is provided on the region 30c and on the region 30d. The thickness of the upper electrode 50A provided on the region 30d is thinner than the thickness of the upper electrode 50A provided on the region 30c.

また、裏面20bは、領域20f(第3領域)、及び、Y方向において基板端面20cと領域30cとの間に位置する領域20g(第4領域)を含む。領域20f及び領域20gは、Y方向に沿って配列されている。領域20fは、裏面20bの領域20gを除く領域であり、前端面10bに繋がっている。領域20gは、裏面20bのY方向における一端部に設けられる領域であり、後端面10aに繋がっている。下部電極60Aは、領域20f上及び領域20g上に設けられる。領域20g上に設けられる下部電極60Aの厚さは、領域20f上に設けられる下部電極60Aの厚さよりも薄い。 The back surface 20b includes a region 20f (third region) and a region 20g (fourth region) located between the substrate end surface 20c and the region 30c in the Y direction. The region 20f and the region 20g are arranged along the Y direction. The region 20f is a region excluding the region 20g of the back surface 20b and is connected to the front end surface 10b. The region 20g is a region provided at one end of the back surface 20b in the Y direction and is connected to the rear end surface 10a. The lower electrode 60A is provided on the region 20f and on the region 20g. The thickness of the lower electrode 60A provided on the region 20g is thinner than the thickness of the lower electrode 60A provided on the region 20f.

領域30c上に設けられる上部電極50AのZ方向の厚さ、及び領域20f上に設けられる下部電極60AのZ方向の厚さは、QCL1Cの放熱性の低下を抑制する為に、例えば5μm〜10μmの厚さに設定される。これに対して、領域30d上に設けられる上部電極50AのZ方向の厚さ、及び領域20g上に設けられる下部電極60AのZ方向の厚さは、例えば0.5〜1μmである。また、領域30d上に設けられる上部電極50AのY方向の長さ(すなわち領域30dのY方向の長さ)、及び、領域20g上に設けられる下部電極60AのY方向の長さ(すなわち領域20gのY方向の長さ)は、例えば10〜100μmである。 The thickness of the upper electrode 50A provided on the region 30c in the Z direction and the thickness of the lower electrode 60A provided on the region 20f in the Z direction are, for example, 5 μm to 10 μm in order to suppress a decrease in heat dissipation of QCL1C. Is set to the thickness of. On the other hand, the thickness of the upper electrode 50A provided on the region 30d in the Z direction and the thickness of the lower electrode 60A provided on the region 20g in the Z direction are, for example, 0.5 to 1 μm. Further, the length of the upper electrode 50A provided on the region 30d in the Y direction (that is, the length of the region 30d in the Y direction) and the length of the lower electrode 60A provided on the region 20g in the Y direction (that is, the region 20g). The length in the Y direction) is, for example, 10 to 100 μm.

絶縁膜71、絶縁膜75、及び金属膜72は、領域20g上から領域20f上にわたって延びる。絶縁膜71及び金属膜72は、更に、領域30d上から領域30c上にわたって延びる。絶縁膜71には、領域30c上に設けられる上部電極50Aと、領域30d上に設けられる上部電極50Aとの間の境界付近に段差部71aが形成されている。また、絶縁膜71には、領域20f上に設けられる下部電極60Aと、領域20g上に設けられる下部電極60Aとの間の境界付近に段差部71bが形成されている。一例では、段差部71a及び段差部71bは、Y方向と直交する。 The insulating film 71, the insulating film 75, and the metal film 72 extend from the region 20g over the region 20f. The insulating film 71 and the metal film 72 further extend from the region 30d to the region 30c. The insulating film 71 is formed with a stepped portion 71a near the boundary between the upper electrode 50A provided on the region 30c and the upper electrode 50A provided on the region 30d. Further, the insulating film 71 is formed with a stepped portion 71b near the boundary between the lower electrode 60A provided on the region 20f and the lower electrode 60A provided on the region 20g. In one example, the stepped portion 71a and the stepped portion 71b are orthogonal to the Y direction.

このように劈開面となる後端面10a(すなわち積層端面30b及び基板端面20c)の近傍の上部電極50A及び下部電極60Aの厚さを薄くすることによって、後端面10aにおいて容易に劈開することができる。その結果、QCL1Cを作製する際の歩留りを高めることができる。また、領域30c上に設けられる上部電極50Aの厚さよりも、領域30d上に設けられる上部電極50Aの厚さの方が薄いので、領域30c上に設けられる上部電極50Aの電気抵抗よりも、領域30d上に設けられる上部電極50Aの電気抵抗の方が大きくなる。また、領域20f上に設けられる下部電極60Aの厚さよりも、領域20g上に設けられる下部電極60Aの厚さの方が薄いので、領域20f上に設けられる下部電極60Aの電気抵抗よりも、領域20g上に設けられる下部電極60Aの電気抵抗の方が大きくなる。これにより、後端面10aの近傍を流れるリーク電流を低減することができる。その結果、QCL1Cの素子特性を向上させる(例えば閾値電流を低減する)ことができる。また、このように領域30d上に設けられる上部電極50Aの厚さ、及び領域20g上に設けられる下部電極60Aの厚さを薄くした場合であっても、上記実施形態の効果と同様の効果を好適に奏することができる。 By reducing the thickness of the upper electrode 50A and the lower electrode 60A in the vicinity of the rear end surface 10a (that is, the laminated end surface 30b and the substrate end surface 20c) which becomes the cleavage surface in this way, the rear end surface 10a can be easily cleaved. .. As a result, the yield when producing QCL1C can be increased. Further, since the thickness of the upper electrode 50A provided on the region 30d is thinner than the thickness of the upper electrode 50A provided on the region 30c, the region is larger than the electrical resistance of the upper electrode 50A provided on the region 30c. The electrical resistance of the upper electrode 50A provided on 30d is larger. Further, since the thickness of the lower electrode 60A provided on the region 20g is thinner than the thickness of the lower electrode 60A provided on the region 20f, the region is larger than the electrical resistance of the lower electrode 60A provided on the region 20f. The electrical resistance of the lower electrode 60A provided on 20 g is larger. As a result, the leakage current flowing in the vicinity of the rear end surface 10a can be reduced. As a result, the element characteristics of QCL1C can be improved (for example, the threshold current can be reduced). Further, even when the thickness of the upper electrode 50A provided on the region 30d and the thickness of the lower electrode 60A provided on the region 20g are reduced in this way, the same effect as that of the above-described embodiment can be obtained. It can be played favorably.

続いて、本変形例によるQCL1Cの作製方法の一例について、以下に説明する。本変形例によるQCL1Cの作製方法は、2つの電流ブロック部40を形成する3回目の結晶成長工程(図5(c)参照)までは上記実施形態と同じである。従って、その工程までの説明については省略し、半導体積層30上に上部電極50Aを形成する工程以降の工程について説明する。図15(a)〜図15(c)は、図14のQCL1Cの作製工程を示す図である。なお、図15(a)〜図15(c)は、QCL1Cの半導体積層30を含むYZ断面を示している。まず、図15(a)に示されるように、半導体積層30の上面30aの全面上に、上部電極50Aとなる金属膜51を薄く形成する。その後、領域30d上に設けられる金属膜51を覆うようにレジスト86をパターニングする。 Subsequently, an example of the method for producing QCL1C according to this modification will be described below. The method for producing QCL1C according to this modification is the same as that of the above embodiment up to the third crystal growth step (see FIG. 5C) for forming the two current block portions 40. Therefore, the description up to that step will be omitted, and the steps after the step of forming the upper electrode 50A on the semiconductor laminate 30 will be described. 15 (a) to 15 (c) are views showing the manufacturing process of QCL1C of FIG. 15 (a) to 15 (c) show a YZ cross section including the semiconductor laminate 30 of QCL1C. First, as shown in FIG. 15A, a thin metal film 51 to be the upper electrode 50A is formed on the entire surface of the upper surface 30a of the semiconductor laminate 30. Then, the resist 86 is patterned so as to cover the metal film 51 provided on the region 30d.

次に、図15(b)に示されるように、薄く形成された金属膜51上に、更に金属膜51を形成する。このとき、レジスト86上には金属膜51は形成されないので、領域30c上に設けられる金属膜51上にのみ更に金属膜51が形成される。その結果、領域30d上に設けられる金属膜51の厚さが、領域30c上に設けられる金属膜51の厚さよりも小さくなる。このようにして、上部電極50Aが上面30a上に形成される。次に、図15(c)に示されるように、レジスト86を除去する。続いて、上部電極50Aを形成する工程と同じようにして、半導体基板20の裏面20b上に下部電極60Aを形成する。その後の工程は、上記実施形態と同じであるので、説明を省略する。 Next, as shown in FIG. 15B, a metal film 51 is further formed on the thinly formed metal film 51. At this time, since the metal film 51 is not formed on the resist 86, the metal film 51 is further formed only on the metal film 51 provided on the region 30c. As a result, the thickness of the metal film 51 provided on the region 30d becomes smaller than the thickness of the metal film 51 provided on the region 30c. In this way, the upper electrode 50A is formed on the upper surface 30a. Next, the resist 86 is removed as shown in FIG. 15 (c). Subsequently, the lower electrode 60A is formed on the back surface 20b of the semiconductor substrate 20 in the same manner as in the step of forming the upper electrode 50A. Since the subsequent steps are the same as those in the above embodiment, the description thereof will be omitted.

ここで、端面85aと対向する側から端面85a上に金属膜72を成膜する際に、金属膜72を構成する金属粒子が段差部71aにて跳ね返されるので、金属膜72が、領域30c上に設けられる上部電極50A上に回り込み難くなる。これにより、金属膜72が、領域30c上に設けられる上部電極50A上に成膜され難くなるので、金属膜72と上部電極50Aとの電気的な絶縁をより確実にすることができる。また、このとき、金属膜72を構成する金属粒子が段差部71bにも跳ね返されるので、金属膜72が、領域20f上に設けられる下部電極60A上に回り込み難くなる。これにより、金属膜72が、領域20f上に設けられる下部電極60A上に成膜され難くなるので、金属膜72と下部電極60Aとの電気的な絶縁をより確実にすることができる。すなわち、本変形例のQCL1Cによれば、後端面10a近傍の絶縁性を高めることができ、後端面10a近傍の絶縁膜71の破壊を抑えることができる。 Here, when the metal film 72 is formed on the end face 85a from the side facing the end face 85a, the metal particles constituting the metal film 72 are repelled at the step portion 71a, so that the metal film 72 is on the region 30c. It becomes difficult to wrap around on the upper electrode 50A provided in. As a result, the metal film 72 is less likely to be formed on the upper electrode 50A provided on the region 30c, so that the electrical insulation between the metal film 72 and the upper electrode 50A can be further ensured. Further, at this time, since the metal particles constituting the metal film 72 are also repelled by the step portion 71b, it becomes difficult for the metal film 72 to wrap around on the lower electrode 60A provided on the region 20f. As a result, the metal film 72 is less likely to be formed on the lower electrode 60A provided on the region 20f, so that the electrical insulation between the metal film 72 and the lower electrode 60A can be further ensured. That is, according to the QCL1C of the present modification, the insulating property in the vicinity of the rear end surface 10a can be enhanced, and the destruction of the insulating film 71 in the vicinity of the rear end surface 10a can be suppressed.

なお、本変形例では、領域30d上に設けられる上部電極50A、及び領域20g上に設けられる下部電極60Aの両方の厚さが、領域30c上に設けられる上部電極50A、及び領域20f上に設けられる下部電極60Aの厚さよりもそれぞれ薄い場合を例示したが、領域30d上に設けられる上部電極50Aのみが、領域30c上に設けられる上部電極50Aよりも薄くてもよく、領域20g上に設けられる下部電極60Aのみが、領域20f上に設けられる下部電極60Aよりも薄くてもよい。このような場合であっても、上記の効果を好適に奏することができる。 In this modification, the thicknesses of both the upper electrode 50A provided on the region 30d and the lower electrode 60A provided on the region 20g are provided on the upper electrode 50A provided on the region 30c and the region 20f. Although the case where each of the lower electrodes is thinner than the thickness of the lower electrode 60A is illustrated, only the upper electrode 50A provided on the region 30d may be thinner than the upper electrode 50A provided on the region 30c and is provided on the region 20g. Only the lower electrode 60A may be thinner than the lower electrode 60A provided on the region 20f. Even in such a case, the above effect can be preferably achieved.

図16は、本変形例の別の例によるQCL1Dの断面図である。図16に示されるように、上部電極50Aが、領域30c上のみに設けられており、下部電極60Aが、領域20f上のみに設けられてもよい。すなわち、上部電極50Aは、領域30d上には設けられておらず、下部電極60Aは、領域20g上には設けられていない。絶縁膜71、絶縁膜75、及び金属膜72は、領域20g上から領域20f上にわたって延びる。絶縁膜71及び金属膜72は、更に、領域30d上から領域30c上にわたって延びる。 FIG. 16 is a cross-sectional view of QCL1D according to another example of this modification. As shown in FIG. 16, the upper electrode 50A may be provided only on the region 30c, and the lower electrode 60A may be provided only on the region 20f. That is, the upper electrode 50A is not provided on the region 30d, and the lower electrode 60A is not provided on the region 20g. The insulating film 71, the insulating film 75, and the metal film 72 extend from the region 20g over the region 20f. The insulating film 71 and the metal film 72 further extend from the region 30d to the region 30c.

このように上部電極50A及び下部電極60Aが、後端面10aの近傍に設けられないようにすることにより、上記の効果をより顕著に奏することができる。すなわち、このQCL1Dによれば、後端面10aにおいて更に容易に劈開することができる。その結果、QCL1Dを作製する際の歩留りを更に高めることができる。また、上部電極50A及び下部電極60Aが、後端面10aの近傍には設けられていないので、後端面10aの近傍の電気抵抗をより大きくすることができる。これにより、後端面10aの近傍を流れるリーク電流を更に低減することができる。その結果、QCL1Dの素子特性を更に向上させる(例えば閾値電流を低減する)ことができる。 By preventing the upper electrode 50A and the lower electrode 60A from being provided in the vicinity of the rear end surface 10a in this way, the above effect can be more prominently exhibited. That is, according to this QCL1D, cleavage can be made more easily on the rear end surface 10a. As a result, the yield when producing QCL1D can be further increased. Further, since the upper electrode 50A and the lower electrode 60A are not provided in the vicinity of the rear end surface 10a, the electric resistance in the vicinity of the rear end surface 10a can be further increased. As a result, the leakage current flowing in the vicinity of the rear end surface 10a can be further reduced. As a result, the element characteristics of QCL1D can be further improved (for example, the threshold current can be reduced).

なお、QCL1Dを作製する際には、上記実施形態の2つの電流ブロック部40を形成する3回目の結晶成長工程(図5(c)参照)の後、以下の工程を経る。図17(a)〜図17(c)は、図16のQCL1Dの作製工程を示す図である。なお、図17(a)〜図17(c)では、QCL1Dの半導体積層30を含むYZ断面を示している。まず、図17(a)に示されるように、領域30dを覆うようにレジスト87をパターニングする。次に、図17(b)に示されるように、蒸着等により領域30c上及びレジスト87上に上部電極50Aとなる金属膜52を形成する。次に、図17(c)に示されるように、レジスト87をリフトオフにより除去する。これにより、レジスト87と、レジスト87上に形成された金属膜52とが同時に除去される。このようにして、上部電極50Aが上面30a上に形成される。 When producing QCL1D, the following steps are performed after the third crystal growth step (see FIG. 5C) for forming the two current block portions 40 of the above embodiment. 17 (a) to 17 (c) are views showing the manufacturing process of QCL1D of FIG. 17 (a) to 17 (c) show a YZ cross section including the semiconductor laminate 30 of QCL1D. First, as shown in FIG. 17A, the resist 87 is patterned so as to cover the region 30d. Next, as shown in FIG. 17B, a metal film 52 to be the upper electrode 50A is formed on the region 30c and the resist 87 by vapor deposition or the like. Next, as shown in FIG. 17 (c), the resist 87 is removed by lift-off. As a result, the resist 87 and the metal film 52 formed on the resist 87 are simultaneously removed. In this way, the upper electrode 50A is formed on the upper surface 30a.

続いて、上部電極50Aを形成する工程と同じようにして、半導体基板20の裏面20b上に下部電極60Aを形成する。このようにして、本変形例によるQCL1Dの半導体素子部10Aが完成する。その後の工程は、上記実施形態と同じであるので、説明を省略する。なお、QCL1Dでは、上部電極50A及び下部電極60Aの両方が、領域30c上及び領域20f上にのみそれぞれ設けられている場合を例示したが、上部電極50Aが領域30c上のみに設けられる構成、下部電極60Aが領域20f上のみに設けられる構成のうちいずれか一方のみを採用してもよい。このような場合であっても、上記の効果を好適に奏することができる。 Subsequently, the lower electrode 60A is formed on the back surface 20b of the semiconductor substrate 20 in the same manner as in the step of forming the upper electrode 50A. In this way, the semiconductor element portion 10A of the QCL1D according to this modification is completed. Since the subsequent steps are the same as those in the above embodiment, the description thereof will be omitted. In QCL1D, the case where both the upper electrode 50A and the lower electrode 60A are provided only on the region 30c and the region 20f is illustrated, but the configuration in which the upper electrode 50A is provided only on the region 30c, the lower portion Only one of the configurations in which the electrode 60A is provided only on the region 20f may be adopted. Even in such a case, the above effect can be preferably achieved.

(第3変形例)
図18は、上記実施形態の第3変形例によるQCL1Eの断面図である。なお、図18では、QCL1Eの半導体積層30を含むYZ断面を示している。本変形例と上記実施形態との相違点は、金属膜が設けられる範囲である。すなわち、本変形例による金属膜72Aは、図18に示されるように、下部電極60上には設けられておらず、後端面10a上及び上部電極50上のみに設けられている。このように金属膜72Aが下部電極60上に設けられないことにより、金属膜72Aと下部電極60とをより確実に互いに電気的に絶縁することができる。その結果、上部電極50上の金属膜72Aと上部電極50との間に、絶縁膜71を介してレーザ発振の為の電圧が印加されることを更に抑えることができる。すなわち、当該電圧による絶縁膜71の破壊を更に抑えることができる。これにより、その絶縁膜71の破壊に起因する端面破壊等によるQCL1Eの素子特性の劣化を更に抑えることができる。
(Third modification example)
FIG. 18 is a cross-sectional view of the QCL1E according to the third modification of the above embodiment. Note that FIG. 18 shows a YZ cross section including the semiconductor laminate 30 of QCL1E. The difference between this modification and the above embodiment is the range in which the metal film is provided. That is, as shown in FIG. 18, the metal film 72A according to this modification is not provided on the lower electrode 60, but is provided only on the rear end surface 10a and the upper electrode 50. By not providing the metal film 72A on the lower electrode 60 in this way, the metal film 72A and the lower electrode 60 can be more reliably electrically insulated from each other. As a result, it is possible to further suppress the application of a voltage for laser oscillation between the metal film 72A on the upper electrode 50 and the upper electrode 50 via the insulating film 71. That is, the destruction of the insulating film 71 due to the voltage can be further suppressed. As a result, deterioration of the element characteristics of the QCL1E due to end face destruction or the like caused by the destruction of the insulating film 71 can be further suppressed.

続いて、本変形例によるQCL1Eの作製方法の一例について、以下に説明する。本変形例によるQCL1Eの作製方法は、絶縁膜71を端面85a上に成膜する工程(図8(a)参照)までは上記実施形態と同じである。従って、以下では、その工程までの説明については省略し、端面85a上に金属膜72Aを成膜する工程以降の工程について説明する。まず、上記の第1変形例にて用いた保護板92を用意する。上部電極50を保護板90により覆うと共に、下部電極60を覆っていた保護板90に代えて保護板92により下部電極60を全て覆う。このとき、保護板92は、下部電極60上の絶縁膜71も覆う。 Subsequently, an example of the method for producing QCL1E according to this modification will be described below. The method for producing the QCL1E according to this modification is the same as that of the above embodiment up to the step of forming the insulating film 71 on the end face 85a (see FIG. 8A). Therefore, in the following, the description up to that step will be omitted, and the steps after the step of forming the metal film 72A on the end face 85a will be described. First, the protective plate 92 used in the above first modification is prepared. The upper electrode 50 is covered with the protective plate 90, and the lower electrode 60 is completely covered with the protective plate 92 instead of the protective plate 90 that covered the lower electrode 60. At this time, the protective plate 92 also covers the insulating film 71 on the lower electrode 60.

次に、端面85a上に金属膜72Aを成膜する。具体的には、例えば電子ビーム蒸着を用いて、金属膜72Aの構成原子を端面85aと対向する側から端面85a上に堆積させる。このとき、金属膜72Aは、上部電極50上への回り込みにより、上部電極50上にも成膜される。なお、下部電極60は、保護板92により覆われているので、金属膜72Aは、下部電極60上には成膜されない。このようにして、金属膜72Aが形成される。その後の工程は、上記実施形態と同じであるので、説明を省略する。 Next, a metal film 72A is formed on the end face 85a. Specifically, for example, electron beam deposition is used to deposit the constituent atoms of the metal film 72A on the end face 85a from the side facing the end face 85a. At this time, the metal film 72A is also formed on the upper electrode 50 by wrapping around on the upper electrode 50. Since the lower electrode 60 is covered with the protective plate 92, the metal film 72A is not formed on the lower electrode 60. In this way, the metal film 72A is formed. Since the subsequent steps are the same as those in the above embodiment, the description thereof will be omitted.

なお、上記のQCL1Eの作製方法では、保護板92を使用して金属膜72Aを形成したが、保護板92を使用せずに金属膜72Aを形成することもできる。この場合、端面85a上に絶縁膜71を成膜する工程の後、続けて金属膜72Aを端面85a上に成膜する。このとき、金属膜72Aの構成原子を、端面85aと対向する側よりも高い位置から端面85a上に堆積させる。すなわち、当該構成原子を端面85aのY方向に沿った法線方向に対して斜め上方から端面85a上の絶縁膜71上に堆積させる。これにより、金属膜72Aは、下部電極60上へ回り込まないので、下部電極60上に成膜されない。 In the above method for producing QCL1E, the metal film 72A is formed by using the protective plate 92, but the metal film 72A can also be formed without using the protective plate 92. In this case, after the step of forming the insulating film 71 on the end face 85a, the metal film 72A is subsequently formed on the end face 85a. At this time, the constituent atoms of the metal film 72A are deposited on the end face 85a from a position higher than the side facing the end face 85a. That is, the constituent atoms are deposited on the insulating film 71 on the end face 85a from diagonally above with respect to the normal direction along the Y direction of the end face 85a. As a result, the metal film 72A does not wrap around on the lower electrode 60, so that the metal film 72A is not formed on the lower electrode 60.

図19は、本変形例の別の例によるQCL1Fの断面図である。なお、図19では、QCL1Fの半導体積層30を含むYZ断面を示している。本変形例によるQCL1Fでは、図19に示されるように、金属膜72Aに加えて絶縁膜71Aも、下部電極60上には設けられておらず、後端面10a上及び上部電極50上のみに設けられている。このように絶縁膜71Aが下部電極60上に設けられない場合であっても、上記と同様の効果を奏することができる。なお、QCL1Fを作製する際には、チップバー85を形成する工程(上記実施形態の図7(b)参照)の後、以下の工程を経る。まず、上部電極50を保護板90により覆うと共に、下部電極60を保護板92により全て覆う。このとき、保護板92は、Y方向において下部電極60に隣接する、絶縁膜71のZ方向における縁も覆う。その後、端面85a上に絶縁膜71A及び金属膜72Aを続けて成膜する。このようにして、絶縁膜71A及び金属膜72Aが形成される。その後の工程は、上記実施形態と同じであるので、説明を省略する。 FIG. 19 is a cross-sectional view of QCL1F according to another example of this modification. Note that FIG. 19 shows a YZ cross section including the semiconductor laminate 30 of QCL1F. In the QCL1F according to this modification, as shown in FIG. 19, in addition to the metal film 72A, the insulating film 71A is not provided on the lower electrode 60, but is provided only on the rear end surface 10a and the upper electrode 50. Has been done. Even when the insulating film 71A is not provided on the lower electrode 60 as described above, the same effect as described above can be obtained. When producing QCL1F, the following steps are performed after the step of forming the tip bar 85 (see FIG. 7B of the above embodiment). First, the upper electrode 50 is covered with the protective plate 90, and the lower electrode 60 is completely covered with the protective plate 92. At this time, the protective plate 92 also covers the edge of the insulating film 71 in the Z direction adjacent to the lower electrode 60 in the Y direction. After that, the insulating film 71A and the metal film 72A are continuously formed on the end face 85a. In this way, the insulating film 71A and the metal film 72A are formed. Since the subsequent steps are the same as those in the above embodiment, the description thereof will be omitted.

(第4変形例)
図20は、上記実施形態の第4変形例によるQCL1Gの断面図である。なお、図20では、QCL1Gの半導体積層30を含むYZ断面を示している。本変形例と上記実施形態との相違点は、本変形例によるQCL1Gが、絶縁膜76(第3絶縁膜)を更に備える点である。QCL1Gでは、絶縁膜76は、Z方向において上部電極50と絶縁膜71との間に設けられており、上部電極50及び絶縁膜71に接している。また、絶縁膜76のY方向における一端は、後端面10aを含む平面内に含まれており、絶縁膜76の他端は、当該平面からY方向における前端面10b側に向かって延びている。絶縁膜76上には、上部電極50上の絶縁膜71の縁及び金属膜72の縁が位置している。すなわち、絶縁膜71及び金属膜72は、絶縁膜76の当該平面側の一部を覆っている。なお、絶縁膜76上において、金属膜72の縁は、絶縁膜71の縁に対してY方向における当該平面側に位置している。
(Fourth modification)
FIG. 20 is a cross-sectional view of QCL1G according to the fourth modification of the above embodiment. Note that FIG. 20 shows a YZ cross section including the semiconductor laminate 30 of QCL1G. The difference between this modification and the above embodiment is that the QCL1G according to this modification further includes an insulating film 76 (third insulating film). In the QCL1G, the insulating film 76 is provided between the upper electrode 50 and the insulating film 71 in the Z direction, and is in contact with the upper electrode 50 and the insulating film 71. Further, one end of the insulating film 76 in the Y direction is included in a plane including the rear end surface 10a, and the other end of the insulating film 76 extends from the plane toward the front end surface 10b side in the Y direction. The edge of the insulating film 71 and the edge of the metal film 72 on the upper electrode 50 are located on the insulating film 76. That is, the insulating film 71 and the metal film 72 cover a part of the insulating film 76 on the plane side. On the insulating film 76, the edge of the metal film 72 is located on the plane side in the Y direction with respect to the edge of the insulating film 71.

また、絶縁膜76のZ方向の厚さは、上部電極50上の絶縁膜71のZ方向の厚さの厚さよりも厚い。絶縁膜76のZ方向の厚さは、例えば100nm以上であり、より好ましくは、例えば150nm以上である。絶縁膜76は、絶縁膜71と同じ材料から成る誘電体膜であってもよく、絶縁膜71とは異なる材料から成る誘電体膜であってもよい。絶縁膜76は、例えばSiO、SiON、SiN、アルミナ、BCB樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。SiN及びSiONは、上部電極50との密着性が良好な為、絶縁膜76の材料に用いられる。 Further, the thickness of the insulating film 76 in the Z direction is thicker than the thickness of the insulating film 71 on the upper electrode 50 in the Z direction. The thickness of the insulating film 76 in the Z direction is, for example, 100 nm or more, more preferably 150 nm or more. The insulating film 76 may be a dielectric film made of the same material as the insulating film 71, or may be a dielectric film made of a material different from the insulating film 71. The insulating film 76 is a dielectric film containing, for example, at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin. SiN and SION are used as the material of the insulating film 76 because they have good adhesion to the upper electrode 50.

このように上部電極50と金属膜72との間に絶縁膜71に加えて絶縁膜76が設けられることにより、その間の絶縁領域(すなわち絶縁膜71と絶縁膜76とから成る領域)を十分に確保することができる。すなわち、上部電極50と金属膜72との間の絶縁耐性を高めることができる。これにより、仮に、レーザ光の発振の為の電圧(例えば10V以上の高電圧)が、上部電極50と金属膜72との間に印加された場合であっても、当該電圧による絶縁膜71,76の破壊を抑えることができる。すなわち、その絶縁膜71,76の破壊に起因する端面破壊等によるQCL1Gの素子特性の劣化をより確実に抑えることができる。 By providing the insulating film 76 in addition to the insulating film 71 between the upper electrode 50 and the metal film 72 in this way, the insulating region between them (that is, the region composed of the insulating film 71 and the insulating film 76) is sufficiently provided. Can be secured. That is, the dielectric strength between the upper electrode 50 and the metal film 72 can be increased. As a result, even if a voltage for oscillating the laser beam (for example, a high voltage of 10 V or more) is applied between the upper electrode 50 and the metal film 72, the insulating film 71 due to the voltage is applied. The destruction of 76 can be suppressed. That is, deterioration of the element characteristics of the QCL1G due to end face destruction or the like caused by the destruction of the insulating films 71 and 76 can be more reliably suppressed.

続いて、本変形例によるQCL1Gの作製方法の一例について、以下に説明する。本変形例によるQCL1Gの作製方法は、3回目の結晶成長工程(上記実施形態の図5(c)参照)までは上記実施形態と同じであるので、それまでの工程の説明については省略する。図21(a)〜図21(c)は、図20のQCL1Gの作製工程を示す図である。なお、図21(a)〜図21(c)では、QCL1Gの半導体積層30を含むYZ断面を示している。QCL1Gの作製方法では、3回目の結晶成長工程の後、マスク81を除去し、図21(a)に示されるように、上面30a上に上部電極50を形成する。その後、図21(b)に示されるように、絶縁膜76となる絶縁膜77を上部電極50上に形成する。次に、上部電極50の、絶縁膜76が形成される領域上に、レジスト88をパターニングする。次に、絶縁膜77に対してZ方向においてエッチングすると、レジスト88に保護された絶縁膜77のみが、上部電極50上に残存する。その後、レジスト88を除去すると、図21(c)に示されるように、上部電極50上に絶縁膜76が形成される。その後の工程は、上記実施形態と同じであるので、説明を省略する。 Subsequently, an example of the method for producing QCL1G according to this modification will be described below. Since the method for producing QCL1G according to this modification is the same as that of the above embodiment up to the third crystal growth step (see FIG. 5C of the above embodiment), the description of the steps up to that point will be omitted. 21 (a) to 21 (c) are diagrams showing the manufacturing process of QCL1G of FIG. 20. It should be noted that FIGS. 21 (a) to 21 (c) show a YZ cross section including the semiconductor laminate 30 of QCL1G. In the method for producing QCL1G, after the third crystal growth step, the mask 81 is removed, and the upper electrode 50 is formed on the upper surface 30a as shown in FIG. 21 (a). After that, as shown in FIG. 21B, an insulating film 77 to be the insulating film 76 is formed on the upper electrode 50. Next, the resist 88 is patterned on the region of the upper electrode 50 where the insulating film 76 is formed. Next, when the insulating film 77 is etched in the Z direction, only the insulating film 77 protected by the resist 88 remains on the upper electrode 50. After that, when the resist 88 is removed, an insulating film 76 is formed on the upper electrode 50 as shown in FIG. 21 (c). Since the subsequent steps are the same as those in the above embodiment, the description thereof will be omitted.

(第5変形例)
図22は、第5変形例によるQCL1Hの断面図である。なお、図22では、QCL1Hの半導体積層30を含むYZ断面を示している。本変形例と上記実施形態との相違点は、本変形例によるQCL1Hが、絶縁膜78(第4絶縁膜)を更に備える点である。なお、QCL1Hは、第4変形例の絶縁膜76も備えている。QCL1Hでは、絶縁膜78は、Z方向において下部電極60と絶縁膜71との間に設けられており、下部電極60及び絶縁膜71に接している。また、絶縁膜78のY方向における一端は、後端面10aを含む平面内に含まれており、絶縁膜78の他端は、当該平面からY方向における前端面10b側に向かって延びている。絶縁膜78上には、下部電極60上の絶縁膜71の縁及び金属膜72の縁が位置している。すなわち、絶縁膜71及び金属膜72は、絶縁膜78の当該平面側の一部を覆っている。なお、絶縁膜78上において、金属膜72の縁は、絶縁膜71の縁に対してY方向における当該平面側に位置している。
(Fifth modification)
FIG. 22 is a cross-sectional view of QCL1H according to the fifth modification. Note that FIG. 22 shows a YZ cross section including the semiconductor laminate 30 of QCL1H. The difference between this modification and the above embodiment is that the QCL1H according to this modification further includes an insulating film 78 (fourth insulating film). The QCL1H also includes the insulating film 76 of the fourth modification. In the QCL1H, the insulating film 78 is provided between the lower electrode 60 and the insulating film 71 in the Z direction, and is in contact with the lower electrode 60 and the insulating film 71. Further, one end of the insulating film 78 in the Y direction is included in a plane including the rear end surface 10a, and the other end of the insulating film 78 extends from the plane toward the front end surface 10b side in the Y direction. The edge of the insulating film 71 and the edge of the metal film 72 on the lower electrode 60 are located on the insulating film 78. That is, the insulating film 71 and the metal film 72 cover a part of the insulating film 78 on the plane side. On the insulating film 78, the edge of the metal film 72 is located on the plane side in the Y direction with respect to the edge of the insulating film 71.

また、絶縁膜78のZ方向の厚さは、下部電極60上の絶縁膜71のZ方向の厚さの厚さよりも厚い。絶縁膜78のZ方向の厚さは、例えば100nm以上であり、より好ましくは、例えば150nm以上である。絶縁膜78は、絶縁膜71と同じ材料から成る誘電体膜であってもよく、絶縁膜71とは異なる材料から成る誘電体膜であってもよい。すなわち、絶縁膜78は、例えばSiO、SiON、SiN、アルミナ、BCB樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。SiN及びSiONは、下部電極60との密着性が良好な為、絶縁膜78の材料に用いられる。 Further, the thickness of the insulating film 78 in the Z direction is thicker than the thickness of the insulating film 71 on the lower electrode 60 in the Z direction. The thickness of the insulating film 78 in the Z direction is, for example, 100 nm or more, more preferably 150 nm or more. The insulating film 78 may be a dielectric film made of the same material as the insulating film 71, or may be a dielectric film made of a material different from the insulating film 71. That is, the insulating film 78 is a dielectric film containing, for example, at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin. SiN and SION are used as the material of the insulating film 78 because they have good adhesion to the lower electrode 60.

このように、下部電極60と金属膜72との間に、絶縁膜71に加えて絶縁膜78が設けられることにより、その間の絶縁領域(すなわち絶縁膜71と絶縁膜78とから成る領域)を十分に確保することができる。すなわち、下部電極60と金属膜72との間の絶縁耐性を高めることができる。これにより、仮に、レーザ発振の為の電圧(例えば10V以上の高電圧)が、下部電極60と金属膜72との間に印加された場合であっても、当該電圧による絶縁膜71,78の破壊を抑えることができる。すなわち、その絶縁膜71,78の破壊に起因する端面破壊等によるQCL1Hの素子特性の劣化をより確実に抑えることができる。 In this way, by providing the insulating film 78 in addition to the insulating film 71 between the lower electrode 60 and the metal film 72, an insulating region (that is, a region composed of the insulating film 71 and the insulating film 78) between them is provided. It can be sufficiently secured. That is, the dielectric strength between the lower electrode 60 and the metal film 72 can be increased. As a result, even if a voltage for laser oscillation (for example, a high voltage of 10 V or more) is applied between the lower electrode 60 and the metal film 72, the insulating films 71 and 78 due to the voltage are applied. Destruction can be suppressed. That is, deterioration of the element characteristics of the QCL1H due to end face destruction or the like caused by the destruction of the insulating films 71 and 78 can be more reliably suppressed.

なお、QCL1Hを作製する際には、上部電極50上に絶縁膜76を形成する工程(図21(a)〜図21(c)参照)の後、この工程と同じようにして、下部電極60上に絶縁膜78を形成する。その後の工程は、上記実施形態と同じであるので、説明を省略する。 When producing QCL1H, after the step of forming the insulating film 76 on the upper electrode 50 (see FIGS. 21 (a) to 21 (c)), the lower electrode 60 is formed in the same manner as in this step. An insulating film 78 is formed on the film. Since the subsequent steps are the same as those in the above embodiment, the description thereof will be omitted.

本発明の量子カスケード半導体レーザは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態及び各変形例を、必要な目的及び効果に応じて互いに組み合わせてもよい。また、上述した実施形態及び各変形例では、絶縁膜及び金属膜が、半導体素子部のY方向における後端面側にのみ設けられていたが、絶縁膜及び金属膜は、半導体素子部の前端面側にのみ設けられてもよく、半導体素子部の前端面及び後端面の両方に設けられてもよい。また、上述した実施形態及び各変形例では、QCLは埋め込みヘテロストラクチャーを有していたが、例えば半導体積層30の両側面上に絶縁膜(例えばSiO等の誘電体膜)を成膜したハイメサ構造等の他の任意の構造を有してもよい。また、上述した実施形態及び各変形例では、回折格子層34を有するDFB型のQCLを説明したが、これに限定されることはない。すなわち、上述した実施形態及び各変形例は、例えば回折格子層34を有さないファブリーペロー(FP)型のQCLにも同様に適用できる。このFP型のQCLは、DFB型のQCLと同様の改善を提供できる。また、上述した実施形態及び各変形例では、上部電極がカソード電極であり、下部電極がアノード電極である場合を例示したが、上部電極がアノード電極であり、下部電極がカソード電極であってもよく、この場合にも上述した実施形態及び各変形例の効果と同様の効果が得られる。 The quantum cascade semiconductor laser of the present invention is not limited to the above-described embodiment, and various other modifications are possible. For example, the above-described embodiments and modifications may be combined with each other according to the required purpose and effect. Further, in the above-described embodiment and each modification, the insulating film and the metal film are provided only on the rear end surface side of the semiconductor element portion in the Y direction, but the insulating film and the metal film are provided on the front end surface of the semiconductor element portion. It may be provided only on the side, or may be provided on both the front end surface and the rear end surface of the semiconductor element portion. Further, in the above-described embodiment and each modification, the QCL has an embedded heterostructure, but for example, a Hymesa having an insulating film (for example, a dielectric film such as SiO 2 ) formed on both side surfaces of the semiconductor laminate 30. It may have any other structure such as a structure. Further, in the above-described embodiment and each modification, the DFB type QCL having the diffraction grating layer 34 has been described, but the present invention is not limited thereto. That is, the above-described embodiment and each modification can be similarly applied to, for example, a Fabry-Perot (FP) type QCL having no diffraction grating layer 34. This FP type QCL can provide the same improvements as the DFB type QCL. Further, in the above-described embodiment and each modification, the case where the upper electrode is the cathode electrode and the lower electrode is the anode electrode is illustrated, but even if the upper electrode is the anode electrode and the lower electrode is the cathode electrode. Often, in this case as well, the same effects as those of the above-described embodiment and each modification can be obtained.

1,1A,1B,1C,1D,1E,1F,1G,1H…量子カスケード半導体レーザ、2…キャリア、3…サブマウント、4…半田、5…ワイヤ、10…半導体素子部、10a…後端面、10b…前端面、20…半導体基板、20a…主面、20b…裏面、20c…基板端面、20f,20g,30c,30d…領域、30…半導体積層、30a…上面、30b…積層端面、32…バッファ層、33…コア層、34…回折格子層、34a…回折格子、35…上部クラッド層、36…コンタクト層、40…電流ブロック部、50,50A…上部電極、60,60A…下部電極、71,71A,75,75A,75B,76,78…絶縁膜、72,72A…金属膜。 1,1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H ... Quantum cascade semiconductor laser, 2 ... carrier, 3 ... submount, 4 ... solder, 5 ... wire, 10 ... semiconductor element, 10a ... rear end face 10, b ... front end face, 20 ... semiconductor substrate, 20a ... main surface, 20b ... back surface, 20c ... substrate end face, 20f, 20g, 30c, 30d ... region, 30 ... semiconductor lamination, 30a ... top surface, 30b ... laminated end face, 32 ... Buffer layer, 33 ... Core layer, 34 ... Diffraction grating layer, 34a ... Diffraction grating, 35 ... Upper clad layer, 36 ... Contact layer, 40 ... Current block, 50, 50A ... Upper electrode, 60, 60A ... Lower electrode , 71, 71A, 75, 75A, 75B, 76, 78 ... Insulating film, 72, 72A ... Metal film.

Claims (17)

第1方向において互いに対向する主面及び裏面、並びに前記第1方向と直交する第2方向と交差する基板端面を有する半導体基板と、
前記第1方向において前記主面とは反対側に設けられる表面、前記基板端面を含む平面内に含まれる積層端面、前記積層端面から前記第2方向に沿って延びるコア層、及び前記コア層上に設けられるクラッド層を有し、前記主面上に設けられる半導体積層と、
前記表面上に設けられる第1電極と、
前記裏面上に設けられる第2電極と、
前記積層端面上及び前記基板端面上に設けられ、前記第1電極上にわたって延びる第1絶縁膜と、
前記第1絶縁膜を介して前記積層端面上及び前記基板端面上に設けられ、前記第1電極上にわたって延びる金属膜と、
前記第1絶縁膜及び前記金属膜を介して前記基板端面上に設けられ、前記第2電極上にわたって延びており、前記金属膜の一部を覆う第2絶縁膜と、
を備え
前記第2電極上の前記第2絶縁膜の縁は、前記第2電極に接触している、量子カスケード半導体レーザ。
A semiconductor substrate having a main surface and a back surface facing each other in the first direction, and a substrate end surface intersecting a second direction orthogonal to the first direction.
On the surface provided on the side opposite to the main surface in the first direction, the laminated end surface included in the plane including the substrate end surface, the core layer extending from the laminated end surface along the second direction, and the core layer. With a semiconductor laminate provided on the main surface, which has a clad layer provided on the
The first electrode provided on the surface and
The second electrode provided on the back surface and
A first insulating film provided on the laminated end face and the substrate end face and extending over the first electrode.
A metal film provided on the laminated end face and the substrate end face via the first insulating film and extending over the first electrode.
A second insulating film provided on the substrate end face via the first insulating film and the metal film, extending over the second electrode, and covering a part of the metal film.
Equipped with a,
A quantum cascade semiconductor laser in which the edge of the second insulating film on the second electrode is in contact with the second electrode.
前記表面は、第1領域、及び、前記第2方向において前記積層端面と前記第1領域との間に位置する第2領域を含み、
前記第2領域上に設けられる前記第1電極の厚さは、前記第1領域上に設けられる前記第1電極の厚さよりも薄い、請求項に記載の量子カスケード半導体レーザ。
The surface includes a first region and a second region located between the laminated end face and the first region in the second direction.
The thickness of the second region on the first electrode is provided, the first smaller than the thickness of the first electrode provided on the region, the quantum cascade laser according to claim 1.
前記表面は、第1領域、及び、前記第2方向において前記積層端面と前記第1領域との間に位置する第2領域を含み、
前記第1電極は、前記第1領域上のみに設けられている、請求項1に記載の量子カスケード半導体レーザ。
The surface includes a first region and a second region located between the laminated end face and the first region in the second direction.
The quantum cascade semiconductor laser according to claim 1, wherein the first electrode is provided only on the first region.
前記裏面は、第3領域、及び、前記第2方向において前記基板端面と前記第3領域との間に位置する第4領域を含み、
前記第4領域上に設けられる前記第2電極の厚さは、前記第3領域上に設けられる前記第2電極の厚さよりも薄い、請求項1〜のいずれか1項に記載の量子カスケード半導体レーザ。
The back surface includes a third region and a fourth region located between the substrate end face and the third region in the second direction.
The quantum cascade according to any one of claims 1 to 3 , wherein the thickness of the second electrode provided on the fourth region is thinner than the thickness of the second electrode provided on the third region. Semiconductor laser.
前記裏面は、第3領域、及び、前記第2方向において前記基板端面と前記第3領域との間に位置する第4領域を含み、
前記第2電極は、前記第3領域上のみに設けられている、請求項1〜のいずれか1項に記載の量子カスケード半導体レーザ。
The back surface includes a third region and a fourth region located between the substrate end face and the third region in the second direction.
The quantum cascade semiconductor laser according to any one of claims 1 to 3 , wherein the second electrode is provided only on the third region.
第1方向において互いに対向する主面及び裏面、並びに前記第1方向と直交する第2方向と交差する基板端面を有する半導体基板と、
前記第1方向において前記主面とは反対側に設けられる表面、前記基板端面を含む平面内に含まれる積層端面、前記積層端面から前記第2方向に沿って延びるコア層、及び前記コア層上に設けられるクラッド層を有し、前記主面上に設けられる半導体積層と、
前記表面上に設けられる第1電極と、
前記裏面上に設けられる第2電極と、
前記積層端面上及び前記基板端面上に設けられ、前記第1電極上にわたって延びる第1絶縁膜と、
前記第1絶縁膜を介して前記積層端面上及び前記基板端面上に設けられ、前記第1電極上にわたって延びる金属膜と、
前記第1絶縁膜及び前記金属膜を介して前記基板端面上に設けられ、前記第2電極上にわたって延びており、前記金属膜の一部又は全部を覆う第2絶縁膜と、
前記第1方向において前記第1電極と前記第1絶縁膜との間に設けられる第3絶縁膜と、を備える、量子カスケード半導体レーザ。
A semiconductor substrate having a main surface and a back surface facing each other in the first direction, and a substrate end surface intersecting a second direction orthogonal to the first direction.
On the surface provided on the side opposite to the main surface in the first direction, the laminated end surface included in the plane including the substrate end surface, the core layer extending from the laminated end surface along the second direction, and the core layer. With a semiconductor laminate provided on the main surface, which has a clad layer provided on the
The first electrode provided on the surface and
The second electrode provided on the back surface and
A first insulating film provided on the laminated end face and the substrate end face and extending over the first electrode.
A metal film provided on the laminated end face and the substrate end face via the first insulating film and extending over the first electrode.
A second insulating film provided on the substrate end face via the first insulating film and the metal film, extending over the second electrode, and covering a part or all of the metal film.
And a third insulating film provided between the first insulating film and the first electrode in the first direction, the quantum cascade laser.
前記第3絶縁膜は、SiO、SiON、SiN、アルミナ、BCB樹脂、及びポリイミド樹脂のうち少なくとも一つを含む、請求項に記載の量子カスケード半導体レーザ。 The quantum cascade semiconductor laser according to claim 6 , wherein the third insulating film contains at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin. 第1方向において互いに対向する主面及び裏面、並びに前記第1方向と直交する第2方向と交差する基板端面を有する半導体基板と、
前記第1方向において前記主面とは反対側に設けられる表面、前記基板端面を含む平面内に含まれる積層端面、前記積層端面から前記第2方向に沿って延びるコア層、及び前記コア層上に設けられるクラッド層を有し、前記主面上に設けられる半導体積層と、
前記表面上に設けられる第1電極と、
前記裏面上に設けられる第2電極と、
前記積層端面上及び前記基板端面上に設けられ、前記第1電極上にわたって延びる第1絶縁膜と、
前記第1絶縁膜を介して前記積層端面上及び前記基板端面上に設けられ、前記第1電極上にわたって延びる金属膜と、
前記第1絶縁膜及び前記金属膜を介して前記基板端面上に設けられ、前記第2電極上にわたって延びており、前記金属膜の一部又は全部を覆う第2絶縁膜と、
第4絶縁膜と、を備え、
前記第1絶縁膜及び前記金属膜は、前記第2電極上にわたって延びており、
前記第4絶縁膜は、前記第1方向において前記第2電極と前記第1絶縁膜との間に設けられる、量子カスケード半導体レーザ。
A semiconductor substrate having a main surface and a back surface facing each other in the first direction, and a substrate end surface intersecting a second direction orthogonal to the first direction.
On the surface provided on the side opposite to the main surface in the first direction, the laminated end surface included in the plane including the substrate end surface, the core layer extending from the laminated end surface along the second direction, and the core layer. With a semiconductor laminate provided on the main surface, which has a clad layer provided on the
The first electrode provided on the surface and
The second electrode provided on the back surface and
A first insulating film provided on the laminated end face and the substrate end face and extending over the first electrode.
A metal film provided on the laminated end face and the substrate end face via the first insulating film and extending over the first electrode.
A second insulating film provided on the substrate end face via the first insulating film and the metal film, extending over the second electrode, and covering a part or all of the metal film.
A fourth insulating film comprises,
The first insulating film and the metal film extend over the second electrode.
The fourth insulating film is provided between the second electrode and the first insulating film in the first direction, the quantum cascade laser.
前記第4絶縁膜は、SiO、SiON、SiN、アルミナ、BCB樹脂、及びポリイミド樹脂のうち少なくとも一つを含む、請求項に記載の量子カスケード半導体レーザ。 The quantum cascade semiconductor laser according to claim 8 , wherein the fourth insulating film contains at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin. 前記金属膜は、前記第2電極上には設けられていない、請求項1〜のいずれか1項に記載の量子カスケード半導体レーザ。 The quantum cascade semiconductor laser according to any one of claims 1 to 7 , wherein the metal film is not provided on the second electrode. 前記第1絶縁膜及び前記金属膜は、前記第2電極上には設けられていない、請求項1〜のいずれか1項に記載の量子カスケード半導体レーザ。 The quantum cascade semiconductor laser according to any one of claims 1 to 7 , wherein the first insulating film and the metal film are not provided on the second electrode. 前記第1絶縁膜及び前記第2絶縁膜の少なくとも一方は、SiO、SiON、SiN、アルミナ、BCB樹脂、及びポリイミド樹脂のうち少なくとも一つを含む、請求項1〜11のいずれか1項に記載の量子カスケード半導体レーザ。 The first insulating film and at least one of the second insulating film include at least one of SiO 2 , SiON, SiN, alumina, BCB resin, and polyimide resin, according to any one of claims 1 to 11. The quantum cascade semiconductor laser described. 前記金属膜は、Auを含む、請求項1〜12のいずれか1項に記載の量子カスケード半導体レーザ。 The quantum cascade semiconductor laser according to any one of claims 1 to 12 , wherein the metal film contains Au. 前記クラッド層は、InP層である、請求項1〜13のいずれか1項に記載の量子カスケード半導体レーザ。 The quantum cascade semiconductor laser according to any one of claims 1 to 13 , wherein the clad layer is an InP layer. 前記コア層は、発光領域である複数の活性層と、前記活性層にキャリアを注入するための複数の注入層とを含み、
前記活性層と前記注入層とが、前記第1方向に沿って交互に配列されている、請求項1〜14のいずれか1項に記載の量子カスケード半導体レーザ。
The core layer includes a plurality of active layers which are light emitting regions and a plurality of injection layers for injecting carriers into the active layer.
The quantum cascade semiconductor laser according to any one of claims 1 to 14 , wherein the active layer and the injection layer are alternately arranged along the first direction.
前記活性層及び前記注入層は、GaInAs/AlInAsの超格子列を含む、請求項15に記載の量子カスケード半導体レーザ。 The quantum cascade semiconductor laser according to claim 15 , wherein the active layer and the injection layer include a superlattice array of GaInAs / AlInAs. 前記半導体基板は、InP基板である、請求項1〜16のいずれか1項に記載の量子カスケード半導体レーザ。 The quantum cascade semiconductor laser according to any one of claims 1 to 16 , wherein the semiconductor substrate is an InP substrate.
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