JP6919445B2 - High frequency circuit board - Google Patents
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Description
本発明は、高周波回路基板に関する。 The present invention relates to a high frequency circuit board.
近年、高周波回路基板に配置された複数のＬＳＩの間をケーブルモジュールで接続する方式が提案されている。ケーブルモジュールは、一対のモジュール基板をケーブルで接続するものである。また、モジュール基板とＬＳＩは、基板上の設けられた配線により電極パッドを介して電気コネクタに接続される。この際、電極パッドにおいて発生した寄生容量が原因で、電極パッドと電気コネクタと間の接続部（以下、パッド−コネクタ接続部という）において特性インピーダンスが低下することがある。 In recent years, a method of connecting a plurality of LSIs arranged on a high-frequency circuit board with a cable module has been proposed. A cable module connects a pair of module boards with a cable. Further, the module board and the LSI are connected to the electric connector via the electrode pads by the wiring provided on the board. At this time, due to the parasitic capacitance generated in the electrode pad, the characteristic impedance may decrease at the connection portion between the electrode pad and the electric connector (hereinafter, referred to as a pad-connector connection portion).
パッド−コネクタ接続部における特性インピーダンスの低下を抑制する技術として、例えば、特許文献１がある。特許文献１では、電極パッドの下側に設けられたグランド電極の一部を除去することにより寄生容量の発生を抑制している。
しかし、特許文献１では、電極パッドの下側に設けられたグランド電極の一部を除去している。このため、５０Ｇｂｉｔ／ｓ以上の高速信号においては、パッド−コネクタ接続部において電極パッド間における電磁界結合が増加する。このため、特許文献１では、パッドーコネクタ接続部にける特性インピーダンスの低下を効果的に抑制することは困難である。
However, in
本発明の目的は、パッド−コネクタ接続部にける特性インピーダンスの低下を効果的に抑制することにある。 An object of the present invention is to effectively suppress a decrease in characteristic impedance at a pad-connector connection portion.
本発明の一態様の高周波回路基板は、誘電体基板の表面に設けられた第１及び第２の配線と、前記第１及び第２の配線の一端部に設けられた第１及び第２の配線パッド部と、前記第１及び第２の配線パッド部に設けられた電気コネクタと、前記第１及び第２の配線パッド部と前記電気コネクタと間の接続部に生じる寄生容量の発生を抑制する寄生容量発生抑制部とを有することを特徴とする。 The high-frequency circuit board according to one aspect of the present invention includes the first and second wirings provided on the surface of the dielectric substrate, and the first and second wirings provided at one ends of the first and second wirings. Suppresses the generation of parasitic capacitance generated in the wiring pad portion, the electric connectors provided in the first and second wiring pad portions, and the connection portion between the first and second wiring pad portions and the electric connector. It is characterized by having a part for suppressing the generation of parasitic capacity.
本発明の一態様の高周波回路基板は、誘電体基板の表面に設けられた第１及び第２の差動信号配線と、前記第１及び第２差動信号配線の両外側であって、前記誘電体基板の表面に設けられた第１及び第２のグランド配線と、前記第１及び第２の差動信号配線の一端部に設けられた第１及び第２の差動信号パッド部と、前記第１及び第２グランド配線の一端部に設けられた第１及び第２のグランド配線パッド部と、前記第１のグランド配線パッド部と前記第１の差動信号パッド部との間に設けられた第１の空隙と、前記第１の差動信号パッド部と前記第２の差動信号パッド部との間に設けられた第２の空隙と、前記第２の差動信号パッド部と前記第２のグランド配線パッド部との間に設けられた第３の空隙とを有することを特徴とする。 The high-frequency circuit board of one aspect of the present invention is the outer sides of the first and second differential signal wirings provided on the surface of the dielectric substrate and the first and second differential signal wirings, and is described above. The first and second ground wirings provided on the surface of the dielectric substrate, the first and second differential signal pad portions provided at one end of the first and second differential signal wirings, and Provided between the first and second ground wiring pad portions provided at one end of the first and second ground wiring, and between the first ground wiring pad portion and the first differential signal pad portion. The first gap, the second gap provided between the first differential signal pad portion and the second differential signal pad portion, and the second differential signal pad portion. It is characterized by having a third gap provided between the second ground wiring pad portion and the second ground wiring pad portion.
本発明の一態様によれば、パッド−コネクタ接続部にける特性インピーダンスの低下を効果的に抑制することができる。 According to one aspect of the present invention, it is possible to effectively suppress a decrease in the characteristic impedance at the pad-connector connection portion.
以下、実施形態について、図面を参照しながら説明する。 Hereinafter, embodiments will be described with reference to the drawings.
近年、クラウドサービスやビッグデータ処理の進展により、情報装置内のＣＰＵ、ＧＰＵやスイッチＡＳＩＣなどのＬＳＩ間の通信トラフィックは増加し続けており、５０Ｇｂｉｔ／ｓを超える高速伝送が求められている。従来、ＬＳＩ間の通信は基板を用いた信号伝送が行われていたが、基板伝送では損失が大きく長距離伝送が困難である。そこで、近年、ＬＳＩ間をケーブルモジュールで接続する方式が提案されている。 In recent years, with the progress of cloud services and big data processing, communication traffic between CPUs in information devices and LSIs such as GPUs and switch ASICs has been increasing, and high-speed transmission exceeding 50 Gbit / s is required. Conventionally, signal transmission using a substrate has been performed for communication between LSIs, but substrate transmission has a large loss and long-distance transmission is difficult. Therefore, in recent years, a method of connecting LSIs with a cable module has been proposed.
図１に示すように、情報装置１にはブレード２が挿入されている。ブレード２の内部は、図２のような構成である。ブレード２内においてＬＳＩ３は基板４上に配置されており、ＬＳＩ３の間をケーブルモジュール５で接続する。
As shown in FIG. 1, a
図３に示すように、ケーブルモジュール５は、ケーブル６とモジュール基板７で構成される。
As shown in FIG. 3, the
また、図４に示すように、ケーブルモジュール５とＬＳＩ３は、電気コネクタ８と電極パッド９、１０を介して接続される。この際、電極パッド（配線パッド部）９、１０において寄生容量が発生し、電極パッド９、１０と電気コネクタ８と間の接続部であるパッドーコネクタ接続部において、特性インピーダンスが低下してしまう。
Further, as shown in FIG. 4, the
図５を参照して、パッドーコネクタ接続部における特性インピーダンスの一例について説明する。
図５の点線部１１に示すように、パッド−コネクタ接合部で特性インピーダンスの低下が確認できる。特性インピーダンスの低下は５０Ｇｂｉｔ／ｓ以上の高速信号において特に顕著になる。この結果、反射の影響が増大し信号品質が劣化してしまう。
An example of the characteristic impedance in the pad-connector connection portion will be described with reference to FIG.
As shown by the
パッド−コネクタ接続部における特性インピーダンス低下を抑制する従来方法として、電極パッドの下部のグランド電極の一部を除去して寄生容量の発生を抑制する方法がある（特許文献１参照）。しかし、５０Ｇｂｉｔ／ｓ以上の高速信号においては、電極パッド間における電磁界結合が増加する。このため、従来方法では特性インピーダンスを効果的の抑制することは困難である。 As a conventional method of suppressing a decrease in characteristic impedance at a pad-connector connection portion, there is a method of removing a part of the ground electrode below the electrode pad to suppress the generation of parasitic capacitance (see Patent Document 1). However, in a high-speed signal of 50 Gbit / s or more, the electromagnetic field coupling between the electrode pads increases. Therefore, it is difficult to effectively suppress the characteristic impedance by the conventional method.
この理由について、図６、図７を参照して説明する。 The reason for this will be described with reference to FIGS. 6 and 7.
図６に、従来方法を用いたパッドーコネクタ接続部における特性インピーダンスのシミュレーション結果を示す。実線は寄生容量未対策時、点線は従来方法による寄生容量対策時のシミュレーション結果である。
図６に示すように、寄生容量未対策時（実線）に比べて、従来方法による寄生容量対策時（点線）では、パッド−コネクタ接合部で特性インピーダンスの低下がそれほど改善されていないことが確認できる。
FIG. 6 shows the simulation result of the characteristic impedance in the pad-connector connection portion using the conventional method. The solid line is the simulation result when the parasitic capacitance is not taken, and the dotted line is the simulation result when the parasitic capacitance is taken by the conventional method.
As shown in FIG. 6, it was confirmed that the decrease in the characteristic impedance at the pad-connector joint was not so improved when the parasitic capacitance was counteracted by the conventional method (dotted line) as compared with when the parasitic capacitance was not counteracted (solid line). can.
図７にパッド−コネクタ接続部の断面における電気力線の概略図を示す。（ａ）は寄生容量未対策時の電気力線を示し、（ｂ）は従来方法による寄生容量対策時の電気力線を示す。 FIG. 7 shows a schematic view of electric lines of force in the cross section of the pad-connector connection portion. (A) shows the electric lines of force when the parasitic capacitance is not taken measures, and (b) shows the electric lines of force when the parasitic capacitance measures are taken by the conventional method.
パッド−コネクタ接続部の断面は、誘電体基板１０１、一対の差動信号用の電極パッド１０２、一対のグランド用の電極パッド１０３、グランド電極１０４で構成されている。また、電界力線を点線１０５で表している。
The cross section of the pad-connector connection portion is composed of a
図７（ｂ）に示すように、差動信号用の電極パッド１０２の下側のグランド電極１０４は、その一部が除去されて開口部１０６が形成されている。この構成では、図６に示すように、特性インピーダンスの抑制効果が小さいことがわかる。これは、寄生容量が、グランド電極１０４と電極パッド１０２との間だけでなく、図７（ｂ）の一点破線部１０７に示すように、電極パッド１０２、１０３との間でも発生するためである。
As shown in FIG. 7B, a part of the
以下の実施例では、特に、パッド−コネクタ接続部における電極パッド間でも発生する寄生容量をも抑制することにより特性インピーダンスの低下を効果的に抑制する。 In the following examples, in particular, the decrease in the characteristic impedance is effectively suppressed by suppressing the parasitic capacitance generated between the electrode pads at the pad-connector connection portion.
図８〜１１を参照して、実施例１の高周波回路基板の構成について説明する。 The configuration of the high frequency circuit board of the first embodiment will be described with reference to FIGS. 8 to 11.
図８に示すように、実施例１の高周波回路基板は、ボード誘電体基板１３、モジュール誘電体基板７、ＬＳＩ３、一対の差動信号配線１６、一対のグランド配線１７、一対のグランド配線パッド部９５、一対のグランド配線パッド部２０５、一対の差動信号パッド部９０、一対の差動信号パッド部２００、電気コネクタ８、メタルケーブル６、グランド電極１８、１９を有する。ここで、ナイキスト周波数が２５ＧＨｚ以上の信号が差動信号配線１６に印加される。
As shown in FIG. 8, the high-frequency circuit board of the first embodiment includes a
ボード誘電体基板１３の上には、ＬＳＩ３が設けられている。ボード誘電体基板１３の上に設けられた一対の差動信号配線１６の一端部は、一対の差動信号パット部９０を介して電気コネクタ８に接続されている。ボード誘電体基板１３の上に設けられた一対のグランド配線１７の一端部は、一対のグランド配線パッド部９５を介して電気コネクタ８に接続されている。一方、ボード誘電体基板１３の上に設けられた一対の差動信号配線１６の他端部と一対のグランド配線１７の他端部はＬＳＩ３に接続されている。
The
また、ボード誘電体基板１３の上には、モジュール誘電体基板７が設けられている。モジュール誘電体基板７の上に設けられた一対の差動信号配線１６の一端部は、一対の差動信号パッド部２００を介して電気コネクタ８に接続されている。モジュール誘電体基板７の上に設けられた一対のグランド配線１７の一端部は、一対のグランド配線パッド部２０５を介して電気コネクタ８に接続されている。一方、モジュール誘電体基板７の上に設けられた一対の差動信号配線１６の他端部と一対のグランド配線１６の他端部はメタルケーブル６に接続されている。
Further, a
ボード誘電体基板１３には、グランド配線パッド部９５及び差動信号パッド部９０と電気コネクタ８と間の接続部に生じる寄生容量の発生を抑制する寄生容量発生抑制部がそれぞれ形成されている。実施例１では、寄生容量発生抑制部は、グランド配線パッド部９５と差動信号パッド部９０の間に形成された凹部状の空隙２２である。
The
また、モジュール誘電体基板７には、グランド配線パッド部２０５及び差動信号パッド部２００と電気コネクタ８と間の接続部に生じる寄生容量の発生を抑制する寄生容量発生抑制部がそれぞれ形成されている。実施例１では、寄生容量発生抑制部は、グランド配線パッド部２０５と差動信号パッド部２００の間に形成された凹部状の空隙２２である。
Further, the
図９、図１０を参照して、ボード誘電体基板１３及びモジュール誘電体基板７に形成された凹部状の空隙２２について説明する。
The recessed voids 22 formed in the
ここで、図８の点線部２０、２１の上面図と断面図を図９、図１０にそれぞれ示す。図９（ａ）と図１０（ａ）は、一対のグランド配線パッド部９５及び一対の差動信号パッド部９０付近の上面図と点線部２０の断面図であり、図９（ｂ）と図１０（ｂ）は、一対のグランド配線パッド部２０５及び一対の差動信号パッド部２００付近の上面図と点線部２１の断面図である。
Here, top views and cross-sectional views of the dotted
ボード誘電体基板１３、モジュール誘電体基板１９は、例えば、比誘電率３．５〜４．２の多層基板で形成されている。凹型の空隙２２は、パッドーコネクタ接続部における一対のグランド配線パッド部９５及び一対の差動信号パッド部９０と一対のグランド配線パッド部２０５及び一対の差動信号パッド部２００の間に形成される。
The
まず、図９（ａ）、図１０（ａ）を参照して、誘電体基板がボード誘電体基板１３の場合について説明する。
First, the case where the dielectric substrate is the
ボード誘電体基板１３の表面には、一対の差動信号配線１６が設けられている。一対の差動信号配線１６の両外側には、一対のグランド配線１７が設けられている。一対の差動信号配線１６の一端部には、一対の差動信号パッド部９０が設けられている。一対のグランド配線１７の一端部には、一対のグランド配線パッド部９５が設けられている。
A pair of differential signal wirings 16 are provided on the surface of the
第１のグランド配線パッド部９５ａと第１の差動信号パッド部９０ａとの間には、空隙（第１の空隙）２２ａが設けられている。第１の差動信号パッド部９０ａと第２の差動信号パッド部９０ｂとの間には、空隙２２ｂ（第２の空隙）が設けられている。第２の差動信号パッド部９０ｂと第２のグランド配線パッド部９５ｂとの間には、空隙２２ｃ（第３の空隙）が設けられている。
A gap (first gap) 22a is provided between the first ground
このように、ボード誘電体基板１３の表面に形成された一対のグランド配線パッド部９５及び一対の差動信号パッド部９０と間に凹型の空隙２２を形成する。ボード誘電体基板１３の表面に形成された一対のグランド配線パッド部９５及び一対の差動信号パッド部９０の間の電気力線が集中している部分に空隙２２を形成する。これにより、ボード誘電体基板１３の表面に形成された一対のグランド配線パッド部９５及び一対の差動信号パッド部９０の間の誘電率が低下する。寄生容量は誘電率に比例するため、パッド−コネクタ接続部における寄生容量の低減が可能で、特性インピーダンスを抑制することができる。
In this way, a concave gap 22 is formed between the pair of ground
次に、図９（ｂ）、図１０（ｂ）を参照して、誘電体基板がモジュール誘電体基板７の場合について説明する。
Next, a case where the dielectric substrate is a
モジュール誘電体基板７の表面には、一対の差動信号配線１６が設けられている。一対の差動信号配線１６の両外側には、一対のグランド配線１７が設けられている。一対の差動信号配線１６の一端部には、一対の差動信号パッド部２００が設けられている。一対のグランド配線１７の一端部には、一対のグランド配線パッド部２０５が設けられている。
A pair of differential signal wirings 16 are provided on the surface of the
第１のグランド配線パッド部２０５ａと第１の差動信号パッド部２００ａとの間には、空隙（第１の空隙）２２ａが設けられている。第１の差動信号パッド部２００ａと第２の差動信号パッド部２００ｂとの間には、空隙２２ｂ（第２の空隙）が設けられている。第２の差動信号パッド部２００ｂと第２のグランド配線パッド部２０５ｂとの間には、空隙２２ｃ（第３の空隙）が設けられている。
A gap (first gap) 22a is provided between the first ground
このように、モジュール誘電体基板７の表面に形成された一対のグランド配線パッド部２０５及び一対の差動信号パッド部２００と間に凹型の空隙２２を形成する。モジュール誘電体基板７の表面に形成された一対のグランド配線パッド部２０５及び一対の差動信号パッド部２００の間の電気力線が集中している部分に空隙２２を形成する。これにより、モジュール誘電体基板７の表面に形成された一対のグランド配線パッド部２０５及び一対の差動信号パッド部２００の間の誘電率が低下する。寄生容量は誘電率に比例するため、パッド−コネクタ接続部における寄生容量の低減が可能で、特性インピーダンスを抑制することができる。
In this way, a concave gap 22 is formed between the pair of ground
図１１に、実施例１を用いた場合の特性インピーダンスのシミュレーション結果を示す。
実線が実施例１、点線が従来方法を使用した場合の結果である。
図１１に示すように、実施例１によって一破線部２３で示すパッド−コネクタ接続部の特性インピーダンスが増加していることを確認できる。
FIG. 11 shows a simulation result of the characteristic impedance when Example 1 is used.
The solid line is the result of Example 1, and the dotted line is the result of using the conventional method.
As shown in FIG. 11, it can be confirmed that the characteristic impedance of the pad-connector connection portion shown by the
このように、実施例１によれば、誘電体基板上に作製された電極パッド間の誘電体を凹型の空隙にすることで、電極パッド（グランド配線パッド部９５、２０５及差動信号パッド部９０、２００）における特性インピーダンス低下を抑制することができる。
As described above, according to the first embodiment, the electrode pads (ground
図１２、図１３を参照して、実施例２の高周波回路基板の構成について説明する。 The configuration of the high-frequency circuit board of the second embodiment will be described with reference to FIGS. 12 and 13.
図１２に示す実施例２の高周波回路基板は、図８に示す実施例１の高周波回路基板と同じほぼ同様である。
具体的には、図１２に示す実施例２の高周波回路基板は、ボード誘電体基板１３、モジュール誘電体基板７、ＬＳＩ３、メタルケーブル６、グランド電極１８、１９、差動信号配線１６、グランド配線１７、電気コネクタ８、一対のグランド配線パッド部９５、２０５及び一対の差動信号パッド部９０、２００を有する。ボード誘電体基板１３、モジュール誘電体基板７は、例えば、比誘電率３．５〜４．２の多層基板を使用する。
The high-frequency circuit board of Example 2 shown in FIG. 12 is almost the same as the high-frequency circuit board of Example 1 shown in FIG.
Specifically, the high-frequency circuit board of the second embodiment shown in FIG. 12 includes a
図１２に示す実施例２の高周波回路基板が、図８に示す実施例１の高周波回路基板と異なる点は、実施例１では、コネクタ接合部の一対のグランド配線パッド部９５、２０５及び一対の差動信号パッド部９０、２００の間に凹型の空隙２２が形成されているのに対して、実施例２では、コネクタ接合部の一対のグランド配線パッド部９５、２０５及び一対の差動信号パッド部９０、２００の間に形成された凹型の空隙２２に誘電体１３０が埋め込まれている点である。
The difference between the high-frequency circuit board of Example 2 shown in FIG. 12 and the high-frequency circuit board of Example 1 shown in FIG. 8 is that in Example 1, a pair of ground
まず、図１３（ａ）を参照して、誘電体基板がボード誘電体基板１３の場合について説明する。
図１３（ａ）は、ボード誘電体基板１３の上に設けられたグランド配線パッド部９５及びの差動信号パッド部９０付近の断面図である。
First, a case where the dielectric substrate is a
FIG. 13A is a cross-sectional view of the vicinity of the ground
ボード誘電体基板１３の表面には、一対の差動信号配線１６が設けられている。一対の差動信号配線１６の両外側には、一対のグランド配線１７が設けられている。一対の差動信号配線１６の一端部には、一対の差動信号パッド部９０が設けられている。一対のグランド配線１７の一端部には、一対のグランド配線パッド部９５が設けられている。
A pair of differential signal wirings 16 are provided on the surface of the
第１のグランド配線パッド部９５ａと第１の差動信号パッド部９０ａとの間には、誘電体１３０ａ（第１の誘電体）が埋め込まれている。第１の差動信号パッド部９０ａと第２の差動信号パッド部９０ｂとの間には、誘電体１３０ｂ（第２の誘電体）が埋め込まれている。第２の差動信号パッド部９０ｂと第２のグランド配線パッド部９５ｂとの間には、誘電体１３０ｃ（第３の誘電体）が埋め込まれている。
A dielectric 130a (first dielectric) is embedded between the first ground
このように、ボード誘電体基板１３の表面に形成された一対のグランド配線パッド部９５及び一対の差動信号パッド部９０と間に、第１、第２及び第３の誘電体１３０が埋め込まれている。
In this way, the first, second, and third dielectrics 130 are embedded between the pair of ground
ボード誘電体基板１３の表面に形成された一対のグランド配線パッド部９５及び一対の差動信号パッド部９０の間の電気力線が集中している部分に誘電体１３０が埋め込まれている。これにより、ボード誘電体基板１３の表面に形成された一対のグランド配線パッド部９５及び一対の差動信号パッド部９０の間の誘電率が低下する。寄生容量は誘電率に比例するため、パッド−コネクタ接続部における寄生容量の低減が可能で、特性インピーダンスを抑制することができる。
Board Dielectric The dielectric 130 is embedded in a portion where electric lines of force are concentrated between a pair of ground
次に、図１３（ｂ）を参照して、誘電体基板がモジュール誘電体基板７の場合について説明する。図１３（ｂ）は、モジュール誘電体基板上に設けられたグランド配線パッド部２０５及び差動信号パッド部２００付近の断面図である。
Next, a case where the dielectric substrate is a
モジュール誘電体基板７の表面には、一対の差動信号配線１６が設けられている。一対の差動信号配線１６の両外側には、一対のグランド配線１７が設けられている。一対の差動信号配線１６の一端部には、一対の差動信号パッド部２００が設けられている。一対のグランド配線１７の一端部には、一対のグランド配線パッド部２０５が設けられている。
A pair of differential signal wirings 16 are provided on the surface of the
第１のグランド配線パッド部２０５ａと第１の差動信号パッド部２００ａとの間には、誘電体１３０ａ（第１の誘電体）が埋め込まれている。第１の差動信号パッド部２００ａと第２の差動信号パッド部２００ｂとの間には、誘電体１３０ｂ（第２の誘電体）が埋め込まれている。第２の差動信号パッド部２００ｂと第２のグランド配線パッド部２０５ｂとの間には、誘電体１３０ｃ（第３の誘電体）が埋め込まれている。
A dielectric 130a (first dielectric) is embedded between the first ground
このように、モジュール誘電体基板７の表面に形成された一対のグランド配線パッド部２０５及び一対の差動信号パッド部２００の間の電気力線が集中している部分に誘電体１３０が埋め込まれている。これにより、モジュール誘電体基板７の表面に形成された一対のグランド配線パッド部２０５及び一対の差動信号パッド部２００の間の誘電率が低下する。寄生容量は誘電率に比例するため、パッド−コネクタ接続部における寄生容量の低減が可能で、特性インピーダンスを抑制することができる。
In this way, the dielectric 130 is embedded in the portion where the electric lines of force are concentrated between the pair of ground
埋め込まれた誘電体１３０の誘電率は、ボード誘電体基板１３及びモジュール誘電体基板１９の誘電率より小さい。誘電体１３０は、例えば、樹脂により形成されている。
The dielectric constant of the embedded dielectric 130 is smaller than the dielectric constant of the
このように、ボード誘電体基板１３及びモジュール誘電体基板１９には、一対のグランド配線パッド部９５、２０５及び一対の差動信号パッド部９０、２００と電気コネクタ８と間の接続部に生じる寄生容量の発生を抑制する寄生容量発生抑制部がそれぞれ形成されている。実施例２では、寄生容量発生抑制部は、一対のグランド配線パッド部９５、２０５及び一対の差動信号パッド部９０、２００の間に埋め込まれた誘電体１３０である。
As described above, the
実施例２では、誘電体１３０を充填することで、実施例１に比べて基板強度の向上と空隙表面の保護による基板劣化の防止が可能である。 In the second embodiment, by filling the dielectric 130, it is possible to improve the substrate strength and prevent the substrate deterioration by protecting the void surface as compared with the first embodiment.
３ ＬＳＩ
６ メタルケーブル
７ モジュール誘電体基板
８ 電気コネクタ
１３ ボード誘電体基板
１６ 差動信号配線
１７ グランド配線
１８ グランド電極
１９ グランド電極
２２ 空隙
９０ 差動信号パッド部
９５ グランド配線パッド部
１３０ 誘電体
２００ 差動信号パッド部
２０５ グランド配線パッド部
3 LSI
6
Claims (13)
前記第１及び第２の配線の一端部に設けられた第１及び第２の配線パッド部と、
前記第１及び第２の配線パッド部に設けられた電気コネクタと、
前記第１及び第２の配線パッド部と前記電気コネクタと間の接続部に生じる寄生容量の発生を抑制する寄生容量発生抑制部と、
を有し、
前記寄生容量発生抑制部は、
前記第１の配線パッド部と前記第２の配線パッド部との間に形成された凹部状の空隙であることを特徴とする高周波回路基板。 The first and second wiring provided on the surface of the dielectric substrate, and
The first and second wiring pad portions provided at one end of the first and second wiring, and
The electrical connectors provided on the first and second wiring pads,
A parasitic capacitance generation suppression unit that suppresses the generation of parasitic capacitance generated in the connection portion between the first and second wiring pad portions and the electrical connector,
Have a,
The parasitic capacitance generation suppression unit is
A high-frequency circuit board characterized by being a concave gap formed between the first wiring pad portion and the second wiring pad portion.
前記凹部状の空隙に埋め込まれた誘電体であることを特徴とする請求項１に記載の高周波回路基板。 The parasitic capacitance generation suppression unit is
The high-frequency circuit board according to claim 1 , wherein the dielectric material is embedded in the concave gap.
前記第１及び第２差動信号配線の両外側であって、前記誘電体基板の表面に設けられた第１及び第２のグランド配線と、
前記第１及び第２の差動信号配線の一端部に設けられた第１及び第２の差動信号パッド部と、
前記第１及び第２グランド配線の一端部に設けられた第１及び第２のグランド配線パッド部と、
前記第１のグランド配線パッド部と前記第１の差動信号パッド部との間に設けられた第１の空隙と、
前記第１の差動信号パッド部と前記第２の差動信号パッド部との間に設けられた第２の空隙と、
前記第２の差動信号パッド部と前記第２のグランド配線パッド部との間に設けられた第３の空隙と、
を有し、
前記第１、第２及び第３の空隙は、前記誘電体基板に凹部状に形成されていることを特徴とする高周波回路基板。 The first and second differential signal wiring provided on the surface of the dielectric substrate, and
The first and second ground wirings on both outer sides of the first and second differential signal wirings and provided on the surface of the dielectric substrate,
The first and second differential signal pad portions provided at one end of the first and second differential signal wiring, and
The first and second ground wiring pad portions provided at one end of the first and second ground wiring, and
A first gap provided between the first ground wiring pad portion and the first differential signal pad portion, and
A second gap provided between the first differential signal pad portion and the second differential signal pad portion, and
A third gap provided between the second differential signal pad portion and the second ground wiring pad portion, and
Have a,
A high-frequency circuit board characterized in that the first, second, and third voids are formed in a concave shape on the dielectric substrate.
前記第１及び第２の差動信号配線の他端部と前記第１及び第２のグランド配線の他端部は前記ＬＳＩに接続され、
前記第１及び第２の差動信号配線の前記一端部と前記第１及び第２のグランド配線の前記一端部は、前記第１及び第２の差動信号パッド部と前記第１及び第２のグランド配線パッド部を介して電気コネクタに接続されていることを特徴とする請求項７に記載の高周波回路基板。 An LSI is provided on the board dielectric substrate.
The other end of the first and second differential signal wiring and the other end of the first and second ground wiring are connected to the LSI.
The one end portion of the first and second differential signal wirings and the one end portion of the first and second ground wirings are the first and second differential signal pad portions and the first and second differential signal pads. The high-frequency circuit board according to claim 7 , wherein the high-frequency circuit board is connected to an electric connector via a ground wiring pad portion of the above.
前記第１及び第２の差動信号配線の前記一端部と前記第１及び第２のグランド配線の前記一端部は、前記第１及び第２の差動信号パッド部と前記第１及び第２のグランド配線パッド部を介して電気コネクタに接続されていることを特徴とする請求項９に記載の高周波回路基板。 The other end of the first and second differential signal wiring and the other end of the first and second ground wiring are connected to a metal cable.
The one end portion of the first and second differential signal wirings and the one end portion of the first and second ground wirings are the first and second differential signal pad portions and the first and second differential signal pads. The high-frequency circuit board according to claim 9 , wherein the high-frequency circuit board is connected to an electric connector via a ground wiring pad portion of the above.
前記第１及び第２差動信号配線の両外側であって、前記誘電体基板の表面に設けられた第１及び第２のグランド配線と、
前記第１及び第２の差動信号配線の一端部に設けられた第１及び第２の差動信号パッド部と、
前記第１及び第２グランド配線の一端部に設けられた第１及び第２のグランド配線パッド部と、
前記第１のグランド配線パッド部と前記第１の差動信号パッド部との間に設けられた第１の空隙と、
前記第１の差動信号パッド部と前記第２の差動信号パッド部との間に設けられた第２の空隙と、
前記第２の差動信号パッド部と前記第２のグランド配線パッド部との間に設けられた第３の空隙と、
を有し、
前記第１、第２及び第３の空隙には、誘電体が埋め込まれていることを特徴とする高周波回路基板。 The first and second differential signal wiring provided on the surface of the dielectric substrate, and
The first and second ground wirings on both outer sides of the first and second differential signal wirings and provided on the surface of the dielectric substrate,
The first and second differential signal pad portions provided at one end of the first and second differential signal wiring, and
The first and second ground wiring pad portions provided at one end of the first and second ground wiring, and
A first gap provided between the first ground wiring pad portion and the first differential signal pad portion, and
A second gap provided between the first differential signal pad portion and the second differential signal pad portion, and
A third gap provided between the second differential signal pad portion and the second ground wiring pad portion, and
Have a,
A high-frequency circuit board characterized in that a dielectric is embedded in the first, second, and third voids.
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