JP6922889B2 - 固体撮像素子、駆動方法、および電子機器 - Google Patents

Description

本開示は、固体撮像素子、駆動方法、および電子機器に関し、特に、広ダイナミックレンジの画像をより高画質に撮像することができるようにした固体撮像素子、駆動方法、および電子機器に関する。

従来、ダイナミックレンジの広い画像を撮像することが幅広いアプリケーションで求められており、様々な広ダイナミックレンジ技術が開発されている。

例えば、特許文献１には、積分型の対数変換回路を利用することで、低雑音かつ高感度を備えるとともに、広ダイナミックレンジを備えた固体撮像装置が開示されている。

特開２００８−２８４７４号公報

しかしながら、従来の固体撮像装置は、画素内部に対数変換回路を配置する構成であったため、対数変換回路を構成するトランジスタのサイズや特性を最適化することが困難であった。そのため、対数変換回路を構成するトランジスタのサイズや特性を最適化して、広ダイナミックレンジの画像を高画質に撮像することが求められている。

本開示は、このような状況に鑑みてなされたものであり、広ダイナミックレンジの画像をより高画質に撮像することができるようにするものである。

本開示の一側面の固体撮像素子は、光電変換を行う複数の画素が配置される画素領域と、前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域とを備え、前記対数変換回路は、前記画素から画素信号を読み出す際に、前記対数読み出し方式と、前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式とを切り替え、前記画素から前記直線読み出し方式により画素信号を読み出す場合には、スイッチを介して前記画素に電源電圧を供給し、前記画素から前記対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して前記画素に電源電圧を供給し、前記スイッチのオン／オフ制御によって、前記直線読み出し方式と前記対数読み出し方式とが切り替えらえる。

本開示の一側面の駆動方法は、光電変換を行う複数の画素が配置される画素領域と、前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域とを備える固体撮像素子の駆動方法において、前記対数変換回路は、前記画素から画素信号を読み出す際に、前記対数読み出し方式と、前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式とを切り替え、前記画素から前記直線読み出し方式により画素信号を読み出す場合には、スイッチを介して前記画素に電源電圧を供給し、前記画素から前記対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して前記画素に電源電圧を供給し、前記スイッチのオン／オフ制御によって、前記直線読み出し方式と前記対数読み出し方式とが切り替えらえる。

本開示の一側面の電子機器は、光電変換を行う複数の画素が配置される画素領域と、前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域とを有し、前記対数変換回路は、前記画素から画素信号を読み出す際に、前記対数読み出し方式と、前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式とを切り替え、前記画素から前記直線読み出し方式により画素信号を読み出す場合には、スイッチを介して前記画素に電源電圧を供給し、前記画素から前記対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して前記画素に電源電圧を供給し、前記スイッチのオン／オフ制御によって、前記直線読み出し方式と前記対数読み出し方式とが切り替えらえる固体撮像素子を備える。

本開示の一側面においては、画素領域には、光電変換を行う複数の画素が配置される。また、回路領域には、画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、画素から画素信号を読み出す対数変換回路が、少なくとも配置される。そして、対数変換回路では、画素から画素信号を読み出す際に、対数読み出し方式と、画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式とが切り替えられ、画素から直線読み出し方式により画素信号を読み出す場合には、スイッチを介して画素に電源電圧が供給され、画素から対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して画素に電源電圧が供給され、スイッチのオン／オフ制御によって、直線読み出し方式と対数読み出し方式とが切り替えらえる。

本開示の一側面によれば、広ダイナミックレンジの画像をより高画質に撮像することができる。

本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。 画素の基本回路構成の一例を示す回路図である。 リニア読み出しおよび対数読み出しの切り替えについて説明する図である。 対数変換回路の回路構成例を示す図である。 対数変換回路の回路構成例を示す図である。 画素の画素信号の読み出しについて説明する図である。 画素の変形例を示す図である。 図７の画素の画素信号の読み出しについて説明する図である。 画素の１列に対する対数変換回路の第１の配置例を示す図である。 画素の１列に対する対数変換回路の第２の配置例を示す図である。 積層構造を採用した撮像素子の第１の構成例を示す図である。 積層構造を採用した撮像素子の第２の構成例を示す図である。 画素および回路ブロックの構成例を示す図である。 対数モードの読み出し方式の変形例について説明する図である。 画素信号の読み出し方式について説明する図である。 画素信号の読み出し方式について説明する図である。 画素共有構造の画素を採用した構成例を示す図である。 画素共有構造の画素を採用した構成例を示す図である。 複数の画素で対数変換回路を共有する他の例を示す図である。 異なるサイズのフォトダイオードを用いた画素共有構造の構成例を示す図である。 対数読み出しのみを行う画素の構成例を示す回路図である。 図２１の画素の画素信号の読み出しについて説明する図である。 図２１の画素の１列に対する対数変換回路の配置例を示す図である。 対数変換回路の変形例について説明する図である。 画素の基本回路構成の変形例を示す回路図である。 図２４の画素の基本回路構成における画素信号の読み出しについて説明する図である。 本技術を適用した撮像装置の一実施の形態の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図１は、本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。

図１に示すように、撮像素子１１は、光電変換を行う複数の画素１２がアレイ状に配置される画素領域１３、および、それらの画素１２から画素信号を読み出すための駆動を行う回路が配置される回路領域１４により構成される。撮像素子１１は、例えば、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサである。

画素１２は、受光した光を光電変換して、その光量に応じたレベルの画素信号を出力する。

画素領域１３は、図示しない光学系により集光される光を受光する受光面であり、画素領域１３にアレイ状に配置される複数の画素１２によって、その受光面に結像する被写体の像が撮像される。

回路領域１４は、画素１２を駆動するための垂直駆動回路や水平駆動回路などが設けられる領域であり、例えば、後述する図２に示すＡＤ（Analog to Digital）変換回路３１や対数変換回路３２などが配置される。

なお、撮像素子１１は、画素領域１３および回路領域１４が同一チップ上に形成される構成であってもよいし、画素領域１３および回路領域１４が異なるチップ上に形成される構成であってもよい。

次に、図２は、図１の画素１２の基本回路構成の一例を示す回路図である。

図２に示すように、画素領域１３に配置される画素１２は、フォトダイオード２１、転送トランジスタ２２、ＦＤ（Floating Diffusion）部２３、増幅トランジスタ２４、選択トランジスタ２５、およびリセットトランジスタ２６を備えて構成される。また、回路領域１４に設けられるＡＤ変換回路３１および対数変換回路３２は、信号線３３および信号線３４それぞれを介して、画素１２に接続される。そして、画素１２からＡＤ変換回路３１に画素信号を読み出すための電流源３５が信号線３３に接続されており、増幅トランジスタ２４および電流源３５によりソースフォロワが形成されている。

フォトダイオード２１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ２２に接続されている。

転送トランジスタ２２は、転送信号TRGに従って駆動し、転送トランジスタ２２がオンになると、フォトダイオード２１に蓄積されている電荷がＦＤ部２３に転送される。

ＦＤ部２３は、増幅トランジスタ２４のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、フォトダイオード２１から転送トランジスタ２２を介して転送されてくる電荷を蓄積する。

増幅トランジスタ２４は、ＦＤ部２３に蓄積されている電荷に応じたレベル（即ち、ＦＤ部２３の電位）の画素信号を、選択トランジスタ２５を介して信号線３３に出力する。つまり、ＦＤ部２３が増幅トランジスタ２４のゲート電極に接続される構成により、ＦＤ部２３および増幅トランジスタ２４は、フォトダイオード２１において発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部として機能する。

選択トランジスタ２５は、選択信号SELに従って駆動し、選択トランジスタ２５がオンになると、増幅トランジスタ２４から出力される画素信号が信号線３３に出力可能な状態となり、画素１２から画素信号を出力するために選択された状態とする。

リセットトランジスタ２６は、リセット信号RSTに従って駆動し、リセットトランジスタ２６がオンになると、ＦＤ部２３が信号線３４を介して対数変換回路３２に接続される。

ＡＤ変換回路３１は、信号線３３により選択トランジスタ２５に接続されており、選択トランジスタ２５を介して増幅トランジスタ２４から出力される画素信号をＡＤ変換して、図示しない後段の回路に供給する。

対数変換回路３２は、信号線３４によりリセットトランジスタ２６に接続されており、画素１２から画素信号を読み出す読み出し方式をリニアモードと対数モードとで切り替えることができる。リニアモードは、画素１２が受光した光の光量に応じて直線的に変化する画素信号が画素１２から読み出される読み出し方式であり、対数モードは、画素１２が受光した光の光量に応じて対数的に変化する画素信号が画素１２から読み出される読み出し方式である。

ここで、図３を参照して、リニア読み出しおよび対数読み出しの切り替えについて説明する。図３には、縦軸をセンサ出力（線形軸）とし、横軸を入射光強度（対数軸）として、対数変換回路３２により画素１２から、リニア読み出しで読み出される画素信号と、対数読み出しで読み出される画素信号とが実線で示されている。例えば、イネーブル信号LOGEN（後述する図４参照）がLowレベルであるときにはリニア読み出しとされ、イネーブル信号LOGENがHiレベルであるときには対数読み出しとされて、イネーブル信号LOGENによるスイッチのオン／オフで、これらの読み出しが切り替えて用いられる。なお、破線で図示するように、例えば、入射光の強度に基づいて、点Ｐ１においてリニア読み出しと対数読み出しとを切り替えてもよく、入射光の強度が低い場合にはリニア読み出しとし、入射光の強度が高い場合には対数読み出しとしてもよい。

このように、撮像素子１１は、対数変換回路３２によって、画素１２の画素特性を変えることなくリニア読み出しと対数読み出しとをシームレスに切り替えることができる。

次に、図４および図５は、対数変換回路３２の回路構成例を示す図である。

図４のＡには、対数変換回路３２の第１の回路構成例が示されている。

図４のＡに示すように、対数変換回路３２Ａは、NMOS（N-channel Metal-Oxide Semiconductor）トランジスタ４１およびスイッチ４２が組み合わされて構成される。NMOSトランジスタ４１のソースは、信号線３４によりリセットトランジスタ２６（図２）に接続されており、NMOSトランジスタ４１のドレインおよびゲートが、電源VLOGに接続されている。また、スイッチ４２は、信号線３４および電源VRの間を接続するように配置され、対数信号の読み出しを有効とするイネーブル信号LOGENを反転させた反転イネーブル信号XLOGENに従って開閉を行う。

このように対数変換回路３２Ａは構成されており、画素１２から画素信号を読み出す際に、反転イネーブル信号XLOGENに従って、リニアモードと対数モードとをシームレスに切り替えることができる。

即ち、リニアモードである場合、反転イネーブル信号XLOGENがHiレベルとなることでスイッチ４２がオンされ、スイッチ４２を介して電源VRが画素１２に接続されることで、画素１２の受光量に応じて直線的に変化する画素信号が読み出される。また、対数モードである場合、反転イネーブル信号XLOGENがLowレベルとなることでスイッチ４２がオフされ、ダイオード接続されたNMOSトランジスタ４１を介して電源VLOGが画素１２に接続されることで、画素１２の受光量に応じて対数的に変化する画素信号が読み出される。

図４のＢには、対数変換回路３２の第２の回路構成例が示されている。

図４のＢに示すように、対数変換回路３２Ｂは、PMOS（P-channel Metal-Oxide Semiconductor）トランジスタ４３およびスイッチ４２が組み合わされて構成される。PMOSトランジスタ４３のソースおよびゲートは、信号線３４によりリセットトランジスタ２６（図２）に接続されており、PMOSトランジスタ４３のドレインが、電源VLOGに接続されている。また、スイッチ４２は、信号線３４および電源VRの間を接続するように配置され、対数信号の読み出しを有効とするイネーブル信号LOGENを反転させた反転イネーブル信号XLOGENに従って開閉を行う。

このように対数変換回路３２Ｂは構成されており、画素１２から画素信号を読み出す際に、反転イネーブル信号XLOGENに従って、リニアモードと対数モードとをシームレスに切り替えることができる。

即ち、リニアモードである場合、反転イネーブル信号XLOGENがHiレベルとなることでスイッチ４２がオンされ、スイッチ４２を介して電源VRが画素１２に接続されることで、画素１２の受光量に応じて直線的に変化する画素信号が読み出される。また、対数モードである場合、反転イネーブル信号XLOGENがLowレベルとなることでスイッチ４２がオフされ、ダイオード接続されたPMOSトランジスタ４３を介して電源VLOGが画素１２に接続されることで、画素１２の受光量に応じて対数的に変化する画素信号が読み出される。

図４のＣには、対数変換回路３２の第３の回路構成例が示されている。

図４のＣに示すように、対数変換回路３２Ｃは、NMOSトランジスタ４１、スイッチ４２、およびスイッチ４４が組み合わされて構成される。NMOSトランジスタ４１のソースは、スイッチ４４を介して、信号線３４によりリセットトランジスタ２６（図２）に接続されており、NMOSトランジスタ４１のドレインおよびゲートが、電源VLOGに接続されている。また、スイッチ４２は、信号線３４および電源VRの間を接続するように配置され、対数信号の読み出しを有効とするイネーブル信号を反転させた反転イネーブル信号XLOGENに従って開閉を行う。また、スイッチ４４は、NMOSトランジスタ４１および信号線３４の間を接続するように配置され、対数信号の読み出しを有効とするイネーブル信号LOGENに従って開閉を行う。

このように対数変換回路３２Ｃは構成されており、画素１２から画素信号を読み出す際に、イネーブル信号LOGENおよび反転イネーブル信号XLOGENに従って、リニアモードと対数モードとをシームレスに切り替えることができる。

即ち、リニアモードである場合、反転イネーブル信号XLOGENがHiレベルとなることでスイッチ４２がオンされる一方、イネーブル信号LOGENがLowレベルとなることでスイッチ４４がオフされる。これにより、スイッチ４２を介して電源VRが画素１２に接続されることで、画素１２の受光量に応じて直線的に変化する画素信号が読み出される。また、対数モードである場合、反転イネーブル信号XLOGENがLowレベルとなることでスイッチ４２がオフされる一方、イネーブル信号LOGENがHiレベルとなることでスイッチ４４がオンされる。これにより、ダイオード接続されたNMOSトランジスタ４１を介して電源VLOGが画素１２に接続されることで、画素１２の受光量に応じて対数的に変化する画素信号が読み出される。

図４のＤには、対数変換回路３２の第４の回路構成例が示されている。

図４のＤに示すように、対数変換回路３２Ｄは、PMOSトランジスタ４３、スイッチ４２、およびスイッチ４４が組み合わされて構成される。PMOSトランジスタ４３のソースおよびゲートは、スイッチ４４を介して、信号線３４によりリセットトランジスタ２６（図２）に接続されており、PMOSトランジスタ４３のドレインが、電源VLOGに接続されている。また、スイッチ４２は、信号線３４および電源VRの間を接続するように配置され、対数信号の読み出しを有効とするイネーブル信号LOGENを反転させた反転イネーブル信号XLOGENに従って開閉を行う。また、スイッチ４４は、NMOS４３および信号線３４の間を接続するように配置され、対数信号の読み出しを有効とするイネーブル信号LOGENに従って開閉を行う。

このように対数変換回路３２Ｄは構成されており、画素１２から画素信号を読み出す際に、イネーブル信号LOGENおよび反転イネーブル信号XLOGENに従って、リニアモードと対数モードとをシームレスに切り替えることができる。

即ち、リニアモードである場合、反転イネーブル信号XLOGENがHiレベルとなることでスイッチ４２がオンされる一方、イネーブル信号LOGENがLowレベルとなることでスイッチ４４がオフされる。これにより、スイッチ４２を介して電源VRが画素１２に接続されることで、画素１２の受光量に応じて直線的に変化する画素信号が読み出される。また、対数モードである場合、反転イネーブル信号XLOGENがLowレベルとなることでスイッチ４２がオフされる一方、イネーブル信号LOGENがHiレベルとなることでスイッチ４４がオンされる。これにより、ダイオード接続されたPMOSトランジスタ４３を介して電源VLOGが画素１２に接続されることで、画素１２の受光量に応じて対数的に変化する画素信号が読み出される。

なお、図４のＣに示す対数変換回路３２Ｃは、スイッチ４４がNMOSトランジスタ４１のソース側に配置される構成例となっているが、スイッチ４４が、NMOSトランジスタ４１のドレインと電源VLOGとの間に配置される構成を採用してもよい。また、図４のＡに示す対数変換回路３２Ａ、および、図４のＣに示す対数変換回路３２Ｃにおいて、NMOSトランジスタ４１のボディをＧＮＤに接続する構成だけでなく、ソースに接続させる構成としてもよい。

また、図５には、対数変換回路３２の第５の回路構成例が示されている。

図５に示すように、対数変換回路３２Ｅは、２つのNMOSトランジスタ４１−１および４１−２、スイッチ４２、並びに、２つのスイッチ４４−１および４４−２が組み合わされて構成される。

NMOSトランジスタ４１−１のソースは、スイッチ４４−１を介して、信号線３４によりリセットトランジスタ２６（図２）に接続されており、NMOSトランジスタ４１−１のドレインおよびゲートが、電源VLOGに接続されている。同様に、NMOSトランジスタ４１−２のソースは、スイッチ４４−２を介して、信号線３４によりリセットトランジスタ２６（図２）に接続されており、NMOSトランジスタ４１−２のドレインおよびゲートが、電源VLOGに接続されている。また、スイッチ４２は、信号線３４および電源VRの間を接続するように配置され、対数信号の読み出しを有効とするイネーブル信号LOGENを反転させた反転イネーブル信号XLOGENに従って開閉を行う。

また、スイッチ４４−１は、NMOSトランジスタ４１−１および信号線３４の間を接続するように配置され、対数信号の読み出しを有効とする第１のイネーブル信号LOGEN1に従って開閉を行う。同様に、スイッチ４４−２は、NMOSトランジスタ４１−２および信号線３４の間を接続するように配置され、対数信号の読み出しを有効とする第２のイネーブル信号LOGEN2に従って開閉を行う。

このように構成される対数変換回路３２Ｅは、２つのNMOSトランジスタ４１−１および４１−２を設けることにより、スイッチ４４−１および４４−２を切り替えることで、画素１２から読み出される画素信号のダイナミックレンジを変更することができる。また、対数変換回路３２Ｅは、NMOSトランジスタ４１−１および４１−２によりダイオード特性を揃えるために、トリミング機能を入れることができる。

なお、対数変換回路３２は、図４および図５に示したような回路構成例に限定されることなく、これら以外の回路構成を採用することができる。また、電源VRおよび電源VLOGは、図示するように異なる電源とする他、同一電源であってもよい。また、対数変換回路３２Ｅのように２つのNMOSトランジスタ４１−１および４１−２による二段構成の他、２つ以上のNMOSトランジスタ４１による多段構成としてもよい。

そして、撮像素子１１では、対数変換回路３２が回路領域１４（即ち、画素領域１３の外部）に配置される構成を採用することで、対数変換回路３２を構成するトランジスタのサイズや種類などについて設計の自由度を向上させることができる。

次に、図６を参照して、画素１２の画素信号の読み出しについて説明する。

図６のＡには、画素１２からリニアモードで画素信号を読み出す際の駆動信号の例が示されており、図６のＢには、画素１２から対数モードで画素信号を読み出す際の駆動信号の例が示されている。

図６のＡに示すように、リニアモードの場合、Lowレベルのイネーブル信号LOGENが対数変換回路３２に供給され、例えば、図４のＣに示したスイッチ４２はオン（反転イネーブル信号XLOGEN：Hiレベル）となるとともに、スイッチ４４はオフとなる。

そして、リニアモードでは、まず、選択信号SELがHiレベルとなることで、画素１２から信号線３３に画素信号が出力可能とされる。次に、リセット信号RSTがパルス状にHiレベルとなってＦＤ部２３がリセットされ、ＡＤ変換回路３１は、リセットレベルの画素信号（リセット信号）を読み出してＡＤ変換を行う。そして、転送信号TRGがパルス状にHiレベルとなってフォトダイオード２１からＦＤ部２３に電荷が転送され、ＡＤ変換回路３１は、フォトダイオード２１が受光した光の光量に応じたレベルの画素信号（光信号）を読み出してＡＤ変換を行う。その後、選択信号SELがLowレベルとなることで、画素１２から画素信号の読み出しが終了される。

図６のＢに示すように、対数モードの場合、Hiレベルのイネーブル信号LOGENが対数変換回路３２に供給され、例えば、図４のＣに示したスイッチ４２はオフ（反転イネーブル信号XLOGEN：Lowレベル）となるとともに、スイッチ４４はオンとなる。また、対数モードの場合、常にHiレベルのリセット信号RSTおよび転送信号TRGが画素１２に供給されている。

従って、対数モードでは、選択信号SELがHiレベルである間、フォトダイオード２１からＦＤ部２３に電荷が転送され続ける。これにより、フォトダイオード２１において光電変換された電荷が、ＦＤ部２３を介して、ダイオード接続されたトランジスタ（例えば、図４のＡのNMOSトランジスタ４１や図４のＢのPMOSトランジスタ４３など）に流れ込むことによって、対数的に変化する画素信号を読み出すことができる。

次に、図７を参照して、画素１２の変形例について説明する。

図７のＡには、画素１２の第１の変形例が示されており、図７のＢには、画素１２の第２の変形例が示されている。なお、図７に示す画素１２Ａおよび１２Ｂにおいて、図２の画素１２と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図７のＡに示すように、画素１２Ａは、フォトダイオード２１、転送トランジスタ２２、ＦＤ部２３、増幅トランジスタ２４、選択トランジスタ２５、およびリセットトランジスタ２６を備える点で、図２の画素１２と共通する構成となっている。

そして、画素１２Ａは、リセットトランジスタ２６が電源VDDに接続されており、フォトダイオード２１のカソード端子が対数切り替えトランジスタ２７を介して対数変換回路３２に接続される点で、図２の画素１２と異なる構成となっている。対数切り替えトランジスタ２７は、対数切り替え信号LSWに従って駆動し、対数切り替えトランジスタ２７とともに転送トランジスタ２２がオンになると、ＦＤ部２３が対数変換回路３２に接続される。

図７のＢに示すように、画素１２Ｂは、フォトダイオード２１、転送トランジスタ２２、ＦＤ部２３、増幅トランジスタ２４、選択トランジスタ２５、およびリセットトランジスタ２６を備える点で、図２の画素１２と共通する構成となっている。

そして、画素１２Ｂは、リセットトランジスタ２６が電源VDDに接続されており、ＦＤ部２３が対数切り替えトランジスタ２７を介して対数変換回路３２に接続される点で、図２の画素１２と異なる構成となっている。対数切り替えトランジスタ２７は、対数切り替え信号LSWに従って駆動し、対数切り替えトランジスタ２７がオンになると、ＦＤ部２３が対数変換回路３２に接続されるように構成される。

このように構成される画素１２Ａおよび画素１２Ｂにおいても、図２の画素１２と同様に、対数変換回路３２によって、画素１２Ａおよび画素１２Ｂの画素特性を変えることなくリニア読み出しと対数読み出しとをシームレスに切り替えることができる。

次に、図８を参照して、画素１２Ａおよび１２Ｂに対応した画素信号の読み出しについて説明する。

図８のＡには、画素１２Ａおよび１２Ｂからリニアモードで画素信号を読み出す際の駆動信号の例が示されており、図８のＢには、画素１２Ａおよび１２Ｂから対数モードで画素信号を読み出す際の駆動信号の例が示されている。

図８のＡに示すように、リニアモードの場合、Lowレベルの対数切り替え信号LSWが対数切り替えトランジスタ２７に供給され、対数切り替えトランジスタ２７がオフとなる。そして、リニアモードでは、図６のＡを参照した説明と同様の駆動で、画素１２Ａおよび１２Ｂから画素信号が読み出される。

図８のＢに示すように、対数モードの場合、Hiレベルの対数切り替え信号LSWが対数切り替えトランジスタ２７に供給され、対数切り替えトランジスタ２７がオンとなる。そして、リニアモードでは、図６のＢを参照した説明と同様の駆動で、画素１２Ａおよび１２Ｂから画素信号が読み出される。

次に、図９は、画素領域１３にアレイ状に配置される画素１２の１列に対する対数変換回路３２の第１の配置例を示す図である。

図９に示す第１の配置例では、画素１２の１列に対して、その１列に配置される画素１２の個数に応じた複数の対数変換回路３２が配置される。即ち、撮像素子１１は、画素領域１３の１列に設けられるＮ個の画素１２−１乃至１２−Ｎに対するリニアモードおよび対数モードの切り替えを、それぞれ対応するＮ個の対数変換回路３２−１乃至３２−Ｎが行うように構成することができる。

このように、１つの画素１２に対して１つの対数変換回路３２が設けられる撮像素子１１では、画素１２ごとに、リニアモードおよび対数モードの切り替えを行うことができる。

次に、図１０は、画素領域１３にアレイ状に配置される画素１２の１列に対する対数変換回路３２の第２の配置例を示す図である。

図１０に示す第２の配置例では、画素１２の１列に対して１つの対数変換回路３２が配置される。即ち、撮像素子１１は、画素領域１３の１列に設けられるＮ個の画素１２−１乃至１２−Ｎに対するリニアモードおよび対数モードの切り替えを、１つの対数変換回路３２が行うように構成することができる。

このように、１列の画素１２−１乃至１２−Ｎに対して１つの対数変換回路３２が設けられる撮像素子１１では、列ごとに、リニアモードおよび対数モードの切り替えを行うことができる。

なお、図９および図１０に示すような配置例の他、例えば、１列に配置される複数の画素１２のうち、所定個数の画素１２ごとに１つの対数変換回路３２を設ける配置を採用してもよい。この場合、所定個数の画素１２ごとに、リニアモードおよび対数モードの切り替えを行うことができる。

また、１つの対数変換回路３２に接続される所定個数の画素１２のうち、１つの画素１２を接続すると、１つの画素信号が対数変換され、一方、複数の画素１２を接続すると光信号を加算することができる。例えば、画素１２の接続というのは、転送トランジスタ２２およびリセットトランジスタ２６をオンする状態や、対数切り替えトランジスタ２７のみオンする状態、対数切り替えトランジスタ２７および転送トランジスタ２２をオンする状態などである。即ち、フォトダイオード２１と対数変換回路３２とを接続することを示す。

ここで、撮像素子１１は、例えば、画素領域１３および回路領域１４を異なる基板に設け、それらの基板どうしをTSV（Through-Silicon Via）やマイクロバンプ、Cu-Cu接続などを利用して接続する積層構造を採用することができる。

次に、図１１は、積層構造を採用した撮像素子１１の第１の構成例を説明する図である。

図１１に示すように、撮像素子１１Ａは、画素基板５１Ａおよび回路基板５２Ａが積層して構成される。画素基板５１Ａには、図１の撮像素子１１と同様に、複数の画素１２がアレイ状に配置されており、左下に示すように所定数の画素１２により画素ユニット５３が構成される。回路基板５２Ａには、画素基板５１Ａの画素ユニット５３ごとに回路ブロック５４が設けられており、回路ブロック５４は、対数変換回路３２のみが配置された構成とすることができる。または、回路ブロック５４は、画素ユニット５３に対応するＡＤ変換回路３１および対数変換回路３２が配置された構成としてもよい。

このように構成される撮像素子１１Ａは、画素ユニット５３ごとに、回路ブロック５４に配置される対数変換回路３２によって、リニアモードおよび対数モードの切り替えを行うことができる。

次に、図１２は、積層構造を採用した撮像素子１１の第２の構成例を説明する図である。

図１２に示すように、撮像素子１１Ｂは、画素基板５１Ｂおよび回路基板５２Ｂが積層して構成される。画素基板５１Ｂには、図１の撮像素子１１と同様に、複数の画素１２がアレイ状に配置されている。回路基板５２Ｂには、画素基板５１Ｂの画素１２ごとに回路ブロック５４が設けられている。

このように構成される撮像素子１１Ｂは、画素１２ごとに、回路ブロック５４に配置される対数変換回路３２によって、リニアモードおよび対数モードの切り替えを行うことができる。なお、撮像素子１１は、２層以上の基板が積層されて構成されてもよい。また、撮像素子１１は、このような積層構造において、画素１２が形成される画素領域１３以外の領域の画素基板５１に、例えば、画素基板５１の周辺部分に、対数変換回路３２が形成されるような構成としてもよい。

ここで、図１３を参照して、画素１２ごとに回路ブロック５４が設けられる構成における画素１２および回路ブロック５４の構成例について説明する。

例えば、図１３のＡに示すように、画素１２Ａは、図２の画素１２と同様に構成されるとともに、回路ブロック５４Ａは、対数変換回路３２のみを配置する構成とすることができる。

また、図１３のＢに示すように、画素１２Ｂは、図２の画素１２と同様に構成されるとともに、回路ブロック５４Ｂは、ＡＤ変換回路３１および対数変換回路３２を配置する構成とすることができる。

また、図１３のＣに示すように、画素１２Ｃは、フォトダイオード２１、転送トランジスタ２２、ＦＤ部２３、増幅トランジスタ２４、および選択トランジスタ２５を配置する構成にするとともに、回路ブロック５４Ｃは、ＡＤ変換回路３１、対数変換回路３２、およびリセットトランジスタ２６を配置する構成とすることができる。

また、図１３のＤに示すように、画素１２Ｄは、フォトダイオード２１、転送トランジスタ２２、およびＦＤ部２３を配置する構成にするとともに、回路ブロック５４Ｄは、ＡＤ変換回路３１、対数変換回路３２、増幅トランジスタ２４、選択トランジスタ２５、およびリセットトランジスタ２６を配置する構成とすることができる。

また、図１３のＥに示すように、画素１２Ｅは、フォトダイオード２１、転送トランジスタ２２、ＦＤ部２３、増幅トランジスタ２４、およびリセットトランジスタ２６を配置する構成にするとともに、回路ブロック５４Ｅは、ＡＤ変換回路３１、対数変換回路３２、および選択トランジスタ２５を配置する構成とすることができる。

このように、画素１２ごとに回路ブロック５４が設けられる構成において、画素１２および回路ブロック５４を構成する素子を、それぞれに適切に配置することができ、図１３に示したような配置例以外の配置を採用してもよい。

次に、図１４を参照して、対数モードの読み出し方式の変形例について説明する。

図１４のＡには、対数モードの読み出し方式の第１の変形例が示されている。即ち、イネーブル信号LOGENがLowレベルのときにリセット信号を出力し、イネーブル信号LOGENがHiレベルのときに対数的に光信号を出力する。そこで、図１４のＡに示すように、初めにリセット信号を読み出し、次に対数信号を光信号として読み出すような対数モードの読み出し方式で駆動することができる。図１４のＡに示すような対数モードの読み出し方式により、画素信号の読み出しに使用したドレイン接地回路のノイズ（オフセットを含む）を取り除くCDS（Correlated Double Sampling）動作を実現することができる。

図１４のＢには、対数モードの読み出し方式の第２の変形例が示されている。図１４のＢに示すような対数モードの読み出し方式により、出力を引き算（アナログ領域、デジタル領域またはその両方）することで回路のオフセットを取り除くことができる。

次に、図１５を参照して、例えば、上述した図９に示したように、画素１２の１列に対して、その１列に配置される画素１２の個数に応じた複数の対数変換回路３２が配置された撮像素子１１における画素信号の読み出し方式について説明する。

図１５では、画素領域１３に配置される複数の画素１２のうち、リニアモードで画素信号が読み出される画素１２にはハッチングが施されておらず、対数モードで画素信号が読み出される画素１２にはハッチングが施されている。

例えば、図１５のＡに示すように、リニアモードで画素信号が読み出される画素１２と、対数モードで画素信号が読み出される画素１２とが、画素１２の１列ごとに配置されるような読み出し方式で、画素信号を読み出すことができる。

また、図１５のＢに示すように、リニアモードで画素信号が読み出される画素１２と、対数モードで画素信号が読み出される画素１２とが、画素１２の１行ごとに配置されるような読み出し方式で、画素信号を読み出すことができる。

また、図１５のＣに示すように、リニアモードで画素信号が読み出される画素１２と、対数モードで画素信号が読み出される画素１２とが、市松状に（即ち、画素１２の１列および１行ごとに互い違いに）配置されるような読み出し方式で、画素信号を読み出すことができる。このような読み出し方式では、空間周波数が向上することが知られている。

このように、リニアモードで画素信号が読み出される画素１２と、対数モードで画素信号が読み出される画素１２とを混在させることで、ダイナミックレンジが広い画像と、ノイズが小さい画像とを同一のタイミングで取得することができる。例えば、撮像素子１１は、それらの２枚の画像を独立したものとして使用してもよいし、それらの２枚の画像を合成することでノイズが少なく、かつ、ダイナミックレンジが広い画像を取得することができる。なお、図１５を参照して説明した読み出し方式は、全ての画素１２においてリニアモードまたは対数モードで画素信号を読み出すことができるように撮像素子１１が構成されていることで実現することができ、そのように構成される撮像素子１１の応用例である。

次に、図１６を参照して、図１１に示した撮像素子１１Ａおよび１１Ｂにおける画素信号の読み出し方式について説明する。

図１６のＡでは、撮像素子１１Ａに配置される複数の画素ユニット５３のうち、リニアモードで画素信号が読み出される画素ユニット５３にはハッチングが施されておらず、対数モードで画素信号が読み出される画素ユニット５３にはハッチングが施されている。

図１６のＡに示すように、撮像素子１１Ａでは、リニアモードで画素信号が読み出される画素ユニット５３と、対数モードで画素信号が読み出される画素ユニット５３とが、市松状に（即ち、画素ユニット５３の１列および１行ごとに互い違いに）配置されるような読み出し方式で、画素信号を読み出すことができる。

このように、リニアモードで画素信号が読み出される画素ユニット５３と、対数モードで画素信号が読み出される画素ユニット５３とを混在させることで、ダイナミックレンジが広い画像と、ノイズが小さい画像とを同一のタイミングで取得することができる。例えば、撮像素子１１は、それらの２枚の画像を独立したものとして使用してもよいし、それらの２枚の画像を合成することでノイズが少なく、かつ、ダイナミックレンジが広い画像を取得することができる。

さらに、例えば、リニアモードで画素信号が読み出される画素ユニット５３と、対数モードで画素信号が読み出される画素ユニット５３とが、規則正しく（例えば、１列または１行ごと）に配置されるような読み出し方式や、ランダムに配置されるような読み出し方式を採用してもよい。また、画素ユニット５３に含まれる全ての画素１２が、リニアモードまたは対数モードのいずれかだけで画素信号が読み出されるような構成とする他、リニアモードまたは対数モードが組み合わされて画素信号が読み出されるようにしてもよい。なお、ここで説明したような読み出し方式は、全ての画素１２においてリニアモードまたは対数モードで画素信号を読み出すことができるように撮像素子１１Ａが構成されていることで実現することができ、そのように構成される撮像素子１１Ａの応用例である。

図１６のＢでは、撮像素子１１Ｂに配置される複数の画素１２のうち、リニアモードで画素信号が読み出される画素１２にはハッチングが施されておらず、対数モードで画素信号が読み出される画素１２にはハッチングが施されている。

図１６のＢに示すように、撮像素子１１Ｂでは、リニアモードで画素信号が読み出される画素１２と、対数モードで画素信号が読み出される画素１２とが、市松状に（即ち、画素１２の１列および１行ごとに互い違いに）配置されるような読み出し方式で、画素信号を読み出すことができる。

このように、リニアモードで画素信号が読み出される画素１２と、対数モードで画素信号が読み出される画素１２とを混在させることで、ダイナミックレンジが広い画像と、ノイズが小さい画像とを同一のタイミングで取得することができる。例えば、撮像素子１１は、それらの２枚の画像を独立したものとして使用してもよいし、それらの２枚の画像を合成することでノイズが少なく、かつ、ダイナミックレンジが広い画像を取得することができる。

さらに、例えば、リニアモードで画素信号が読み出される画素１２と、対数モードで画素信号が読み出される画素１２とが、規則正しく（例えば、１列または１行ごと）に配置されるような読み出し方式や、ランダムに配置されるような読み出し方式を採用してもよい。なお、ここで説明したような読み出し方式は、全ての画素１２においてリニアモードまたは対数モードで画素信号を読み出すことができるように撮像素子１１Ｂが構成されていることで実現することができ、そのように構成される撮像素子１１Ｂの応用例である。

なお、上述したような各読み出し方式において、例えば、フレームごとに、リニアモードで画素信号が読み出される画素１２（または画素ユニット５３）と、対数モードで画素信号が読み出される画素１２（または画素ユニット５３）とを切り替えてもよい。

例えば、リニアモードと対数モードとをシームレスに切り替えることができることを利用して、画像を撮像する際の自動露出動作の時には、対数モードで画素信号を読み出し、画像を撮像する時には、リニアモードに切り替えて画素信号を読み出すようなる制御を行うことができる。このような制御は、対数モードはダイナミックレンジが広いため最適な露光条件を決定するのに最適であり、リニアモードはノイズが少ないため撮影モードに適するものとなる。

次に、図１７および図１８を参照して、画素共有構造の画素１２を採用した構成例について説明する。

図１７に示されている画素１２Ｘは、２つのフォトダイオード２１ａおよび２１ｂが、ＦＤ部２３、増幅トランジスタ２４、選択トランジスタ２５、およびリセットトランジスタ２６を共有して使用する２画素共有構造となっている。そして、画素１２Ｘの１列に対して、その１列に配置される画素１２Ｘの個数に応じた複数の対数変換回路３２が配置される。即ち、画素領域１３の１列に設けられるＮ個の画素１２Ｘ−１乃至１２Ｘ−Ｎに対するリニアモードおよび対数モードの切り替えが、それぞれ対応するＮ個の対数変換回路３２−１乃至３２−Ｎにより行われる。

また、図１８に示されている画素１２Ｙも、図１７の画素１２Ｘと同様に、２画素共有構造となっている。そして、図１２を参照して上述したような積層構造と同様に、画素基板５１に配置される画素１２Ｙごとに、対数変換回路３２を有する回路ブロック５４を回路基板５２に設ける構成とすることができる。

このように、２画素共有構造の画素１２Ｘおよび画素１２Ｙを用いることで、より微細化を図ることができる。もちろん、４画素共有構造や８画素共有構造を用いて、それらの画素共有構造ごとに、１つの対数変換回路３２を利用するような構成を採用することができる。

次に、図１９を参照して、複数の画素１２で対数変換回路３２を共有する他の例について説明する。

図１９には、例えば、垂直方向へｍ行、かつ、水平方向へｎ列となるように配置されたｍ×ｎ個の画素１２（１，１）乃至１２（ｍ，ｎ）の領域に対応して、対数変換回路３２を有する回路ブロック５４が回路基板５２に配置される構成が示されている。このように、所定の領域に配置された所定数（ｍ×ｎ個）の画素１２ごとに、対数変換回路３２を共有することができる。

このように、画素共有構造の画素１２Ｘまたは１２Ｙにより対数変換回路３２を共有する構成や、複数の画素１２により対数変換回路３２を共有する構成など、図示した例に限定されることなく、様々な構成を自由に採用することができる。

例えば、図２０には、異なるサイズのフォトダイオード２１を用いた画素共有構造の構成例が示されている。

図２０に示されている画素１２Ｚは、小さなサイズのフォトダイオード２１Ｓ−１と、大きなサイズのフォトダイオード２１Ｌ−１を用いた画素共有構造が用いられている。このように、サイズの異なるフォトダイオード２１、即ち、感度の異なるフォトダイオード２１を利用することで、撮像素子１１は、例えば、HDR（High Dynamic Range）合成を行う構成とすることができる。

このように、小さなサイズのフォトダイオード２１Ｓ−１と、大きなサイズのフォトダイオード２１Ｌ−１を用いるのに加えて、それらの中間のサイズのフォトダイオード２１を組み合わせてもよい。

なお、本技術は、画素共有構造を用いていない画素１２において、画素１２ごとに、異なるサイズのフォトダイオード２１を採用した構成に適用することができる。さらに、本技術は、画素１２ごとに、カラーフィルタや反射防止膜などの光学特性（透過特性）を異なるものとすることで、画素１２ごとの感度を変更する構成に適用することができる。

以上のように、撮像素子１１は、画素領域１３と回路領域１４とを分けて作れることで、最適なトランジスタの種類を選択する（例えば、電源種を変えたり、つまりゲート酸化膜を変えたり、閾値を変えたり、NMOSやPMOSの制約を無くしたりする）ことができる。これにより、撮像素子１１は、広ダイナミックレンジの画像をより高画質に撮像することができる。

また、撮像素子１１は、画素基板５１および回路基板５２を個別に製造することができるので、プロセス自体を変えて最適化を図ることができる。さらに、撮像素子１１は、ダイナミックレンジが高い画素１２として画素信号を読み出せるため、画素サイズを変えて感度差を利用したHDR方式においては、画素サイズ比を大きくせずとも従来と同等以上のHDR合成が可能である。即ち、画素１２ごとに、または、フレームごとに露光時間を制御したHDR合成においても、露光比を小さく、または、フレーム枚数を少なくしても、従来と同等以上のHDR合成を簡単に実装することができる。

次に、図２１は、対数読み出しのみを行う画素の構成例を示す回路図である。

図２１に示すように、画素１２１は、フォトダイオード２１および選択トランジスタ２５を備えて構成され、画素１２１では、対数読み出しのみが行われる。また、画素１２１は、フォトダイオード２１のカソード端子が、選択トランジスタ２５を介してＡＤ変換回路３１に接続されるとともに、直接的に対数変換回路３２に接続されるような接続構成となっている。

そして、画素１２１は、図２に示したような電流源３５が不要であり、フォトダイオード２１を電流源として、フォトダイオード２１で発生した電荷を、信号線３３を介してＡＤ変換回路３１に読み出すことができる。即ち、画素１２１は、選択トランジスタ２５がオンになると、フォトダイオード２１で発生した電荷が対数的に変化する画素信号を、ＡＤ変換回路３１に出力することができる。

このように構成される画素１２１は、図２の画素１２と比較して、転送トランジスタ２２、ＦＤ部２３、増幅トランジスタ２４、選択トランジスタ２５、およびリセットトランジスタ２６が削除された構成となっている。なお、画素１２１では、リセットトランジスタ２６の機能を、対数変換回路３２の内部のスイッチ４２（図４参照）が備える構成となる。従って、画素１２１は、図２の画素１２よりも、画素面積を削減することができるとともに、その設計を容易に行うことができる。

さらに、画素１２１では、図２の画素１２と比較して、増幅トランジスタ２４を駆動するための電流源３５を備える必要がなく、増幅トランジスタ２４および電流源３５によるソースフォロワが不要な構成となっている。従って、画素１２１は、それらの回路を削減することによってノイズの低減を図ることができるとともに、消費電力を低減させることができる。さらに、画素１２１は、ＡＤ変換回路３１の回路設計が容易になる。

次に、図２２を参照して、画素１２１の画素信号の読み出しについて説明する。

図２２に示すように、画素１２１から画素信号を読み出す際、常に、対数変換回路３２に供給されるイネーブル信号LOGENはHiレベルとなり、対数変換回路３２に供給される反転イネーブル信号XLOGENはLowレベルとなる。そして、選択信号SELがHiレベルである間、フォトダイオード２１からＡＤ変換回路３１に電荷が転送され続ける。これにより、フォトダイオード２１において光電変換された電荷が、ダイオード接続されたトランジスタ（例えば、図４のＡのNMOSトランジスタ４１や図４のＢのPMOSトランジスタ４３など）に流れ込むことによって、対数的に変化する画素信号を読み出すことができる。

次に、図２３は、画素領域１３にアレイ状に配置される画素１２１の１列に対する対数変換回路３２の配置例を示す図である。

図２３に示す配置例では、画素１２１の１列に対して、その１列に配置される画素１２１の個数に応じた複数の対数変換回路３２が配置される。即ち、撮像素子１１は、画素領域１３の１列に設けられるＮ個の画素１２１−１乃至１２１−Ｎに対して、それぞれ対応するＮ個の対数変換回路３２−１乃至３２−Ｎを備えて構成することができる。

このように、１つの画素１２１に対して１つの対数変換回路３２が設けられる撮像素子１１では、画素１２１ごとに、画素信号の対数読み出しを行うことができる。また、撮像素子１１では、これらの対数変換回路３２は、画素領域１３の外部となる回路領域１４に配置される。これにより、撮像素子１１は、対数変換回路３２を構成するトランジスタのサイズや種類などについて設計の自由度を向上させることができる。

次に、図２４を参照して、対数変換回路３２の変形例について説明する。

図２４に示すように、Ｎ個の対数変換回路３２ａ−１乃至３２ａ−Ｎは、反転イネーブル信号XLOGENに従って電源VRとの接続を制御するスイッチ４２が共通化された構成となっている。スイッチ４２は、画素１２１で発生した電荷をリセットする機能を備える。

図４を参照して上述した対数変換回路３２の回路構成は、いずれの構成例においてもスイッチ４２を備える構成となっており、Ｎ個の対数変換回路３２ａ−１乃至３２ａ−Ｎがスイッチ４２を共通して用いることで、それらの外部に配置することができる。即ち、対数変換回路３２ａ−１乃至３２ａ−Ｎは、図４に示す対数変換回路３２の回路構成において、それらの内部にスイッチ４２が配置されない構成となっている。

このように、対数変換回路３２ａ−１乃至３２ａ−Ｎがスイッチ４２を共通化することにより、撮像素子１１は、回路面積を削減することができる。

なお、Ｎ個の対数変換回路３２ａ−１乃至３２ａ−Ｎのように、スイッチ４２を共通化する構成は、画素１２１に対して適用するだけでなく、画素１２に対しても適用することができる。

次に、図２５は、図２の画素１２の基本回路構成の変形例を示す回路図である。なお、図２５に示す画素１２の基本回路構成において、図２と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

図２５に示す画素１２の基本回路構成では、図２と同様に画素１２が構成されるとともに、ＡＤ変換回路３１、対数変換回路３２、および電流源３５を備えた構成となっている。そして、図２５に示す画素１２の基本回路構成では、信号線３３および信号線３４を説則するようにスイッチ１４１が追加されるとともに、信号線３３にスイッチ１４２およびスイッチ１４３が追加されている。スイッチ１４２は、画素１２と、信号線３３およびスイッチ１４１の接続点との間を接続し、スイッチ１４２は、信号線３３およびＡＤ変換回路３１の接続点と電流源３５との間を接続する。

そして、スイッチ１４１は、対数信号を読み出すモードを指示する対数モード信号LOGMODEに従って開閉を行い、スイッチ１４２およびスイッチ１４３は、対数モード信号LOGMODEを反転させた反転対数モード信号XLOGMODEに従って開閉を行う。

次に、図２６を参照して、図２５の画素１２の基本回路構成における画素信号の読み出しについて説明する。

図２６のＡには、画素１２からリニアモードで画素信号を読み出す際の駆動信号の例が示されており、図２６のＢには、画素１２から対数モードで画素信号を読み出す際の駆動信号の例が示されている。

図２６のＡに示すように、リニアモードの場合、Lowレベルの対数モード信号LOGMODEがスイッチ１４１に供給されるとともに、Hiレベルの反転対数モード信号XLOGMODEがスイッチ１４２およびスイッチ１４３に供給される。従って、リニアモードの場合、スイッチ１４１はオフとなるとともに、スイッチ１４２およびスイッチ１４３はオンとなる。

つまり、リニアモードでは、実質的に、図２と同様の接続構成になり、図６のＡを参照して上述したリニアモードと同様に、画素１２から画素信号を読み出すことができる。

図２６のＢに示すように、対数モードの場合、Lowレベルの対数モード信号LOGMODEがスイッチ１４１に供給されるとともに、Hiレベル反転対数モード信号XLOGMODEがスイッチ１４２およびスイッチ１４３に供給される。従って、リニアモードの場合、スイッチ１４１はオフとなるとともに、スイッチ１４２およびスイッチ１４３はオンとなる。従って、リニアモードの場合、スイッチ１４１はオンとなるとともに、スイッチ１４２およびスイッチ１４３はオフとなる。また、対数モードの場合、常にHiレベルのリセット信号RSTおよび転送信号TRGが画素１２に供給されている。

従って、対数モードでは、選択信号SELがHiレベルである間、図２１の画素１２１と同様に、フォトダイオード２１が、直接的に、ＡＤ変換回路３１および対数変換回路３２に接続されることになる。また、この場合、スイッチ１４３がオフとなることで、電流源３５が接続されない構成となる。これにより、フォトダイオード２１において光電変換された電荷が、対数変換回路３２のダイオード接続されたトランジスタ（例えば、図４のＡのNMOSトランジスタ４１や図４のＢのPMOSトランジスタ４３など）に流れ込むことによって、対数的に変化する画素信号をＡＤ変換回路３１に読み出すことができる。

つまり、対数モードでは、実質的に、図２１の画素１２１と同様の接続構成になり、図２２を参照して上述した対数モードと同様に、画素１２から画素信号を読み出すことができる。

なお、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図２７は、電子機器に搭載される撮像装置の構成例を示すブロック図である。

図２７に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。

光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。

撮像素子２０３としては、上述した撮像素子１１が適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子２０３に蓄積された電子に応じた信号が信号処理回路２０４に供給される。

信号処理回路２０４は、撮像素子２０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。

このように構成されている撮像装置２０１では、上述した撮像素子１１を適用することで、ダイナミックレンジの広い撮像が可能となるため、被写体の照度がレンジ内に十分に収まることで、被写体への露光制御精度を向上させることができ、確実に露出の合った画像を撮像することができる。

図２８は、上述のイメージセンサを使用する使用例を示す図である。

上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

なお、本技術は以下のような構成も取ることができる。
（１）
光電変換を行う複数の画素が配置される画素領域と、
前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域と
を備える固体撮像素子。
（２）
前記対数変換回路は、前記画素から画素信号を読み出す際に、前記対数読み出し方式と、前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式とを切り替える
上記（１）に記載の固体撮像素子。
（３）
前記対数変換回路は、前記画素の光電変換部で発生した電荷が転送される浮遊拡散領域に所定のトランジスタを介して接続される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記対数変換回路は、前記画素から前記直線読み出し方式により画素信号を読み出す場合には、スイッチを介して前記画素に電源電圧を供給し、前記画素から前記対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して前記画素に電源電圧を供給する
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記対数変換回路は、前記画素領域に配置される前記画素の列ごとに、その列の前記画素の個数に応じた個数で配置される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（６）
前記対数変換回路は、前記画素領域に配置される前記画素の列ごとに、１個ずつ配置される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（７）
前記画素領域に配置される所定数の前記画素に対応して、１つの前記対数変換回路が配置される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記画素領域が形成される画素基板と、前記回路領域が形成される回路基板とが積層される積層構造により構成される
上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記画素基板に形成される１つの前記画素に対応して、前記回路基板に１つの前記対数変換回路が配置される
上記（８）に記載の固体撮像素子。
（１０）
前記画素基板に形成される複数の前記画素からなる画素ユニットに対応して、前記回路基板に１つの前記対数変換回路が配置される
上記（８）に記載の固体撮像素子。
（１１）
前記画素領域において、前記直線読み出し方式の前記画素と前記対数読み出し方式の前記画素とが、前記画素の１列ごとに配置される
上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
前記画素領域において、前記直線読み出し方式の前記画素と前記対数読み出し方式の前記画素とが、前記画素の１行ごとに配置される
上記（１）から（１１）までのいずれかに記載の固体撮像素子。
（１３）
前記画素領域において、前記直線読み出し方式の前記画素と前記対数読み出し方式の前記画素とが、前記画素の１列および１行ごとに互い違いに配置される
上記（１）から（１２）までのいずれかに記載の固体撮像素子。
（１４）
前記画素領域において、前記直線読み出し方式の前記画素と前記対数読み出し方式の前記画素とが、複数の前記画素からなる画素ユニットごとに配置される
上記（１）から（１３）までのいずれかに記載の固体撮像素子。
（１５）
画像を撮像する際の自動露出動作の時に、前記対数読み出し方式により画素信号を読み出し、画像を撮像する時に、前記直線読み出し方式により画素信号を読み出す
上記（１）から（１４）までのいずれかに記載の固体撮像素子。
（１６）
前記画素は、
入射した光を光電変換により電荷に変換して蓄積する光電変換部と、
第１の信号線と前記光電変換部とを接続し、前記画素が画素信号を出力するために選択された状態とする選択トランジスタと
を有して構成され、
前記画素を電流源として、前記第１の信号線を介して出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換回路をさらに備え、
第２の信号線を介して、前記光電変換部が直接的に前記対数変換回路に接続される
上記（１）から（１５）までのいずれかに記載の固体撮像素子。
（１７）
前記対数変換回路は、前記画素領域に配置される前記画素の列ごとに、その列の前記画素の個数に応じた個数で配置される
上記（１６）に記載の固体撮像素子。
（１８）
前記画素領域において１列に配置される前記画素に接続される複数の前記対数変換回路が、前記画素で発生した電荷をリセットするスイッチを共通して用いる
上記（１７）に記載の固体撮像素子。
（１９）
前記画素は、
入射した光を光電変換により電荷に変換して蓄積する光電変換部と、
前記光電変換部に蓄積されている電荷を転送する転送トランジスタと、
前記転送トランジスタを介して転送されてくる電荷を蓄積する浮遊拡散領域と、
前記浮遊拡散領域に蓄積されている電荷に応じたレベルの画素信号を出力する増幅トランジスタと、
第１の信号線と前記増幅トランジスタとを接続し、前記画素が画素信号を出力するために選択された状態とする選択トランジスタと、
前記浮遊拡散領域を、第２の信号線を介して前記対数変換回路に接続するリセットトランジスタと、
を有して構成され、
前記増幅トランジスタとソースフォロワを構成する電流源と、
前記第１の信号線を介して前記画素から出力される画素信号をＡＤ変換するＡＤ変換回路と
上記（１）から（１５）までのいずれかに記載の固体撮像素子。
（２０）
前記第１の信号線および前記第２の信号線の間に配置される第１のスイッチと、
前記画素と、前記第１の信号線および前記第１のスイッチの接続点との間に配置される第２のスイッチと、
前記第１の信号線および前記ＡＤ変換回路の接続点と、前記電流源との間に配置される第３のスイッチと
をさらに備え、
前記対数読み出し方式により前記画素から画素信号を読み出すとき、前記第１のスイッチがオンとなり、前記第２のスイッチおよび前記第３のスイッチがオフとなる
上記（１９）に記載の固体撮像素子。
（２１）
前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式により前記画素から画素信号を読み出すとき、前記第１のスイッチがオフとなり、前記第２のスイッチおよび前記第３のスイッチがオンとなる
上記（２０）に記載の固体撮像素子。
（２２）
光電変換を行う複数の画素が配置される画素領域と、
前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域と
を備える固体撮像素子の駆動方法において、
前記画素から前記対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して前記画素に電源電圧を供給する
駆動方法。
（２３）
光電変換を行う複数の画素が配置される画素領域と、
前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域と
を有する固体撮像素子を備える電子機器。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

１１ 撮像素子， １２ 画素， １３ 画素領域， １４ 回路領域， ２１ フォトダイオード， ２２ 転送トランジスタ， ２３ ＦＤ部， ２４ 増幅トランジスタ， ２５ 選択トランジスタ， ２６ リセットトランジスタ， ２７ 対数切り替えトランジスタ， ３１ ＡＤ変換回路， ３２ 対数変換回路， ３３および３４ 信号線， ４１ NMOSトランジスタ， ４２ スイッチ， ４３ PMOSトランジスタ， ４４ スイッチ， ５１ 画素基板， ５２ 回路基板， ５３ 画素ユニット， ５４ 回路ブロック

Claims (21)

1. 光電変換を行う複数の画素が配置される画素領域と、
   前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域と
   を備え、
   前記対数変換回路は、前記画素から画素信号を読み出す際に、前記対数読み出し方式と、前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式とを切り替え、
   前記画素から前記直線読み出し方式により画素信号を読み出す場合には、スイッチを介して前記画素に電源電圧を供給し、前記画素から前記対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して前記画素に電源電圧を供給し、
   前記スイッチのオン／オフ制御によって、前記直線読み出し方式と前記対数読み出し方式とが切り替えらえる
   固体撮像素子。
2. 前記対数変換回路は、前記画素の光電変換部で発生した電荷が転送される浮遊拡散領域に所定のトランジスタを介して接続される
   請求項１に記載の固体撮像素子。
3. 前記対数変換回路は、前記画素領域に配置される前記画素の列ごとに、その列の前記画素の個数に応じた個数で配置される
   請求項１に記載の固体撮像素子。
4. 前記対数変換回路は、前記画素領域に配置される前記画素の列ごとに、１個ずつ配置される
   請求項１に記載の固体撮像素子。
5. 前記画素領域に配置される所定数の前記画素に対応して、１つの前記対数変換回路が配置される
   請求項１に記載の固体撮像素子。
6. 前記画素領域が形成される画素基板と、前記回路領域が形成される回路基板とが積層される積層構造により構成される
   請求項１に記載の固体撮像素子。
7. 前記画素基板に形成される１つの前記画素に対応して、前記回路基板に１つの前記対数変換回路が配置される
   請求項６に記載の固体撮像素子。
8. 前記画素基板に形成される複数の前記画素からなる画素ユニットに対応して、前記回路基板に１つの前記対数変換回路が配置される
   請求項６に記載の固体撮像素子。
9. 前記画素領域において、前記直線読み出し方式の前記画素と前記対数読み出し方式の前記画素とが、前記画素の１列ごとに配置される
   請求項１に記載の固体撮像素子。
10. 前記画素領域において、前記直線読み出し方式の前記画素と前記対数読み出し方式の前記画素とが、前記画素の１行ごとに配置される
    請求項１に記載の固体撮像素子。
11. 前記画素領域において、前記直線読み出し方式の前記画素と前記対数読み出し方式の前記画素とが、前記画素の１列および１行ごとに互い違いに配置される
    請求項１に記載の固体撮像素子。
12. 前記画素領域において、前記直線読み出し方式の前記画素と前記対数読み出し方式の前記画素とが、複数の前記画素からなる画素ユニットごとに配置される
    請求項１に記載の固体撮像素子。
13. 画像を撮像する際の自動露出動作の時に、前記対数読み出し方式により画素信号を読み出し、画像を撮像する時に、前記直線読み出し方式により画素信号を読み出す
    請求項１に記載の固体撮像素子。
14. 前記画素は、
    入射した光を光電変換により電荷に変換して蓄積する光電変換部と、
    第１の信号線と前記光電変換部とを接続し、前記画素が画素信号を出力するために選択された状態とする選択トランジスタと
    を有して構成され、
    前記画素を電流源として、前記第１の信号線を介して出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換回路をさらに備え、
    第２の信号線を介して、前記光電変換部が直接的に前記対数変換回路に接続される
    請求項１に記載の固体撮像素子。
15. 前記対数変換回路は、前記画素領域に配置される前記画素の列ごとに、その列の前記画素の個数に応じた個数で配置される
    請求項１４に記載の固体撮像素子。
16. 前記画素領域において１列に配置される前記画素に接続される複数の前記対数変換回路が、前記画素で発生した電荷をリセットするスイッチを共通して用いる
    請求項１５に記載の固体撮像素子。
17. 前記画素は、
    入射した光を光電変換により電荷に変換して蓄積する光電変換部と、
    前記光電変換部に蓄積されている電荷を転送する転送トランジスタと、
    前記転送トランジスタを介して転送されてくる電荷を蓄積する浮遊拡散領域と、
    前記浮遊拡散領域に蓄積されている電荷に応じたレベルの画素信号を出力する増幅トランジスタと、
    第１の信号線と前記増幅トランジスタとを接続し、前記画素が画素信号を出力するために選択された状態とする選択トランジスタと、
    前記浮遊拡散領域を、第２の信号線を介して前記対数変換回路に接続するリセットトランジスタと、
    を有して構成され、
    前記増幅トランジスタとソースフォロワを構成する電流源と、
    前記第１の信号線を介して前記画素から出力される画素信号をＡＤ変換するＡＤ変換回路と
    をさらに備える請求項１に記載の固体撮像素子。
18. 前記第１の信号線および前記第２の信号線の間に配置される第１のスイッチと、
    前記画素と、前記第１の信号線および前記第１のスイッチの接続点との間に配置される第２のスイッチと、
    前記第１の信号線および前記ＡＤ変換回路の接続点と、前記電流源との間に配置される第３のスイッチと
    をさらに備え、
    前記対数読み出し方式により前記画素から画素信号を読み出すとき、前記第１のスイッチがオンとなり、前記第２のスイッチおよび前記第３のスイッチがオフとなる
    請求項１７に記載の固体撮像素子。
19. 前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式により前記画素から画素信号を読み出すとき、前記第１のスイッチがオフとなり、前記第２のスイッチおよび前記第３のスイッチがオンとなる
    請求項１８に記載の固体撮像素子。
20. 光電変換を行う複数の画素が配置される画素領域と、
    前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域と
    を備える固体撮像素子の駆動方法において、
    前記対数変換回路は、前記画素から画素信号を読み出す際に、前記対数読み出し方式と、前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式とを切り替え、
    前記画素から前記直線読み出し方式により画素信号を読み出す場合には、スイッチを介して前記画素に電源電圧を供給し、前記画素から前記対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して前記画素に電源電圧を供給し、
    前記スイッチのオン／オフ制御によって、前記直線読み出し方式と前記対数読み出し方式とが切り替えらえる
    駆動方法。
21. 光電変換を行う複数の画素が配置される画素領域と、
    前記画素が受光した光の光量に応じて画素信号が略対数的に変化する対数読み出し方式により、前記画素から画素信号を読み出す対数変換回路が、少なくとも配置される回路領域と
    を有し、
    前記対数変換回路は、前記画素から画素信号を読み出す際に、前記対数読み出し方式と、前記画素が受光した光の光量に応じて画素信号が略直線的に変化する直線読み出し方式とを切り替え、
    前記画素から前記直線読み出し方式により画素信号を読み出す場合には、スイッチを介して前記画素に電源電圧を供給し、前記画素から前記対数読み出し方式により画素信号を読み出す場合には、MOS（Metal-Oxide Semiconductor）トランジスタをタイオード接続した回路を介して前記画素に電源電圧を供給し、
    前記スイッチのオン／オフ制御によって、前記直線読み出し方式と前記対数読み出し方式とが切り替えらえる
    固体撮像素子を備える電子機器。

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