JP6929171B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本明細書中に開示されている発明は、不揮発性半導体記憶装置に関する。

メモリセルのデータを任意に書き換えることのできる不揮発性半導体記憶装置（例えばＥＥＰＲＯＭ［electrically erasable and programmable read only memory］）は、様々なアプリケーションで利用されている。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開平２−２４４５００号公報 特開平６−８４４００号公報

しかしながら、上記従来の不揮発性半導体記憶装置では、メモリセルの書換え最大回数について、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、メモリセルの書換え最大回数を改善することのできる不揮発性半導体記憶装置を提供することを目的とする。

本明細書中に開示されている不揮発性半導体記憶装置は、データを任意に書き換えることのできる第１メモリと、前記第１メモリに印加される読出し電圧の設定値を記憶する第２メモリと、前記第１メモリ及び前記第２メモリ双方からデータを読み出すためのセンスアンプと、前記第１メモリからデータを読み出す前に前記第２メモリから前記設定値を読み出して制御信号を生成するロジック部と、前記制御信号に応じて前記読出し電圧を設定する読出し電圧設定部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る不揮発性半導体記憶装置において、前記読出し電圧は、前記第１メモリのメモリセルにデータ”１”が書き込まれたときのしきい値電圧と、前記メモリセルにデータ“０”が書き込まれたときのしきい値電圧との中間値に設定される構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る不揮発性半導体記憶装置において、前記第２メモリは、前記第１メモリに隣接して形成されたダミーメモリである構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る不揮発性半導体記憶装置において、前記ロジック部は、オペコードの入力期間中に前記設定値の読出し動作を完了する構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る不揮発性半導体記憶装置において、前記設定値は、前記読出し電圧を所定の基準値から補正するための補正値である構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る不揮発性半導体記憶装置において、前記第２メモリに印加される読出し電圧は、固定値である構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る不揮発性半導体記憶装置において、前記第１メモリを形成する複数のメモリセルは、それぞれ、制御ゲート、浮遊ゲート、ソース及びドレインを持つメモリトランジスタと；ソースが前記メモリトランジスタのドレインに接続されて、ドレインがビットラインに接続されて、ゲートがワードラインに接続された第１選択トランジスタと；ドレインが前記メモリトランジスタのソースに接続されて、ソースが接地電位に接続されて、ゲートが第１ゲート制御手段に接続された第２選択トランジスタと；を含み、前記メモリトランジスタの制御ゲートは、第３選択トランジスタを介して第１パッドに接続されており、前記メモリトランジスタのソースは、第４選択トランジスタを介して第２パッドに接続されている構成（第７の構成）にするとよい。

また、上記第７の構成から成る不揮発性半導体記憶装置は、ソースが前記センスアンプの入力段に接続され、ドレインが前記第２パッドに接続され、ゲートが第２ゲート制御手段に接続された第５選択トランジスタをさらに有する構成（第８の構成）にするとよい。

また、上記第８の構成から成る不揮発性半導体記憶装置は、前記メモリトランジスタのしきい値電圧を測定するテストモードにおいて、前記第１パッドに印加される第１供給電位が可変値とされて、前記第２パッドに印加される第２供給電位が不定値又は固定値とされる構成（第９の構成）にするとよい。

また、上記第９の構成から成る不揮発性半導体記憶装置の初期設定方法は、前記第１選択トランジスタ、前記第２選択トランジスタ、及び、前記第３選択トランジスタをオン状態とし、前記第４選択トランジスタ及び前記第５選択トランジスタをオフ状態とし、前記第２パッドを不使用状態とし、前記第１供給電位を変化させながら前記メモリトランジスタのオン／オフ状態の遷移を前記センスアンプで検出することにより、前記メモリトランジスタの正のしきい値電圧を測定するステップと；前記第１選択トランジスタ、前記第３選択トランジスタ、前記第４選択トランジスタ、及び、前記第５選択トランジスタをオン状態とし、前記第２選択トランジスタをオフ状態とし、前記第２供給電位を固定するとともに、これよりも低い範囲で前記第１供給電位を変化させながら前記メモリトランジスタのオン／オフ状態の遷移を前記センスアンプで検出することにより、前記メモリトランジスタの負のしきい値電圧を測定するステップと；前記読出し電圧が前記正のしきい値電圧と前記負のしきい値電圧の中間値に設定されるように前記設定値を算出するステップと；前記設定値を前記第２メモリに記憶させるステップと；を有する構成（第１０の構成）にするとよい。

本明細書中に開示されている不揮発性半導体記憶装置によれば、メモリセルの書換え最大回数を改善することが可能となる。

不揮発性半導体記憶装置の基本構成を示す図である。 メモリセルの書換え回数としきい値電圧との相関関係を示す図である。 負のしきい値電圧の測定動作を示すタイミングチャートである。 負のしきい値電圧の測定時に印加される測定入力電位を示す図である。 各モードでのノード電位とトランジスタのオン／オフ状態を示す図である。 しきい値電圧が代表値であるときの書換え最大回数を示す図。 しきい値電圧が上側シフトして書換え最大回数が減少する様子を示す図。 しきい値電圧が下側シフトして書換え最大回数が減少する様子を示す図。 読出し電圧補正機能を備えた不揮発性半導体記憶装置の一構成例を示す図。 読出し電圧設定部の一構成例を示す図。 読出し電圧補正動作の一例を示すフローチャート。 しきい値電圧の上側シフト時に読出し電圧が補正される様子を示す図。 しきい値電圧の下側シフト時に読出し電圧が補正される様子を示す図。

＜基本構成＞
図１は、不揮発性半導体記憶装置の基本構成を示す図である。

本図の不揮発性半導体記憶装置ＮＶＭ１は、大きく分けると、センスアンプＳＡ１、第１電位供給手段ＰＡＤ１（以下、パッドＰＡＤ１と称する）を有するメモリセルＭＣ１、第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、及び、第２電位供給手段ＰＡＤ２（以下、パッドＰＡＤ２と称する）を備える。

センスアンプＳＡ１は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４、 第１トランジスタＭ６、第２トランジスタＭ１４、第３トランジスタＭ５、インバータＩＮＶ１、及び、抵抗Ｒ１で構成されている。

トランジスタＭ１，Ｍ２の２つのトランジスタは、ｐチャネルＭＯＳ型からなり、これら２つのトランジスタは良く知られたカレントミラー回路ＣＵＭの一部を構成している。カレントミラー回路ＣＵＭの出力電流Ｉｍ２は、デプレション型からなるトランジスタＭ３と抵抗Ｒ１によって決定されている。トランジスタＭ１及びＭ２それぞれのソースは、いずれも電源電位ＶＣＣに接続されている。トランジスタＭ３のゲートは、接地電位ＧＮＤに接続されている。トランジスタＭ３のドレインは、トランジスタＭ１，Ｍ２の共通ゲートに接続されている。トランジスタＭ１のゲートとドレインは、共通接続されている。トランジスタＭ３のソースは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、接地電位ＧＮＤに接続されている。トランジスタＭ１，Ｍ２で構成されたカレントミラー回路ＣＵＭの出力電流Ｉｍ２は、第３トランジスタＭ５のドレインに供給されている。

第１トランジスタＭ６は、センスアンプＳＡ１の入力段を構成し、センスアンプＳＡ１とメモリセルＭＣ１とを結合させる役目を担うとともに、センスアンプＳＡ１の第１の増幅手段の役割も担う。第１トランジスタＭ６のドレインと第３トランジスタＭ５のゲートは、第５ゲート制御手段ＶＣ５に共通接続されている。

トランジスタＭ２，Ｍ４，第３トランジスタＭ５の３つのトランジスタによって、１つの増幅手段が構成されている。トランジスタＭ４は、ｐチャネルＭＯＳ型であり、ソースが電源電位ＶＣＣに接続されており、ゲートが第４ゲート制御手段ＶＣ４に接続されており、ドレインが第３トランジスタＭ５のドレインに接続されている。トランジスタＭ２，Ｍ４は、ともに第３トランジスタＭ５の負荷となるが、トランジスタＭ４は、ノードＡの電位を早くしきい値電圧Ｖｔｈにするために、そのチャネル幅がトランジスタＭ２のそれよりも大きく設定されている。ノードＡがしきい値電圧Ｖｔｈになった後は、第４ゲート制御手段ＶＣ４によりトランジスタＭ４がオフされる。その後は、トランジスタＭ２のみが第３トランジスタＭ５の負荷となる。

第３トランジスタＭ５は、ｎチャネルＭＯＳ型である。第３トランジスタＭ５のゲートは、先にも述べたように、第１トランジスタＭ６のドレインと共に第５ゲート制御手段ＶＣ５に接続されている。センスアンプＳＡ１のオン／オフは、第５ゲート制御手段ＶＣ５により制御される。第３トランジスタＭ５のソースは、第１トランジスタＭ６のゲートに接続されるとともに、ノードＡ（すなわち第１導電路）に結合されている。こうした第３トランジスタＭ５と第１トランジスタＭ６との回路接続は、良く知られた負帰還を成している。これにより、センスアンプＳＡ１の増幅度を所定の大きさに設定すると共に、第１導電路の電位の安定化を図っている。

トランジスタＭ２，第３トランジスタＭ５は、センスアンプＳＡ１の第２の増幅手段の役割を担い、上記第１の増幅手段に直列に接続されている。トランジスタＭ２, 第３トランジスタＭ５の共通接続点、すなわち、これらのトランジスタのドレインは、インバータＩＮＶ１の入力端に接続されている。センスアンプＳＡ１の出力ＯＵＴは、インバータＩＮＶ１を介して取り出されている。インバータＩＮＶ１は、例えばＣＭＯＳインバータからなる第３の増幅手段も兼ねている。

第２トランジスタＭ１４は、センスアンプＳＡ１の１つの特徴でもあり、不揮発性半導体記憶装置ＮＶＭ１のテストモードにおいて、負のしきい値電圧の測定のために用意されている。第２トランジスタＭ１４のドレインは、第１トランジスタＭ６のソースに接続されている。第２トランジスタＭ１４のソースは、接地電位ＧＮＤに接続されている。第２トランジスタＭ１４のゲートは、第３ゲート制御手段ＶＣ３に接続されている。不揮発性半導体記憶装置ＮＶＭ１のノーマルモードにおいては、第１トランジスタＭ６のソースが常に第２トランジスタＭ１４を介して接地電位ＧＮＤに結合されることになる。これにより、ノーマルモードでは、メモリセルＭＣ１へのデータの書込み、読込み、及び消去が実行され、センスアンプＳＡ１ではそれらのデータ信号の増幅作用が実行される。一方、テストモードでは第２トランジスタＭ１４が常時オフに設定されている。

メモリセルＭＣ１は、カラム選択トランジスタＭ７、ビット選択トランジスタＭ８、メモリトランジスタＭ９、第２選択トランジスタＭ１０、第３選択トランジスタＭ１１を備えている。

カラム選択トランジスタＭ７とビット選択トランジスタＭ８は、直列に接続されて複合トランジスタを成している。本明細書中では、こうした複合トランジスタを第１選択トランジスタと称している。

ビット選択トランジスタＭ８は、複数のメモリセルの中から１つのビットラインを選択する。ビット選択トランジスタＭ８のドレインは、カラム選択トランジスタＭ７のソースに接続されている。ビット選択トランジスタＭ８のソースは、メモリトランジスタＭ９のドレインに接続されている。ビット選択トランジスタＭ８のゲートは、ワードラインＷＬに接続されている。図１には、メモリセルＭＣ１を１つ、すなわち１ビット分のみを示しているが、実際の不揮発性半導体記憶装置ＮＶＭ１は、例えば１２８ビット、すなわち、１２８個のメモリセルを備えている。

カラム選択トランジスタＭ７は、複数のビットラインをまとめて、すなわち、所定ビット（たとえば８ビット）のビットラインを一単位として選択する。カラム選択トランジスタＭ７のドレインは、ノードＡ（すなわち第１導電路）に接続されている。カラム選択トランジスタＭ７のソースは、ビット選択トランジスタＭ８のドレインに接続されている。カラム選択トランジスタＭ７のゲートは、カラム選択ゲートＣＧ１に接続されている。

なお、ビット選択トランジスタＭ８は、この種の不揮発性半導体記憶装置では必須であるが、カラム選択トランジスタＭ７は必ずしも必須ではない。従って、カラム選択トランジスタＭ７を用意するか否かは選択的事項の１つとなる。

パッドＰＡＤ１は、メモリトランジスタＭ９のしきい値電圧を測定する時に、メモリトランジスタＭ９の制御ゲートＣＧ９に所定の電位、すなわち、第１供給電位Ｖｐａｄ１を印加するために用意されている。第１供給電位Ｖｐａｄ１は可変電位に設定されている。メモリトランジスタＭ９は、不揮発性のメモリトランジスタであり、ＥＥＰＲＯＭの主体となる記憶素子である。

第２選択トランジスタＭ１０は、メモリトランジスタＭ９のソースを接地電位ＧＮＤに結合させるためのいわゆる、接地選択トランジスタとしての役割を担っている。第２選択トランジスタＭ１０のドレインは、メモリトランジスタＭ９のソースに接続されている。第２選択トランジスタＭ１０のソースは、接地電位ＧＮＤに接続されている。第２選択トランジスタＭ１０のゲートは、第１ゲート制御手段ＶＣ１に接続されている。

第２選択トランジスタＭ１０がオン状態に置かれると、メモリセルＭＣ１のビットラインＢＬと接地電位ＧＮＤとの間に第１選択トランジスタ（カラム選択トランジスタＭ７、ビット選択トランジスタＭ８）、メモリトランジスタＭ９、及び、第２選択トランジスタＭ１０からなる直列の導電路が形成される。第２選択トランジスタＭ１０がオフ状態に置かれると、直列の導電路の形成は遮断される。

第３選択トランジスタＭ１１は、ｎチャネル型のＭＯＳトランジスタであり、ドレインがパッドＰＡＤ１に接続されており、ソースＳがメモリトランジスタＭ９の制御ゲートＣＧ９に接続されており、ゲートがノードＤ、すなわち、ワードラインＷＬに接続されている。第３選択トランジスタＭ１１は、一般的にバイト選択トランジスタと称される。バイト選択トランジスタは、１ビットのメモリセル８ビット分を一括して選択することができるので、例えば、１バイト単位でデータを消去する時に利用される。

パッドＰＡＤ１には、不揮発性半導体記憶装置ＮＶＭ１がノーマルモードに置かれた場合に、メモリトランジスタＭ９に対してデータの書込み、読出し、及び消去を実行するに適切な電圧が図示しない回路から印加される。

一方、不揮発性半導体記憶装置ＮＶＭ１のテストモードにおいて、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定する際には、パッドＰＡＤ１に対して、例えば２Ｖ〜０Ｖの範囲で、例えば０．１Ｖステップの電位が印加される。詳細は後述する。

第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、及びパッドＰＡＤ２は、不揮発性半導体記憶装置ＮＶＭ１のメモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定するために用意されている。不揮発性半導体記憶装置ＮＶＭ１のテストモード、すなわち、メモリトランジスタＭ９のしきい値電圧を測定する時に、第４選択トランジスタＭ１２は、メモリトランジスタＭ９のソース、すなわち、ノードＣを所定の電位に維持するために用意されている。また、第５選択トランジスタＭ１３は、不揮発性半導体記憶装置ＮＶＭ１のテストモードにおいて、センスアンプＳＡ１のダイナミックレンジに不具合を与えない範囲で、第１導電路すなわちノードＡの電位を高めるために用意されている。

第５選択トランジスタＭ１３がテストモード時にオン状態に置かれると、ノードＡの電位は（Ｖｐａｄ２＋Ｖｔｈ）となる。ここでＶｔｈは第１トランジスタＭ６のしきい値電圧であり、第２供給電位Ｖｐａｄ２はパッドＰＡＤ２に印加されている。なお、ノーマルモードでのノードＡの電位は、第２トランジスタＭ１４がオン状態に置かれているので、第１トランジスタＭ６のしきい値電圧Ｖｔｈとほぼ同じ値となる。従って、テストモードにおけるノードＡの電位は、ノーマルモードに比べて第２供給電位Ｖｐａｄ２だけ上昇される。こうして上昇された電位は、第１選択トランジスタ（カラム選択トランジスタＭ７とビット選択トランジスタＭ８）を介してメモリトランジスタＭ９のドレインに印加される。これによって、メモリトランジスタＭ９のドレイン・ソース間には負のしきい値電圧Ｖｔｈ２の測定を正常に行うに十分な電位が与えられる。

第４選択トランジスタＭ１２及び第５選択トランジスタＭ１３は、共にｎチャネル型ＭＯＳトランジスタで構成されている。このように、第４選択トランジスタＭ１２は、第３選択トランジスタＭ１１と同導電型に選ばれ、かつ、両トランジスタＭ１１及びＭ１２のチャネル長、チャネル幅などの物理的なサイズも同じになるように選ばれている。これにより、両トランジスタＭ１１及びＭ１２のゲート・ソース間のしきい値電圧は、ほぼ等しくなり、オン抵抗もほぼ等しくなるので、両トランジスタＭ１１及びＭ１２に同じゲート電圧を与えた時には、それぞれのドレイン・ソース間に生じる電圧降下分が等しくなる。

第３選択トランジスタＭ１１と第４選択トランジスタＭ１２のゲート・ソース間での電圧降下分（しきい値）を等しく設定することは、負のしきい値電圧Ｖｔｈ２の測定に際して極めて重要なことである。なぜならば、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定するとき、メモリトランジスタＭ９の制御ゲートＣＧ９には、パッドＰＡＤ１から第３選択トランジスタＭ１１のドレイン・ソースの導電路を介して第１供給電位Ｖｐａｄ１が印加されるとともに、メモリトランジスタＭ９のソースには、パッドＰＡＤ２から第４選択トランジスタＭ１２のドレイン・ソースの導電路を介して第２供給電位Ｖｐａｄ２がそれぞれ印加されるからであり、２つのゲート・ソースの導電路での電圧降下分（しきい値）が等しければ、第１供給電位Ｖｐａｄ１と第２供給電位Ｖｐａｄ２との差分をもって負のしきい値電圧Ｖｔｈ２とみなせるからである。

パッドＰＡＤ２に例えば２Ｖの第２供給電位Ｖｐａｄ２を印加すると、第４選択トランジスタＭ１２と第５選択トランジスタＭ１３それぞれのドレインには２Ｖが供給される。この時、両トランジスタＭ１２及びＭ１３のゲートに接続された第２ゲート制御手段ＶＣ２に高電位を印加すると、両トランジスタＭ１２及びＭ１３は共にオン状態となる。

パッドＰＡＤ２と第４選択トランジスタＭ１２及び第５選択トランジスタＭ１３それぞれのドレインとが共通に接続されている。第４選択トランジスタＭ１２のソースとメモリトランジスタＭ９のソース（ノードＣ）と第２選択トランジスタＭ１０のドレインとが共通に接続されている。第２選択トランジスタＭ１０のソースは、接地電位ＧＮＤに接続されている。第５選択トランジスタＭ１３のソースと第１トランジスタＭ６のソースと第２トランジスタＭ１４のドレインとが共通に接続されている。

パッドＰＡＤ２は、不揮発性半導体記憶装置ＮＶＭ１のテストモードでは、メモリトランジスタＭ９のソース電位を決定するとともに、メモリセルＭＣ１のドレイン電圧、すなわちノードＡ（第１導電路）、延いては、センスアンプＳＡ１のバイアス電圧をも同時に決定する基準電圧となる。

微細化されたｎチャネルＭＯＳトランジスタのドレインに電圧を印加すると、ドレイン近傍に高電界領域が形成される。この領域にキャリアが流れ込むとキャリアは電界により高いエネルギーを得てホットキャリアとなる。そのうち、あるものはフォノン散乱し、あるものはインパクトイオン化によりエネルギーが失われる。しかし、ホットキャリアの中でシリコン−酸化シリコンの電位障壁を越えられるだけのエネルギーを持ったものが、ゲート酸化膜に注入され、ＭＯＳトランジスタのしきい値電圧や相互コンダクタンスの変動を引き起こす原因となる。

メモリセルに対して書換え、すなわちデータの書込みと消去とを繰り返していくと上記現象が徐々に進行し、メモリセルのしきい値電圧が徐々に変動していくことが知られている。また、メモリセルを半導体基板に作製する場合、製造プロセスのばらつきが原因でゲート酸化膜圧などにばらつきが生じ、メモリセルのしきい値にもある程度のばらつきを生じてしまうことが知られている。

図２は、メモリセルの書換え回数によるメモリセルのしきい値電圧の変化を模式的に表した図である。横軸（対数軸）はメモリセルの書換え回数Ｎｗを示しており、縦軸はメモリセルの正のしきい値電圧Ｖｔｈ１及び負のしきい値電圧Ｖｔｈ２の変化を示している。

通常、メモリセルにデータ“１”が書込まれた時のしきい値電圧と、メモリセルにデータ“０”が書込まれている時のしきい値電圧には違いが生じる。データ“０”が書込まれた時のしきい値電圧は、通常０Ｖ以下となるので、一般的に「負のしきい値電圧」とも称される。また、データ“１”が書込まれた時のしきい値電圧は、通常０Ｖを超えるので、一般的に「正のしきい値電圧」と称される。

図２において、正のしきい値電圧Ｖｔｈ１は、メモリセルＭＣ１を構成するメモリトランジスタＭ９にデータ“１”が書込まれた時のしきい値電圧を示している。一方、負のしきい値電圧Ｖｔｈ２は、メモリトランジスタＭ９にデータ“０”が書き込まれた時のしきい値電圧を示している。

正のしきい値電圧Ｖｔｈ１は、書換え回数Ｎｗの増加に従って、徐々に低下していくことが知られている。ここで、書換え回数Ｎｗとは、メモリセルＭＣ１へのデータの書込み（ライト）及び消去を合わせた回数である。正のしきい値電圧Ｖｔｈ１の最小値Ｖｔｈ１（ｍｉｎ）及び最大値Ｖｔｈ１（ｍａｘ）も当然のことながら書換え回数Ｎｗの増加と共に低下していく。しかし、しきい値電圧Ｖｔｈ１の分布Ｄｔｈ１は、書込み回数Ｎｗが増加してもほぼ初期の分布と同じであることが知られている。したがって、正のしきい値電圧Ｖｔｈ１の最小値Ｖｔｈ１（ｍｉｎ）及び最大値Ｖｔｈ１（ｍａｘ）も図２に示すように書換え回数Ｎｗの増加と共に同じ分布幅をもって低下していくことになる。当然のことではあるが、分布Ｄｔｈ１の中央値Ｖｔｈ１（ｃｅｎ）や平均値Ｖｔｈ１（ａｖｅ）でみても同じことになる。

一方、負のしきい値電圧Ｖｔｈ２は、書換え回数Ｎｗの増加に伴い、徐々に上昇していくことが知られている。負のしきい値電圧Ｖｔｈ２の最大値Ｖｔｈ２（ｍａｘ）及び最小値Ｖｔｈ２（ｍｉｎ）も当然のことながら書換え回数Ｎｗの増加と共に上昇していく。しかし、しきい値電圧Ｖｔｈ２の分布Ｄｔｈ２は、書換え回数Ｎｗが増加してもほぼ初期の分布と同じであることが知られている。したがって、負のしきい値電圧Ｖｔｈ２の最大値Ｖｔｈ２（ｍａｘ）及び最小値Ｖｔｈ２（ｍｉｎ）も図２に示すように書換え回数Ｎｗの増加と共に同じ分布幅をもって上昇していくことになる。当然のことであるが、分布Ｄｔｈ２の中央値Ｖｔｈ２（ｃｅｎ）や平均値Ｖｔｈ２（ａｖｅ）でみても同じことになる。

図２に示した読出し電圧Ｖｗは、不揮発性半導体記憶装置ＮＶＭ１のメモリセルＭＣ１に蓄積されたデータを読み出す時の電圧を示している。読出し電圧Ｖｗは、データ“０”及びデータ“１”の２つのデータを読み出すことになるので、正のしきい値電圧Ｖｔｈ１の分布Ｄｔｈ１と負のしきい値電圧Ｖｔｈ２の分布Ｄｔｈ２に基づき、両者の分布のほぼ中間の値に設定されることになる。読出し電圧Ｖｗが、正のしきい値電圧の分布Ｄｔｈ１または負のしきい値電圧の分布Ｄｔｈ２のいずれかに一方に偏って設定されるとなると、書換え最大回数Ｎｗ（ｍａｘ）が低下し、不揮発性半導体記憶装置ＮＶＭ１の寿命は短くなってしまう。

読出し電圧Ｖｗの設定にあたっては、正のしきい値電圧の分布Ｄｔｈ１に基づいて、正のしきい値電圧の最小値Ｖｔｈ１（ｍｉｎ）を求めるとともに、負のしきい値電圧の分布Ｄｔｈ２に基づいて、負のしきい値電圧の最大値Ｖｔｈ２（ｍａｘ）を求めておき、それぞれの値から、読出し電圧Ｖｗを、Ｖｗ＝（Ｖｔｈ１（ｍｉｎ）＋Ｖｔｈ２（ｍａｘ））／２として設定するとよい。

また、別の設定方法としては、正のしきい値電圧の分布Ｄｔｈ１に基づいて、正のしきい値電圧の平均値Ｖｔｈ１（ａｖｅ）を求めるとともに、負のしきい値電圧の分布Ｄｔｈ２に基づいて、負のしきい値電圧の平均値Ｖｔｈ２（ａｖｅ）を求めておき、それぞれの値から、読出し電圧Ｖｗを、Ｖｗ＝（Ｖｔｈ１（ａｖｅ）＋Ｖｔｈ２（ａｖｅ））／２として設定することも可能である。

また、さらに別の設定方法としては、正のしきい値電圧の分布Ｄｔｈ１に基づいて、正のしきい値電圧の中央値Ｖｔｈ１（ｃｅｎ）を求めるとともに、負のしきい値電圧の分布Ｄｔｈ２に基づいて、負のしきい値電圧の中央値Ｖｔｈ２（ｃｅｎ）を求めておき、それぞれの値から、読出し電圧Ｖｗを、Ｖｗ＝（Ｖｔｈ１（ｃｅｎ）＋Ｖｔｈ２（ｃｅｎ））／２として設定することも可能である。

なお、読出し電圧Ｖｗの設定手法は、上記３つの方法に限定されない。例えば、上記３つの組み合わせであっても良い。例えば、正のしきい値電圧の最小値Ｖｔｈ１（ｍｉｎ）と負のしきい値電圧の平均値Ｖｔｈ２（ａｖｅ）を参考にして設定することもできる。いずれにしても、正負それぞれのしきい値電圧の分布状態Ｄｔｈ１及びＤｔｈ２に鑑みて、読出し電圧Ｖｗが設定されることになる。

図３は、メモリセルＭＣ１の負のしきい値電圧Ｖｔｈ２の測定時における主なノードのタイミングチャートである。以下、図１を参照しながら図３について説明する。

図３の（ａ）段は、パッドＰＡＤ１に印加される第１供給電位Ｖｐａｄ１の時間的な遷移を示す。第１供給電位Ｖｐａｄ１は、メモリセルＭＣ１の負のしきい値電圧Ｖｔｈ２を測定するための測定入力電位の役割を担う。第１供給電位Ｖｐａｄ１は、時刻ｔ０から時刻ｔ４までの区間、たとえば２Ｖに維持されている。その後、時刻ｔ４では１．９Ｖに、時刻ｔ５では１．８Ｖという具合に、０．１Ｖステップで徐々に低くなるように調整されている。時刻ｔ６から時刻ｔ７までの区間は、説明及び作図の便宜上割愛している。時刻ｔ７に至ると、第１電位供給電位Ｖｐａｄ１は０．３Ｖに、時刻ｔ８では０．２Ｖに、時刻ｔ９では０．１Ｖに、時刻ｔ１０では０Ｖになるようにそれぞれ調整される。

図３の（ｂ）段は、パッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２の時間的な遷移を示す。第２供給電位Ｖｐａｄ２は、メモリセルＭＣ１の負のしきい値電圧Ｖｔｈ２を測定するための基準電位としての役割を担う。第２供給電位Ｖｐａｄ２は、時刻ｔ１に達すると、負のしきい値電圧Ｖｔｈ２の測定が完了する時刻ｔ１０までの区間において、例えば２Ｖの固定電位に維持される。

図３の（ｃ）段は、ノードＡの電位を示す。ノードＡに生じる電位の大きさとタイミングは、パッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２に追随する。したがって、第２供給電位Ｖｐａｄ２が立ち上がる時刻ｔ１から間もない時刻ｔ２に達すると、ノードＡの電位は（Ｖｐａｄ２＋Ｖｔｈ）に固定される。ここで、Ｖｔｈは第１トランジスタＭ６のゲート・ソース間のしきい値電圧である。

図３の（ｄ）段は、ノードＢ（＝メモリトランジスタＭ９のゲート）の電位を示す。ノードＢに生じる電位の大きさとタイミングは、パッドＰＡＤ１に印加される第１供給電位Ｖｐａｄ１とワードラインＷＬ（＝ノードＤ）に印加される電位の大きさと立ち上がりタイミングに追随する。従って、時刻ｔ３で２Ｖとなり、時刻ｔ４では１．９Ｖとなり、時刻ｔ５では１．８Ｖとなる。以降の時刻においても、パッドＰＡＤ１に印加される電位に追随し、その大きさも第１供給電位Ｖｐａｄ１と同じになる。

図３の（ｅ）段は、ノードＣの電位を示す。ノードＣに生じる電位の大きさとタイミングは、パッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２の大きさと立ち上がりタイミングに追随する。したがって、時刻ｔ２に達すると、ノードＣの電位は２Ｖとなり、以降の区間においてもこの電位が維持される。

図３の（ｆ）段は、ノードＤの高電位ＶＰＰを示す。ノードＤすなわちワードラインＷＬに印加される電位は、第３選択トランジスタＭ１１を十分にオンさせるに足りる電位に設定されている。ノードＤの高電位ＶＰＰは、例えば１５Ｖ〜１７Ｖである。

図３の（ｇ）段は、図３の（ｄ）段に示したノードＢの電位によって、メモリトランジスタＭ９がオフ状態からオン状態に、または、オン状態からオフ状態に遷移したという前提での負のしきい値電圧Ｖｔｈ２を示している。すなわち、時刻ｔ３〜ｔ４の区間では、ノードＢの電位が２Ｖである時に、メモリトランジスタＭ９が例えばオフ状態からオン状態に遷移した場合の負のしきい値電圧Ｖｔｈ２は、０Ｖであることを示している。これと同様に、時刻ｔ４〜ｔ５、時刻ｔ５〜ｔ６、時刻ｔ７〜ｔ８、時刻ｔ８〜ｔ９、及び、時刻ｔ９〜ｔ１０において、メモリトランジスタＭ９がオフ状態からオン状態に遷移した場合の負のしきい値電圧Ｖｔｈ２は、それぞれ、−０．１Ｖ、−０．２Ｖ、−１．７Ｖ、−１．８Ｖ、及び、−１．９Ｖであるとして測定される。なお、ノードＢの電位が立ち上がるまでの時刻ｔ０〜ｔ３では負のしきい値電圧Ｖｔｈ２を測定できないので不定となる。

一方、メモリセルＭＣ１のメモリトランジスタＭ９の正のしきい値電圧Ｖｔｈ１を測定する時には、第１選択トランジスタ（カラム選択トランジスタＭ７、ビット選択トランジスタＭ８）、第２選択トランジスタＭ１０、第３選択トランジスタＭ１１をオン状態とする。また、第４選択トランジスタ１２及び第５選択トランジスタＭ１３は、オフ状態にそれぞれ設定される。すなわち、パッドＰＡＤ２への電位供給を遮断し、パッドＰＡＤ１に第１供給電位Ｖｐａｄ１を可変しながら印加し、メモリトランジスタＭ９のオン／オフ状態の遷移をセンスアンプＳＡ１で検出して測定する。

図４は、図３に示したパッドＰＡＤ１に印加する、いわゆる測定入力電位としての第１供給電位Ｖｐａｄ１を時間軸ではなく測定回数で示したものである。図３においては、横軸を時間軸とし、例えば、図３の（ｄ）段には、時刻ｔ３でノードＢの電位が２Ｖに遷移し、時刻ｔ４を境界に、ノードＢの電位が２．０Ｖから１．９Ｖにすばやく遷移する状態を示した。しかし、実際の測定では、２．０Ｖの第１供給電位Ｖｐａｄ１ＶをメモリトランジスタＭ９に印加した後、一旦負のしきい値電圧Ｖｔｈ２を測定し、測定が終わった後に第１供給電位Ｖｐａｄ１を１．９Ｖに可変している。こうした測定は、電位２．０Ｖでの測定を１回目、電位１．９Ｖでの測定を２回目、１．８Ｖでの測定を３回目として、以降、第１供給電位Ｖｐａｄ１を０．３Ｖ、０．２Ｖ、０．１Ｖ、及び、０Ｖでのそれぞれの測定を１８回目、１９回目、２０回目、及び、２１回目とみることができる。図４は、こうした視点で第１供給電位Ｖｐａｄ１の可変状態を示したものである。

図４に示したものは、負のしきい値電圧Ｖｔｈ２を測定するにあたり、パッドＰＡＤ１に印加する電位を、２．０Ｖから０Ｖまで、０．１Ｖステップで変化させる状態を示している。したがって、測定回数は１から２１までの２１回となる。２１回の測定は、１つのチップに対して行う最大の回数となる。測定回数が１回目、すなわち、最初の測定では、第１供給電位Ｖｐａｄ１は、２．０Ｖに設定される。この時にメモリトランジスタＭ９がオン／オフ状態の遷移をセンスアンプＳＡ１側で測定する。仮に電位２．０ＶでメモリトランジスタＭ９のオン／オフの遷移が測定された場合には、負のしきい値電圧Ｖｔｈ２は０Ｖとなる。もし電位２．０Ｖでの動作の反転が検出されなかった場合には、電位を１．９Ｖに下げて再びメモリトランジスタＭ９の動作の反転状態を確認し、この動作を継続していく。仮に１８回目の測定、すなわち、第１供給電位Ｖｐａｄ１＝０．３ＶでメモリトランジスタＭ９の動作の反転が確認された場合の負のしきい値電圧Ｖｔｈ２は、−１．７Ｖとなる。同様に、最終回である２１回目にメモリトランジスタＭ９の動作の反転状態が検出された場合の負のしきい値電圧Ｖｔｈ２は、−２．０Ｖとなる。上述のように、負のしきい値電圧Ｖｔｈ２を測定する回数は、最小で１回、最大で２１回となる。

なお、負のしきい値電圧Ｖｔｈ２の分布状態を精度よく知る為には、パッドＰＡＤ１に印加する第１供給電位Ｖｐａｄ１の範囲を広くすること、さらには、測定のステップ電位を小さくすることが考えられる。いずれにしても、こうした選択は、許容できる測定時間を考慮して決定されることになる。

図５は、図１に示す不揮発性半導体記憶装置ＮＶＭ１がテストモード及びノーマルモードで使用される時の主なノードの電位状態と主なトランジスタのオン／オフ状態を示す。

まず、テストモード、すなわち、メモリセルＭＣ１を構成するメモリトランジスタＭ９のしきい値電圧を測定する動作状態では、正のしきい値電圧Ｖｔｈ１と負のしきい値電圧Ｖｔｈ２のいずれを測定するかにより、主なノードの電位や主なトランジスタのオン／オフ状態が異なってくる。

テストモードで正のしきい値電圧Ｖｔｈ１を測定する場合、パッドＰＡＤ１には、例えば、２Ｖ〜４Ｖの第１供給電位Ｖｐａｄ１が、例えば、２Ｖ，２．１Ｖ，２．２Ｖ，…，３．８Ｖ，３．９Ｖ，４．０Ｖという具合に０．１Ｖステップで印加される。このとき、パッドＰＡＤ２は使用対象外であり、例えばオープン状態に置かれている。

なお、このとき、ノードＡの電位は、第１トランジスタＭ６のしきい値電圧Ｖｔｈにほぼ等しい。正確には第２トランジスタＭ１４のドレイン側の電圧が加算されるが、こうした電圧はしきい値電圧Ｖｔｈに比べて無視できるとみなしている。

また、ノードＢの電位、すなわち、メモリトランジスタＭ９の制御ゲートＣＧ９の電位は、パッドＰＡＤ１に印加される第１供給電位Ｖｐａｄ１とほぼ等しくなる。正確には第３選択トランジスタＭ１１（バイト選択トランジスタ）のドレイン・ソース間の電圧分だけ第１供給電位Ｖｐａｄ１より低くなるが、こうした電圧の大きさも無視している。

また、ノードＣの電位、すなわち、メモリトランジスタＭ９のソース電位は、ほぼ接地電位ＧＮＤと等しい０Ｖとなる。これは第２選択トランジスタＭ１０がオン状態に置かれているからである。

また、ノードＤの電位、すなわち、第１選択トランジスタＭ８と第３選択トランジスタＭ１１（バイト選択トランジスタ）それぞれのゲート（＝ワードラインＷＬ）の電位は、高電位ＶＰＰに置かれている。

なお、テストモードで正のしきい値電圧Ｖｔｈ１を測定する際、第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び、第２トランジスタＭ１４は、図５に示すように、それぞれ、オフ、オフ、オン、オン、及び、オンになる。また、第１選択トランジスタＭ８と第３選択トランジスタＭ１１は、いずれもオンになる。

一方、テストモードで負のしきい値電圧Ｖｔｈ２を測定する際、パッドＰＡＤ１には、例えば、２Ｖ〜０Ｖの第１供給電位Ｖｐａｄ１が、例えば、２Ｖ，１．９Ｖ，１．８Ｖ，…，０．２Ｖ，０．１Ｖ，０Ｖという具合に０．１Ｖステップで印加される。

このとき、パッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２としては、固定電位の２Ｖが与えられている。すなわち、パッドＰＡＤ１に印加される第１供給電位Ｖｐａｄ１は、パッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２よりも低くなるように選ばれている。こうした大きさの電位の関係を持たせることで、負の電位供給手段を用いずに、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定することが可能となる。

なお、このとき、ノードＡの電位は、第１トランジスタＭ６のしきい値電圧Ｖｔｈに、パッドＰＡＤ２に印加した第２供給電位Ｖｐａｄ２を加算した（Ｖｐａｄ２＋Ｖｔｈ）となる。上昇されたノードＡ（＝第１導電路）の電位は、第１選択トランジスタ（カラム選択トランジスタＭ７、ビット選択トランジスタＭ８）を介してメモリトランジスタＭ９のドレインＤに印加される。これによって、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定することが可能となる。もし、ノードＡの電位が、メモリトランジスタＭ９のソース電位（＝第２供給電位Ｖｐａｄ２）よりも低い時には、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２の測定は不十分となる。

また、ノードＢの電位、すなわち、メモリトランジスタＭ９の制御ゲートＣＧ９の電位は、第１供給電位Ｖｐａｄ１と等しくなり、２Ｖ〜０Ｖの範囲で電位が変化される。

また、ノードＣの電位、すなわち、メモリトランジスタＭ９のソース電位は、パッドＰＡＤ２の電位とほぼ等しい２Ｖに置かれる。

また、ノードＤの電位、すなわち、第３選択トランジスタＭ１１（バイト選択トランジスタ）のゲート（＝ワードラインＷＬ）の電位としては、正のしきい値電圧Ｖｔｈ１の測定時と同様に高電位ＶＰＰが与えられている。

なお、テストモードで負のしきい値電圧Ｖｔｈ２を測定する際、第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び、第２トランジスタＭ１４（第２トランジスタ）は、図５に示すように、それぞれ、オン、オン、オン、オフ、及び、オフになる。また、第１選択トランジスタＭ８と第３選択トランジスタＭ１１は、いずれもオンになる。したがって、負のしきい値電圧Ｖｔｈ２の測定時は、正のしきい値電圧Ｖｔｈ１の測定時とは、第１選択トランジスタＭ７及びＭ８、並びに、第３選択トランジスタＭ１１を除いて、他のトランジスタのオン／オフ状態が互いに反転されている。

図１に示した不揮発性半導体記憶装置ＮＶＭ１をノーマルモードで使用する場合には、テストモードでの条件とは異なる。ノーマルモードでは、メモリセルＭＣ１に対してデータの読出し、書込み（ライト）、または、消去（イレース）の３つの動作を実行することになるが、いずれの場合においても、パッドＰＡＤ１及びパッドＰＡＤ２は、使用対象外（不使用）となる。従って、第４選択トランジスタＭ１２及び第５選択トランジスタＭ１３は、常時オフ状態に置かれている。個々に少し詳しくみてみると、次のとおりである。

ノーマルモードでの読出しでは、ノードＡの電位、すなわち、オペアンプＳＡ１の入力段を構成する第１トランジスタＭ６のゲート電位は、そのゲート・ソース間のしきい値電圧Ｖｔｈにほぼ等しい。正確には、ノードＡの電位には、第２トランジスタＭ１４のドレイン側の電圧が加算されるが、こうした電圧はしきい値電圧Ｖｔｈに比べて無視できるとみなしている。

ノードＢの電位、すなわち、メモリトランジスタＭ９の制御ゲートＣＧ９の電位は、正のしきい値電圧Ｖｔｈ１の分布と負のしきい値電圧Ｖｔｈ２の分布から決定された所定の電位が与えられる。ここで、所定の電位は、図２に示した読出し電圧Ｖｗに相当する。この読出し電圧Ｖｗは、チップ単位で設定され、例えば、図２に示したように、読出し電圧Ｖｗは、Ｖｗ＝（Ｖｔｈ１（ｍｉｎ）＋Ｖｔｈ２（ｍａｘ））／２の大きさに設定された値である。

ノードＣの電位、すなわち、メモリトランジスタＭ９のソース電位は、ほぼ接地電位ＧＮＤと等しい０Ｖとなる。これは第２選択トランジスタＭ１０がオン状態に置かれているからである。

ノードＤの電位、すなわち、第１選択トランジスタＭ８（ビット選択トランジスタ）と第３選択トランジスタＭ１１（バイト選択トランジスタ）それぞれのゲート（＝ワードラインＷＬ）の電位としては、電源電位ＶＣＣが与えられている。

ノーマルモードの読出し時において、第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び、第２トランジスタＭ１４の動作状態は、図５に示したように、それぞれ、オフ、オフ、オン、オン、及び、オンに置かれることになる。

ノーマルモードでの書込み（ライト）では、ノードＡの電位、すなわち、オペアンプＳＡ１の入力段を構成する第１トランジスタＭ６のゲート電位は、ほぼ接地電位ＧＮＤと等しい０Ｖに置かれている。ノードＢの電位、すなわち、メモリトランジスタＭ９の制御ゲートＣＧ９の電位もほぼ０Ｖに置かれている。ノードＣの電位、すなわち、メモリトランジスタＭ９のソース電位は、オープン状態に置かれる。ノードＤの電位、すなわち、第１選択トランジスタＭ８と第３選択トランジスタＭ１１（バイト選択トランジスタ）のゲート（＝ワードラインＷＬ）それぞれのゲート電位としては、高電位ＶＰＰが与えられる。

ノーマルモードの書込み（ライト）時において、第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び、第２トランジスタＭ１４の動作状態は、図５に示したように、それぞれ、オフ、オフ、オフ、オフ、及び、オンに置かれることになる。

ノーマルモードでの消去（イレース）では、ノードＡの電位、すなわち、センスアンプＳＡ１の入力段を構成する第１トランジスタＭ６（第１トランジスタ）のゲート電位は、ほぼ０Ｖとなる。ノードＢの電位、すなわち、メモリトランジスタＭ９の制御ゲートＣＧ９の電位は、浮遊ゲートＦＧに蓄積された電子を接地電位ＧＮＤ側に引き抜くために高電位ＶＰＰに置かれている。ノードＣの電位、すなわち、メモリトランジスタＭ９のソース電位は、メモリトランジスタＭ９の浮遊ゲートＦＧ９に蓄積された電子を接地電位ＧＮＤ側に導くために、当然のことながらほぼ０Ｖに置かれる。ノードＤの電位、すなわち、第１選択トランジスタＭ８（ビット選択トランジスタ）と第３選択トランジスタＭ１１（バイト選択トランジスタ）それぞれのゲート（＝ワードラインＷＬ）の電位としては、高電位ＶＰＰが与えられている。

ノーマルモードの消去（イレース）時において、第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び、第２トランジスタＭ１４の動作状態は、図５に示したように、それぞれ、オフ、オフ、オフ、オン、及び、オンに置かれることになる。

なお、図１には、メモリセルＭＣ１に１つの不揮発性のメモリトランジスタＭ９を含むものを例示したが、不揮発性のメモリトランジスタＭ９が複数個直列に接続される構成、例えばＮＡＮＤ型のフラッシュメモリの正及び負のしきい値電圧の測定にも適用できる。

以上説明したように、不揮発性半導体記憶装置ＮＶＭ１は、従前の構成と比べて極めて少ない追加素子（メモリセルＭＣ１の第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、パッドＰＡＤ２、並びに、センスアンプＳＡ１の第２トランジスタＭ１４）により、メモリセルＭＣ１の正負のしきい値電圧を測定することが可能となる。

＜読出し電圧に関する考察＞
メモリセルＭＣ１の書換え回数Ｎｗを最大化するためには、正のしきい値電圧Ｖｔｈ１（＝メモリセルＭＣ１にデータ”１”が書き込まれている時のしきい値電圧）と、負のしきい値電圧Ｖｔｈ２（＝メモリセルＭＣ１にデータ”０”が書き込まれている時のしきい値電圧）との中間値（＝平均値）に、読出し電圧Ｖｗを設定しておくことが必須である。

しかしながら、メモリセルＭＣ１の製造ばらつきなどに起因して、しきい値電圧Ｖｔｈ１及びＶｔｈ２がそれぞれの代表値からシフトした場合には、両者の中間値が予め設定された読出し電圧Ｖｗ（＝固定値）からずれるので、メモリセルＭＣ１の書換え最大回数Ｎｗ（ｍａｘ）が減少してしまう。以下、図６Ａ〜図６Ｃを参照して、具体的に説明する。

図６Ａは、しきい値電圧Ｖｔｈ１及びＶｔｈ２がいずれも代表値であるとき（＝シフトしていないとき）の書換え最大回数Ｎｗ（ｍａｘ）を示す図である。本図の場合には、しきい値電圧Ｖｔｈ１及びＶｔｈ２の中間値（＝（Ｖｔｈ１＋Ｖｔｈ２）／２）と、予め設定された読出し電圧Ｖｗとが一致している。従って、書換え最大回数Ｎｗ（ｍａｘ）が意図した回数を下回ることはない。

図６Ｂは、しきい値電圧Ｖｔｈ１及びＶｔｈ２がそれぞれの代表値から上側シフトしたときに、書換え最大回数Ｎｗ（ｍａｘ）が減少する様子を示す図である。本図のように、しきい値電圧Ｖｔｈ１及びＶｔｈ２の中間値が読出し電圧Ｖｗよりも高くなると、図６Ａの場合よりも少ない書き換え回数Ｎｗで、負のしきい値電圧Ｖｔｈ２が読出し電圧Ｖｗを上回るようになる。従って、書換え最大回数Ｎｗ（ｍａｘ）は、その分だけ減少する。

図６Ｃは、しきい値電圧Ｖｔｈ１及びＶｔｈ２がそれぞれの代表値から下側シフトしたときに、書換え最大回数Ｎｗ（ｍａｘ）が減少する様子を示す図である。本図のように、しきい値電圧Ｖｔｈ１及びＶｔｈ２の中間値が読出し電圧Ｖｗよりも低くなると、図６Ａの場合よりも少ない書き換え回数Ｎｗで、正のしきい値電圧Ｖｔｈ１が読出し電圧Ｖｗを下回るようになる。従って、書換え最大回数Ｎｗ（ｍａｘ）は、その分だけ減少する。

＜読出し電圧補正機能を備えた不揮発性半導体記憶装置＞
上記のような書換え最大回数Ｎｗ（ｍａｘ）の減少を改善すべく、以下では、読出し電圧補正機能を備えた不揮発性半導体記憶装置について提案する。

図７は、読出し電圧補正機能を備えた不揮発性半導体記憶装置の一構成例を示す図である。本図の不揮発性半導体記憶装置１は、通常メモリ１０と、ダミーメモリ２０と、センスアンプ３０と、ロジック部４０と、読出し電圧設定部５０と、を有する。

通常メモリ１０は、データを任意に書き換えることのできる不揮発性記憶ブロック（＝第１メモリに相当）であり、複数のメモリセル１１（＊）（ただし、＊＝０，１，…）により形成されている。メモリセル１１（＊）の内部構成及び動作については、図１におけるメモリセルＭＣ１と同様であるため、重複した説明は割愛する。

ダミーメモリ２０は、通常メモリ１０が形成される領域の中央部と外縁部との間でメモリセル１１（＊）の特性がばらつかないように、外縁部のメモリセル１１（＊）（本図のの例では、メモリセル１１（０））に隣接して形成されたダミーメモリセル２１を含む。ダミーメモリセル２１の内部構成及び動作については、図１におけるメモリセルＭＣ１と同様であるため、重複した説明は割愛する。

一般に、特性がばらつきやすいダミーメモリは、不使用とされることが多いが、本構成例の不揮発性半導体記憶装置１では、通常メモリ１０に印加される読出し電圧Ｖｗの設定値を記憶するための不揮発性記憶ブロック（＝第２メモリに相当）として、ダミーメモリ２０が積極的に活用されている。このような構成を採用することにより、不揮発性半導体記憶装置１のチップ面積を不必要に増大することなく、読出し電圧補正機能を導入することが可能となる。ただし、読出し電圧Ｖｗの設定値を記憶する手段としては、ＯＴＰＲＯＭ［one time programmable read only memory］などを別途組み込むことも可能である。

なお、読出し電圧Ｖｗの設定値を算出してダミーメモリ２０に書き込む作業は、不揮発性半導体記憶装置１の初期設定作業として、製品出荷時などに予め実施しておくとよい。これについては後述する。

センスアンプ３０の入力ノードＡ（図１を参照）は、カラム選択トランジスタＭ７及びビットラインＢＬを介して、メモリセル１１（＊）及びダミーメモリセル２１（特にそれぞれのビット選択トランジスタＭ８のドレイン）に接続されており、通常メモリ１０とダミーメモリ２０の双方から選択的にデータを読み出すための手段として機能する。なお、センスアンプ３０で読み出されたデータは、読出し信号Ｓ１として、センスアンプ３０の出力ノードＯＵＴからロジック部４０に出力される。センスアンプ３０の内部構成及び動作については、図１のセンスアンプＳＡ１と同様であるため、重複した説明は割愛する。

ロジック部４０は、不揮発性半導体記憶装置１の全体動作を統括する手段であり、特に読出し電圧補正機能に関連する動作としては、通常メモリ１０からデータを読み出す前にダミーメモリ２０から読出し電圧Ｖｗの設定値を読み出し、その際にセンスアンプ３０から入力される読出し信号Ｓ１（＝読出し電圧Ｖｗの設定値）に応じて制御信号Ｓ２を生成する。当該動作については、後ほど詳細に説明する。

読出し電圧設定部５０は、ロジック部４０から入力される制御信号Ｓ２に応じて読出し電圧Ｖｗを設定する。以下では読出し電圧設定部５０の構成及び動作について説明する。

＜読出し電圧設定部＞
図８は、読出し電圧設定部５０の一構成例を示す図である。本構成例の読出し電圧設定部５０は、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］５１〜５５と、電流源５６及び５７と、可変抵抗５８と、を含む。なお、ＮＭＯＳＦＥＴ５１、５２及び５５はいずれもエンハンスメント型であり、ＮＭＯＳＦＥＴ５３及び５４はいずれもデプレション型である。

電流源５６の第１端は、電源電位に接続されている。電流源５６の第２端は、ＮＭＯＳＦＥＴ５１のドレインに接続されている。ＮＭＯＳＦＥＴ５１及び５２それぞれのゲートは、ＮＭＯＳＦＥＴ５１のドレインに接続されている。ＮＭＯＳＦＥＴ５１及び５２それぞれのソースは、接地電位に接続されている。

電流源５７の第１端は、電源電位に接続されている。電流源５７の第２端は、ＮＭＯＳＦＥＴ５３のゲートと可変抵抗５８の第１端に接続されている。可変抵抗５８の第２端は接地電位に接続されている。可変抵抗５８の制御端は、制御信号Ｓ２の入力ノードに接続されている。

ＮＭＯＳＦＥＴ５３のドレインは、電源電位に接続されている。ＮＭＯＳＦＥＴ５２のドレインとＮＭＯＳＦＥＴ５３のソースは、ＮＭＯＳＦＥＴ５４のドレインに接続されている。ＮＭＯＳＦＥＴ５４のソースとＮＭＯＳＦＥＴ５５のドレインは、読出し電圧Ｖｗの出力ノードに接続されている。ＮＭＯＳＥＴ５５のソースは、接地電位に接続されている。ＮＭＯＳＦＥＴ５４のゲートは、制御電圧Ｖａの入力ノードに接続されている。ＮＭＯＳＦＥＴ５５のゲートは、制御電圧Ｖｂの入力ノードに接続されている。

上記構成から成る読出し電圧設定部５０において、可変抵抗５８の抵抗値は、制御信号Ｓ２に応じて可変制御される。可変抵抗５８の抵抗値が引き上げられると、可変抵抗５８の第１端に現れるノード電圧Ｖ５１が高くなるので、ＮＭＯＳＦＥＴ５４のドレインに現れるノード電圧Ｖ５２も高くなる。逆に、可変抵抗５８の抵抗値が引き下げられると、ノード電圧Ｖ５１が低くなるので、ノード電圧Ｖ５２も低くなる。

制御電圧Ｖａがハイレベルとされて、制御電圧Ｖｂがローレベルとされた場合には、ＮＭＯＳＦＥＴ５４がオンしてＮＭＯＳＦＥＴ５５がオフする。従って、ノード電圧Ｖ５２が読出し電圧Ｖｗとして出力される。一方、制御電圧Ｖａがローレベルとされて、制御電圧Ｖｂがハイレベルとされた場合には、ＮＭＯＳＦＥＴ５４がオフしてＮＭＯＳＦＥＴ５５がオンする。従って、ノード電圧Ｖ５２に依ることなく、読出し電圧Ｖｗが接地電位に固定される。このように、読出し電圧設定部５０は、制御電圧Ｖａ及びＶｂに応じて、読出し電圧Ｖｗの出力可否が切り替えられる。

＜初期設定作業＞
不揮発性半導体記憶装置１の初期設定作業では、読出し電圧Ｖｗの設定値を算出して、ダミーメモリ２０に予め記憶させておく必要がある。以下では、一連の初期設定作業について具体的に説明する。

まず、複数のメモリセル１１（＊）を測定対象として、正のしきい値電圧Ｖｔｈ１と負のしきい値電圧Ｖｔｈ２を測定し、それぞれの分布Ｄｔｈ１及びＤｔｈ２を取得する。この測定作業については、図１〜図５を用いて、これまでに説明してきた通りであるので、重複した説明を割愛する。

次に、読出し電圧Ｖｗが正のしきい値電圧Ｖｔｈ１と負のしきい値電圧Ｖｔｈ２との中間値（＝（Ｖｔｈ１＋Ｖｔｈ２）／２）に設定されるように、読出し電圧Ｖｗの設定値を算出する。例えば、読出し電圧Ｖｗを所定の基準値（例えば１Ｖ）から上下にシフトするための補正値（オフセット値や補正係数）として、上記の設定値を算出すればよい。

最後に、上記で算出された読出し電圧Ｖｗの設定値をダミーメモリ２０に記憶させる。なお、上記の設定値は、通常メモリ１０を形成する全てのメモリセル１（＊）に共通である。従って、これを記憶するためのダミーメモリセル２１は、数ビット分あれば足りる。

＜読出し電圧補正動作＞
図９は、不揮発性半導体記憶装置１における読出し電圧補正動作の一例を示すフローチャートである。なお、一点鎖線よりも左側には、ユーザ側（装置外部）から見える不揮発性半導体記憶装置１の動作が１０番台のステップ番号（Ｓ１１及びＳ１２）を付して示されている。一方、上記一点鎖線よりも右側には、不揮発性半導体記憶装置１の内部で自動的に行われる動作が２０番台のステップ番号（Ｓ２１〜Ｓ２４）を付して示されている。また、本図では、実線矢印が新規フロー（＝読出し電圧補正機能あり）を示しており、破線矢印が従来フロー（＝読出し電圧補正機能なし）を示している。

ステップＳ１１において、不揮発性半導体記憶装置１の外部からリードオペコードが入力されると、フローがステップＳ２１に移行し、ダミーメモリ２０のデータ（＝読出し電圧Ｖｗの設定値）がセンスアンプ３０で読み出される。先出の図７を参照して述べると、ステップＳ２１では、ダミーメモリ２０に接続されているダミーワードラインＷＬｄがハイレベルとされて、通常メモリ１０に接続されているワードラインＷＬ＊が全てローレベルとされる。その結果、ダミーメモリ２０のデータがセンスアンプ３０で読み出される。

なお、ダミーメモリ２０に対しては、基本的にデータの書換えが行われないので、書換え動作の繰り返しに伴う劣化を考慮する必要がない。従って、ダミーメモリ２０の読出し電圧Ｖｄについては、所定の固定値（例えば１Ｖ）に設定しておけば足りる。

次に、ステップＳ２２では、ロジック部４０を経由して読出し電圧Ｖｗの補正が掛けられる。このとき、ロジック部４０は、リードオペコードの入力期間中に、ダミーメモリ２０からのデータ読出し動作と読出し電圧Ｖｗの補正動作を完了しておくことが望ましい。そのためには、装置外部から入力されるオペコードの内容を問わず、装置外部からチップセレクト信号が入力された時点でフローがステップＳ２１に移行するようにしてもよい。なお、制御信号Ｓ２に応じた読出し電圧Ｖｗの設定動作については、図８を参照しながら既に説明済みであるので、重複した説明を割愛する。

次に、ステップＳ２３では、通常メモリ１０のデータがセンスアンプ３０で読み出される。例えば、先出の図７を参照しつつ、メモリセル１１（０）からデータを読み出す場合について説明する。この場合、ステップＳ２３では、メモリセル１１（０）に接続されているワードラインＷＬ０がハイレベルとされて、その余のワードラインＷＬ１，ＷＬ２…が全てローレベルとされる。また、メモリセル１１（０）の読出し電圧Ｖ０としては、ステップＳ２２で補正された読出し電圧Ｖｗが印加される。一方、ダミーメモリ２０に接続されているダミーワードラインＷＬｄは、ローレベルとされる。その結果、メモリセル１１（０）に記憶されているデータがセンスアンプ３０で読み出される。

最後に、ステップＳ２４では、ロジック部４０を経由して通常メモリ１０のデータが出力され、その後、ステップＳ１２において、装置外部へのデータ出力が行われることにより、上記一連の動作が終了する。

このように、読出し電圧補正動作は、リードオペコードが入力される度に実施される。従って、通常メモリ１０からデータを読み出す機会が生じる毎に、読出し電圧Ｖｗの設定値を逐一リフレッシュすることができるので、ノイズなどに起因する設定値の意図しないデータ化けを気にせずに済む。

ただし、読出し電圧補正動作の実施タイミングについては、これに限定されるものではなく、例えば、不揮発性半導体記憶装置１の初回起動時において、読出し電圧Ｖｗの設定値をレジスタに格納しておき、以降、そのレジスタ値に基づいて補正された読出し電圧Ｖｗを継続的に用いて、通常メモリ１０のデータ読出し動作を行うようにしてもよい。

図１０Ａ及び図１０Ｂは、それぞれ、しきい値電圧Ｖｔｈ１及びＶｔｈ２の上側シフト時及び下側シフト時において、読出し電圧Ｖｗが適切に補正される様子を示す図である。なお、各図の左半分には、読出し電圧Ｖｗが固定値であるときの様子（＝読出し電圧補正機能なし、先の図６Ｂ及び図６Ｃに相当）が描写されており、各図の右半分には、読出し電圧Ｖｓｗが可変値であるときの様子（＝読出し電圧補正機能あり）が描写されている。

図１０Ａで示したように、しきい値電圧Ｖｔｈ１及びＶｔｈ２の上側シフト時には、読出し電圧Ｖｗも基準値から上側にシフトされる。従って、しきい値電圧Ｖｔｈ１及びＶｔｈ２の中間値（＝（Ｖｔｈ１＋Ｖｔｈ２）／２）と、補正済みの読出し電圧Ｖｗとが一致するので、書換え最大回数Ｎｗ（ｍａｘ）を意図した回数に維持することができる。

また、図１０Ｂで示したように、しきい値電圧Ｖｔｈ１及びＶｔｈ２の下側シフト時には、読出し電圧Ｖｗも基準値から下側にシフトされる。従って、しきい値電圧Ｖｔｈ１及びＶｔｈ２の中間値と補正済みの読出し電圧Ｖｗとが一致するので、図１０Ａと同様、書換え最大回数Ｎｗ（ｍａｘ）を意図した回数に維持することができる。

このように、読出し電圧補正機能を備えた不揮発性半導体記憶装置１であれば、通常メモリ１０の製造ばらつきなどに起因して、しきい値電圧Ｖｔｈ１及びＶｔｈ２がそれぞれの代表値からシフトした場合でも、その書換え回数Ｎｗを最大化することができる。従って、不揮発性半導体記憶装置１の長寿命化（例えば１００万回保障→４００万回保障）を実現することが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示された発明によれば、不揮発性半導体記憶装置の長寿命化を実現することができるので、産業上の利用可能性は極めて高い。

ＢＬ ビットライン
ＣＧ１ カラム選択ゲート
ＣＵＭ カレンミラー回路
Ｄｔｈ１ 正のしきい値電圧の分布
Ｄｔｈ２ 負のしきい値電圧の分布
Ｉｍ２ 出力電流
ＩＮＶ１ インバータ
Ｍ１〜Ｍ４ トランジスタ
Ｍ５ 第３トランジスタ
Ｍ６ 第１トランジスタ
Ｍ７ 第１選択トランジスタ（カラム選択トランジスタ）
Ｍ８ 第１選択トランジスタ（ビット選択トランジスタ）
Ｍ９ メモリトランジスタ
Ｍ１０ 第２選択トランジスタ
Ｍ１１ 第３選択トランジスタ（バイト選択トランジスタ）
Ｍ１２ 第４選択トランジスタ
Ｍ１３ 第５選択トランジスタ
Ｍ１４ 第２トランジスタ
ＮＶＭ１ 不揮発性半導体記憶装置
Ｎｗ 書換え回数
Ｎｗ（ｍａｘ） 書換え最大回数
ＭＣ１ メモリセル
ＯＵＴ 出力
ＰＡＤ１ 第１電位供給手段
ＰＡＤ２ 第２電位供給手段
Ｒ１ 抵抗
ＳＡ１ センスアンプ
ＶＣ１ 第１ゲート制御手段
ＶＣ２ 第２ゲート制御手段
ＶＣ３ 第３ゲート制御手段
ＶＣ４ 第４ゲート制御手段
ＶＣ５ 第５ゲート制御手段
ＶＣＣ 電源電位
Ｖｐａｄ１ 第１供給電位
Ｖｐａｄ２ 第２供給電位
ＶＰＰ 高電位
Ｖｔｈ しきい値電圧
Ｖｔｈ１ 正のしきい値電圧
Ｖｔｈ１（ａｖｅ） 正のしきい値電圧の平均値
Ｖｔｈ１（ｃｅｎ） 正のしきい値電圧の中央値
Ｖｔｈ１（ｍａｘ） 正のしきい値電圧の最大値
Ｖｔｈ１（ｍｉｎ） 正のしきい値電圧の最小値
Ｖｔｈ２ 負のしきい値電圧
Ｖｔｈ２（ａｖｅ） 負のしきい値電圧の平均値
Ｖｔｈ２（ｃｅｎ） 負のしきい値電圧の中央値
Ｖｔｈ２（ｍａｘ） 負のしきい値電圧の最大値
Ｖｔｈ２（ｍｉｎ） 負のしきい値電圧の最小値
Ｖｗ 読出し電圧
ＷＬ ワードライン
１ 不揮発性半導体記憶装置
１０ 通常メモリ
１１（０）、１１（１） メモリセル
２０ ダミーメモリ
２１ ダミーメモリセル
３０ センスアンプ
４０ ロジック部
５０ 読出し電圧設定部
５１〜５５ ＮＭＯＳＦＥＴ
５６、５７ 電流源
５８ 可変抵抗

Claims (9)

1. データを任意に書き換えることのできる第１メモリと、
   前記第１メモリに印加される読出し電圧の設定値を記憶する第２メモリと、
   前記第１メモリ及び前記第２メモリ双方からデータを読み出すためのセンスアンプと、
   前記第１メモリからデータを読み出す前に前記第２メモリから前記設定値を読み出して制御信号を生成するロジック部と、
   前記制御信号に応じて前記読出し電圧を設定する読出し電圧設定部と、
   を有し、
   前記第１メモリを形成する複数のメモリセルは、それぞれ、
   制御ゲート、浮遊ゲート、ソース、及び、ドレインを持つメモリトランジスタと、
   ソースが前記メモリトランジスタのドレインに接続されて、ドレインがビットラインに接続されて、ゲートがワードラインに接続された第１選択トランジスタと、
   ドレインが前記メモリトランジスタのソースに接続されて、ソースが接地電位に接続されて、ゲートが第１ゲート制御手段に接続された第２選択トランジスタと、
   を含み、
   前記メモリトランジスタの制御ゲートは、第３選択トランジスタを介して第１パッドに接続されており、前記メモリトランジスタのソースは、第４選択トランジスタを介して第２パッドに接続されており、
   前記第３選択トランジスタのドレイン・ソース間に生じる電圧降下分と、前記第４選択トランジスタのドレイン・ソース間に生じる電圧降下分とが等しい、不揮発性半導体記憶装置。
2. 前記読出し電圧は、前記第１メモリのメモリセルにデータ”１”が書き込まれたときのしきい値電圧と、前記メモリセルにデータ“０”が書き込まれたときのしきい値電圧との中間値に設定される、請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２メモリは、前記第１メモリに隣接して形成されたダミーメモリである、請求項１または請求項２に記載の不揮発性半導体記憶装置。
4. 前記ロジック部は、オペコードの入力期間中に前記設定値の読出し動作を完了する、請求項１〜請求項３のいずれか一項に記載の不揮発性半導体記憶装置。
5. 前記設定値は、前記読出し電圧を所定の基準値から補正するための補正値である、請求項１〜請求項４のいずれか一項に記載の不揮発性半導体記憶装置。
6. 前記第２メモリに印加される読出し電圧は、固定値である、請求項１〜請求項５のいずれか一項に記載の不揮発性半導体記憶装置。
7. ソースが前記センスアンプの入力段に接続されて、ドレインが前記第２パッドに接続されて、ゲートが第２ゲート制御手段に接続された第５選択トランジスタをさらに有する、請求項１〜請求項６のいずれか一項に記載の不揮発性半導体記憶装置。
8. 前記メモリトランジスタのしきい値電圧を測定するテストモードでは、前記第１パッドに印加される第１供給電位が可変値とされ、前記第２パッドに印加される第２供給電位が不定値又は固定値とされる、請求項７に記載の不揮発性半導体記憶装置。
9. 請求項８に記載の不揮発性半導体記憶装置の初期設定方法であって、
   前記第１選択トランジスタ、前記第２選択トランジスタ、及び、前記第３選択トランジスタをオン状態とし、前記第４選択トランジスタ及び前記第５選択トランジスタをオフ状態とし、前記第２パッドを不使用状態とし、前記第１供給電位を変化させながら前記メモリトランジスタのオン／オフ状態の遷移を前記センスアンプで検出することにより、前記メモリトランジスタの正のしきい値電圧を測定するステップと；
   前記第１選択トランジスタ、前記第３選択トランジスタ、前記第４選択トランジスタ、及び、前記第５選択トランジスタをオン状態とし、前記第２選択トランジスタをオフ状態とし、前記第２供給電位を固定するとともに、これよりも低い範囲で前記第１供給電位を変化させながら前記メモリトランジスタのオン／オフ状態の遷移を前記センスアンプで検出することにより、前記メモリトランジスタの負のしきい値電圧を測定するステップと；
   前記読出し電圧が前記正のしきい値電圧と前記負のしきい値電圧との中間値に設定されるように前記設定値を算出するステップと；
   前記設定値を前記第２メモリに記憶させるステップと；
   を有する、不揮発性半導体記憶装置の初期設定方法。

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