JP6932580B2 - 固体撮像素子 - Google Patents

Description

本開示は、固体撮像素子に関し、特にノイズの発生を抑制できるようにした固体撮像素子に関する。

カメラ等において画像を撮像するのに固体撮像素子が用いられる。光入射面が半導体基板の表面に配置される表面入射型の固体撮像素子においては、クエンチ回路が半導体基板の表面側（光入射面側）に配置される。その結果、そのスペース分だけ開口率が低くなる。

一方、裏面入射型の固体撮像素子においては、クエンチ回路が半導体基板の光入射面に対向する面（裏面）側に配置される。裏面入射型の固体撮像素子においても、画素数の増加などの要因により各画素のサイズが小さくなることがある。このような場合、プロセス設計での制約上、各画素のアクティブ領域外にクエンチ回路を配置しなければならないことがあり、その場合においても開口率が低下する。そこで、クエンチ回路を半導体基板ではなく、搭載基板に配置することが提案されている（例えば特許文献１）。

また、半導体領域の表面を含む基準平面から読み出し配線までの距離を、基準平面から表面電極までの距離より長くし、読み出し配線の幅の設計の自由度を増加させることで、開口率の減少を抑制することが提案されている（例えば特許文献２）。

さらに第１の半導体チップと信号を授受する第２の半導体チップとを、接続領域を介して接続し、その接続領域に、信号を授受するバンプと、バンプを囲繞するようにシールド部材とを設けることで、ノイズを低減することが提案されている（例えば特許文献３）。

特開２０１３−８９９１９号公報 特開２０１６−１９２５５１号公報 特開２０１５−６０９０９号公報

しかし特許文献１の技術においては、アバランシェフォトダイオードとクエンチ回路を積層で構成するので、隣接するアバランシェフォトダイオードに接続するカソード配線と電極間の距離が短くなり、寄生容量が大きくなる。また、開口率が高くなることで画素部全体の増倍層の密度が高くなり、ブレイクダウン時の発生電流量も大きくなり、アバランシェ降伏発生時のアノードの電圧変動量が多くなり、ノイズの抑制が困難になる。

また、特許文献２の技術においては、読み出し配線間の寄生容量の影響を低減することが困難であり、微細化された場合には、読み出し配線間の干渉で発生するノイズを抑制することが困難になる。

さらに特許文献３の技術においては、シールド部材が長くなり、その分、抵抗値が大きくなり、アバランシェ降伏発生時のアノードの電圧変動量が多くなり、ノイズの抑制が困難になる。

本開示はこのような状況に鑑みてなされたものであり、ノイズを抑制できるようにするものである。

本開示の一側面は、第１のチップと、前記第１のチップと接合される第２のチップとを備え、前記第１のチップは、アノード電位を受ける第１の配線を備え、前記第２のチップは、それぞれがカソードおよびアノードを有する第１の画素及び第２の画素と、前記第１の画素の前記カソードに接続される第１のカソード電極と、前記第２の画素の前記カソードに接続される第２のカソード電極と、前記第１のカソード電極と、前記第２のカソード電極との間に配置され、前記第１の配線に接続されたシールド電極とを備える固体撮像素子である。

前記第１のカソード電極は、第１の距離で前記第２のカソード電極と隣接するとともに、前記第１の距離より長い第２の距離で第３のカソード電極と隣接し、前記シールド電極は、前記第１の距離で隣接する前記第１のカソード電極と前記第２のカソード電極の間に配置されることができる。

前記第１の画素と前記第２の画素は、画素分離部により絶縁分離されることができる。

前記シールド電極は、前記アノードに接続されたアノード電極であることができる。

前記第２のチップは、前記画素ごとに配置されるピニング層と、前記シールド電極としてのピニング電極と、前記ピニング層と前記ピニング電極に接続されているシールド配線としてのピニング配線とをさらに備えるか、または前記シールド電極としての遮蔽電極と、前記遮蔽電極に接続される前記シールド配線としての遮蔽配線とをさらに備えるとともに、前記アノード電極に接続される、前記シールド配線としてのアノード配線をさらに備えることができる。

前記第１のカソード電極の面積は、前記シールド電極の面積以下であるか、または前記カソードにカソード配線が接続されている場合には、前記第１のカソード電極と前記カソード配線の面積の和は、前記シールド電極と前記シールド配線の面積の和以下であることができる。

前記第１の画素が、前記第１のカソード電極と前記アノード電極の配置に関して、隣接する画素と同じレイアウトになることができる。

前記第１の画素が、前記第１のカソード電極と前記アノード電極に関して、上下左右対称になることができる。

前記ピニング電極または前記遮蔽電極は、前記アノード電位とは異なる固定電位に接続される。

前記カソードと前記ピニング層は、共通の電位とされることができる。

前記遮蔽電極は、四角形または複数の前記画素に連続して跨るように構成されることができる。

前記第１のカソード電極、前記シールド電極、または前記シールド配線の２つ以上が、平面視において、少なくともその一部が重なるように配置されることができる。

前記第１のカソード電極が前記アノード配線と重なるように配置されることができる。

前記第１のチップは、前記第２のチップと電気的に接続するための第１の配線層を備え、前記第２のチップは、前記第１のチップの前記第１の配線層と電気的に接続するための第２の配線層を備え、前記第１の配線層は、前記第１のカソード電極に対応する対応カソード電極、前記シールド電極に対応する対応シールド電極、または前記シールド配線に対応する対応シールド配線を備え、前記第１の配線層の、前記対応カソード電極、前記対応シールド電極、または前記対応シールド配線の少なくとも１つと、前記第２の配線層の、前記第１のカソード電極、前記シールド電極、または前記シールド配線の少なくとも１つは、平面視において、少なくともその一部が重なるように配置されていることができる。

前記対応シールド配線としての前記第１の配線層の対応遮蔽配線が、前記第２の配線層の前記遮蔽配線と前記カソード配線に重なるように配置されることができる。

前記第１のカソード電極と前記シールド電極が形成されている配線層に、低誘電率部材が配置されることができる。

前記第１のカソード電極は、第１の距離で前記第２のカソード電極と隣接するとともに、前記第１の距離より長い第２の距離で第３のカソード電極と隣接し、前記低誘電率部材は、前記第１の距離で隣接する前記第１のカソード電極と前記第２のカソード電極の間に配置されることができる。

前記配線層の前記低誘電率部材を有しない部分に、前記低誘電率部材より屈折率が大きい誘電率材料からなる部材が配置されることができる。

前記固体撮像素子は、移動体に装着されていることができる。

本開示の一側面においては、固体撮像素子が、第１のチップと、第１のチップと接合される第２のチップとを備え、第１のチップは、アノード電位を受ける第１の配線を備え、第２のチップは、それぞれがカソードおよびアノードを有する第１の画素及び第２の画素と、第１の画素のカソードに接続される第１のカソード電極と、第２の画素のカソードに接続される第２のカソード電極と、第１のカソード電極と、第２のカソード電極との間に配置され、第１の配線に接続されたシールド電極とを備える。

以上のように、本開示の一側面によれば、ノイズを抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。

SPAD画素チップの構成を示す斜視図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 SPAD画素チップの構成を示す断面図である。 SPAD画素チップの構成を示す平面図である。 フォトダイオードの接続を説明する図である。 遮蔽の効果を説明する図である。 遮蔽の効果を説明する図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す平面図である。 SPAD画素チップの構成を示す断面図である。 SPAD画素チップの構成を示す断面図である。 回路チップの構成を示す平面図である。 回路チップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す断面図である。 フォトダイオードチップの構成を示す平面図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下、本開示を実施するための実施の形態について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態：SPAD画素チップ（図１乃至図１０）
２．第２の実施の形態：SPAD画素チップ（図１１、図１２）
３．第３の実施の形態：SPAD画素チップ（図１３乃至図１６）
４．第４の実施の形態：SPAD画素チップ（図１７乃至図１９）
５．第５の実施の形態：SPAD画素チップ（図２０乃至図２４）
６．第６の実施の形態：SPAD画素チップ（図２５乃至図２８）
７．第７の実施の形態：SPAD画素チップ（図２９乃至図３２）
８．第８の実施の形態：SPAD画素チップ（図３３乃至図３６）
９．第９の実施の形態：SPAD画素チップ（図３７乃至図４０）
１０．第１０の実施の形態：SPAD画素チップ（図４１乃至図４４）
１１．第１１の実施の形態：SPAD画素チップ（図４５乃至図４８）
１２．第１２の実施の形態：SPAD画素チップ（図４９乃至図５１）
１３．第１３の実施の形態：SPAD画素チップ（図５２乃至図５４）
１４．第１４の実施の形態：SPAD画素チップ（図５５乃至図５７）
１５．移動体への応用例（図５８、図５９）
１６．その他

＜第１の実施の形態＞
（SPAD画素チップ（図１乃至図１０））
最初に、図１乃至図１０を参照して、第１の実施の形態について説明する。

図１は、SPAD画素チップの構成を示す斜視図であり、図２は、フォトダイオードチップの構成を示す断面図であり、図３乃至図５は、フォトダイオードチップの構成を示す平面図である。図２は、図３または図４におけるA1-A1’線またはB1-B1’線におけるフォトダイオードチップ１２の断面の構成を表している。なお、レンズ等の図示は省略されている。

図１に示されるように、固体撮像素子としてのSPAD（Single Photon Avalanche Diode）画素チップ１は、クエンチ回路等を有する回路チップ１１と、図示せぬ被写体からの光を光電変換するフォトダイオードを有するフォトダイオードチップ１２とを接合して構成される。図示せぬ被写体からの光Ｌは、図１において下側からフォトダイオードチップ１２に入射される。フォトダイオードチップ１２により光電変換された信号が回路チップ１１内のクエンチ回路に供給され、処理される。すなわちこのSPAD画素チップ１は、裏面入射積層型の固体撮像素子であり、アバランシェ現象を利用して微弱な光を検知することが可能である。

フォトダイオードチップ１２においてはｎ×ｍ（ｎ,ｍは任意の整数）個のSPAD画素２１（以下、単に画素２１とも記載する）がマトリックス状に配置されているが、図には、その一部の画素２１だけが示されている。このことは以下に説明する他の実施の形態においても同様である。図３と図４の例においては３×３個の画素２１が示されている。各画素２１は画素分離部３９により相互に独立するように分離されている。画素２１は、Si層２２と配線層２３とにより構成されている。

Si層２２の各画素２１には、アノード３１とカソード３２が形成され、カソード３２の光入射側（図２の下側）には、アノード増倍層３３が形成されている。すなわち、SPADが形成されている。また各画素２１を囲うようにホール（Hole）蓄積層３４が形成されている。なお、画素分離部３９とホール蓄積層３４は、省略することもできる。

Si層２２内のそれぞれの構成部において、例えばカソード３２はＮ型半導体、アノード３１はＰ型半導体、画素分離部３９は酸化物、アノード増倍層３３はＰＮ接合、ホール蓄積層３４はアノード３１に対して濃度の薄いＰ型半導体から構成される。Ｐ型半導体とＮ型半導体はそれぞれ入れ換えることも可能である。

配線層２３においては、カソードビア３６がカソード３２に接続されている。カソード３２のカソードビア３６が接続される部分は、金属であるカソードビア３６を接続し易くするために、他の部分に比べて不純物濃度が濃い部分３２ａとされている。カソードビア３６のカソード３２が接続されている部分と反対側には、金属よりなるカソード電極３５が接続されている。図２と図３の例においては、１つのカソード電極３５に対し、１つのカソードビア３６が接続されているが、１つのカソード電極３５に対し、複数のカソードビア３６を接続することもできる。カソード３２は、カソードビア３６、カソード電極３５を介して回路チップ１１内のクエンチ回路に接続される。

アノード３１には、アノードビア３８が接続され、アノードビア３８のアノード３１が接続されている部分と反対側には、アノード電極３７が接続されている。アノードビア３８とアノード電極３７も金属により構成される。カソード電極３５と同様に、１つのアノード電極３７に対して１つのアノードビア３８を接続してもよいが、図３に示されるように、複数（図３の例においては２個）のアノードビア３８を接続するようにしてもよい。

なお、本実施の形態だけでなく、後述するすべての実施の形態において、各電極、配線、ビアは、金属により構成されている。

図５は、フォトダイオードチップの構成を示す平面図である。図５の例においては、１つのアノード電極３７に対して３６個のアノードビア３８が接続されている。SPADにおいては比較的大きな電流が流れるので、ノードビア３８やカソードビア３６の数は多くするのが好ましい。

なお、カソード電極３５とカソードビア３６、並びにアノード電極３７とアノードビア３８は、それぞれ一体化してもよい。

アノード３１は、アノードビア３８、アノード電極３７を介して回路チップ１１内のアノード電源（後述する図８のアノード電源４０）に接続される。

カソード電極３５とアノード電極３７は、この例では、四角形、特に正方形とされている。

なお図示は省略されているが、配線層２３のカソードビア３６、カソード電極３５、アノードビア３８、アノード電極３７等の間は、絶縁体(例えばSiO2)で埋められている。

図６は、SPAD画素チップの構成を示す断面図であり、図７は、SPAD画素チップの構成を示す平面図である。図６は、図７のA1-A1’線またはB1-B1’線の断面図である。

図６は、図２に示したフォトダイオードチップ１２の配線層２３に接続される回路チップ１１の配線層９１の構成を表している。図６に示されるように、フォトダイオードチップ１２の配線層２３に電気的に接続されるように、回路チップ１１側に配線層９１が形成されている。

配線層９１は、配線層２３に近い方から順番に、電極層９１P、VE層９１VE、Mn層９１Mn、およびVn層９１Vnにより構成されている。

配線層９１においては、カソード電極３５Cとアノード電極３７Cが設けられており、それぞれフォトダイオードチップ１２のカソード電極３５とアノード電極３７に接続されている。カソード電極３５Cは、カソードビア３６VECを介してカソード配線５２Mnに接続されている。カソード配線５２Mnは、カソードビア３６Vnを介して、図には部分９３として示されている他の層にさらに接続されているが、その詳細な構成の図示は省略する。

アノード電極３７Cは、アノードビア３８VECを介してアノード配線５１Mnに接続されている。アノード配線５１Mnは、さらに図示せぬアノードビアを介して部分９３に接続され、そこからアノード電源４０（後述する図８参照）に接続されている。

図８は、フォトダイオードの接続を説明する図である。図８に示されるように、画素分離部３９によりそれぞれが独立するように分離されている画素２１には、カソード３２とアノード３１により構成されるSPADであるフォトダイオード４１がそれぞれ設けられている。各画素２１のカソード３２は、それぞれ独立に、回路チップ１１の図示せぬクエンチ回路に接続されている。また、各画素２１のアノード３１は、それぞれ独立に、回路チップ１１の固定電位としてのアノード電源４０に接続されている。

フォトダイオードチップ１２側にアノード電源を形成することも考えられる。つまり各フォトダイオード４１のアノード３１をそのアノード電源に共通に接続し、そのアノード電源を１つのアノードビアを介して回路チップ１１側のアノード電源４０に接続する構成も考えられる。しかしそのような構成は、本実施の形態においては採用されない。そのような構成にすると、回路チップ１１側からフォトダイオードチップ１２側のアノード電源に電源を供給する１つのアノードビアから、各画素２１のアノード３１までの距離が遠い程、その間の抵抗が大きくなる。抵抗が大きい程、その分だけ電圧降下が大きくなり、各画素２１においてバラツキが発生する。

それに対して本実施の形態においては、各画素２１ごとにそのアノード３１が独立して、フォトダイオードチップ１２側のアノード電源４０に接続される。その結果、各画素２１のアノード３１からフォトダイオードチップ１２側のアノード電源４０までの距離が最短となり、抵抗が最小、従って電圧降下も最小となる。また、各画素２１ごとの抵抗、従って電圧降下が等しくなり、バラツキが抑制される。その結果、ノイズも抑制される。

図３に示されるように、第１の実施の形態においては、カソードビア３６は平面から見て画素２１の中央に配置されている。しかし、カソード電極３５については、奇数行目の画素２１内のカソード電極３５とその下の偶数行目の画素２１内のカソード電極３５の距離はａとされている。そして、偶数行目の画素２１内のカソード電極３５とその下の奇数行目の画素２１内のカソード電極３５の距離はｂとされている。そして距離ａは距離ｂより短く（ａ＜ｂ）設定されている。

例えば第１行目の画素２１のカソード電極３５と第２行目のカソード電極３５の距離ａは、第２行目の画素２１のカソード電極３５と第３行目のカソード電極３５の距離ｂより短く設定されている。

同様に、奇数列目の画素２１内のカソード電極３５とその右の偶数列目の画素２１内のカソード電極３５の距離はａとされている。そして、偶数列目の画素２１内のカソード電極３５とその右の奇数列目の画素２１内のカソード電極３５の距離はｂとされている。そして距離ａは距離ｂより短く（ａ＜ｂ）設定されている。

例えば第１列目の画素２１と第２列目のカソード電極３５の距離ａは、第２列目の画素２１と第３列目のカソード電極３５の距離ｂより短く設定されている。

すなわち、カソード電極３５は、隣接する他のカソード電極３５との距離が、平均値（（ａ＋ｂ）／２）より短い距離ａになるように設定されるか、または長い距離ｂになるように設定される。

具体的には、カソードビア３６は平面から見て画素２１の中央に配置されているが、カソード電極３５については、奇数行目かつ奇数列目の画素２１内のカソード電極３５は、カソードビア３６がカソード電極３５の左上に位置するように配置される。奇数行目かつ偶数列目の画素２１内のカソード電極３５は、カソードビア３６がカソード電極３５の右上に位置するように配置される。

さらに、偶数行目かつ奇数列目の画素２１内のカソード電極３５は、カソードビア３６がカソード電極３５の左下に位置するように配置される。偶数行目かつ偶数列目の画素２１内のカソード電極３５は、カソードビア３６がカソード電極３５の右下に位置するように配置される。

アノード電極３７（アノードビア３８）は、隣接するカソード電極３５（カソードビア３６）のうち、距離の近いものの間(図においての距離aにあるカソード電極３５の間)に配置される。すなわち、図３に示されるように、シールド電極としてのアノード電極３７（アノードビア３８）は、第１行目と第２行目の画素２１内のカソード電極３５の間、第３行目と第４行目（図示せず）の画素２１内のカソード電極３５の間等に配置される。同様に、アノード電極３７（アノードビア３８）は、第１列目と第２列目の画素２１内のカソード電極３５の間、第３列目と第４列目（図示せず）の画素２１内のカソード電極３５の間等に配置される。

この規則に基づく基本的構成は、図３に示されるように、２×２個（合計４個）の画素２１のうち、距離ａのカソード電極３５の間にアノード電極３７が１個ずつ、合計４個配置される構成である。このような構成により、カソード電極３５と最も距離の近い別のカソード電極３５の間を、アノード電極３７で遮蔽することができ、カソード電極３５間の寄生容量に起因するカソード信号の干渉を抑制することができる。

これに対して、図４の例では、２×２個（合計４個）の画素２１の中心の位置に１個のアノード電極３７がさらに配置され、合計５個のアノード電極３７が配置される構成となっており、より遮蔽効果が期待される。

また、カソード電極３５とアノード電極３７は、裏面（図２において下側）から入射し、Si層２２を透過した光を、Si層２２側に反射する。またこれらは、回路チップ１１の駆動により回路チップ１１内に発生し、フォトダイオードチップ１２側（Si層２２側）に向かう光を回路チップ１１側に反射する。これにより、フォトダイオードチップ１２と回路チップ１１を光学的に分離することができる。

画素２１の１個当たりのアノード電極３７の数は、図３の例では１個、図４の例では1.25個である。これにより、画素２１とアノード電源４０を低抵抗で接続することができ、アバランシェ時のアノード電源に電流が流れたときの電圧の変動を小さく抑えることが可能となる。そしてアノード電源４０の電圧変動に起因するノイズの発生(例えば、アノード電極３７（アノードビア３８）を介したカソード電極３５（カソードビア３６）へのノイズの重畳)を抑制することが可能となる。

次に、遮蔽の効果について説明する。図９と図１０は、遮蔽の効果を説明する図である。アノード電極３７で遮蔽されていない場合、図９に示されるようになる。すなわち、いま図９のＡに示されるように、フォトダイオード１１１とフォトダイオード１１２が隣接しており、両者のカソード３２の間に寄生容量１１３が存在するものとする。この状態で、フォトダイオード１１１にアバランシェが発生したとすると、そのカソード３２の出力電圧は、図９のＢに線Ｌ１で示されるように、その発生区間だけ一時的に急激に大きく低下する。

一方、図９のＢに線Ｌ２で示されるように、アバランシェが発生していないフォトダイオード１１２のカソード３２の出力電圧も、フォトダイオード１１１にアバランシェが発生したタイミングで、一時的に急激に大きく低下する。その出力の値は、フォトダイオード１１１の出力のＣp／Ｃtotal倍となる。Ｃpは、フォトダイオード１１１のカソード３２とフォトダイオード１１２のカソード３２の間の寄生容量１１３の値であり、Ｃtotalは、フォトダイオード１１１のカソード３２の容量の値である。

これに対して、フォトダイオード１１１とフォトダイオード１１２のカソード３２の間がアノード電極３７により遮蔽されている場合、図１０に示されるようになる。すなわちこの場合、図１０のＡに示されるように、フォトダイオード１１１のカソード３２と、フォトダイオード１１２のカソード３２の間の寄生容量１２１は、シールド電極としてのアノード電極３５(アノードビア３８)により、容量値が容量１１３よりも小さい。
この場合においても、フォトダイオード１１１にアバランシェが発生したとすると、そのカソード３２の出力電圧は、図１０のＢの線Ｌ１で示されるように、その発生区間だけ一時的に急激に大きく低下する。

しかしながら、アバランシェが発生していないフォトダイオード１１２のカソード３２の出力電圧は、図１０のＢに線Ｌ２で示されるように、ほとんど変化しない。すなわち、隣接するフォトダイオード１１１の影響が軽減される。

なお、カソード電極３５の面積は、シールド電極としてのアノード電極３７の面積以下に設定されている。このことは、他の全ての実施の形態においても同様である。これにより、カソード３２の容量は小さくし、固定電位の容量は大きくすることができ、ノイズの抑制に有利となる。

また、画素分離部３９により画素２１を絶縁分離することで、アバランシェ発生時にSi層２２内で相互に干渉することを抑制することができる。

なお、以下に他の実施の形態について説明するが、主にそれぞれが他の実施の形態と異なる点についてだけ説明し、同じ点については説明を省略する。

＜第２の実施の形態＞
（SPAD画素チップ（図１１、図１２））
次に、図１１と図１２を参照して、第２の実施の形態について説明する。

図１１は、フォトダイオードチップの構成を示す断面図であり、図１２は、フォトダイオードチップの構成を示す平面図である。図１１は、図１２のA2-A2’線またはB2-B2’線のフォトダイオードチップ１２の断面の構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

この第２の実施の形態においては、カソードビア３６は、平面から見て画素２１の中央に配置されている。そしてすべての画素２１においてカソード電極３５は、カソードビア３６がカソード電極３５の左下に位置するように配置される。その結果、各カソード電極３５の間隔はすべて同一となる。

アノード電極３７は、各画素２１において、カソード電極３５の左下、左中央、下中央に配置されている。結果的に、各画素２１のカソード電極３５の周囲を囲むように、その左上、左中央、左下、下中央、右下、右中央、右上、上中央に、アノード電極３７が配置される。アノードビア３８は、左下のアノード電極３７においては、その右上、左中央のアノード電極３７においては、その右下、下中央のアノード電極３７においては、その左上に、位置するように配置される。すなわちこの画素２１は並進対称性を有する構成とされている。

上下左右に隣接するすべてのカソード電極３５（カソードビア３６）間にアノード電極３７（アノードビア３８）を配置するので、カソード電極３５（カソードビア３６）間の寄生容量に起因するノイズの低減効果もより向上させることが可能となる。

さらに、第２の実施の形態においては、画素２１が、カソード電極３５、カソードビア３６、アノード電極３７、アノードビア３８の配置に関して、隣接する画素２１と同じレイアウトになる。従って、画素２１ごとの電気特性(例えば隣接する画素２１内のカソード電極３５、カソードビア３６、アノード電極３７、アノードビア３８等に起因する寄生容量のつき方) をそろえることが可能となる。また、光学特性(例えば、カソード電極３５、カソードビア３６、アノード電極３７、アノードビア３８等の配置が影響する斜入射特性)をそろえることが可能となる。

＜第３の実施の形態＞
（SPAD画素チップ（図１３乃至図１６））
次に、図１３乃至図１６を参照して、第３の実施の形態について説明する。

図１３は、フォトダイオードチップの構成を示す断面図である。図１４乃至図１６は、フォトダイオードチップの構成を示す平面図である。図１３は、図１４乃至図１６のA3-A3’線またはB3-B3’線のフォトダイオードチップ１２の断面の構成を表している。図１６は、図１５のアノード電極３７とアノードビア３８を除去した構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

図１４の例においては、画素２１の中心に配置されているカソードビア３６が、カソード電極３５の中心に位置するように、従ってカソード電極３５が画素２１の中心に位置するように配置されている。アノード電極３７は、図１２における場合と同様に、各画素２１において、カソード電極３５の左下、左中央、下中央に配置される。従って、アノード電極３７は、画素２１の周囲を囲むように、その左上、左中央、左下、下中央、右下、右中央、右上、上中央に配置される。

アノードビア３８は、アノード電極３７が左中央に位置する場合はアノード電極３７の右中央に、アノード電極３７が左下に位置する場合はアノード電極３７の右上に、それぞれ位置するように配置される。また、アノードビア３８は、アノード電極３７が下中央に位置する場合はアノード電極３７の上中央に位置するように配置される。

その結果、図１４の例においては、各画素２１が、カソード電極３５、カソードビア３６、アノード電極３７、アノードビア３８の配置に関して、上下左右対称になる。すなわち、図１２における場合と同様に、画素２１の配置が隣接する画素２１と同じレイアウトになるだけでなく、さらに、画素２１内でレイアウトが上下左右対称になる。その結果、画素２１ごとの電気特性(例えば隣接する画素２１内のカソード電極３５、カソードビア３６、アノード電極３７、アノードビア３８等に起因する寄生容量のつき方) を画素ごとに上下左右対称にすることが可能となる。また、光学特性(例えば、カソード電極３５、カソードビア３６、アノード電極３７、アノードビア３８等の配置が影響する斜入射特性)を画素２１ごとに上下左右対称にすることが可能となる。

図１５の例においては、アノード電極３７が、画素２１の周囲を連続的に囲むように形成されている。その他の構成は、図１４の例における場合と同様である。

＜第４の実施の形態＞
（SPAD画素チップ（図１７乃至図１９））
次に、図１７乃至図１９を参照して、第４の実施の形態について説明する。

図１７は、フォトダイオードチップの構成を示す断面図である。図１８と図１９は、フォトダイオードチップの構成を示す平面図である。図１７は、図１８と図１９のA4-A4’線またはB4-B4’線のフォトダイオードチップ１２の断面の構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

第４の実施の形態においては、配線層２３が、図１７において下から順番に示される、V1層２３V1、M1層２３M1、VE層２３VE、および電極層２３Pにより構成されている。図１８は、V1層２３V1とM1層２３M1の平面の構成を表し、図１９は、VE層２３VEと電極層２３Pの平面の構成を表している。

図１９に示されるように、カソード電極３５は、図１４の場合と同様に、画素２１の中央に配置されている。カソード３２は、V1層２３V1のカソードビア３６V1、M1層２３M1のカソード配線５２M1、VE層２３VEのカソードビア３６VEを介して、電極層２３Pのカソード電極３５に接続されている。上述したように、カソード電極３５は、回路チップ１１内のクエンチ回路に接続されている。

アノード電極３７は、Si層２２内の画素２１の周辺であって、画素２１の左中央、左下、下中央に配置されている。アノード３１は、V1層２３V1のアノードビア３８V1、M1層２３M1のアノード配線５１M1、VE層２３VEのアノードビア３８VE、電極層２３Pのアノード電極３７を介して、回路チップ１１内のアノード電源４０に接続されている。

第４の実施の形態においては、平面視において、カソード電極３５とアノード配線５１M1に重なる領域R1がある。すなわち、カソード電極３５は、アノード配線５１M1とその隣のアノード配線５１M1の間の隙間を覆うように配置されている。つまり、カソード電極３５はアノード配線５１M1の少なくとも一部と重なるように配置される。

これにより、配線層２３において画素２１が完全に覆われる構成となる。このような構成をとることにより、Si層２２を透過し、配線層２３に向かう光は、ほぼすべて配線層２３で反射され、Si層２２に戻される。その結果、フォトダイオードチップ１２と回路チップ１１が光学的に分離され、感度を向上することができる。また、回路チップ１１で発生した光がSi層２２に入射することを抑制することができる。さらに、図１８に示されるように、カソード配線５２M1の周囲をアノード配線５１M1で囲む構造になっているので、隣接するカソード３２間の遮蔽効果をさらに向上することができる。

なお、カソード電極３５とアノード配線５１M1以外を組み合わせてもよく、カソード電極３５、シールド電極、シールド配線の２つ以上の少なくとも一部が重なるように配置することができる。

また、カソード電極３５とカソード配線５２M1の面積の和は、シールド電極としてのアノード電極３７とシールド配線としてのアノード配線５１M1の面積の和以下に設定されている。これにより、カソード３２の容量は小さくし、固定電位の容量は大きくすることができ、ノイズの抑制に有利となる。

＜第５の実施の形態＞
（SPAD画素チップ（図２０乃至図２４））
次に、図２０乃至図２４を参照して、第５の実施の形態について説明する。

図２０、図２１および図２２は、フォトダイオードチップの構成を示す断面図である。図２３と図２４は、フォトダイオードチップの構成を示す平面図である。図２０は、図２３と図２４のA5-A5’線のフォトダイオードチップ１２の断面の構成を表している。図２１は、図２３と図２４のB5-B5’線のフォトダイオードチップ１２の断面の構成を表している。図２２は、図２３と図２４のC5-C5’線のフォトダイオードチップ１２の断面の構成を表している。図２３は、V1層２３V1とM1層２３M1の平面の構成を表し、図２４は、VE層２３VEと電極層２３Pの平面の構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

第５の実施の形態においては、第１乃至第４の実施の形態と同様に、Si層２２に、カソード３２、アノード増倍層３３、画素分離部３９、ホール蓄積層３４が形成されている。さらに第５の実施の形態においては、画素２１の中央に、ピニング層６４が形成されている。

ピニング層６４はカソード３２に対して濃度の濃いＰ型半導体から構成される。ピニング層６４のピニングビア６２V1と接続される部分６４ａは、その他の部分より不純物濃度がさらに高くなっている。ただし、第１の実施の形態で説明した場合と同様に、全体のＰ型半導体とＮ型半導体はそれぞれ入れ替えることも可能である。

配線層２３は、第４の実施の形態と同様に、カソードビア３６V1、カソード配線５２M1、カソードビア３６VE、カソード電極３５、アノードビア３８V1、アノード配線５１M1、アノードビア３８VE、アノード電極３７により構成されている。そして第５の実施の形態においては、配線層２３は、さらに、ピニングビア６２V1、ピニング配線６３M1、ピニングビア６２VE、ピニング電極６１で構成される。

ピニング層６４は、ピニングビア６２V1、ピニング配線６３M1、ピニングビア６２VE、ピニング電極６１を介して、回路チップ１１内の固定電位であるグラウンドに、画素２１単位で接続される。

第５の実施の形態においては、図２３に示されるように、M1層２３M1で、カソード配線５２M1が、シールド配線としてのピニング配線６３M1により囲まれている。また、図２４に示されるように、電極層２３Pでは、カソード電極３５は、画素２１の上辺中央に配置され、アノード電極３７は、画素２１の左上および右上に配置される。シールド電極としてのピニング電極６１は、画素２１の中央、左中央、および右中央に配置される。カソード電極３５は、その上下がピニング電極６１により挟まれ、その左右がアノード電極３７により挟まれる構成になる。

ピニング配線６３M1とピニング電極６１は、回路チップ１１のグラウンドに接続される。その結果、それらが、アノード電源４０に接続される場合に比べて、kTCノイズ等のノイズの少ない一定の電位となり、カソード３２から出力される信号を、より低ノイズで回路チップ１１内のクエンチ回路に伝送することが可能となる。

なお、カソード電極３５とカソード配線５２M1の面積の和は、シールド電極としてのアノード電極３７とピニング電極６１、並びにシールド配線としてのアノード配線５１M1とピニング配線６３M1の面積の和以下に設定されている。これにより、カソード３２の容量は小さくし、固定電位の容量は大きくすることができ、ノイズの抑制に有利となる。

第１の実施の形態乃至第４の実施の形態においては、シールド配線は、１つの固定電位（アノード電源４０）に接続される。しかしながら、第５の実施の形態においては、アノード３１がアノード配線５１M1、アノード電極３７を介して固定電位としてのアノード電源４０に接続される。そして、ピニング層６４がピニング電極６１、ピニング配線６３M1を介して他の固定電位としてのグラウンドに接続される。つまりシールド配線が、複数（この実施の形態では２つ）の固定電位に接続される。

＜第６の実施の形態＞
（SPAD画素チップ（図２５乃至図２８））
次に、図２５乃至図２８を参照して、第６の実施の形態について説明する。

図２５と図２６は、フォトダイオードチップの構成を示す断面図である。図２７と図２８は、フォトダイオードチップの構成を示す平面図である。図２５は、図２７と図２８のA6-A6’線またはB6-B6’線の断面の構成を表す図である。図２６は、図２７と図２８のC6-C6’線の断面の構成を表す図である。図２７は、V1層２３V1とM1層２３M1の平面の構成を表し、図２８は、VE層２３VEと電極層２３Pの平面の構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

Si層２２は、カソード３２、アノード増倍層３３、画素分離部３９、ホール蓄積層３４に加え、カソード３２を囲むピニング層６４から構成される。さらに、ピニング層６４とアノード３１の間に、Ｎ型の不純物領域４４が設けられている。これは、アノード増倍層３３以外でのアバランシェ現象の発生を抑制するために設けたものであるが必須ではない。

第６の実施の形態においては、図２７に示されるように、平面視において、カソード配線５２M1の上下左右がピニング配線６３M1で囲まれた構成になっている。また、図２８に示されるように、平面視において、カソード電極３５の上下左右がピニング電極６１で囲まれた構成になっている。ピニング配線６３M1とピニング電極６１は、上述したように、グラウンドに接続されているので、カソード３２かの信号は、グラウンドで囲まれた状態で出力されることになる。

一方、上述したように、第５の実施の形態においては、図２３に示されるように、カソード配線５２M1はピニング配線６３M1で囲まれた構成になっている。しかし、図２４に示されるように、カソード電極３５の上下はピニング電極６１で挟まれた構成になっているものの、その左右は、アノード電極３７で挟まれた構成になっている。

このように、第６の実施の形態は、カソード電極３５が上下だけでなく、左右もピニング電極６１で挟まれているので、第５の実施の形態に比べて、ノイズが重畳し難い構成となっている。

この実施の形態においても、シールド電極、シールド配線は、複数の固定電位に接続される。

＜第７の実施の形態＞
（SPAD画素チップ（図２９乃至図３２））
次に、図２９乃至図３２を参照して、第７の実施の形態について説明する。

図２９と図３０は、フォトダイオードチップの構成を示す断面図である。図３１と図３２は、フォトダイオードチップの構成を示す平面図である。図２９は、図３１と図３２のA7-A7’線またはB7-B7’線の断面の構成を表す図である。図３０は、図３１と図３２のC7-C7’線の断面の構成を表す図である。図３１は、V1層２３V1とM1層２３M1の平面の構成を表し、図３２は、VE層２３VEと電極層２３Pの平面の構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

図３１に示されるように、ピニング配線６３M1は、M1層２３M1上で、隣接する画素２１のピニング配線６３M1と接続され、M1層２３M1の全体を覆うように配置されている。このように構成することで、カソード配線５２M1とカソード電極３５の周囲をピニング配線６３M1で囲むことができ、隣接する画素２１のカソード信号、アノード電源４０の揺らぎに起因するノイズを抑制することが可能となる。

また、ピニング配線６３M1を、M1層２３M1の全体をほぼ覆うように配置することで、図２９と図３０において下側から入射し、Si層２２を透過し、配線層２３に向かう光を、ほぼすべて配線層２３で反射し、Si層２２に戻すことが可能になる。回路チップ１１で発生した光がSi層２２に入射することを抑制することができる。その結果、感度を向上することができる。

この実施の形態においても、シールド電極、シールド配線は、複数の固定電位に接続される。

＜第８の実施の形態＞
（SPAD画素チップ（図３３乃至図３６））
次に、図３３乃至図３６を参照して、第８の実施の形態について説明する。

図３３と図３４は、フォトダイオードチップの構成を示す断面図である。図３５と図３６は、フォトダイオードチップの構成を示す平面図である。図３３は、図３５と図３６のA8-A8’線の断面の構成を表す図である。図３４は、図３５と図３６のB8-B8’線の断面の構成を表す図である。図３５は、V1層２３V1とM1層２３M1の平面の構成を表し、図３６は、VE層２３VEと電極層２３Pの平面の構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

この実施の形態においては、カソード配線５２M1は、カソードビア３６V1に接続されるとともに、ピニングビア６２V1に接続され、カソード３２とピニング層６４が、電気的に接続される構成になっている。画素２１の中央に配置されたピニングビア６２V1と、それが中心に位置するように正方形のカソード配線５２M1が接続されている。その結果、カソード配線５２M1は、図３５に示されるように、画素２１の中央に対して上下左右対称な構成となっている。

第８の実施の形態においては、カソード電極３５（カソード配線５２M1）と隣接するカソード電極３５（カソード配線５２M1）の間に、図３６の横方向に、シールド電極としてのアノード電極３７（シールド配線としてのアノード配線５１M1）が設けられている。また、両者の間に、縦方向に、シールド電極としての遮蔽電極８１（シールド配線としての遮蔽配線８３M1）が設けられている。

遮蔽電極８１は、上述したカソード電極３５、アノード電極３７、ピニング電極６１と同様に、四角形、特に正方形とされている。遮蔽電極８１は、遮蔽ビア８２VEを介して遮蔽配線８３M1に接続されている。なお、遮蔽配線８３M1、遮蔽電極８１、および遮蔽ビア８２VEは、カソード３２の遮蔽のために設けられた構成であり、Si層２２に接続がないため、V1層２３V1には遮蔽配線８３M1に接続されるビアは存在しない（遮蔽ビア８２V1は存在しない）。

カソード３２とピニング層６４を接続し、電位を共通にする場合、ピニング層６４のグラウンドへの接続はオフされる。このようにすることで、他の実施の形態において発生していたカソード３２とピニング層６４の間の容量がゼロになり、カソード出力の時間分解能を向上することが可能になる。

なお、遮蔽電極８１を介して回路チップ１１から遮蔽配線８３M1に遮蔽のための固定電位が供給される。この固定電位は、アノード電源４０、または第５乃至第７の実施の形態における場合と同じピニング層６４の電位とすることもできるが、それ以外の電位とすることもできる。例えばディジタル用のグラウンドと、それとは異なるアナログ用のグラウンドが存在する場合、そのうちの使用されていない方で、カソード３２を遮蔽してもよい。また、図３６に示されるように、遮蔽ビア８２VEに接続されない遮蔽電極８１ｂを形成してもよい。

第８の実施の形態の場合、アノード電源４０遮蔽配線８３M1の電源の２つの固定電位が使用される。

なお、カソード電極３５とカソード配線５２M1の面積の和は、シールド電極としてのアノード電極３７および遮蔽電極８１、並びにシールド配線としてのアノード配線５１M1および遮蔽配線８３M1の面積の和以下に設定されている。これにより、カソード３２の容量は小さくし、固定電位の容量は大きくすることができ、ノイズの抑制に有利となる。

＜第９の実施の形態＞
（SPAD画素チップ（図３７乃至図４０））
次に、図３７乃至図４０を参照して、第９の実施の形態について説明する。

図３７と図３８は、フォトダイオードチップの構成を示す断面図である。図３９と図４０は、フォトダイオードチップの構成を示す平面図である。図３７は、図３９と図４０のA9-A9’線またはB9-B9’線の断面の構成を表す図である。図３８は、図３９と図４０のC9-C9’線の断面の構成を表す図である。図３９は、V1層２３V1とM1層２３M1の平面の構成を表し、図４０は、VE層２３VEと電極層２３Pの平面の構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

第９の実施の形態においては、各ビア（カソードビア３６V1、カソードビア３６VE、アノードビア３８V1、アノードビア３８VE、遮蔽ビア８２VE）は、上下左右対称に配置されている。また、各配線（カソード配線５２M1、アノード配線５１M1、遮蔽配線８３M1）は、上下左右対称に配置されている。さらに、各電極（カソード電極３５、アノード電極３７、遮蔽電極８１）も、上下左右対称に配置されている。

第９の実施の形態においては、各カソードビア（カソードビア３６V1、カソードビア３６VE）からの距離が最も近いビアが、遮蔽ビア８２VEになっている。カソード配線５２M1からの距離が最も近い配線が、遮蔽配線８３M1になっている。カソード電極３５からの距離が最も近い電極(上下左右に隣接する電極)が、遮蔽電極８１になっている。このように構成をとることで、カソード信号に重畳される、回路チップ１１においてフォトダイオード駆動時に発生する電源の揺れに起因するノイズを抑制することが可能となる。

この実施の形態においても、シールド配線は、複数の固定電位に接続される。また、カソード３２とピニング層６４の電位が共通にされる。さらにカソード配線５２M1は画素２１の中央に配置される。

＜第１０の実施の形態＞
（SPAD画素チップ（図４１乃至図４４））
次に、図４１乃至図４４を参照して、第１０の実施の形態について説明する。

図４１と図４２は、フォトダイオードチップの構成を示す断面図である。図４３と図４４は、フォトダイオードチップの構成を示す平面図である。図４１は、図４３と図４４のA10-A10’線またはB10-B10’線の断面の構成を表す図である。図４２は、図４３と図４４のC10-C10’線の断面の構成を表す図である。図４３は、V1層２３V1とM1層２３M1の平面の構成を表し、図４４は、VE層２３VEと電極層２３Pの平面の構成を表している。なお、回路チップ１１の配線層９１の図示は省略する。

第８の実施の形態（図３６）と第９の実施の形態（図４０）においては、遮蔽電極８１は１つの四角形で構成されている。しかし、第１０の実施の形態においては、図４４に示されるように、遮蔽電極８１は１つの四角形ではなく、複数の画素２１に連続して跨るように構成される。具体的には、遮蔽電極８１は、画素２１の中心に配置されている四角形のカソード電極３５の周囲を環状の四角形で囲むように構成されている。また、遮蔽電極８１は、各画素２１の左上に配置されている四角形のアノード電極３７の周囲を環状の四角形で囲むように構成されている。そして、環状の四角形の角が隣接する画素２１の環状の四角形の角と連続するように構成されている。

このような構成により、カソード電極３５とアノード電極３７をそれぞれ個別に囲むことができ、他の実施の形態で行われている、隣接するカソード電極３５間の遮蔽だけでなく、カソード３２とアノード３１の間の遮蔽も行うことができる。

また、カソード電極３５とアノード電極３７のサイズも異なる。カソード電極３５の面積はアノード電極３７の面積より小さい。カソード信号を伝送する際には時間分解能を向上するために、カソード電極３５にできるだけ寄生容量が付加されないことが求められる。遮蔽電極８１は、ノイズの重畳を防ぐために必要ではあるが、カソード電極３５の寄生容量は小さくすることが望ましい。そのため、カソード電極３５を小さく作ることで、寄生容量が低減される。

逆にアノード電極３７は、電位の揺れない安定した電位を供給するために、寄生容量は多く付加されることが好ましい。そこで、アノード電極３７の面積を大きくし、また、アノード電極３７と遮蔽電極８１との距離を小さくすることで、寄生容量がバイパスコンデンサとして機能し、アノード電位を安定にすることが可能となる。

この実施の形態においても、シールド配線は、複数の固定電位に接続される。また、カソード３２とピニング層６４の電位が共通にされる。さらにカソード配線５２M1は画素２１の中央に配置される。

＜第１１の実施の形態＞
（SPAD画素チップ（図４５乃至図４８））
次に、図４５乃至図４８を参照して、第１１の実施の形態について説明する。

図４５と図４６は、SPAD画素チップの構成を示す断面図である。図４７と図４８は、回路チップの構成を示す平面図である。図４５は、図４７と図４８のA11-A11’線またはB11-B11’線の断面の構成を表す図である。図４６は、図４７と図４８のC11-C11’線の断面の構成を表す図である。図４７は、VE層９１VEと電極層９１Pの平面の構成を表し、図４８は、Vn層９１VnとMn層９１Mnの平面の構成を表している。

第１１の実施の形態は、第１０の実施の形態の構成に、回路チップ１１側の構成を付加したものである。回路チップ１１の配線層９１は、配線層２３に近い方から順番に示されている、電極層９１P、VE層９１VE、Mn層９１Mn、およびVn層９１Vnにより構成されている。なお、ここでは、回路チップ１１の配線層９１より低層の部分９３(図４５と図４６において上側の部分)の説明は省略する。

回路チップ１１内の配線層９１は、カソード電極３５C、カソードビア３６VEC、カソード配線５２Mn 、カソードビア３６Vn、アノード電極３７C、アノードビア３８VEC、アノード配線５１Mn、アノードビア３８Vnから構成される。図示は省略されているが、配線層９１のこれらの間が絶縁体(例えばSiO2等)で埋められているのは、フォトダイオードチップ１２の配線層２３における場合と同様である。

フォトダイオードチップ１２と回路チップ１１は、それぞれの配線層２３と配線層９１を介して相互に電気的に接続されている。フォトダイオードチップ１２内において、カソード３２は、カソードビア３６V1、カソード配線５２M1、カソードビア３６VE、カソード電極３５に順次接続されている。そしてカソード電極３５が、回路チップ１１内のカソード電極３５C、カソードビア３６VEC、カソード配線５２Mn、カソードビア３６Vnを介して、回路チップ１１内のクエンチ回路に接続される。

配線層９１のカソード電極３５C、カソードビア３６VEC、カソード配線５２Mn 、カソードビア３６Vn、アノード電極３７C、アノードビア３８VEC、アノード配線５１Mn、アノードビア３８Vnは、それぞれ対応する名称の配線層２３の構成要素に対応する。すなわち、カソード電極３５Cはカソード電極３５、カソードビア３６VECはカソードビア３６VE、カソード配線５２Mn はカソード配線５２M1、カソードビア３６Vnはカソードビア３６V1に、それぞれ対応する。また、アノード電極３７Cはアノード電極３７、アノードビア３８VECはアノードビア３８VE、アノード配線５１Mnはアノード配線５１M1、アノードビア３８Vnはアノードビア３８V1に、それぞれ対応する。

なお、この実施の形態においては、１つのカソード電極３５に対して１つのカソードビア３６VEが、また、１つのカソード電極３５Cに対して１つのカソードビア３６VECが、それぞれ設けられている。しかし、１つのカソード電極３５またはカソード電極３５Cに対して、複数のカソードビア３６VEまたはカソードビア３６VECが接続されるようにすることもできる。

同様に、フォトダイオードチップ１２内のアノード３１は、アノードビア３８V1、アノード配線５１M1、アノードビア３８VE、アノード電極３７に順次接続される。そしてアノード電極３７は、回路チップ１１のアノード電極３７C、アノードビア３８VEC、アノード配線５１Mn、アノードビア３８Vnを介してアノード電源４０に接続される。

さらに、フォトダイオードチップ１２内において、遮蔽配線８３M1、遮蔽ビア８２VE、遮蔽電極８１が順次接続される。そして、遮蔽電極８１が、回路チップ１１内の遮蔽電極８１C、遮蔽ビア８２VEC、遮蔽配線８３Mn、遮蔽ビア８２Vnを順次介して、遮蔽するための固定電位に接続される。

図４５に示されるように、平面視において、回路チップ１１の遮蔽配線８３Mnは、フォトダイオードチップ１２の遮蔽配線８３M1とカソード配線５２M1との隙間を覆うように配置されている。つまり、遮蔽配線８３Mnは、遮蔽配線８３M1とカソード配線５２M1の少なくとも一部に重なるように配置される。すなわち、平面視において、遮蔽配線８３Mn、遮蔽配線８３M1、およびカソード配線５２M1により画素２１の全体が覆われる。このように配置することで、回路チップ１１とフォトダイオードチップ１２を光学的に分離することが可能となる。

なお、配線層９１の対応遮蔽配線である遮蔽配線８３Mnと、配線層２３の遮蔽配線８３M1およびカソード配線５２M1以外を組み合わせてもよい。すなわち、配線層９１の、対応カソード電極３５C、対応シールド電極、または対応シールド配線と、配線層２３の、カソード電極３５、シールド電極、またはシールド配線を、平面視において、少なくともその一部が重なるように配置することができる。

また、回路チップ１１内において、遮蔽配線８３Mnは、メッシュ状に配置されたアノード電極３７Cと隣接するように配置されている。さらに、フォトダイオードチップ１２内において、遮蔽配線８３M1は、メッシュ状に配置されたアノード電極３７と隣接するように配置されている。このような配置により、遮蔽配線８３Mnとアノード電極３７Cの寄生容量が増加し、また遮蔽配線８３M1とアノード電極３７の寄生容量が増加し、寄生容量がバイパスコンデンサとして機能し、アノード電位を安定化することが可能となる。

第１０の実施の形態における場合と同様に、第１１の実施の形態においても、図４７に示されるように、遮蔽電極８１Cは１つの四角形ではなく、複数の画素２１に連続して跨るように構成される。具体的には、遮蔽電極８１Cは、画素２１の中心に配置されている四角形のカソード電極３５Cの周囲を環状の四角形で囲むように構成されている。また、遮蔽電極８１Cは、画素２１の左上に配置されている四角形のアノード電極３７Cの周囲を環状の四角形で囲むように構成されている。そして、環状の四角形の角が隣接する画素２１の環状の四角形の角と連続するように構成されている。

このような構成により、カソード電極３５Cとアノード電極３７Cをそれぞれ個別に囲むことができ、隣接するカソード電極３５C間の遮蔽だけでなく、カソード３２とアノード３１の間の遮蔽も行うことができる。

また、カソード電極３５Cとアノード電極３７Cのサイズも異なる。カソード電極３５Cの面積はアノード電極３７Cの面積より小さい。カソード信号を伝送する際には時間分解能を向上するために、できるだけ寄生容量が付加されないことが求められる。遮蔽電極８１Cは、ノイズの重畳を防ぐために必要ではあるが、カソード電極３５Cの寄生容量は小さくすることが望ましい。そのため、カソード電極３５Cを小さく作ることで、カソード電極３５Cの寄生容量が低減される。

逆にアノード電極３７Cは、電位の揺れない安定した電位を供給するために、寄生容量は多く付加されることが好ましい。そこで、アノード電極３７Cの面積を大きくし、また、アノード電極３７Cと遮蔽電極８１Cとの距離を小さくすることで、寄生容量がバイパスコンデンサとして機能し、アノード電位を安定にすることが可能となる。

この実施の形態においても、シールド配線は、複数の固定電位に接続される。また、カソード３２とピニング層６４の電位が共通にされる。さらにカソード配線５２M1は画素２１の中央に配置される。

＜第１２の実施の形態＞
（SPAD画素チップ（図４９乃至図５１））
次に、図４９乃至図５１を参照して、第１２の実施の形態について説明する。

図４９と図５０は、フォトダイオードチップの構成を示す断面図である。図５１は、フォトダイオードチップの構成を示す平面図である。図４９は、図５１のA12-A12’線またはB12-B12’線の断面の構成を表す図である。図５０は、図５１のC12-C12’線の断面の構成を表す図である。なお、回路チップ１１の配線層９１の図示は省略する。

配線層２３は、カソードビア３６、カソード電極３５、アノードビア３８、アノード電極３７に加え、例えばSiOF、SiCO、SiCOH等の低誘電率材料からなる低誘電率部材１０１から構成される。

第１２の実施の形態においては、図５１に示されるように、アノード電極３７は、２×２個の画素２１を単位としたとき、その左上、左下、右下、および右上の角に配置される。

さらに、図４９と図５１に示されるように、第１の実施の形態と同様に、カソードビア３６は平面から見て画素２１の中央に配置されている。しかし、カソード電極３５については、奇数行目の画素２１内のカソード電極３５とその下の偶数行目の画素２１内のカソード電極３５の距離はａとされている。そして、偶数行目の画素２１内のカソード電極３５とその下の奇数行目の画素２１内のカソード電極３５の距離はｂとされている。そして距離ａは距離ｂより短く（ａ＜ｂ）設定されている。

低誘電率部材１０１は、距離ａで隣接するカソード電極３５とカソード電極３５の間に配置される。すなわち、第１の実施の形態においてアノード電極３７が配置されている位置であって配線層２３の一部に、低誘電率部材１０１が配置される。

このように配置することで、カソード電極３５と最も距離の近い別のカソード電極３５（カソードビア３６と最も距離の近い別のソードビア３６）の寄生容量を低誘電率部材１０１によって低減し、寄生容量に起因するカソード信号の干渉を抑制することができる。

さらに、図４の第１の実施の形態においては、１個の画素２１に対してカソード電極３５が１個、アノード電極３７が1.25個の割合で配置されている。また図３の第１の実施の形態においては、１個の画素２１に対してカソード電極３５が１個、アノード電極３７が１個の割合で配置されている。これに対して、第１２の実施の形態においては、図５１に示されるように、１個の画素２１に対して、カソード電極３５が１個、アノード電極３７が0.25個の割合で配置されている。その結果、電極数を減らすことができ、微細化に有利となる。

＜第１３の実施の形態＞
（SPAD画素チップ（図５２乃至図５４））
次に、図５２乃至図５４を参照して、第１３の実施の形態について説明する。

図５２と図５３は、フォトダイオードチップの構成を示す断面図である。図５４は、フォトダイオードチップの構成を示す平面図である。図５２は、図５４のA13-A13’線またはB13-B13’線の断面の構成を表す図である。図５３は、図５４のC13-C13’線の断面の構成を表す図である。なお、回路チップ１１の配線層９１の図示は省略する。

第１３の実施の形態においては、配線層２３は、カソード電極３５、カソードビア３６、アノード電極３７、アノードビア３８に加え、低誘電率部材１０１から構成される。

低誘電率部材１０１は、配線層２３のすべての電極（カソード電極３５、アノード電極３７）、ビア（カソードビア３６、アノードビア３８）の間を充填するように配置される。配線（カソード配線５２M1、アノード配線５１M1）が設けられる場合には、それらの間にも低誘電率部材１０１が配置される。

このように配線層２３を低誘電率部材１０１で満たすことで、各カソード電極３５、カソードビア３６の寄生容量に起因するカソード信号の干渉を抑制することができる。また、カソード電極３５（カソードビア３６）とアノード電極３７（アノードビア３８）の間の寄生容量も低減することで、アノード電源の揺らぎのカソード信号への重畳も抑制することができる。

さらに、第３の実施の形態（図１４）や第４の実施の形態（図１９）においては、１個の画素２１に対して、カソード電極３５が１個、アノード電極３７が３個の割合で配置されている。これに対して第１３の実施の形態においては、１個の画素２１に対して、カソード電極３５が１個、アノード電極３７が１個の割合で配置されている。その結果、電極数を減らすことができ、微細化に有利となる。

＜第１４の実施の形態＞
（SPAD画素チップ（図５５乃至図５７））
次に、図５５乃至図５７を参照して、第１４の実施の形態について説明する。

図５５と図５６は、フォトダイオードチップの構成を示す断面図である。図５７は、フォトダイオードチップの構成を示す平面図である。図５５は、図５７のA14-A14’線またはB14-B14’線の断面の構成を表す図である。図５６は、図５７のC14-C14’線の断面の構成を表す図である。なお、回路チップ１１の配線層９１の図示は省略する。

配線層２３は、カソード電極３５、カソードビア３６、アノード電極３７、アノードビア３８、および低誘電率部材１０１から構成される。低誘電率部材１０１は画素２１の中央に配置されたカソードビア３６、カソード電極３５から一定の距離を置いて、それらを囲むように配置される。つまり、配線層２３の一部に、低誘電率部材１０１が配置される。

低誘電率部材１０１が存在しない部分には、通常のSiO2等からなる誘電率材料からなる部材が配置される。これにより、屈折率が小さい低誘電率部材１０１が光ケーブルのクラッドのように機能し、それより屈折率が大きい、誘電率材料の部材がコアのように機能する。その結果、平面視上のアノード増倍層３３と重なる領域で透過した光を領域外に外れないよう導き、アノード増倍層３３の外を透過した光を増倍層３３に引き込むように導くことが可能となる。

＜移動体への応用例＞
（図５８、図５９）
本開示は、様々な製品へ応用することができる。例えば、本開示は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図５８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図５９は、撮像部１２０３１の設置位置の例を示す図である。

図５９では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図５９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。図１のSPAD画素チップ１は、撮像部１２０３１に適用することができる。これにより、ノイズの少ない、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。

本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

＜その他＞
本開示は、以下のような構成もとることができる。
（１）
第１のチップと、
前記第１のチップと接合される第２のチップとを備え、
前記第１のチップは、アノード電位を備え、
前記第２のチップは、
マトリックス状に配置された画素と、
前記画素ごとに配置されたカソードと、
前記カソードとともにフォトダイオードを構成し、前記画素ごとに独立して前記第１のチップの前記アノード電位に接続されるアノードと
を備える固体撮像素子。
（２）
第１の前記画素の前記カソードに接続されるカソード電極と、
第１の前記画素の前記カソード電極と、第１の前記画素に隣接する第２の前記画素の前記カソードに接続される前記カソード電極との間に配置される、前記第１のチップの固定電位に接続されるシールド電極と
をさらに備える
前記（１）に記載の固体撮像素子。
（３）
前記カソード電極は、第１の距離で他の前記カソード電極と隣接するとともに、前記第１の距離より長い第２の距離で他の前記カソード電極と隣接し、前記シールド電極は、前記第１の距離で隣接する前記カソード電極と他の前記カソード電極の間に配置される
前記（１）または（２）に記載の固体撮像素子。
（４）
前記画素は、画素分離部により絶縁分離される
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記シールド電極は、前記アノードに接続されたアノード電極である
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
前記第２のチップは、
前記画素ごとに配置されるピニング層と、
前記シールド電極としてのピニング電極と、
前記ピニング層と前記ピニング電極に接続されているシールド配線としてのピニング配線と
をさらに備えるか、
または
前記シールド電極としての遮蔽電極と、
前記遮蔽電極に接続される前記シールド配線としての遮蔽配線と
をさらに備えるとともに、
前記アノード電極に接続される、前記シールド配線としてのアノード配線をさらに備える
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記カソード電極の面積は、前記シールド電極の面積以下であるか、または前記カソードにカソード配線が接続されている場合には、前記カソード電極と前記カソード配線の面積の和は、前記シールド電極と前記シールド配線の面積の和以下である
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
前記画素が、前記カソード電極と前記アノード電極の配置に関して、隣接する画素と同じレイアウトになる
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
前記画素が、前記カソード電極と前記アノード電極に関して、上下左右対称になる
前記（１）乃至（８）のいずれかに記載の固体撮像素子。
（１０）
前記ピニング電極または前記遮蔽電極は、前記アノード電位とは異なる前記固定電位に接続される
前記（１）乃至（９）のいずれかに記載の固体撮像素子。
（１１）
前記カソードと前記ピニング層は、共通の電位とされる
前記（１）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）
前記遮蔽電極は、四角形または複数の前記画素に連続して跨るように構成される
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
前記カソード電極、前記シールド電極、または前記シールド配線の２つ以上が、平面視において、少なくともその一部が重なるように配置される
前記（１）乃至（１２）のいずれかに記載の固体撮像素子。
（１４）
前記カソード電極が前記アノード配線と重なるように配置される
前記（１）乃至（１３）のいずれかに記載の固体撮像素子。
（１５）
前記第１のチップは、前記２のチップと電気的に接続するための第１の配線層を備え、
前記第２のチップは、前記１のチップの前記第１の配線層と電気的に接続するための第２の配線層を備え、
前記第１の配線層は、前記カソード電極に対応する対応カソード電極、前記シールド電極に対応する対応シールド電極、または前記シールド配線に対応する対応シールド配線を備え、
前記第１の配線層の、前記対応カソード電極、前記対応シールド電極、または前記対応シールド配線の少なくとも１つと、前記第２の配線層の、前記カソード電極、前記シールド電極、または前記シールド配線の少なくとも１つは、平面視において、少なくともその一部が重なるように配置されている
前記（１）乃至（１４）のいずれかに記載の固体撮像素子。
（１６）
前記対応シールド配線としての前記第１の配線層の対応遮蔽配線が、前記第２の配線層の前記遮蔽配線と前記カソード配線に重なるように配置される
前記（１）乃至（１５）のいずれかに記載の固体撮像素子。
（１７）
前記カソード電極と前記シールド電極が形成されている配線層に、低誘電率部材が配置される
前記（１）乃至（１６）のいずれかに記載の固体撮像素子。
（１８）
前記カソード電極は、第１の距離で他の前記カソード電極と隣接するとともに、前記第１の距離より長い第２の距離で他の前記カソード電極と隣接し、前記低誘電率部材は、前記第１の距離で隣接する前記カソード電極と他の前記カソード電極の間に配置される
前記（１）乃至（１７）のいずれかに記載の固体撮像素子。
（１９）
前記配線層の前記低誘電率部材を有しない部分に、前記低誘電率部材より屈折率が大きい誘電率材料からなる部材が配置される
前記（１）乃至（１８）のいずれかに記載の固体撮像素子。
（２０）
前記固体撮像素子は、移動体に装着されている
前記（１）乃至（１９）のいずれかに記載の固体撮像素子。

１ SPAD画素チップ，１１ 回路チップ，１２ フォトダイオードチップ，２１ 画素，２２ Si層，２３ 配線層，３１ アノード，３２ カソード，３３ アノード増倍層，３４ ホール蓄積層，３５ カソード電極，３６ カソードビア， ３７ アノード電極，３８ アノードビア

Claims (19)

1. 第１のチップと、
   前記第１のチップと接合される第２のチップとを備え、
   前記第１のチップは、アノード電位を受ける第１の配線を備え、
   前記第２のチップは、
   それぞれがカソードおよびアノードを有する第１の画素及び第２の画素と、
   前記第１の画素の前記カソードに接続される第１のカソード電極と、
   前記第２の画素の前記カソードに接続される第２のカソード電極と、
   前記第１のカソード電極と、前記第２のカソード電極との間に配置され、前記第１の配線に接続されたシールド電極と
   を備える固体撮像素子。
2. 前記第１のカソード電極は、第１の距離で前記第２のカソード電極と隣接するとともに、前記第１の距離より長い第２の距離で第３のカソード電極と隣接し、前記シールド電極は、前記第１の距離で隣接する前記第１のカソード電極と前記第２のカソード電極の間に配置される
   請求項１に記載の固体撮像素子。
3. 前記第１の画素と前記第２の画素は、画素分離部により絶縁分離される
   請求項１に記載の固体撮像素子。
4. 前記シールド電極は、前記アノードに接続されたアノード電極である
   請求項１に記載の固体撮像素子。
5. 前記第２のチップは、
   画素ごとに配置されるピニング層と、
   前記シールド電極としてのピニング電極と、
   前記ピニング層と前記ピニング電極に接続されているシールド配線としてのピニング配線と
   をさらに備えるか、
   または
   前記シールド電極としての遮蔽電極と、
   前記遮蔽電極に接続される前記シールド配線としての遮蔽配線と
   をさらに備えるとともに、
   前記アノード電極に接続される、前記シールド配線としてのアノード配線をさらに備える
   請求項４に記載の固体撮像素子。
6. 前記第１のカソード電極の面積は、前記シールド電極の面積以下であるか、または前記カソードにカソード配線が接続されている場合には、前記第１のカソード電極と前記カソード配線の面積の和は、前記シールド電極と前記シールド配線の面積の和以下である
   請求項５に記載の固体撮像素子。
7. 前記第１の画素が、前記第１のカソード電極と前記アノード電極の配置に関して、隣接する画素と同じレイアウトになる
   請求項４に記載の固体撮像素子。
8. 前記第１の画素が、前記第１のカソード電極と前記アノード電極に関して、上下左右対称になる
   請求項７に記載の固体撮像素子。
9. 前記ピニング電極または前記遮蔽電極は、前記アノード電位とは異なる固定電位に接続される
   請求項５に記載の固体撮像素子。
10. 前記カソードと前記ピニング層は、共通の電位とされる
    請求項５に記載の固体撮像素子。
11. 前記遮蔽電極は、四角形または複数の画素に連続して跨るように構成される
    請求項５に記載の固体撮像素子。
12. 前記第１のカソード電極、前記シールド電極、または前記シールド配線の２つ以上が、平面視において、少なくともその一部が重なるように配置される
    請求項５に記載の固体撮像素子。
13. 前記第１のカソード電極が前記アノード配線と重なるように配置される
    請求項１２に記載の固体撮像素子。
14. 前記第１のチップは、前記第２のチップと電気的に接続するための第１の配線層を備え、
    前記第２のチップは、前記第１のチップの前記第１の配線層と電気的に接続するための第２の配線層を備え、
    前記第１の配線層は、前記第１のカソード電極に対応する対応カソード電極、前記シールド電極に対応する対応シールド電極、または前記シールド配線に対応する対応シールド配線を備え、
    前記第１の配線層の、前記対応カソード電極、前記対応シールド電極、または前記対応シールド配線の少なくとも１つと、前記第２の配線層の、前記第１のカソード電極、前記シールド電極、または前記シールド配線の少なくとも１つは、平面視において、少なくともその一部が重なるように配置されている
    請求項６に記載の固体撮像素子。
15. 前記対応シールド配線としての前記第１の配線層の対応遮蔽配線が、前記第２の配線層の前記遮蔽配線と前記カソード配線に重なるように配置される
    請求項１４に記載の固体撮像素子。
16. 前記第１のカソード電極と前記シールド電極が形成されている配線層に、低誘電率部材が配置される
    請求項１に記載の固体撮像素子。
17. 前記第１のカソード電極は、第１の距離で前記第２のカソード電極と隣接するとともに、前記第１の距離より長い第２の距離で第３のカソード電極と隣接し、前記低誘電率部材は、前記第１の距離で隣接する前記第１のカソード電極と前記第２のカソード電極の間に配置される
    請求項１６に記載の固体撮像素子。
18. 前記配線層の前記低誘電率部材を有しない部分に、前記低誘電率部材より屈折率が大きい誘電率材料からなる部材が配置される
    請求項１７に記載の固体撮像素子。
19. 前記固体撮像素子は、移動体に装着されている
    請求項１に記載の固体撮像素子。

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