JP6933050B2

JP6933050B2 - Circuit boards, electronics and data update methods

Info

Publication number: JP6933050B2
Application number: JP2017160307A
Authority: JP
Inventors: 猛北村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2017-08-23
Filing date: 2017-08-23
Publication date: 2021-09-08
Anticipated expiration: 2037-08-23
Also published as: JP2019040302A

Description

本発明は、回路基板上の半導体装置に保持されているデータを更新する技術に関するものであり、特に、回路基板の外部から取得するデータを基に更新を行う技術に関するものである。 The present invention relates to a technique for updating data held in a semiconductor device on a circuit board, and more particularly to a technique for updating based on data acquired from the outside of the circuit board.

組み込み型機器の制御用コントローラのプログラムおよびデータの格納デバイスとして、フラッシュＲＯＭ（Read Only Memory）が広く用いられている。また、組み込み型装置は、高い信頼性が要求されることも多く、制御用のプログラムのデータがフラッシュＲＯＭに正常に保存されていることが必要となる。 A flash ROM (Read Only Memory) is widely used as a program and data storage device for a controller for controlling an embedded device. Further, the embedded device is often required to have high reliability, and it is necessary that the data of the control program is normally stored in the flash ROM.

フラッシュＲＯＭでは、プロセスの微細化によってデバイスの大容量化や高集積化が進んでいる、一方で、大容量化や高集積化によって、フラッシュＲＯＭではデータ保持時間の短縮化の問題が生じている。例えば、ＮＡＮＤ型フラッシュＲＯＭでは、時間経過に伴ってデータ保持用の酸化膜から電荷が漏れだすことによるデータの消失や、データの書き換えによって生じる酸化膜の劣化による書き換え回数の制限やデータ保持寿命の短期化が生じうる。 In flash ROMs, the capacity and integration of devices are increasing due to the miniaturization of processes, while the problems of shortening the data retention time in flash ROMs are occurring due to the increase in capacity and integration. .. For example, in a NAND flash ROM, data is lost due to electric charge leaking from an oxide film for data retention with the passage of time, and the number of rewrites is limited due to deterioration of the oxide film caused by data rewriting, and the data retention life is shortened. Shortening can occur.

フラッシュＲＯＭにおけるデータエラーや短寿命化への対応としては、ＥＣＣ（Error correcting Code）機能によるエラー訂正やウェアレベリングによるメモリ素子ごとの利用回数の平準化などの技術が用いられることが多い。しかし、組み込み型装置においてフラッシュＲＯＭに格納した制御用コントローラのプログラムにデータ化けが発生し、エラー訂正等では対応しきれずにプログラムの実行が行えないような場合には、プログラムを実行することができなくなる。そのような場合には、フラッシュＲＯＭに保存されたデータを正常なデータに書き換える作業等を行わないと、組み込み型装置が正常に動作しない恐れがある。そのため、フラッシュＲＯＭに保存されたプログラムを実行する装置において、フラッシュＲＯＭに保存されたデータのエラー等が生じたときに、プログラムを正常なデータで更新する技術の開発が行われている。そのような、フラッシュＲＯＭに保存されたデータのエラー等が生じたときに、正常なデータによってデータを更新する技術としては、例えば、特許文献１のような技術が開示されている。 In order to deal with data errors and shortened life in flash ROM, techniques such as error correction by ECC (Error correcting Code) function and leveling of the number of times of use for each memory element by wear leveling are often used. However, in the embedded device, if the control controller program stored in the flash ROM is garbled and cannot be executed due to error correction, etc., the program can be executed. It disappears. In such a case, the embedded device may not operate normally unless the data stored in the flash ROM is rewritten into normal data. Therefore, in a device that executes a program stored in the flash ROM, a technique for updating the program with normal data is being developed when an error or the like of the data stored in the flash ROM occurs. As a technique for updating data with normal data when such an error of data stored in a flash ROM occurs, for example, a technique such as Patent Document 1 is disclosed.

特許文献１は、制御用のプログラムが保存されたフラッシュＲＯＭのデータを、メモリカード上に保存されたデータを用いて更新する制御装置に関するものである。特許文献１の制御装置は、ＣＰＵ（Central Processing Unit）がＦＰＧＡ（Field Programmable Gate Array）に形成された回路を用いてメモリカードのデータを基にフラッシュＲＯＭのデータを更新している。特許文献１では、フラッシュＲＯＭのデータの更新は、メモリカードが接続された状態で、更新用のボタンが押されることで開始される。また、データ更新後は、ＦＰＧＡ上に周辺機器の制御回路等を形成して、ＣＰＵがフラッシュＲＯＭ上のプログラムを実行している。 Patent Document 1 relates to a control device that updates data in a flash ROM in which a control program is stored by using the data stored in a memory card. In the control device of Patent Document 1, the CPU (Central Processing Unit) updates the data of the flash ROM based on the data of the memory card by using the circuit formed in the FPGA (Field Programmable Gate Array). In Patent Document 1, the update of the data in the flash ROM is started by pressing the update button with the memory card connected. After updating the data, a control circuit for peripheral devices is formed on the FPGA, and the CPU executes a program on the flash ROM.

特開２００４−２１０５０６号公報Japanese Unexamined Patent Publication No. 2004-210506

しかしながら、特許文献１の技術は次のような点で十分ではない。特許文献１の制御装置では、メモリカードを装着した状態でデータ更新の開始ボタンを押すことでフラッシュＲＯＭのデータの更新を行っている。そのような構成では、作業者等が異常をすぐに検知できない環境やメモリカードの装着やボタンの押し下げを行えないような環境では、更新を行うことができない。よって、組み込み型装置の制御用プログラムを実行できないような状態から正常な状態に戻すために長い時間を要し、組み込み型装置の動作の信頼性が低下する恐れがある。そのため、特許文献１の技術は、組み込み型装置の動作の信頼性を維持するために、フラッシュＲＯＭに保存された制御用のプログラムにエラーが生じたときに、正常なデータに復旧させる技術としては十分ではない。 However, the technique of Patent Document 1 is not sufficient in the following points. In the control device of Patent Document 1, the data of the flash ROM is updated by pressing the data update start button with the memory card installed. With such a configuration, updating cannot be performed in an environment in which an operator or the like cannot immediately detect an abnormality or in an environment in which a memory card cannot be installed or a button cannot be pressed. Therefore, it takes a long time to return from the state in which the control program of the embedded device cannot be executed to the normal state, and the reliability of the operation of the embedded device may decrease. Therefore, the technique of Patent Document 1 is a technique for recovering normal data when an error occurs in the control program stored in the flash ROM in order to maintain the reliability of the operation of the embedded device. Not enough.

本発明は、上記の課題を解決するため、フラッシュＲＯＭに保存されたプログラムにエラーが生じたときに、正常なデータを用いて確実に復旧させることができる回路基板を提供することを目的としている。 In order to solve the above problems, it is an object of the present invention to provide a circuit board capable of reliably recovering using normal data when an error occurs in a program stored in a flash ROM. ..

上記の課題を解決するため、本発明の回路基板は、第１のメモリと、プロセッサと、ゲートアレイと、スイッチ回路と、第２のメモリを備えている。第１のメモリは、保持しているプログラムのデータを書き換える手段を有する。プロセッサは、第１のメモリに保持されているプログラムを実行する。ゲートアレイは、コンフィギュレーションデータに基づいた回路パターンを形成する。スイッチ回路は、ゲートアレイから入力される制御信号に基づいて、第１のメモリと、プロセッサまたはゲートアレイのいずれかとを接続する。第２のメモリは、外部とデータの送受信を行うコントローラとして動作する第１の回路パターンを形成するコンフィギュレーションデータを初期コンフィギュレーションデータとして保持している。また、ゲートアレイは、起動時に、第２のメモリから読み出す初期コンフィギュレーションデータに基づいて第１の回路パターンを形成する。ゲートアレイは、第１のメモリに保持されているデータの異常が検知されたときに、コントローラを介して外部から入力されるコンフィギュレーションデータに基づいて、第２の回路パターンを形成する。第２の回路パターンは、第１のメモリとゲートアレイを接続する制御信号をスイッチ回路に出力する回路と、外部から入力される正常なデータに基づいて第１のメモリに保持されているプログラムを更新する回路とを有する。 In order to solve the above problems, the circuit board of the present invention includes a first memory, a processor, a gate array, a switch circuit, and a second memory. The first memory has a means for rewriting the data of the held program. The processor executes the program held in the first memory. The gate array forms a circuit pattern based on the configuration data. The switch circuit connects the first memory to either the processor or the gate array based on the control signal input from the gate array. The second memory holds configuration data forming a first circuit pattern that operates as a controller that transmits / receives data to / from the outside as initial configuration data. In addition, the gate array forms a first circuit pattern based on the initial configuration data read from the second memory at startup. The gate array forms a second circuit pattern based on the configuration data input from the outside via the controller when an abnormality of the data held in the first memory is detected. The second circuit pattern consists of a circuit that outputs a control signal that connects the first memory and the gate array to the switch circuit, and a program that is held in the first memory based on normal data input from the outside. It has a circuit to update.

本発明のデータ復旧方法は、第１のメモリと、プロセッサと、スイッチ回路と、第２のメモリを備える回路基板におけるデータ復旧方法である。プロセッサは、第１のメモリに保持されているプログラムを実行する。ゲートアレイは、コンフィギュレーションデータに基づいた回路パターンを形成する。スイッチ回路は、ゲートアレイから入力される制御信号に基づいて、第１のメモリと、プロセッサまたはゲートアレイのいずれかとを接続する。第２のメモリは、外部とデータの送受信を行うコントローラとして動作する第１の回路パターンを形成するコンフィギュレーションデータを初期コンフィギュレーションデータとして保持している。本発明のデータ復旧方法は、起動時に、第２のメモリから読み出す初期コンフィギュレーションデータに基づいて第１の回路パターンをゲートアレイに形成する。本発明のデータ復旧方法は、第１のメモリに保持されているデータの異常が検知されたときに、コントローラを介して外部から入力されるコンフィギュレーションデータに基づいて、第２の回路パターンを形成する。第２の回路パターンは、第１のメモリ１とゲートアレイを接続する制御信号をスイッチ回路に出力する回路と、外部から入力される正常なデータに基づいて第１のメモリに保持されているプログラムを更新する回路とを有する。 The data recovery method of the present invention is a data recovery method in a circuit board including a first memory, a processor, a switch circuit, and a second memory. The processor executes the program held in the first memory. The gate array forms a circuit pattern based on the configuration data. The switch circuit connects the first memory to either the processor or the gate array based on the control signal input from the gate array. The second memory holds configuration data forming a first circuit pattern that operates as a controller that transmits / receives data to / from the outside as initial configuration data. The data recovery method of the present invention forms a first circuit pattern in the gate array based on the initial configuration data read from the second memory at startup. The data recovery method of the present invention forms a second circuit pattern based on the configuration data input from the outside via the controller when an abnormality of the data held in the first memory is detected. do. The second circuit pattern is a circuit that outputs a control signal connecting the first memory 1 and the gate array to the switch circuit, and a program held in the first memory based on normal data input from the outside. Has a circuit to update.

本発明によると、保存されたプログラムにエラーが生じたときに、正常なデータを用いて確実にデータを復旧させることができる。 According to the present invention, when an error occurs in a stored program, normal data can be used to reliably recover the data.

本発明の第１の実施形態の構成の概要を示す図である。It is a figure which shows the outline of the structure of the 1st Embodiment of this invention. 本発明の第２の実施形態の構成の概要を示す図である。It is a figure which shows the outline of the structure of the 2nd Embodiment of this invention. 本発明の第２の実施形態において回路基板をバックプレーンに挿入する動作を模式的に示した図である。It is a figure which showed typically the operation of inserting a circuit board into a backplane in the 2nd Embodiment of this invention. 本発明の第２の実施形態において回路基板をバックプレーンに装着した状態を模式的に示した図である。It is a figure which shows typically the state which mounted the circuit board on the backplane in the 2nd Embodiment of this invention. 本発明の第２の実施形態の監視装置用の回路基板の構成の例を示す図である。It is a figure which shows the example of the structure of the circuit board for the monitoring apparatus of the 2nd Embodiment of this invention. 本発明の第２の実施形態におけるバックプレーンに形成された信号線の構成の例を示した図である。It is a figure which showed the example of the structure of the signal line formed on the backplane in the 2nd Embodiment of this invention. 本発明の第２の実施形態の動作フローを示すシーケンス図である。It is a sequence diagram which shows the operation flow of the 2nd Embodiment of this invention. 本発明の第２の実施形態の動作フローを示すシーケンス図である。It is a sequence diagram which shows the operation flow of the 2nd Embodiment of this invention. 本発明の第２の実施形態においてＦＰＧＡに形成される回路を模式的に示した図である。It is a figure which showed typically the circuit formed in the FPGA in the 2nd Embodiment of this invention. 本発明の第２の実施形態においてＦＰＧＡに形成される回路を模式的に示した図である。It is a figure which showed typically the circuit formed in the FPGA in the 2nd Embodiment of this invention.

（第１の実施形態）
本発明の第１の実施形態について図を参照して詳細に説明する。図１は、本実施形態の回路基板の構成の概要を示したものである。本実施形態の回路基板は、第１のメモリ１１と、プロセッサ１２と、ゲートアレイ１３と、スイッチ回路１４と、第２のメモリ１５を備えている。 (First Embodiment)
The first embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 shows an outline of the configuration of the circuit board of the present embodiment. The circuit board of this embodiment includes a first memory 11, a processor 12, a gate array 13, a switch circuit 14, and a second memory 15.

第１のメモリ１１は、保持しているプログラムのデータを書き換える手段を有する。プロセッサ１２は、第１のメモリ１１に保持されているプログラムを実行する。ゲートアレイ１３は、コンフィギュレーションデータに基づいた回路パターンを形成する。スイッチ回路１４は、ゲートアレイ１３から入力される制御信号に基づいて、第１のメモリ１１と、プロセッサ１２またはゲートアレイ１３のいずれかとを接続する。第２のメモリ１５は、外部とデータの送受信を行うコントローラとして動作する第１の回路パターンを形成するコンフィギュレーションデータを初期コンフィギュレーションデータとして保持している。また、ゲートアレイ１３は、起動時に、第２のメモリ１５から読み出す初期コンフィギュレーションデータに基づいて第１の回路パターンを形成する。ゲートアレイ１３は、第１のメモリ１１に保持されているデータの異常が検知されたときに、コントローラを介して外部から入力されるコンフィギュレーションデータに基づいて、第２の回路パターンを形成する。第２の回路パターンは、第１のメモリ１１とゲートアレイ１３を接続する制御信号をスイッチ回路１４に出力する回路と、外部から入力される正常なデータに基づいて第１のメモリ１１に保持されているプログラムを更新する回路とを有する。 The first memory 11 has a means for rewriting the data of the held program. The processor 12 executes a program held in the first memory 11. The gate array 13 forms a circuit pattern based on the configuration data. The switch circuit 14 connects the first memory 11 to either the processor 12 or the gate array 13 based on the control signal input from the gate array 13. The second memory 15 holds configuration data forming a first circuit pattern that operates as a controller that transmits / receives data to / from the outside as initial configuration data. Further, the gate array 13 forms a first circuit pattern based on the initial configuration data read from the second memory 15 at the time of startup. The gate array 13 forms a second circuit pattern based on the configuration data input from the outside via the controller when an abnormality of the data held in the first memory 11 is detected. The second circuit pattern is held in the first memory 11 based on the circuit that outputs the control signal connecting the first memory 11 and the gate array 13 to the switch circuit 14 and the normal data input from the outside. It has a circuit to update the program.

本実施形態の回路基板のゲートアレイ１３は、第２のメモリ１５から読み出した初期コンフィギュレーションデータを基に外部とデータの送受信を行うコントローラとして動作する第１の回路パターンを形成している。また、異常を検知したときには、ゲートアレイ１３は、第１の回路パターンとして形成したコントローラを介して、回路基板の外部の装置からコンフィギュレーションデータを取得している。ゲートアレイ１３は、取得したコンフィギュレーションデータを基に回路を形成し、第１のメモリ１１とゲートアレイ１３を接続する制御信号をスイッチ回路１４に出力する。また、ゲートアレイ１３は、外部の装置から入力される正常なデータに基づいて第１のメモリ１１に保持されているプログラムを更新する回路を内部に形成することで、第１のメモリ１１のプログラムのデータを更新する。ゲートアレイ１３が第１のメモリ１１のプログラムのデータを更新することで、プロセッサ１２は、正常なデータのプログラムを実行することができるようになる。すなわち、本実施形態の回路基板は、外部の装置から取得したコンフィギュレーションデータに基づいてゲートアレイ１３に回路パターンを形成することで、自動でプログラムのデータを正常なデータに更新することが可能に成りうる。そのため、本実施形態の回路基板を用いることで保存されたプログラムにエラーが生じたときに、正常なデータを用いて確実に復旧させることができる。 The gate array 13 of the circuit board of the present embodiment forms a first circuit pattern that operates as a controller that transmits / receives data to / from the outside based on the initial configuration data read from the second memory 15. When an abnormality is detected, the gate array 13 acquires configuration data from a device outside the circuit board via a controller formed as the first circuit pattern. The gate array 13 forms a circuit based on the acquired configuration data, and outputs a control signal for connecting the first memory 11 and the gate array 13 to the switch circuit 14. Further, the gate array 13 internally forms a circuit for updating the program held in the first memory 11 based on normal data input from an external device, thereby forming a program in the first memory 11. Update the data of. When the gate array 13 updates the data of the program of the first memory 11, the processor 12 can execute the program of normal data. That is, the circuit board of the present embodiment can automatically update the program data to normal data by forming a circuit pattern on the gate array 13 based on the configuration data acquired from the external device. It can be. Therefore, by using the circuit board of the present embodiment, when an error occurs in the saved program, it can be reliably recovered by using normal data.

（第２の実施形態）
本発明の第２の実施形態について図を参照して詳細に説明する。図２は、本実施形態の組み込み型装置用の回路基板１００の構成の概要を示したものである。 (Second Embodiment)
A second embodiment of the present invention will be described in detail with reference to the drawings. FIG. 2 shows an outline of the configuration of the circuit board 100 for the embedded device of the present embodiment.

本実施形態の回路基板１００は、ＣＰＵ（Central Processing Unit）１０１と、フラッシュＲＯＭ（Read Only Memory）１０２と、ＲＡＭ（Random Access Memory）１０３と、スイッチＩＣ（Integrated Circuit）１０４を備えている。また、本実施形態の回路基板１００は、ＦＰＧＡ（Field Programmable Gate Array）１０５と、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）１０６をさらに備えている。また、本実施形態の回路基板１００は、ＰＣＩｅ（PCI（Peripheral Component Interconnect） Express）スイッチ１０７と、ＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８をさらに備えている。また、本実施形態の回路基板１００は、ネットワークインタフェース１０９と、Ｌ２スイッチ１１０と、ＬＡＮ（Local Area Network）ポート１１１と、電源制御回路１１２をさらに備えている。 The circuit board 100 of this embodiment includes a CPU (Central Processing Unit) 101, a flash ROM (Read Only Memory) 102, a RAM (Random Access Memory) 103, and a switch IC (Integrated Circuit) 104. Further, the circuit board 100 of the present embodiment further includes an FPGA (Field Programmable Gate Array) 105 and an EEPROM (Electrically Erasable Programmable Read Only Memory) 106. Further, the circuit board 100 of the present embodiment further includes a PCIe (PCI (Peripheral Component Interconnect) Express) switch 107 and a PCIe-Ether bridge 108. Further, the circuit board 100 of the present embodiment further includes a network interface 109, an L2 switch 110, a LAN (Local Area Network) port 111, and a power supply control circuit 112.

本実施形態の組み込み型装置用の回路基板１００の各部位について説明する。ＣＰＵ１０１は、プログラムを実行し回路基板１００の用途に応じた動作を行う機能を有する。ＣＰＵ１０１は、フラッシュＲＯＭ１０２に保存されたプログラムを読み出して実行する。フラッシュＲＯＭ１０２には、回路基板１００に割り当てられた機能に応じたプログラムが保存されている。ＣＰＵ１０１は、フラッシュＲＯＭ１０２に保存されたプログラムを実行することで、回路基板１００は、用途に応じた機能を発現する。また、本実施形態のＣＰＵ１０１は、第１の実施形態のプロセッサ１２に相当する。 Each part of the circuit board 100 for the embedded device of this embodiment will be described. The CPU 101 has a function of executing a program and performing an operation according to the application of the circuit board 100. The CPU 101 reads and executes the program stored in the flash ROM 102. The flash ROM 102 stores a program corresponding to the function assigned to the circuit board 100. The CPU 101 executes a program stored in the flash ROM 102, so that the circuit board 100 exhibits a function according to the application. Further, the CPU 101 of the present embodiment corresponds to the processor 12 of the first embodiment.

フラッシュＲＯＭ１０２は、ＣＰＵ１０１が実行するプログラムの実行コードを保存している。フラッシュＲＯＭ１０２は、例えば、ＮＡＮＤ型フラッシュメモリによって形成されている。フラッシュＲＯＭ１０２は、データの書き換えが可能な不揮発性の半導体記憶素子を用いたものであれば、ＮＡＮＤ型フラッシュメモリの半導体記憶素子を用いて形成されていてもよい。また、本実施形態のフラッシュＲＯＭ１０２は、第１の実施形態の第１のメモリ１１に相当する。 The flash ROM 102 stores the execution code of the program executed by the CPU 101. The flash ROM 102 is formed by, for example, a NAND flash memory. The flash ROM 102 may be formed by using a semiconductor storage element of a NAND flash memory as long as it uses a non-volatile semiconductor storage element capable of rewriting data. Further, the flash ROM 102 of the present embodiment corresponds to the first memory 11 of the first embodiment.

ＲＡＭ１０３は、ＣＰＵ１０１がプログラムを実行する際の主記憶装置としての機能を有する。ＲＡＭ１０３は、揮発性の半導体記憶素子を用いて形成されている。 The RAM 103 has a function as a main storage device when the CPU 101 executes a program. The RAM 103 is formed by using a volatile semiconductor storage element.

スイッチＩＣ１０４は、フラッシュＲＯＭ１０２がＣＰＵ１０１またはＦＰＧＡ１０５のいずれに接続するかを切り替えるスイッチＩＣである。スイッチＩＣ１０４は、ＦＰＧＡ１０５から制御線１２８を介して送られてくる制御信号に基づいて動作する。スイッチＩＣ１０４は、スイッチ素子を切り替えることでＣＰＵ１０１とフラッシュＲＯＭ１０２の間、または、ＦＰＧＡ１０５とフラッシュＲＯＭ１０２の間のいずれかを電気的に接続する。初期状態、すなわち、回路基板１００の起動直後には、スイッチＩＣ１０４は、ＣＰＵ１０１と、フラッシュＲＯＭ１０２の間を電気的に接続している。また、本実施形態のスイッチＩＣ１０４は、第１の実施形態のスイッチ回路１４に相当する。 The switch IC 104 is a switch IC that switches whether the flash ROM 102 is connected to the CPU 101 or the FPGA 105. The switch IC 104 operates based on a control signal sent from the FPGA 105 via the control line 128. The switch IC 104 electrically connects either the CPU 101 and the flash ROM 102 or the FPGA 105 and the flash ROM 102 by switching the switch element. In the initial state, that is, immediately after the circuit board 100 is started, the switch IC 104 electrically connects the CPU 101 and the flash ROM 102. Further, the switch IC 104 of the present embodiment corresponds to the switch circuit 14 of the first embodiment.

ＦＰＧＡ１０５は、スイッチＩＣ１０４の制御と、フラッシュＲＯＭ１０２のデータの更新を行う機能を有する。ＦＰＧＡ１０５は、コンフィギュレーションデータを基に回路パターンを形成し、回路パターンに基づいて動作するゲートアレイである。ＦＰＧＡ１０５は、ＥＥＰＲＯＭ１０６および外部からコンフィギュレーションデータを取得し、回路パターンを形成する。ＦＰＧＡ１０５は、最小限の動作を行うために必要な回路パターンを形成するためのコンフィギュレーションデータをＥＥＰＲＯＭ１０６から初期コンフィギュレーションデータと取得する。また、ＦＰＧＡ１０５は、初期コンフィギュレーションデータによって形成される回路パターン以外の回路パターンのコンフィギュレーションデータを回路基板１００の外部から取得する。また、本実施形態のＦＰＧＡ１０５は、第１の実施形態のゲートアレイ１３に相当する。 The FPGA 105 has a function of controlling the switch IC 104 and updating the data of the flash ROM 102. The FPGA 105 is a gate array that forms a circuit pattern based on the configuration data and operates based on the circuit pattern. The FPGA 105 acquires the configuration data from the EEPROM 106 and the outside to form a circuit pattern. The FPGA 105 acquires the configuration data for forming the circuit pattern necessary for performing the minimum operation from the EEPROM 106 as the initial configuration data. Further, the FPGA 105 acquires the configuration data of the circuit pattern other than the circuit pattern formed by the initial configuration data from the outside of the circuit board 100. Further, the FPGA 105 of the present embodiment corresponds to the gate array 13 of the first embodiment.

ＥＥＰＲＯＭ１０６は、ＦＰＧＡ１０５の初期コンフィギュレーションデータを保存している。初期コンフィギュレーションデータとは、ＦＰＧＡ１０５が起動直後に呼び出し、ＦＰＧＡ１０５が最小限の動作をするために必要な回路パターンを形成する際に必要なコンフィギュレーションデータのことをいう。最小限の動作とは、バスのコントロールおよびバス経由でＦＰＧＡ１０５のリコンフィギュレーションを行う動作のことをいう。 The EEPROM 106 stores the initial configuration data of the FPGA 105. The initial configuration data refers to the configuration data required when the FPGA 105 calls immediately after startup and forms the circuit pattern required for the FPGA 105 to perform the minimum operation. The minimum operation means the operation of controlling the bus and reconfiguring the FPGA 105 via the bus.

ＥＥＰＲＯＭ１０６には、一部の回路パターンのコンフィギュレーションデータを保存すればよいため比較的、容量が小さい不揮発性の半導体記憶素子であっても用いることができる。そのため、ＥＥＰＲＯＭのような大容量化は難しいが、データ保持時間の長い半導体記憶素子を用いることができるのでデータ保持の信頼性を向上することができる。また、ＥＥＰＲＯＭ１０６には多くのデータを保存する必要がないため回路を小型化することができる。また、本実施形態のＥＥＰＲＯＭ１０６は、第１の実施形態の第２のメモリ１５に相当する。 Since the configuration data of a part of the circuit pattern may be stored in the EEPROM 106, even a non-volatile semiconductor storage element having a relatively small capacity can be used. Therefore, although it is difficult to increase the capacity like EEPROM, the reliability of data retention can be improved because a semiconductor storage element having a long data retention time can be used. Further, since it is not necessary to store a large amount of data in the EEPROM 106, the circuit can be miniaturized. Further, the EEPROM 106 of the present embodiment corresponds to the second memory 15 of the first embodiment.

ＰＣＩｅスイッチ１０７は、ＰＣＩｅバスの接続先を切り替えるスイッチである。ＰＣＩｅスイッチ１０７は、ＣＰＵ１０１から制御線１２５を介して送られてくる制御信号に基づいてスイッチの切り替えを行う。ＰＣＩｅスイッチ１０７は、ＣＰＵ１０１とＦＰＧＡ１０５の間、または、ＰＣＩｅスイッチ１０７とＦＰＧＡ１０５の間のいずれかを電気的に接続するように動作する。ＰＣＩｅスイッチ１０７は、初期状態では、ＦＰＧＡ１０５とＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８の間を接続している。 The PCIe switch 107 is a switch for switching the connection destination of the PCIe bus. The PCIe switch 107 switches the switch based on the control signal sent from the CPU 101 via the control line 125. The PCIe switch 107 operates to electrically connect either between the CPU 101 and the FPGA 105, or between the PCIe switch 107 and the FPGA 105. The PCIe switch 107 is initially connected between the FPGA 105 and the PCIe-Ether bridge 108.

ＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８は、データ変換用のブリッジＩＣである。ＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８は、ＰＣＩｅバスと、Ｅｔｈｅｒｎｅｔ（登録商標）ＬＡＮの間でデータの送受信ができるようにデータ変換を行う。ＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８を備えることで、ＬＡＮポート１１１に接続される外部機器と組み込み型装置内のＰＣＩｅバスの間でデータの送受信を行うことができる。 The PCIe-Ether bridge 108 is a bridge IC for data conversion. The PCIe-Ethernet bridge 108 performs data conversion so that data can be transmitted and received between the PCIe bus and the Ethernet (registered trademark) LAN. By providing the PCIe-Ether bridge 108, data can be transmitted and received between the external device connected to the LAN port 111 and the PCIe bus in the embedded device.

ネットワークインタフェース１０９は、ＥｔｈｅｒｎｅｔＬＡＮ経由で通信を行う際のインタフェースである。 The network interface 109 is an interface for communicating via an Ethernet LAN.

Ｌ２スイッチ１１０は、ＥｔｈｅｒｎｅｔＬＡＮ上で伝送されるデータをデータの転送先に振り分ける機能を有する。Ｌ２スイッチ１１０は、ＥｔｈｅｒｎｅｔＬＡＮ上に流れるＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８とネットワークインタフェース１０９宛のデータを対応するバスに出力する。 The L2 switch 110 has a function of distributing data transmitted on the Ethernet LAN to a data transfer destination. The L2 switch 110 outputs data addressed to the PCIe-Ether bridge 108 and the network interface 109 flowing on the Ethernet LAN to the corresponding bus.

ＬＡＮポート１１１は、ＥｔｈｅｒｎｅｔＬＡＮと接続するポートである。 LAN port 111 is a port that connects to an Ethernet LAN.

電源制御回路１１２は、回路基板１００の電源回路を制御する回路である。電源制御回路１１２は、ＦＰＧＡ１０５から制御線１３３を介して入力される信号に基づいて、回路基板１００における給電の制御を行う。 The power supply control circuit 112 is a circuit that controls the power supply circuit of the circuit board 100. The power supply control circuit 112 controls the power supply on the circuit board 100 based on the signal input from the FPGA 105 via the control line 133.

バス１２１は、ＣＰＵ１０１とペリフェラレルを接続するシステムバスである。ＣＰＵ１０１は、バス１２１を介してペリフェラレルであるフラッシュＲＯＭ１０２およびＲＡＭ１０３等と接続されている。また、ＣＰＵ１０１は、バス１２１を介してスイッチＩＣ１０４およびネットワークインタフェース１０９とも接続されている。 The bus 121 is a system bus that connects the CPU 101 and the peripheralel. The CPU 101 is connected to the flash ROM 102, the RAM 103, and the like, which are peripherals, via the bus 121. The CPU 101 is also connected to the switch IC 104 and the network interface 109 via the bus 121.

バス１２２、バス１２３およびバス１２４は、ＰＣＩｅバスである。バス１２２、バス１２３およびバス１２４は、ＰＣＩｅスイッチ１０７によるバス間の接続の切り替えにより、バス１２２とバス１２４、バス１２２とバス１２４またはバス１２３とバス１２４のいずれかが接続される。バス１２２とバス１２３が接続されたとき、ＦＰＧＡ１０５とＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８の間でデータの転送を行うことができる。バス１２３とバス１２４が接続されたとき、ＣＰＵ１０１とＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８の間でデータ転送を行うことができる。また、バス１２２とバス１２４が接続されたとき、ＣＰＵ１０１とＦＰＧＡ１０５の間でデータ転送を行うことができる。 Bus 122, bus 123 and bus 124 are PCIe buses. The bus 122, the bus 123, and the bus 124 are connected to either the bus 122 and the bus 124, the bus 122 and the bus 124, or the bus 123 and the bus 124 by switching the connection between the buses by the PCIe switch 107. When the bus 122 and the bus 123 are connected, data can be transferred between the FPGA 105 and the PCIe-Ether bridge 108. When the bus 123 and the bus 124 are connected, data can be transferred between the CPU 101 and the PCIe-Ether bridge 108. Further, when the bus 122 and the bus 124 are connected, data can be transferred between the CPU 101 and the FPGA 105.

本実施形態の回路基板１００内のバスにおける通信は、ＰＣＩＥｘｐｒｅｓｓ規格に基づいているが、データ転送が行えるものであれば他の規格に基づいたバスが用いられてもよい。また、回路基板１００の外部との通信もＥｔｈｅｒｎｅｔ以外の方式で行われてもよい。 The communication on the bus in the circuit board 100 of the present embodiment is based on the PCI Express standard, but a bus based on another standard may be used as long as data transfer is possible. Further, communication with the outside of the circuit board 100 may be performed by a method other than Ethernet.

制御線１２５は、ＰＣＩｅスイッチ１０７のバス間の接続の切り替えをＣＰＵ１０１が制御するための配線である。初期状態では、ＰＣＩｅスイッチ１０７は、ＦＰＧＡ１０５とＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８を接続する設定状態となっている。すなわち、初期状態では、ＰＣＩｅスイッチ１０７は、バス１２２とバス１２３を接続している。 The control line 125 is a wiring for the CPU 101 to control the switching of the connection between the buses of the PCIe switch 107. In the initial state, the PCIe switch 107 is set to connect the FPGA 105 and the PCIe-Ether bridge 108. That is, in the initial state, the PCIe switch 107 connects the bus 122 and the bus 123.

バス１２６は、ＦＰＧＡ１０５とＥＥＰＲＯＭ１０６を接続するバスである。ＦＰＧＡ１０５は、回路基板１００の起動時に、バス１２６を介して、ＥＥＰＲＯＭ１０６から初期コンフィギュレーションデータの読み出しを行う。 The bus 126 is a bus that connects the FPGA 105 and the EEPROM 106. The FPGA 105 reads out the initial configuration data from the EEPROM 106 via the bus 126 when the circuit board 100 is started up.

バス１２７は、フラッシュＲＯＭ１０２とスイッチＩＣ１０４を接続するバスである。フラッシュＲＯＭ１０２は、バス１２７およびスイッチＩＣ１０４と、バス１２１またはバス１２７を介して、ＣＰＵ１０１およびＦＰＧＡ１０５とデータ転送を行う。 Bus 127 is a bus that connects the flash ROM 102 and the switch IC 104. The flash ROM 102 transfers data to the CPU 101 and the FPGA 105 via the bus 127 and the switch IC 104, and the bus 121 or the bus 127.

制御線１２８は、ＦＰＧＡ１０５からスイッチＩＣ１０４の設定、すなわち、スイッチＩＣ１０４における信号方向を制御するための配線である。フラッシュＲＯＭ１０２のデータの更新を行うとき、ＦＰＧＡ１０５は、バス１２９とバス１２７を接続するようにスイッチ素子を切り替える制御信号を制御線１２８を介してスイッチＩＣ１０４に送る。 The control line 128 is a wiring for setting the switch IC 104 from the FPGA 105, that is, controlling the signal direction in the switch IC 104. When updating the data of the flash ROM 102, the FPGA 105 sends a control signal for switching the switch element so as to connect the bus 129 and the bus 127 to the switch IC 104 via the control line 128.

バス１２９は、フラッシュＲＯＭ１０２とスイッチＩＣ１０４を接続するバスである。 Bus 129 is a bus that connects the flash ROM 102 and the switch IC 104.

バス１３０、バス１３１およびバス１３２は、ＥｔｈｅｒｎｅｔＬＡＮ用の信号線である。バス１３０、バス１３１およびバス１３２を介してデータの転送を行うことで、回路基板１００は、外部機器とＥｔｈｅｒｎｅｔ通信を行うことができる。 Bus 130, bus 131, and bus 132 are signal lines for Ethernet LAN. By transferring data via the bus 130, the bus 131, and the bus 132, the circuit board 100 can perform Ethernet communication with an external device.

制御線１３３は、ＦＰＧＡ１０５が電源制御回路１１２に電源の制御用の制御信号を送る制御線である。 The control line 133 is a control line in which the FPGA 105 sends a control signal for controlling the power supply to the power supply control circuit 112.

次に本実施形態の回路基板１００を用いて組み込み型装置を構成する場合の例について説明する。図３は、コネクタ２０１から２０６が形成されたバックプレーン２００に回路基板１００を回路基板２０７として挿入する動作を模式的に示した図である。また、図４は、バックプレーン２００上のコネクタ２０１から２０６に、６枚の回路基板２０８から２１３が挿入されている装置の構成を模式的に示した図である。回路基板２０８から２１２には、本実施形態の回路基板１００が用いられる。同一のバックプレーン２００に複数の回路基板１００を装着する場合には、回路基板１００ごとに異なる機能が割り当てられるためフラッシュＲＯＭ１０２に保存されているプログラムはそれぞれ異なる。冗長化を行う場合や複数の回路基板１００によって並列処理を行う場合などには、回路基板１００のフラッシュＲＯＭ１０２にそれぞれ保存されているプログラムは、同一のものであってもよい。 Next, an example in which the embedded device is configured by using the circuit board 100 of the present embodiment will be described. FIG. 3 is a diagram schematically showing an operation of inserting the circuit board 100 as the circuit board 207 into the backplane 200 on which the connectors 201 to 206 are formed. Further, FIG. 4 is a diagram schematically showing a configuration of a device in which six circuit boards 208 to 213 are inserted into connectors 201 to 206 on the backplane 200. The circuit board 100 of this embodiment is used for the circuit boards 208 to 212. When a plurality of circuit boards 100 are mounted on the same backplane 200, different functions are assigned to each circuit board 100, so that the programs stored in the flash ROM 102 are different. When performing redundancy or performing parallel processing by a plurality of circuit boards 100, the programs stored in the flash ROM 102 of the circuit board 100 may be the same.

それぞれのコネクタに挿入された回路基板は、バックプレーン２００上の回路により相互接続される。図４の回路基板２０８から２１２は、本実施形態の回路基板１００である。また、回路基板２１３は、バックプレーン２００のコネクタに１枚だけ挿入される監視装置と呼ばれる回路基板である。 The circuit boards inserted into the respective connectors are interconnected by circuits on the backplane 200. The circuit boards 208 to 212 of FIG. 4 are the circuit boards 100 of the present embodiment. Further, the circuit board 213 is a circuit board called a monitoring device in which only one is inserted into the connector of the backplane 200.

図５は、監視装置として用いられる回路基板２１３の構成の例を示すブロック図である。図５の回路基板２１３は、基板監視部３０１と、データ記憶部３０２と、通信部３０３を備えている。 FIG. 5 is a block diagram showing an example of the configuration of the circuit board 213 used as the monitoring device. The circuit board 213 of FIG. 5 includes a board monitoring unit 301, a data storage unit 302, and a communication unit 303.

基板監視部３０１は、バックプレーン２００への各回路基板の装着の有無および回路基板の動作を監視する機能を有する。基板監視部３０１は、回路基板１００がバックプレーン２００に挿入されたことを検知すると、あらかじめ設定された時間内に回路基板１００の起動が完了するかを監視する。基板監視部３０１は、回路基板１００がバックプレーン２００に挿入されてから設定時間内に、起動が完了したことを示す起動完了通知を受け取れないとき、回路基板１００に異常が生じていると判断する。 The board monitoring unit 301 has a function of monitoring the presence / absence of mounting of each circuit board on the backplane 200 and the operation of the circuit board. When the board monitoring unit 301 detects that the circuit board 100 has been inserted into the backplane 200, the board monitoring unit 301 monitors whether the start-up of the circuit board 100 is completed within a preset time. The board monitoring unit 301 determines that an abnormality has occurred in the circuit board 100 when the start-up completion notification indicating that the start-up is completed cannot be received within the set time after the circuit board 100 is inserted into the backplane 200. ..

基板監視部３０１は、回路基板１００に異常が生じていると判断すると、回路基板１００のＦＰＧＡ１０５にコンフィギュレーションデータを送り、ＦＰＧＡ１０５に形成された回路を介してフラッシュＲＯＭ１０２のデータの異常の有無を確認する。フラッシュＲＯＭ１０２のデータの異常を検出すると、基板監視部３０１は、フラッシュＲＯＭ１０２に正常なデータを、ＦＰＧＡ１０５を介して送信し、フラッシュＲＯＭ１０２のデータを更新する。基板監視部３０１は、ＣＰＵやＦＰＧＡなどの半導体装置によって形成されている。 When the board monitoring unit 301 determines that an abnormality has occurred in the circuit board 100, it sends configuration data to the FPGA 105 of the circuit board 100, and confirms whether or not there is an abnormality in the data of the flash ROM 102 via the circuit formed in the FPGA 105. do. When an abnormality in the data of the flash ROM 102 is detected, the board monitoring unit 301 transmits normal data to the flash ROM 102 via the FPGA 105 and updates the data of the flash ROM 102. The board monitoring unit 301 is formed by a semiconductor device such as a CPU or FPGA.

データ記憶部３０２は、回路基板１００のＦＰＧＡ１０５のコンフィギュレーションデータおよびフラッシュＲＯＭ１０２のイメージデータを保存している。ＦＰＧＡ１０５のコンフィギュレーションデータおよびフラッシュＲＯＭ１０２のイメージデータは、外部から取得したデータを一時的に保存しているものであってもよい。データ記憶部３０２は、不揮発性の半導体記憶装置によって構成されている。 The data storage unit 302 stores the configuration data of the FPGA 105 of the circuit board 100 and the image data of the flash ROM 102. The configuration data of the FPGA 105 and the image data of the flash ROM 102 may be those that temporarily store the data acquired from the outside. The data storage unit 302 is composed of a non-volatile semiconductor storage device.

通信部３０３は、各回路基板と通信を行う機能を有する。通信部３０３は、回路基板１００と同様にネットワークインタフェース、Ｌ２スイッチおよびＬＡＮポート等によって構成されている。 The communication unit 303 has a function of communicating with each circuit board. Like the circuit board 100, the communication unit 303 is composed of a network interface, an L2 switch, a LAN port, and the like.

回路基板２１３は、コネクタ２０１から２０５に挿入される回路基板２０８から２１２の状態を監視する。回路基板２０８から２１３は、バックプレーン２００からコネクタ２０１から２０６を介し電源の供給を受ける。また、図４では、全てのコネクタに回路基板が挿入されているが、監視装置用のコネクタ２０６以外には、回路基板が挿入されていないコネクタが存在してもよい。 The circuit board 213 monitors the state of the circuit boards 208 to 212 inserted into the connectors 201 to 205. The circuit boards 208 to 213 are supplied with power from the backplane 200 via the connectors 201 to 206. Further, in FIG. 4, although the circuit board is inserted in all the connectors, there may be a connector in which the circuit board is not inserted other than the connector 206 for the monitoring device.

図６は、コネクタ２０１から２０６の端子のバックプレーン２００上での電気的接続の状態を模式的に示した図である。コネクタ２０１から２０６上に示している●印、○印はコネクタの端子である。●印は、コネクタと信号線が電気的に接続されていること示している。また、○印は、コネクタと信号線が電気的に未接続であることを示している。図６において、端子と端子をつなぐ線は、電気回路の信号線を示している。図６では、コネクタの端子間を接続する信号線４００から４０６が示されている。信号線のうち、信号線４００および信号線４０１は、ＥｔｈｅｒｎｅｔＬＡＮの通信用の信号線である。信号線４００および信号線４０１は、コネクタ２０１から２０６の全てのコネクタと接続している。そのため、各コネクタに接続された回路基板２０８から２１３は、ＥｔｈｅｒｎｅｔＬＡＮで通信可能な状態である。 FIG. 6 is a diagram schematically showing a state of electrical connection of the terminals 201 to 206 on the backplane 200. ● and ○ marks shown above the connectors 201 to 206 are the terminals of the connector. The ● mark indicates that the connector and signal line are electrically connected. A circle indicates that the connector and the signal line are not electrically connected. In FIG. 6, the line connecting the terminals indicates a signal line of an electric circuit. In FIG. 6, signal lines 400 to 406 connecting the terminals of the connector are shown. Of the signal lines, the signal line 400 and the signal line 401 are signal lines for Ethernet LAN communication. The signal line 400 and the signal line 401 are connected to all the connectors of the connectors 201 to 206. Therefore, the circuit boards 208 to 213 connected to each connector are in a state of being able to communicate with the Ethernet LAN.

信号線４０２から４０６は、コネクタ２０６とコネクタ２０１から２０５を接続している。信号線４０１から４０６により、コネクタ２０６に接続されている監視装置の回路基板２１３は、コネクタ２０１から２０５への回路基板２０８から２１２の挿入有無を確認することができる。また、図６では、コネクタ間を信号線７本で接続している例を示しているが、信号線の数は、７本以外であってもよい。コネクタ間を接続する信号線の数は、回路基板間の接続に必要な信号線の数に基づいて設定される。 The signal lines 402 to 406 connect the connector 206 and the connectors 201 to 205. The circuit board 213 of the monitoring device connected to the connector 206 by the signal lines 401 to 406 can confirm whether or not the circuit boards 208 to 212 are inserted into the connectors 201 to 205. Further, although FIG. 6 shows an example in which the connectors are connected by seven signal lines, the number of signal lines may be other than seven. The number of signal lines connecting the connectors is set based on the number of signal lines required for the connection between the circuit boards.

本実施形態の回路基板１００を用いた組み込み型装置の動作について説明する。図４のように、バックプレーン２００のコネクタ２０６に監視装置である回路基板２１３が挿入された状態で、コネクタ２０１に回路基板２０８が挿入された場合を例に説明する。図７および図８は、本実施形態の回路基板１００を回路基板２０８として用いた場合における組み込み型装置の動作フローを示すシーケンス図である。 The operation of the embedded device using the circuit board 100 of this embodiment will be described. As shown in FIG. 4, a case where the circuit board 208, which is a monitoring device, is inserted into the connector 206 of the backplane 200 and the circuit board 208 is inserted into the connector 201 will be described as an example. 7 and 8 are sequence diagrams showing an operation flow of the embedded device when the circuit board 100 of this embodiment is used as the circuit board 208.

バックプレーン２００のコネクタ２０６に回路基板２０８が挿入されると、回路基板２０８にはバックプレーン２００を介してバックプレーン２００から電源が供給される。 When the circuit board 208 is inserted into the connector 206 of the backplane 200, power is supplied to the circuit board 208 from the backplane 200 via the backplane 200.

コネクタ２０６に回路基板２０８が挿入されると、監視装置である回路基板２１３は、コネクタ２０１に回路基板が挿入されたことを検出する。回路基板２１３は、回路基板２０８から信号線４０２を介して送られてくる挿入通知信号を検出することで、コネクタ２０１に回路基板が挿入されたことを検出する（ステップＳ１１）。回路基板２１３は、電源供給を受けた回路基板２０８が信号線４０２に印加した電圧を検出することでコネクタ２０１に回路基板が挿入されたことを検出してもよい。 When the circuit board 208 is inserted into the connector 206, the circuit board 213, which is a monitoring device, detects that the circuit board has been inserted into the connector 201. The circuit board 213 detects that the circuit board has been inserted into the connector 201 by detecting the insertion notification signal sent from the circuit board 208 via the signal line 402 (step S11). The circuit board 213 may detect that the circuit board has been inserted into the connector 201 by detecting the voltage applied to the signal line 402 by the circuit board 208 that has received the power supply.

電源が供給されると、回路基板２０８のＦＰＧＡ１０５は、初期コンフィギュレーションを開始する。初期コンフィギュレーションを開始すると、ＦＰＧＡ１０５は、ＥＥＰＲＯＭ１０６に初期コンフィギュレーションのデータを要求する（ステップＳ１２）。初期コンフィギュレーションデータの要求を受け取ると、ＥＥＰＲＯＭ１０６は、初期コンフィギュレーションデータをＦＰＧＡ１０５にバス１２６を介して転送する（ステップＳ１３）。 When power is supplied, the FPGA 105 of the circuit board 208 initiates the initial configuration. When the initial configuration is started, the FPGA 105 requests the data of the initial configuration from the EEPROM 106 (step S12). Upon receiving the request for the initial configuration data, the EEPROM 106 transfers the initial configuration data to the FPGA 105 via the bus 126 (step S13).

初期コンフィギュレーションデータを読み出すと、ＦＰＧＡ１０５は、初期コンフィギュレーションデータを基にコンフィギュレーションを行って回路パターンを形成する。図９は、初期コンフィギュレーション後にＦＰＧＡ１０５に形成される回路を模式的に示した図である。 When the initial configuration data is read out, the FPGA 105 configures based on the initial configuration data to form a circuit pattern. FIG. 9 is a diagram schematically showing a circuit formed in the FPGA 105 after the initial configuration.

図１０のＦＰＧＡ１０５には、ＰＣＩｅコントローラ１４１と、バス１４２が形成されている。ＰＣＩｅコントローラ１４１は、外部とＰＣＩＥｘｐｒｅｓｓ規格に基づいたデータの送受信を行うコントローラである。また、バス１４２は、ＰＣＩｅバス１２２とＰＣＩｅコントローラ１４１を接続する信号線である。ＦＰＧＡ１０５は、ＰＣＩｅコントローラ１４１によってバス１４２とＰＣＩｅバス１２２を介して、外部からコンフィギュレーションデータを取得する。ＦＰＧＡ１０５は、外部から取得したコンフィギュレーションデータを基に、内部にさらに回路パターンを形成する。 A PCIe controller 141 and a bus 142 are formed in the FPGA 105 of FIG. The PCIe controller 141 is a controller that transmits / receives data to / from the outside based on the PCI Express standard. The bus 142 is a signal line connecting the PCIe bus 122 and the PCIe controller 141. The FPGA 105 acquires configuration data from the outside by the PCIe controller 141 via the bus 142 and the PCIe bus 122. The FPGA 105 further forms a circuit pattern inside based on the configuration data acquired from the outside.

初期コンフィギュレーションが完了すると、ＣＰＵ１０１は、フラッシュＲＯＭ１０２に起動プログラムの読み出し要求を送る（ステップＳ１３）。読み出し要求を受け取ると、フラッシュＲＯＭ１０２は、内部のメモリ素子に保存しているデータをＣＰＵ１０１に送信する。 When the initial configuration is completed, the CPU 101 sends a read request for the boot program to the flash ROM 102 (step S13). Upon receiving the read request, the flash ROM 102 transmits the data stored in the internal memory element to the CPU 101.

フラッシュＲＯＭ１０２は、データを送る際にデータの正常性を監視する。フラッシュＲＯＭ１０２は、例えば、ＣＲＣ（Cyclic Redundancy Check）によってデータの正常性を監視する。データの正常性を監視する方法は、データのエラーを検出できる方法であれば他の方法であってもよい。 The flash ROM 102 monitors the normality of the data when sending the data. The flash ROM 102 monitors the normality of data by, for example, CRC (Cyclic Redundancy Check). The method for monitoring the health of the data may be any other method as long as it can detect an error in the data.

このとき、データを送信する際に、保持寿命等によってデータ化けを起こしているとする。フラッシュＲＯＭ１０２は、データの異常を検出すると、ＣＰＵ１０１にＮＧ応答を送る(ステップＳ１５）。 At this time, when the data is transmitted, it is assumed that the data is garbled due to the holding life or the like. When the flash ROM 102 detects an abnormality in the data, it sends an NG response to the CPU 101 (step S15).

ＮＧ応答を受け取ると、ＣＰＵ１０１は、フラッシュＲＯＭ１０２からの起動プログラムが失敗したと判断する。起動プログラムの読み出しが失敗したと判断すると、ＣＰＵ１０１は、起動が出来ないと判断して動作を停止する。 Upon receiving the NG response, the CPU 101 determines that the boot program from the flash ROM 102 has failed. If it is determined that the reading of the boot program has failed, the CPU 101 determines that the boot program cannot be started and stops the operation.

ステップＳ１１において回路基板２０８の挿入を検出した監視装置としての回路基板２１３は、挿入を検出したときからの時間を計測する。挿入通知を検出してから、あらかじめ設定された時間内に起動完了の通知が回路基板２０８から送られてこないとき、回路基板２１３は、回路基板２０８の起動が失敗したと判断する。 The circuit board 213 as a monitoring device that detects the insertion of the circuit board 208 in step S11 measures the time from the time when the insertion is detected. When the start-up completion notification is not sent from the circuit board 208 within the preset time after detecting the insertion notification, the circuit board 213 determines that the start-up of the circuit board 208 has failed.

起動が失敗したと判断すると、監視装置である回路基板２１３は、回路基板２０８のＦＰＧＡ１０５に対してデータ復旧のためのコンフィギュレーションを行う。回路基板２１３は、ＥｔｈｅｒｎｅｔＬＡＮを介して回路基板２０８にデータ復旧のためのコンフィギュレーションデータを送る（ステップＳ１６）。 If it is determined that the startup has failed, the circuit board 213, which is a monitoring device, configures the FPGA 105 of the circuit board 208 for data recovery. The circuit board 213 sends the configuration data for data recovery to the circuit board 208 via the Ethernet LAN (step S16).

回路基板２０８に送られたデータ復旧のためのコンフィギュレーションデータは、ＬＡＮポート１１１、Ｌ２スイッチ１１０、ＰＣＩｅ−Ｅｔｈｅｒブリッジ１０８およびＰＣＩｅスイッチ１０７を介してＦＰＧＡ１０５に送られる。 The configuration data for data recovery sent to the circuit board 208 is sent to the FPGA 105 via the LAN port 111, the L2 switch 110, the PCIe-Ether bridge 108, and the PCIe switch 107.

データ復旧用のコンフィギュレーションデータを受け取ると、ＦＰＧＡ１０５は、コンフィギュレーションを行ってデータ復旧用の回路パターンを形成する。 Upon receiving the configuration data for data recovery, the FPGA 105 configures and forms a circuit pattern for data recovery.

図１０は、データ復旧用の回路パターンが形成された際のＦＰＧＡ１０５の構成を示すブロック図である。図１０では、ＰＣＩｅコントローラ１４１とバス１４２に加え、ＧＰＩＯ（General Purpose Input / Output）制御部１５１と、フラッシュＲＯＭコントローラ１５２が形成されている。また、ＧＰＩＯ制御部１５１およびフラッシュＲＯＭコントローラ１５２と、制御線１２８を接続する信号線１５３が形成されている。また、フラッシュＲＯＭコントローラ１５２とバス１２７、および、フラッシュＲＯＭコントローラ１５２とＰＣＩｅコントローラ１４１をそれぞれ接続するバス１５４およびバス１５５が形成されている。 FIG. 10 is a block diagram showing a configuration of FPGA 105 when a circuit pattern for data recovery is formed. In FIG. 10, in addition to the PCIe controller 141 and the bus 142, a GPIO (General Purpose Input / Output) control unit 151 and a flash ROM controller 152 are formed. Further, a signal line 153 connecting the GPIO control unit 151, the flash ROM controller 152, and the control line 128 is formed. Further, a bus 154 and a bus 155 connecting the flash ROM controller 152 and the bus 127, and the flash ROM controller 152 and the PCIe controller 141, respectively, are formed.

ＧＰＩＯ制御部１５１は、スイッチＩＣ１０４の制御を行う回路である。ＧＰＩＯ制御部１５１は、スイッチＩＣ１０４のスイッチを切り替えることで、フラッシュＲＯＭコントローラ１５２とフラッシュＲＯＭ１０２の間を電気的に接続状態とする。フラッシュＲＯＭコントローラ１５２は、回路基板２１３から送られてくるフラッシュＲＯＭ１０２の制御内容に基づいてフラッシュＲＯＭ１０２の制御を行うことで、回路基板２１３がフラッシュＲＯＭ１０２にアクセスできるようにする。 The GPIO control unit 151 is a circuit that controls the switch IC 104. The GPIO control unit 151 electrically connects the flash ROM controller 152 and the flash ROM 102 by switching the switch of the switch IC 104. The flash ROM controller 152 controls the flash ROM 102 based on the control content of the flash ROM 102 sent from the circuit board 213 so that the circuit board 213 can access the flash ROM 102.

コンフィギュレーションが完了すると、ＦＰＧＡ１０５は、コンフィギュレーションが完了したことを示す完了通知を回路基板２１３に送る（ステップＳ１７）。 When the configuration is completed, the FPGA 105 sends a completion notification to the circuit board 213 indicating that the configuration is completed (step S17).

完了通知を受け取ると、回路基板２１３は、回路基板２０８のＦＰＧＡ１０５を介してフラッシュＲＯＭ１０２のデータにデータ化け等の異常の有無の確認を開始する。フラッシュＲＯＭ１０２のデータの異常の有無の確認を開始すると、回路基板２１３は、回路基板２０８のＦＰＧＡ１０５にフラッシュＲＯＭ１０２のデータの読み出しを要求する(ステップＳ１８）。 Upon receiving the completion notification, the circuit board 213 starts checking the data of the flash ROM 102 via the FPGA 105 of the circuit board 208 for the presence or absence of an abnormality such as garbled data. When the confirmation of the presence or absence of the abnormality of the data of the flash ROM 102 is started, the circuit board 213 requests the FPGA 105 of the circuit board 208 to read the data of the flash ROM 102 (step S18).

データの読み出しの要求を受けると、フラッシュＲＯＭ１０２にデータの読み出しを要求する（ステップＳ１９）。フラッシュＲＯＭ１０２は、データの読み出し要求を受け取ると、保持しているデータのエラーの有無を確認する。 Upon receiving the request for reading the data, the flash ROM 102 is requested to read the data (step S19). Upon receiving the data read request, the flash ROM 102 confirms whether or not there is an error in the held data.

フラッシュＲＯＭ１０２は、保持しているデータにエラーが生じていることを検出すると、ＮＧ応答をＦＰＧＡ１０５に送る（ステップＳ２０）。ＦＰＧＡ１０５は、ＮＧ応答を受け取ると、ＮＧ応答を回路基板２１３に送る（ステップＳ２１）。 When the flash ROM 102 detects that an error has occurred in the retained data, it sends an NG response to the FPGA 105 (step S20). Upon receiving the NG response, the FPGA 105 sends the NG response to the circuit board 213 (step S21).

ＮＧ応答を受け取ると、回路基板２１３は、回路基板２０８のフラッシュＲＯＭ１０２のデータにデータ化け等の異常が生じたと判断する。異常が生じたと判断すると、回路基板２１３は、回路基板２０８のフラッシュＲＯＭ１０２にデータを書き込むことで復旧を行う。 Upon receiving the NG response, the circuit board 213 determines that an abnormality such as garbled data has occurred in the data of the flash ROM 102 of the circuit board 208. When it is determined that an abnormality has occurred, the circuit board 213 recovers by writing data to the flash ROM 102 of the circuit board 208.

回路基板２１３は、回路基板２０８のフラッシュＲＯＭ１０２のイメージデータと、イメージデータの書き込み要求を、ＦＰＧＡ１０５に送る(ステップＳ２２）。イメージデータを受け取ると、ＦＰＧＡ１０５のフラッシュＲＯＭコントローラ１５２は、フラッシュＲＯＭ１０２にイメージデータの書き込みを行う（ステップＳ２３）。データの書き込みを完了すると、フラッシュＲＯＭ１０２は、データの書き込みが終わったことを示す完了通知を、ＦＰＧＡ１０５に送る（ステップＳ２４）。完了通知を受け取ると、ＦＰＧＡ１０５は、データの書き込みが完了したことを示す完了通知を回路基板２１３に送る（ステップＳ２５）。 The circuit board 213 sends the image data of the flash ROM 102 of the circuit board 208 and the write request of the image data to the FPGA 105 (step S22). Upon receiving the image data, the flash ROM controller 152 of the FPGA 105 writes the image data to the flash ROM 102 (step S23). When the data writing is completed, the flash ROM 102 sends a completion notification indicating that the data writing is completed to the FPGA 105 (step S24). Upon receiving the completion notification, the FPGA 105 sends a completion notification indicating that the data writing is completed to the circuit board 213 (step S25).

完了通知を受け取ると、回路基板２１３は、フラッシュＲＯＭ１０２へのイメージデータの書き込みが完了したと判断する。イメージデータの書き込みが完了したと判断すると、回路基板２１３は、回路基板２０８のＦＰＧＡ１０５に再起動の要求をリセット要求として送る（ステップＳ２６）。 Upon receiving the completion notification, the circuit board 213 determines that the writing of the image data to the flash ROM 102 has been completed. When it is determined that the writing of the image data is completed, the circuit board 213 sends a restart request to the FPGA 105 of the circuit board 208 as a reset request (step S26).

リセット要求を受け取ると、ＦＰＧＡ１０５は、回路基板２０８のリセットを行う信号をリセット要求として回路基板２０８の各部位に送る(ステップＳ２７）。回路基板２０８のリセットが行われると、ＦＰＧＡ１０５は、初期コンフィギュレーションの動作を開始する。初期コンフィギュレーションが終わると、ＣＰＵ１０１は、フラッシュＲＯＭ１０２からプログラムを読み出して、プログラムの実行を行う。フラッシュＲＯＭ１０２のプログラムのデータは正常なデータに更新されているので、ＣＰＵ１０１は、正常にプログラムを実行することができる。 Upon receiving the reset request, the FPGA 105 sends a signal for resetting the circuit board 208 as a reset request to each part of the circuit board 208 (step S27). When the circuit board 208 is reset, the FPGA 105 starts the operation of the initial configuration. When the initial configuration is completed, the CPU 101 reads the program from the flash ROM 102 and executes the program. Since the program data of the flash ROM 102 has been updated to normal data, the CPU 101 can execute the program normally.

本実施形態の回路基板１００を用いた組み込み型装置では、回路基板１００が正常に起動できないとき、監視装置から回路基板１００のＦＰＧＡ１０５にコンフィギュレーションデータを送信し、フラッシュＲＯＭコントローラ１５２等を形成している。フラッシュＲＯＭコントローラ１５２等は、起動時にＥＥＰＲＯＭ１０６から読み出させる初期コンフィギュレーションデータを基にＦＰＧＡ１０５に形成されるＰＣＩｅコントローラによって外部から取得されるコンフィギュレーションデータを基に形成される。監視装置は、ＦＰＧＡに形成されたフラッシュＲＯＭコントローラ１５２等を介して、フラッシュＲＯＭ１０２のデータの異常の有無を確認し、データに異常を検出したときにフラッシュＲＯＭ１０２のデータを正常なデータとなるように更新している。このように、本実施形態の回路基板１００を用いた組み込み型装置では、フラッシュＲＯＭ１０２のデータの異常を検出し、正常なデータへの更新を自動で行うので、フラッシュＲＯＭ１０２のデータ更新を短時間で確実に行うことができる。また、ＦＰＧＡ１０５のコンフィギュレーションデータは、回路基板１００の外部から送られるので、回路基板１００において、異常が生じたときのみ必要となるフラッシュＲＯＭ１０２の更新の動作に必要な回路の面積を抑制することができる。以上より、本実施形態の回路基板１００を用いた組み込み型装置は、保存されたプログラムにエラーが生じたときに、より確実に正常なデータを復旧させることができる。 In the embedded device using the circuit board 100 of the present embodiment, when the circuit board 100 cannot be started normally, the monitoring device transmits the configuration data to the FPGA 105 of the circuit board 100 to form the flash ROM controller 152 and the like. There is. The flash ROM controller 152 and the like are formed based on the configuration data acquired from the outside by the PCIe controller formed in the FPGA 105 based on the initial configuration data read from the EEPROM 106 at the time of startup. The monitoring device confirms the presence or absence of an abnormality in the data of the flash ROM 102 via the flash ROM controller 152 or the like formed in the FPGA, and when an abnormality is detected in the data, the data of the flash ROM 102 becomes normal data. I'm updating. As described above, in the embedded device using the circuit board 100 of the present embodiment, since the abnormality of the data of the flash ROM 102 is detected and the data is automatically updated to the normal data, the data of the flash ROM 102 can be updated in a short time. You can do it with certainty. Further, since the configuration data of the FPGA 105 is sent from the outside of the circuit board 100, it is possible to suppress the circuit area required for the operation of updating the flash ROM 102, which is required only when an abnormality occurs in the circuit board 100. can. From the above, the embedded device using the circuit board 100 of the present embodiment can more reliably recover normal data when an error occurs in the stored program.

第２の実施形態では、回路基板は、同一のバックプレーン２００上に監視装置の回路基板２１３とともに装着されているが、回路基板１００と監視装置は、同一のバックプレーン２００上に無くてもよい。例えば、監視装置に相当する機能が主基板に搭載され、回路基板１００が主基板に装着されていてもよい。また、第２の実施形態では、回路基板１００のフラッシュＲＯＭ１０２の更新用のイメージデータは、監視装置に保存されていたが、監視装置による異常の検知を基に、監視装置以外からイメージデータが回路基板１００に送れる構成であってもよい。また、初期コンフィギュレーションデータ以外のコンフィギュレーションデータも同様に監視装置以外から回路基板１００に送れる構成であってもよい。そのような構成とすることで、回路基板１００を用いる組み込み型装置の信頼性を高めつつ、より柔軟に装置を設計することが可能になる。 In the second embodiment, the circuit board is mounted on the same backplane 200 together with the circuit board 213 of the monitoring device, but the circuit board 100 and the monitoring device do not have to be on the same backplane 200. .. For example, a function corresponding to a monitoring device may be mounted on the main board, and the circuit board 100 may be mounted on the main board. Further, in the second embodiment, the image data for updating the flash ROM 102 of the circuit board 100 is stored in the monitoring device, but the image data is circuited from other than the monitoring device based on the detection of the abnormality by the monitoring device. It may be configured so that it can be sent to the substrate 100. Further, the configuration data other than the initial configuration data may also be similarly sent to the circuit board 100 from a device other than the monitoring device. With such a configuration, it becomes possible to design the device more flexibly while increasing the reliability of the embedded device using the circuit board 100.

１１第１のメモリ
１２プロセッサ
１３ゲートアレイ
１４スイッチ回路
１５第２のメモリ
１００回路基板
１０１ＣＰＵ
１０２フラッシュＲＯＭ
１０３ＲＡＭ
１０４スイッチＩＣ
１０５ＦＰＧＡ
１０６ＥＥＰＲＯＭ
１０７ＰＣＩｅスイッチ
１０８ＰＣＩｅ−Ｅｔｈｅｒブリッジ
１０９ネットワークインタフェース
１１０Ｌ２スイッチ
１１１ＬＡＮポート
１１２電源制御回路
１２１−１２４バス
１２５制御線
１２６バス
１２７バス
１２８制御線
１２９−１３２バス
１３３制御線
１４１ＰＣＩｅコントローラ
１４２バス
１５１ＧＰＩＯ制御部
１５２フラッシュＲＯＭコントローラ
１５３信号線
１５４バス
１５５バス
２００バックプレーン
２０１−２０６コネクタ
２０７回路基板
２０８−２１２回路基板
２１３回路基板
３０１基板監視部
３０２データ記憶部
３０３通信部
４００−４０６信号線 11 First memory 12 Processor 13 Gate array 14 Switch circuit 15 Second memory 100 Circuit board 101 CPU
102 flash ROM
103 RAM
104 switch IC
105 FPGA
106 EEPROM
107 PCIe Switch 108 PCIe-Ether Bridge 109 Network Interface 110 L2 Switch 111 LAN Port 112 Power Control Circuit 121-124 Bus 125 Control Line 126 Bus 127 Bus 128 Control Line 129-132 Bus 133 Control Line 141 PCIe Controller 142 Bus 151 GPIO Control Part 152 Flash ROM controller 153 Signal line 154 Bus 155 Bus 200 Backplane 201-206 Connector 207 Circuit board 208-212 Circuit board 213 Circuit board 301 Board monitoring unit 302 Data storage unit 303 Communication unit 400-406 Signal line

Claims

A first memory having a means for rewriting the data of the held program, and
A processor that executes the program stored in the first memory, and
A gate array that forms a circuit pattern based on configuration data,
A switch circuit that connects the first memory and either the processor or the gate array based on a control signal input from the gate array, and a first circuit that operates as a controller that transmits / receives data to / from the outside. It has a second memory that holds the configuration data that forms the pattern as the initial configuration data.
At startup, the gate array forms the first circuit pattern based on the initial configuration data read from the second memory.
When an abnormality in the data held in the first memory is detected, the first memory and the gate array are connected based on the configuration data input from the outside via the controller. A second circuit pattern having a circuit that outputs the control signal to the switch circuit and a circuit that updates the program held in the first memory based on normal data input from the outside is formed. A circuit board characterized by

When the gate array is restarted after updating the program held in the first memory, the switch circuit connects the first memory and the processor.
The circuit board according to claim 1, wherein the processor executes the updated program.

The gate array is characterized in that when an abnormality of the data held in the first memory is detected, the second circuit pattern is formed in addition to the first circuit pattern. The circuit board according to claim 1.

The first aspect of the present invention is characterized in that the processor further includes a communication circuit for transmitting a processing result when executing the program, receiving data used for processing, and receiving data for updating the program. 3 The circuit board according to any one.

The circuit board according to any one of claims 1 to 4.
A monitoring device including a storage means for storing the configuration data of the circuit board and the data of the program, and a means for monitoring the presence or absence of an abnormality in the circuit board.
When the monitoring device detects an abnormality in the circuit board, the monitoring device transmits the configuration data forming the second circuit pattern to the circuit board, and the second circuit pattern formed on the circuit board. An electronic device characterized in that the program of the first memory is updated via the circuit of the above.

When the monitoring device completes the update of the program on the circuit board, the monitoring device requests the circuit board to restart.
The electronic device according to claim 5, wherein the circuit board is restarted based on a restart request from the monitoring device, and the updated program is executed by the processor.

The electronic device according to claim 5 or 6, wherein the circuit board and the monitoring device are inserted into the same backplane.

When the monitoring device cannot detect the completion of startup within a predetermined time after detecting that the circuit board has been inserted into the backplane, it determines that an abnormality has occurred in the circuit board. The electronic device according to claim 7.

It comprises a plurality of said circuit boards inserted into the backplane.
The electronic device according to claim 8, wherein the monitoring device monitors each of the circuit boards.

The first memory and
A processor that executes a program stored in the first memory, and
A gate array that forms a circuit pattern based on configuration data,
A switch circuit that connects the first memory to either the processor or the gate array based on a control signal input from the gate array.
The second memory at startup in a circuit board including a second memory that holds configuration data forming a first circuit pattern that operates as a controller that transmits and receives data to and from the outside as initial configuration data. The first circuit pattern is formed in the gate array based on the initial configuration data read from.
When an abnormality in the data held in the first memory is detected, the first memory and the gate array are connected based on the configuration data input from the outside via the controller. The second circuit pattern having a circuit for outputting the control signal to the switch circuit and a circuit for updating the data held in the first memory based on normal data input from the outside is described. A data recovery method characterized by forming in a gate array.