JP6942943B2 - 半導体素子の製造方法 - Google Patents

Description

本発明は、半導体素子の製造方法に関する。

アモルファス状態でａ−Ｓｉ以上の移動度を示すＩｎＧａＺｎＯ_４（ａ−ＩＧＺＯ）薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）の発表をきっかけとして、世界中で酸化物半導体の研究開発が精力的に進められている。しかしながら、これら酸化物半導体材料の殆どは、電子をキャリアとするｎ型酸化物半導体である。

ｐ型酸化物半導体としては、１価のＣｕを含む酸化物や（例えば、特許文献１参照）、２価のＳｎを含む酸化物（例えば、非特許文献１参照）を中心に開発が進められている。しかしながら、これらのｐ型酸化物半導体を活性層とするトランジスタの特性は、ｎ型酸化物のトランジスタ特性と同程度のレベルには達しておらず、従ってｎ型とｐ型の両方の活性層を酸化物で形成した相補型の動作を有する半導体素子の開発は進んでいない。

本発明は、ｐ型酸化物半導体とｎ型酸化物半導体とを有する半導体素子を制御性良く製造できる半導体素子の製造方法を提供することを目的とする。

前記課題を解決するための手段としては、以下の通りである。
即ち、本発明の半導体素子の製造方法は、
ｐ型酸化物半導体からなる第一の活性層と、ｎ型酸化物半導体からなる第二の活性層とを有する半導体素子の製造方法であって、
前記第一の活性層とするための第一の酸化物層と、前記第二の活性層とするための第二の酸化物層と、前記第二の酸化物層を覆う絶縁層とを有する半導体素子前駆体を還元雰囲気中で加熱する加熱工程を含み、
前記加熱工程において、前記第一の酸化物層が前記還元雰囲気に接し、前記第二の酸化物層が前記還元雰囲気に接しないことを特徴とする。

本発明によると、ｐ型酸化物半導体とｎ型酸化物半導体とを有する半導体素子を制御性良く製造できる。

図１Ａは、本発明の半導体素子の製造方法の一例を説明するための概略断面図である（その１）。 図１Ｂは、本発明の半導体素子の製造方法の一例を説明するための概略断面図である（その２）。 図１Ｃは、本発明の半導体素子の製造方法の一例を説明するための概略断面図である（その３）。 図１Ｄは、本発明の半導体素子の製造方法の一例を説明するための概略断面図である（その４）。 図１Ｅは、本発明の半導体素子の製造方法の一例を説明するための概略断面図である（その５）。 図２は、図１Ｅの半導体素子の回路構成図である。

本発明の実施形態を説明する前に、本発明に関連する技術について説明する。
透明導電膜として用いられるＩＴＯ（ＳｎドープＩｎ_２Ｏ_３）や薄膜トランジスタの活性層として用いられるＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等に代表されるｎ型の酸化物半導体では、キャリアである電子の輸送パスとなる伝導帯下端が主に空間的に広がった金属元素のｓ軌道で構成されており、これによって高いキャリア移動度を実現している。一方ｐ型の場合は、キャリアであるホールの輸送パスが価電子帯上端となる。多くの酸化物ではこの価電子帯上端が局在した酸素の２ｐ軌道で構成されており、この場合は高い移動度が得られない。

そこで、従来技術においては、Ｃｕ_２Ｏ、ＳｒＣｕ_２Ｏ_２、ＣｕＡＯ_２（Ａ＝Ｂ，Ａｌ，Ｇａ，Ｉｎ）といった１価のＣｕを含む酸化物がｐ型半導体として開発の対象とされてきた。これらの酸化物では、価電子帯上端が酸素の２ｐとＣｕの３ｄの混成軌道によって構成されており、局在性が弱められていることで移動度の向上が見込まれる。また、他のｐ型酸化物として２価のＳｎを含む酸化物（ＳｎＯ）が知られているが、この場合は価電子帯上端が局在性の弱いＳｎの５ｓ軌道で構成される。いずれのｐ型酸化物においても、キャリアとなるホールは酸素過剰のノンストイキオメトリにより生成される。すなわち、キャリア密度を制御して所望の導電率のｐ型半導体を得るには、酸化物を形成するプロセスにおいて酸化物中の酸素量を制御する必要がある。

特開２０１０−２１２２８５号公報には、室温で酸素量を制御しながらＳｎＯを含む膜であるアモルファスＳｎＯ膜を形成し（第１の工程）、次いで前記アモルファスＳｎＯ膜の上にＳｉＯ_２等の絶縁膜を形成し（第２の工程）、その後、これらの積層膜に対して熱処理を行う（第３の工程）ことによって、ｐ型半導体を形成する方法が開示されている。また、第２の工程で絶縁膜を形成した領域は第３の工程によってｐ型半導体となり、前記絶縁膜を形成しなかった領域はｎ型半導体となることを利用して、相補型半導体素子を形成する方法が開示されている。ｐ型半導体の形成に関して、第２の工程は第３の工程における酸素量の制御を不要とし、アモルファスＳｎＯ膜からの酸素の脱離あるいはアモルファスＳｎＯへの酸素の取り込みを防ぐ効果を有し、これにより、容易にＳｎＯ多結晶単相膜を得ることができると述べられている。
しかし、この方法では、ｐ型半導体の導電率の制御が難しいという課題が存在する。特開２０１０−２１２２８５号公報において述べられているように、第３の工程ではアモルファスＳｎＯ膜からの酸素の脱離及び取り込みが絶縁膜の存在によって抑制されているため、この工程においてＳｎＯ膜の酸素量を制御することはできない。すなわち、加熱の結果として得られる膜のキャリア密度を制御する手段が無い。

本発明者らは、基板上に、ｐ型酸化物半導体からなる活性層（第一の活性層）とｎ型酸化物半導体からなる活性層（第二の活性層）とを制御性良く形成する方法を検討した。
その結果、前記第一の活性層とするための第一の酸化物層と、前記第二の活性層とするための第二の酸化物層と、前記第二の酸化物層を覆う絶縁層とを有する半導体素子前駆体を還元雰囲気中で加熱する加熱工程を含み、前記加熱工程において、前記第一の酸化物層が前記還元雰囲気に接し、前記第二の酸化物層が前記還元雰囲気に接しないことが有効であることを見出した。

（半導体素子の製造方法）
本発明の半導体素子の製造方法は、加熱工程を少なくとも含み、好ましくは、酸化物層形成工程を含み、更に必要に応じて、その他の工程を含む。
前記半導体素子の製造方法は、ｐ型酸化物半導体からなる第一の活性層と、ｎ型酸化物半導体からなる第二の活性層とを有する半導体素子を製造する方法である。

＜加熱工程＞
前記加熱工程は、前記第一の活性層とするための第一の酸化物層と、前記第二の活性層とするための第二の酸化物層と、前記第二の酸化物層を覆う絶縁層とを有する半導体素子前駆体を還元雰囲気中で加熱する工程である。
前記加熱工程においては、前記第一の酸化物層は前記還元雰囲気に接し、前記第二の酸化物層は前記還元雰囲気に接しない。

前記加熱工程においては、第一の酸化物層を還元雰囲気に接触させて還元してｐ型の導電特性を発現させ、第一の活性層に転換する。
一方、第二の酸化物層は、前記加熱工程において還元雰囲気に触れない状態となっている。そうすることによって、第二の酸化物層が還元されて酸素欠損量が増加しキャリア過剰になることを防止している。即ち、前記第二の酸化物層は、それ自体の酸化度が変化せず前記第二の活性層となる。

前記還元雰囲気としては、水素ガスを含む混合ガスを用いることができる。例えば、加熱チャンバーに水素を１％〜５％含む窒素ガスを流しながら加熱を行う。水素ガスの濃度によって還元の度合いを制御することもできる。

前記還元雰囲気として、不活性ガスを主成分とし、不純物である酸素の濃度が制御され、酸素分圧が１０^−５Ｐａ以下である雰囲気を用いることも有効である。酸素分圧が１０^−１０Ｐａ以下であることによって充分な還元作用が得られ、その値によって還元の度合いを制御することができる。この場合、加熱チャンバーに酸素濃度の制御された不活性ガスを所定の量流す方法が好ましい形態である。

ガスの流量はマスフローコントローラー等で制御し、チャンバー内の圧力や酸素分圧は随時モニターしておくことが好ましい。チャンバー内の酸素分圧が所定の値で保たれるよう不活性ガスの流量や不活性ガス中の酸素濃度をフィードバック制御することは、プロセスの制御性を高める点で有効である。

チャンバー内の圧力が例えば１０ｋＰａで酸素分圧が１０^−５Ｐａの時、不活性ガスの酸素濃度は０．００１ｐｐｍである。このような極めて酸素濃度の低い不活性ガスを得るためには、酸素を除去できる酸素ポンプを用いると良い。酸素ポンプとしては例えば、固体電解質として酸化ジルコニウムを有する酸素ポンプを用いることができる。不活性ガスとしては特に限定されないが、例えばＡｒやＮ_２を用いることができる。

前記加熱工程における加熱温度としては、還元が効率良く且つ制御性良く進む条件として、１００℃以上５００℃以下であることが好ましい。

前記第一の活性層と、前記第二の活性層とは、同一の金属酸化物を主成分とし、前記第二の活性層の酸化度が、前記第一の活性層の酸化度よりも高いことが好ましい。
同一の金属酸化物とは、例えば、錫酸化物、タリウム酸化物のいずれか或いはこれらが混合した酸化物である。同一の金属酸化物が錫酸化物の場合は、第一の活性層がＳｎＯ、第二の活性層がＳｎＯ_２となる。同一の金属酸化物がタリウム酸化物の場合は、第一の活性層がＴｌ_２Ｏ、第二の活性層がＴｌ_２Ｏ_３となる。
ここで、主成分とは、半導体特性を発現する成分を意味する。
ここで、酸化度とは、金属酸化物における金属の酸化数と対応する。即ち、「第二の活性層の酸化度が、第一の活性層の酸化度よりも高い」とは、「第二の活性層の主成分の金属酸化物の金属の酸化数が、第一の活性層の主成分の金属酸化物の金属の酸化数よりも大きい」ことを意味する。また、酸化数においては、負の整数よりも０が大きく、０よりも正の整数が大きいとする。

また、例えば、錫酸化物を第一の活性層に用いる場合、ｎ型のＳｎＯ_２の方がｐ型のＳｎＯよりも遥かに安定である。そのため、最初に第一の酸化物層としてはＳｎＯ_２層を形成する方が容易で安定したプロセスとなる。これを還元雰囲気中で加熱し、第一の活性層であるＳｎＯを得る。更に、前記加熱工程における雰囲気の還元性の度合いや温度と加熱時間を適宜選択することにより、第一の活性層であるＳｎＯ層中の酸素量を制御して所望の導電率を有する第一の活性層を得ることができる。

第二の活性層として、置換ドープされているｎ型酸化物半導体を用いることも好ましい形態である。置換ドープされているｎ型酸化物半導体においては、酸素欠損量ではなくドーピング量によってキャリア密度を制御できる。前記加熱工程では、第二の活性層とするための第二の酸化物層を雰囲気に触れない状態で加熱するため、ここの工程で酸素量を調整することは困難であるが、第二の活性層とするための第二の酸化物層を形成する際に予め必要な量の置換ドーパントを入れておくことにより所望の導電率を有する第二の活性層を形成することが容易となる。

前記絶縁層としては、特に制限はなく、目的に応じて適宜選択することができるが、絶縁性を有する酸化物層が好ましい。前記絶縁性を有する酸化物層としては、例えば、ＳｉＯ_２層などが挙げられる。

前記第一の酸化物層と、前記第二の酸化物層とを形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ、化学気相蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）等の真空成膜法などが挙げられる。或いは、金属化合物と溶媒とを含む組成物をスピンコート、ダイコート、インクジェット等の印刷法によって塗布した後、乾燥や焼成といった熱処理を施して形成しても良い。
前記第一の酸化物層と、前記第二の酸化物層とは、別々に形成してもよいし、同時に形成してもよい。
前記第一の酸化物層と、前記第二の酸化物層とを形成する方法は、以下の酸化物層形成工程が好ましい。

＜酸化物層形成工程＞
前記酸化物層形成工程は、同一の金属酸化物材料を用いて、前記第一の酸化物層と、前記第二の酸化物層とを同時に形成する工程であれば、特に制限はなく、目的に応じて適宜選択することができ、例えば、以下の工程（ｉ）、（ｉｉ）などが挙げられる。
工程（ｉ）所定の開口を有するマスクを介して、金属酸化物材料を真空成膜法を用いて形成することで、前記第一の酸化物層と、前記第二の酸化物層とを同時に形成する工程
工程（ｉｉ）金属酸化物材料を用いて酸化物層を形成した後、エッチングにより前記酸化物層を分割して、前記第一の酸化物層と、前記第二の酸化物層とを同時に形成する工程

本発明の前記半導体素子の製造方法を用い、前記酸化物層形成工程を経て製造された半導体素子においては、前記第一の活性層と、前記第二の活性層とが、同一の金属酸化物材料を原材料として製造されていることから、前記第一の活性層と、前記第二の活性層とにおける金属の密度、層の厚さなどは、同じとなる。そのため、例えば、ある半導体素子において、ｐ型酸化物半導体からなる第一の活性層と、ｎ型酸化物半導体からなる第二の活性層とが金属の密度、層の厚さなどにおいて同じ場合には、本発明の半導体素子の製造方法が使用されている可能性が高い。
例えば、前記第一の活性層と、前記第二の活性層とが、前記酸化物層形成工程を経て製造されたことは、ＥＰＭＡ等の定量分析や断面ＴＥＭを用いた膜厚評価により確認できる。

前記半導体素子の製造方法により製造される半導体素子としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＣＭＯＳなどが挙げられる。ＣＭＯＳは、相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の略である。

ここで、本発明の半導体素子の製造方法の一例を、図を用いて説明する。
まず、基板１上に、２つのゲート電極２Ａ、２Ｂと、ゲート電極２Ａ、２Ｂを覆うように形成されたゲート絶縁層３とを有する構造体を用意する（図１Ａ）。この構造体は公知の方法により形成できる。
次に、ゲート絶縁層３上に、第一の酸化物層４Ａ、及び第二の酸化物層４Ｂを形成する（図１Ｂ）。第一の酸化物層４Ａ、及び第二の酸化物層４Ｂは、例えば、同一の金属酸化物材料を用いて、同時に形成する。
次に、ゲート絶縁層３上に、第一の酸化物層４Ａに接するソース電極５Ａ、第二の酸化物層４Ｂに接するソース電極５Ｃ、並びに、第一の酸化物層４Ａ及び第二の酸化物層４Ｂに接するドレイン電極５Ｂを形成する（図１Ｃ）。これらの電極は、例えば、真空蒸着法を用いてＡｌ膜を形成し、それをメタルマスクを介してパターニングすることで形成できる。
次に、第二の酸化物層４Ｂ上に絶縁層６を形成する（図１Ｄ）。そうすることで、第二の酸化物層４Ｂは、ゲート絶縁層３、ソース電極５Ｃ、ドレイン電極５Ｂ、及び絶縁層６によって覆われ、次の加熱工程における還元雰囲気に接しないようになる。
次に、上記手順で作製された半導体素子前駆体を還元雰囲気下で加熱する。その際、酸素分圧を１０^−５Ｐａ以下とすることが好ましい。還元雰囲気は、第一の酸化物層４Ａには接するが、第二の酸化物層４Ｂには接しない。したがって、第一の酸化物層４Ａは還元され、ｎ型酸化物半導体である第一の活性層４ｐとなり、第二の酸化物層４Ｂは、そのままでｎ型酸化物半導体である第二の活性層４ｎとなる（図１Ｅ）。
以上により、ＣＭＯＳ型の半導体素子が得られる。

図には示していないが、第一の活性層４ｐが大気中の酸素や水分に触れて特性が変化するのを防ぐため、第一の活性層４ｐを覆う保護層を形成することも好ましい形態である。その際、保護層は第一の活性層４ｐ上だけではなく絶縁層６上に積層され、第二の活性層４ｎに対する保護の効果を高めても良い。また、半導体素子の上に層間絶縁膜を設け、その上に表示素子等の別の素子を形成するような場合は、この層間絶縁膜によって第二の活性層４ｎと絶縁層６が覆われている構造を取ることも好ましい。

（実施例１）
＜ＣＭＯＳインバータの作製＞
−ゲート電極の形成−
ガラス基板上に、１００ｎｍの厚みになるようにＡｌを蒸着し、フォトリソグラフィを行ってライン状にパターニングすることによって、ゲート電極を形成した。

−ゲート絶縁層の形成−
プラズマＣＶＤにより、原料にＳｉＨ_４ガスとＮ_２Ｏガスを用い、２００℃の温度で２００ｎｍの厚みのＳｉＯＮを成膜した。これをゲート絶縁層とする。

−第一及び第二の活性層とするための酸化物層の形成−
チャンバー内にアルゴン（Ａｒ）と酸素（Ｏ_２）ガスを導入し、ＳｎＯ_２焼結体ターゲットを用いて、常温でＲＦスパッタ法を行うことにより、ＳｎＯ_２膜を成膜した。成膜時にチャンバー内に導入するガスの流量における酸素比率は、全流量（アルゴンガスと酸素ガスの流量の和）に対し酸素１０．０％とした。パターニングはメタルマスクを介して成膜することで行い、第一の活性層とするための第一の酸化物層と、第二の活性層とするための第二の酸化物層とが分離したパターンを得た。

−ソース電極及びドレイン電極の形成−
前記ゲート絶縁層上において、第一の活性層とするための第一の酸化物層に接するソース電極及びドレイン電極を形成した。また、同時に、第二の活性層とするための第二の酸化物層に接するソース電極及びドレイン電極を形成した。
電極は、真空蒸着法を用いて厚みが１００ｎｍのＡｌ膜を形成し、それをメタルマスクを介してパターニングすることで形成した。ここで、第一の活性層とするための第一の酸化物層に接続したドレイン電極と、第二の活性層とするための第二の酸化物層に接続したドレイン電極は電気的に導通している。それぞれのソース・ドレイン電極によって作られるチャネル領域の大きさは、幅が２００μｍ、チャネル長が５０μｍであった。

−第二の活性層とするための第二の酸化物層上への絶縁層の形成−
チャンバー内にアルゴン（Ａｒ）と酸素（Ｏ_２）ガスを導入し、ＳｉＯ_２ターゲットを用いて、常温でＲＦスパッタ法を行うことにより、ＳｉＯ_２絶縁層を成膜した。成膜時にチャンバー内に導入するガスの流量における酸素比率は、全流量に対し酸素２５．０％とした。パターニングはメタルマスクを介して成膜することで行い、第二の活性層とするための第二の酸化物層を覆う領域に形成した。これにより、第二の活性層とするための第二の酸化物層は、ゲート絶縁層、ソース電極、ドレイン電極、ＳｉＯ_２絶縁層によって周囲を囲まれ、外気には触れない状態となった。

−還元雰囲気中での加熱工程−
基板を密閉性の高いチャンバー内の加熱ステージ上に設置し、これを３００℃で４時間加熱した。温度はステージに取り付けた熱電対で計測し、フィードバック制御することで一定に保った。加熱中は、酸素ポンプによって酸素濃度を低減したＧ２グレードのＡｒガスをチャンバー炉内へ導入した。Ａｒの流量はマスフローコントローラーで制御し、チャンバー炉内の圧力を１０ｋＰａとした。また、酸素ポンプの出力を制御してチャンバー炉内の酸素分圧を１×１０^−１０Ｐａに保った。

以上のプロセスにより、図１Ｅに類似の、第二の活性層を有するｎ型の電界効果型トランジスタと第一の活性層を有するｐ型の電界効果型トランジスタとからなるＣＭＯＳインバータを作製した。図１Ｅには図示されていないが、第一の活性層下のゲート電極と第二の活性層下のゲート電極とは導通しており、ここに入力電圧（Ｖｉｎ）を印加する。また、第一の活性層に接続したドレイン電極と第二の活性層に接続したドレイン電極とは導通しており、ここの電圧が出力（Ｖｏｕｔ）となる図２のような回路構成となっている。

＜特性の測定＞
得られたＣＭＯＳインバータについて特性評価を実施した。Ｖ_ｄｄを１０Ｖとし、Ｖ_ｉｎを０Ｖから１０Ｖまで変化させてＶ_ｏｕｔを計測したところ、Ｖ_ｉｎ＝０ＶではＶ_ｏｕｔ＝１０Ｖ、Ｖ_ｉｎ＝１０ＶではＶ_ｏｕｔ＝０Ｖとなり、出力が反転する動作が確認できた。

本発明の態様は、例えば、以下のとおりである。
＜１＞ ｐ型酸化物半導体からなる第一の活性層と、ｎ型酸化物半導体からなる第二の活性層とを有する半導体素子の製造方法であって、
前記第一の活性層とするための第一の酸化物層と、前記第二の活性層とするための第二の酸化物層と、前記第二の酸化物層を覆う絶縁層とを有する半導体素子前駆体を還元雰囲気中で加熱する加熱工程を含み、
前記加熱工程において、前記第一の酸化物層が前記還元雰囲気に接し、前記第二の酸化物層が前記還元雰囲気に接しないことを特徴とする半導体素子の製造方法である。
＜２＞ 前記還元雰囲気が、水素ガスを含む前記＜１＞に記載の半導体素子の製造方法。
＜３＞ 前記還元雰囲気の酸素分圧が、１０^−５Ｐａ以下である前記＜１＞から＜２＞のいずれかに記載の半導体素子の製造方法である。
＜４＞ 前記加熱工程における加熱温度が、１００℃以上５００℃以下である前記＜１＞から＜３＞のいずれかに記載の半導体素子の製造方法である。
＜５＞ 前記第一の活性層と、前記第二の活性層とが、同一の金属酸化物を主成分とし、前記第二の活性層の酸化度が、前記第一の活性層の酸化度よりも高い前記＜１＞から＜４＞のいずれかに記載の半導体素子の製造方法である。
＜６＞ 前記同一の金属酸化物が、錫酸化物、タリウム酸化物、又はこれらが混合した酸化物である前記＜５＞に記載の半導体素子の製造方法である。
＜７＞ 同一の金属酸化物材料を用いて、前記第一の酸化物層と、前記第二の酸化物層とを同時に形成する酸化物層形成工程を含む前記＜１＞から＜６＞のいずれかに記載の半導体素子の製造方法である。
＜８＞ 前記ｎ型酸化物半導体が、置換ドーパントを含む前記＜１＞から＜６＞のいずれかに記載の半導体素子の製造方法である。
＜９＞ 前記絶縁層が、絶縁性を有する酸化物層である前記＜１＞から＜８＞のいずれかに記載の半導体素子の製造方法である。
＜１０＞ 前記半導体素子が、ＣＭＯＳである前記＜１＞から＜９＞のいずれかに記載の半導体素子の製造方法である。

本発明によれば、従来における前記諸問題を解決し、ｐ型酸化物半導体とｎ型酸化物半導体とを有する半導体素子を制御性良く製造できる半導体素子の製造方法を提供できる。

１ 基板
２Ａ ゲート電極
２Ｂ ゲート電極
３ ゲート絶縁層
４Ａ 第一の酸化物層
４Ｂ 第二の酸化物層
４ｐ 第一の活性層
４ｎ 第二の活性層
５Ａ ソース電極
５Ｂ ドレイン電極
５Ｃ ソース電極
６ 絶縁層

特開２００２−１１４５１５号公報

Ｙ．Ｏｇｏ、他６名、「ｐ−ｃｈａｎｎｅｌ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｕｓｉｎｇ ｐ−ｔｙｐｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ， ＳｎＯ」、ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ９３、ｐ．０３２１１３（２００８）

Claims (8)

1. ｐ型酸化物半導体からなる第一の活性層と、ｎ型酸化物半導体からなる第二の活性層とを有する半導体素子の製造方法であって、
   第一の酸化物層と、第二の酸化物層と、前記第二の酸化物層を覆う絶縁層とを有する半導体素子前駆体を還元雰囲気中で加熱することで、前記第一の酸化物層を前記第一の活性層とし、前記第二の酸化物層を前記第二の活性層とする加熱工程を含み、
   前記加熱工程は、前記第一の酸化物層が前記還元雰囲気に接し、前記第二の酸化物層が前記還元雰囲気に接しないように加熱され、
   前記第一の酸化物層と、前記第二の酸化物層とは、同一の金属酸化物であり、
   前記同一の金属酸化物が、錫酸化物、タリウム酸化物、又はこれらが混合した酸化物であることを特徴とする半導体素子の製造方法。
2. 前記還元雰囲気が、水素ガスを含む請求項１に記載の半導体素子の製造方法。
3. 前記還元雰囲気の酸素分圧が、１０^−５Ｐａ以下である請求項１から２のいずれかに記載の半導体素子の製造方法。
4. 前記加熱工程における加熱温度が、１００℃以上５００℃以下である請求項１から３のいずれかに記載の半導体素子の製造方法。
5. 同一の金属酸化物材料を用いて、前記第一の酸化物層と、前記第二の酸化物層とを同時に形成する酸化物層形成工程を含む請求項１から４のいずれかに記載の半導体素子の製造方法。
6. 前記ｎ型酸化物半導体が、置換ドーパントを含む請求項１から５のいずれかに記載の半導体素子の製造方法。
7. 前記絶縁層が、絶縁性を有する酸化物層である請求項１から６のいずれかに記載の半導体素子の製造方法。
8. 前記半導体素子が、ＣＭＯＳである請求項１から７のいずれかに記載の半導体素子の製造方法。

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