JP6943640B2 - 半導体集積回路、冷却装置、電子機器 - Google Patents

Description

本発明は、半導体集積回路に関する。

近年のコンピュータの高速化にともない、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）、ＧＰＵ（Graphics Processing Unit）などの演算処理ＬＳＩ（Large Scale Integrated circuit）の動作速度は上昇の一途をたどっている。このようなＬＳＩは、その動作速度、すなわちクロック周波数が高くなるにつれて発熱量も大きくなる。ＬＳＩの発熱は、そのＬＳＩ自体を熱暴走に導いたり、あるいは周囲の回路に対して影響を及ぼすという問題がある。したがって、ＬＳＩの適切な熱冷却はきわめて重要である。

ＬＳＩを冷却するための技術の一例として、冷却ファンによる空冷式の冷却方法がある。この方法においては、たとえば、ＬＳＩの表面に対向して冷却ファンを設置し、冷たい空気を冷却ファンによりＬＳＩあるいはそれに取り付けられたヒートシンクに吹き付ける。

ファンモータの駆動回路は、冷却ファンの回転数を指示する制御入力に応じて、ファンモータの回転数を制御する。制御入力にはパルス幅変調信号が利用される場合が多く、たとえば０％のデューティ比は最低回転数、１００％のデューティ比は最大回転数に対応付けられる。デジタル制御によってファンモータを駆動する場合、制御入力のデューティ比をデジタル値に変換する必要がある。

特開２０１１−１３０６１１号公報

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、幅広い周波数の制御入力のデューティ比を高精度に検出可能な半導体集積回路の提供にある。

本発明のある態様は半導体集積回路に関する。半導体集積回路は、パルス幅変調された外部指令信号のデューティ比を検出するデューティ比検出回路を備える。デューティ比検出回路は、外部指令信号が所定レベルをとる期間をカウンタクロックを利用して測定するパルス幅カウンタと、外部指令信号の周期をカウンタクロックを利用して測定する周期カウンタと、周期カウンタの周期カウント値が所定範囲に含まれるように周波数が調節されたカウンタクロックを生成するクロック発生器と、を備える。

この態様によると、幅広い周波数の制御入力のデューティ比を高精度に検出できる。

パルス幅カウンタのパルス幅カウント値および周期カウント値のビット数をＮ（Ｎ≧２）とするとき、所定範囲は２^{（Ｎ−１）}〜２^Ｎ−１であってもよい。これにより、周期カウント値の最上位ビットおよびオーバーフローを監視することにより、カウンタクロックの周波数を制御できる。

クロック発生器は、システムクロックを分周比１／２^Ｋで分周してカウンタクロックを生成する分周器と、パラメータＫ（Ｋ≧０）を制御する周波数コントローラを含んでもよい。周波数コントローラは、周期カウント値が所定範囲の上限を超えたとき、パラメータＫをインクリメントし、周期カウント値が所定範囲の下限に満たないとき、パラメータＫをデクリメントしてもよい。

半導体集積回路は、外部指令信号と外部指令信号の反転信号との一方を選択してパルス幅カウンタおよび周期カウンタに出力するセレクタをさらに備えてもよい。

デューティ比検出回路は、パルス幅カウント値を周期カウント値で除算し、デューティ比検出値を生成する除算回路をさらに備えてもよい。

デューティ比検出回路は、複数サイクルにわたるデューティ比検出値をソートして保持するメモリをさらに備え、ソートの結果、中央に位置するデューティ比検出値を出力してもよい。これによりノイズの影響を低減できる。

本発明の別の態様は、冷却装置に関する。冷却装置は、ファンモータと、ファンモータを駆動する上述の半導体集積回路と、を備えてもよい。

本発明の別の態様は、電子機器に関する。電子機器は、プロセッサと、プロセッサを冷却する上述の冷却装置と、を備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、幅広い周波数の制御入力のデューティ比を高精度に検出できる。

実施の形態に係る半導体集積回路のブロック図である。 パラメータとカウンタクロックの周波数ｆ_ＣＫおよび測定可能な外部指令信号ＰＷＭＩＮの周波数範囲を示す図である。 図１の半導体集積回路の動作波形図である。 図１の半導体集積回路の別の動作波形図である。 半導体集積回路を利用したモータ駆動システムのブロック図である。 スピードコントローラの構成例を示すブロック図である。 冷却装置を備えるコンピュータを示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る半導体集積回路１００のブロック図である。半導体集積回路１００には、パルス幅変調された外部指令信号ＰＷＭＩＮが入力され、外部指令信号ＰＷＭＩＮのデューティ比にもとづいた信号処理を実行する。半導体集積回路１００は、入力端子ＩＮ、デューティ比検出回路２００および信号処理部１０２を備える。デューティ比検出回路２００は、入力端子ＩＮに入力された外部指令信号ＰＷＭＩＮのデューティ比を検出する。信号処理部１０２は、検出されたデューティ比に応じた信号処理を実行する。信号処理部１０２の内容、種類は特に限定されない。

デューティ比検出回路２００は、パルス幅カウンタ２１０、周期カウンタ２２０、除算回路２３０、クロック発生器２４０、極性セレクタ２５０、ソートメモリ２６０を備える。

パルス幅カウンタ２１０は、外部指令信号ＰＷＭＩＮが所定レベル（たとえばハイレベル）をとる期間をカウンタクロックＣＫを利用して測定する。周期カウンタ２２０は、外部指令信号ＰＷＭＩＮの周期をカウンタクロックＣＫを利用して測定する。パルス幅カウンタ２１０および周期カウンタ２２０の前段には極性セレクタ２５０が設けられる。極性セレクタ２５０は、外部指令信号ＰＷＭＩＮとその反転信号＃ＰＷＭＩＮのうち、極性パラメータＰＯＬによって指定される一方を選択して、パルス幅カウンタ２１０および周期カウンタ２２０に出力する。極性セレクタ２５０によって、外部指令信号ＰＷＭＩＮのハイ区間Ｔ_Ｈに関するデューティ比と、ロー区間Ｔ_Ｌに関するデューティ比とを選択的に検出できる。

除算回路２３０は、パルス幅カウンタ２１０のパルス幅カウント値ＰＷを周期カウンタ２２０の周期カウント値ＴＰで除算し、比率ＰＷ／ＴＰを示すデューティ比検出値ＤＵＴＹを生成する。

クロック発生器２４０は、周期カウント値ＴＰが所定範囲に含まれるように周波数が調節されたカウンタクロックＣＫを生成する。

パルス幅カウント値ＰＷおよび周期カウント値ＴＰのビット数をＮ（Ｎ≧２）とするとき、所定範囲は２^{（Ｎ−１）}〜２^Ｎ−１とすることができる。Ｎ＝１０であるとき、カウンタクロックＣＫの周波数は、周期カウント値ＴＰが５１２〜１０２３に含まれるように調節される。

たとえばクロック発生器２４０は、分周器２４２と周波数コントローラ２４４を含む。分周器２４２は、システムクロックＣＫ_ＳＹＳを分周比１／２^Ｋで分周してカウンタクロックＣＫを生成する。周波数コントローラ２４４は、周期カウント値ＴＰが所定範囲の上限（１０２３）を超えたとき、すなわち周期カウンタ２２０にオーバーフローが発生したとき、パラメータＫをインクリメントする。パラメータＫをインクリメントすると、カウンタクロックＣＫの周波数ｆ_ＣＫは１／２倍になる。

反対に周波数コントローラ２４４は、周期カウント値ＴＰが所定範囲の下限（５１２）に満たないとき、すなわち周期カウンタ２２０の最上位ビット（ＭＳＢ）が０であるとき、パラメータＫをデクリメントする。パラメータＫをデクリメントすると、カウンタクロックＣＫの周波数ｆ_ＣＫは２倍になる。

たとえばパラメータＫが１６進数で０〜Ｆをとるものとする。システムクロックＣＫ_ＳＹＳの周波数ｆ_ＳＹＳを２５ＭＨｚとすると、カウンタクロックＣＫの周波数ｆ_ＣＫは、２５ＭＨｚ，１２ＭＨｚ，６．２５ＭＨｚ，３．１２ＭＨｚ，・・・・３．１３ｋＨｚ，１．５６ｋＨｚ，７８０Ｈｚの１６値から選択可能となる。図２は、パラメータとカウンタクロックの周波数ｆ_ＣＫおよび測定可能な外部指令信号ＰＷＭＩＮの周波数範囲を示す図である。

ソートメモリ２６０は、複数サイクルにわたるデューティ比検出値ＤＵＴＹをソートして保持し、ソートの結果、中央に位置するデューティ比検出値ＤＵＴＹを出力する。ソートメモリ２６０を設けることで、ノイズの影響を低減できる。

以上が半導体集積回路１００の構成である。続いてその動作を説明する。図３は、図１の半導体集積回路１００の動作波形図である。ここでは簡単のため、パルス幅カウンタ２１０と周期カウンタ２２０のビット数をＮ＝４とし、周期カウント値ＴＰが８〜１５に含まれるように、カウンタクロックＣＫの周波数が調節されるものとする。ここでは理解の容易化のため、デューティ比が一定でＰＷＭＩＮ信号の周波数が変動する様子を示す。

第１サイクルにおいて、カウンタクロックＣＫは第１周波数を有しており、周期カウント値ＴＰはバイナリで１１００（１０進数で１２）であり、所定範囲に含まれている。第１サイクルのパルス幅カウント値ＰＷは、バイナリで０１１０（１０進数で６）であり、デューティ比として０．５が得られる。

第２サイクルにおいて、カウンタクロックＣＫは引き続き第１周波数を有しており、周期カウント値ＴＰはバイナリで１０００（１０進数で８）であり、所定範囲に含まれている。第２サイクルのパルス幅カウント値ＰＷは、バイナリで０１００（１０進数で４）であり、デューティ比は０．５となる。

第３サイクルにおいて、カウンタクロックＣＫは引き続き第１周波数を有している。周期カウント値ＴＰはバイナリで０１００（１０進数で４）であり、パルス幅カウント値ＰＷは、バイナリで００１０（１０進数で２）であり、デューティ比は０．５となる。周期カウント値ＴＰが所定範囲を下回るため、次のサイクルでは、カウンタクロックＣＫの周波数が２倍に高められる。

第４サイクルにおいて、カウンタクロックＣＫは第１周波数の２倍の第２周波数である。周期カウント値ＴＰはバイナリで１０００（１０進数で８）であり、パルス幅カウント値ＰＷはバイナリで０１００（１０進数で４）であり、デューティ比は０．５となる。続く第５サイクルも同様である。

このように半導体集積回路１００によれば、カウンタのビット数をフルに有効活用しながら、ＰＷＭＩＮ信号の周期およびパルス幅を測定できる。その結果、幅広いＰＷＭＩＮ信号の幅広い周波数において、そのデューティ比を高い精度で検出できる。

つまり、半導体集積回路１００によれば、ＰＷＭＩＮ信号の周波数をダイナミックに変更するという自由度が提供される。たとえば、ＰＷＭＩＮ信号を発生する外部のＣＰＵやマイコンにおいて、ＰＷＭＩＮ信号の周波数を数Ｈｚ程度まで下げることにより、回路の消費電力を小さくすることができる。

図３では、パルス幅および周期の測定と、測定結果の除算演算を並列に実行した。ＰＷＭＩＮ信号の周波数がたとえば１０Ｈｚ〜５０ｋＨｚのように広範囲で変化する場合、ＰＷＭＩＮ信号の周波数が低い場合には、図３に示すように１サイクル内でデューティ比を演算することができるが、ＰＷＭ信号の周波数が高くなると、演算時間がＰＷＭＩＮ信号の周期より長くなる状況も生じうる。このような場合、図４のように動作させてもよい。図４は、図１の半導体集積回路の別の動作波形図である。図４では、パルス幅のキャプチャフェーズと、演算フェーズが交互に発生する。具体的には周期およびパルス幅のキャプチャが完了すると、演算フェーズに移行する。そして演算が完了すると、キャプチャフェーズに戻る。図４の制御によれば、さらに幅広い周波数レンジのＰＷＭＩＮ信号に対応できる。

以上がデューティ比検出回路２００の構成である。続いて半導体集積回路１００の用途を説明する。半導体集積回路１００は、モータの駆動システムに用いることができる。

図５は、半導体集積回路１００を利用したモータ駆動システム３００のブロック図である。モータ駆動システム３００は、モータ３０２、インバータ３０４、モータドライバ３０６、スピードコントローラ３０８を備える。

この例においてモータ３０２は三相のブラスレスＤＣモータであり、インバータ３０４は三相インバータである。モータ駆動システム３００は図示しないＣＰＵあるいはマイコンから、モータ３０２の回転数の目標値に応じたデューティ比を有するＰＷＭＩＮ信号を受け、モータ３０２の回転数が、ＰＷＭＩＮ信号に応じた目標回転数に近づくように、モータ３０２をフィードバック制御する。

スピードコントローラ３０８は、ＰＷＭＩＮ信号と、モータ３０２の実際の回転数を示す回転数検出信号とを受け、ＰＷＭＩＮ信号が示す目標回転数と、回転数検出信号が示す回転数の検出値が近づくように、制御信号ＣＮＴを生成する。たとえば回転数検出信号は、回転数に応じた周波数を有するＦＧ（Frequency Generation）信号であってもよい。制御信号ＣＮＴは、モータ３０２に印加すべき駆動電圧を指示する電圧指令値に相当し、具体的にはインバータ３０４のスイッチングのデューティ比の指令値に相当する。

制御信号ＣＮＴは、デューティ比を表すアナログ電圧であってもよいし、デジタル信号であってもよいし、そのデューティ比を有するＰＷＭ信号であってもよい。

モータドライバ３０６は、制御信号ＣＮＴに応じたデューティ比を有するＰＷＭ信号を生成し、ＰＷＭ信号に応じてインバータ３０４をＰＷＭ駆動する。図５において、モータドライバ３０６とスピードコントローラ３０８を統合して、ひとつの機能ＩＣに集積化してもよい。

以上がモータ駆動システム３００の構成である。このモータ駆動システム３００において、スピードコントローラ３０８を、図１の半導体集積回路１００のアーキテクチャを用いて構成することができる。

図６は、スピードコントローラ３０８の構成例を示すブロック図である。スピードコントローラ３０８は、ＰＷＭＩＮピンと、ＦＧＩＮピンと、ＰＡＹＯＵＴピンを有する。ＰＷＭＩＮピンには、回転数の指令値を示すＰＷＭＩＮ信号が入力され、ＦＧＩＮピンには、回転数の検出値を示すＦＧ信号が入力される。

スピードコントローラ３０８のデューティ比検出回路３１０は、図１のデューティ比検出回路２００に対応し、ＰＷＭＩＮ信号のデューティ比を示すデジタル信号ＤＵＴＹを生成する。

ＦＧカウンタ３１２〜出力段３１８は、図１の信号処理部１０２に相当する。ＦＧカウンタ３１２は、ＦＧ信号の周波数（周期）を測定し、モータ３０２の回転数の検出値に相当するフィードバック（ＦＢ）信号を生成する。

ＲＰＭコンバータ３１４には、デューティ比検出回路３１０が検出したデューティ比ＤＵＴＹと、目標回転数が１対１で対応付けられており、目標回転数を示す目標（ＲＥＦ）信号を生成する。フィードバックコントローラ３１６は、ＲＥＦ信号とＦＢ信号の誤差がゼロに近づくように、電圧指令値ＣＮＴを生成する。フィードバックコントローラ３１６は、ＰＩ（比例・積分）制御器を含んでもよいし、その他の構成であってもよい。

出力段３１８は、電圧指令値ＣＮＴを、図５のモータドライバ３０６に適した形式に変換し、出力する。たとえば後段のモータドライバ３０６が、ＰＷＭ信号のインタフェースを有する場合、出力段３１８は、電圧指令値ＣＮＴを、その値に応じたデューティ比を有するＰＷＭＯＵＴ信号に変換するＰＷＭ信号発生器で構成すればよい。

もし、スピードコントローラ３０８の後段のモータドライバ３０６が、デジタル信号のインタフェースを有する場合、出力段３１８はＩ^２Ｃなどのインタフェース回路で構成することができる。また後段のモータドライバ３０６が、アナログ信号のインタフェースを有する場合、出力段３１８はＤ／Ａコンバータで構成することができる。

以上がスピードコントローラ３０８の構成である。

図５のモータ駆動システム３００は、ファンモータを備える冷却装置に適用できる。すなわちモータ３０２は、ファンモータであり、ＰＷＭＩＮ信号を、ファンモータの回転数の指令値とすればよい。図７は、冷却装置２を備えるコンピュータを示す図である。コンピュータ５００は、筐体５０２、ＣＰＵ５０４、マザーボード５０６、ヒートシンク５０８、および複数の冷却装置２を備える。

ＣＰＵ５０４は、マザーボード５０６上にマウントされる。ヒートシンク５０８は、ＣＰＵ５０４の上面に密着されている。冷却装置２＿１は、ヒートシンク５０８と対向して設けられ、ヒートシンク５０８に空気を吹き付ける。冷却装置２＿２は、筐体５０２の背面に設置され、筐体５０２の内部に外部の空気を送り込む。

冷却装置２は、図７のコンピュータ５００の他、ワークステーション、ノート型コンピュータ、テレビ、冷蔵庫、などの様々な電子機器に搭載可能である。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図５では、三相モータを例としたが、単相モータの駆動にも本発明は適用可能である。また、特開２０１６−０１９３８８号公報に記載のように、オープンループでモータを駆動するモータ駆動システムにも本発明は適用可能である。

（第２変形例）
またモータ駆動システムは電気自動車やハイブリッド自動車など、モータを備える幅広い用途に適用可能であり、その用途は特に限定されない。ファンモータでは負荷が実質的に一定であるため、外部指令信号のデューティ比は、回転数指令となるが、その限りではない。モータの負荷が一定でない用途において、外部指令信号のデューティ比は、モータのトルクの目標値であってもよいし、サーボ系における位置指令値であってもよい。
（第３変形例）
さらには半導体集積回路１００の用途は、モータ駆動システムには限定されず、ＰＷＭ信号によって、指令を与えるさまざまなシステムに採用することができる。

１００…半導体集積回路、１０２…信号処理部、２００…デューティ比検出回路、２１０…パルス幅カウンタ、２２０…周期カウンタ、２３０…除算回路、２４０…クロック発生器、２４２…分周器、２４４…周波数コントローラ、２５０…極性セレクタ、２６０…ソートメモリ、２７０…セレクタ、２７２…減算器、２７４…ビット反転器、２７６…加算器、２７８…左ビットシフタ、３００…モータ駆動システム、３０２…モータ、３０４…インバータ、３０６…モータドライバ、３０８…スピードコントローラ、３１０…デューティ比検出回路、３１２…ＦＧカウンタ、３１４…ＲＰＭコンバータ、３１６…フィードバックコントローラ、３１８…出力段、ＰＷＭＩＮ…外部指令信号。

Claims (7)

1. パルス幅変調された外部指令信号のデューティ比を検出するデューティ比検出回路を備え、
   前記デューティ比検出回路は、
   前記外部指令信号と前記外部指令信号の反転信号との一方を選択して出力するセレクタと、
   前記セレクタの出力信号を受け、前記セレクタの出力信号が所定レベルをとる期間をカウンタクロックを利用して測定するパルス幅カウンタと、
   前記セレクタの出力信号を受け、前記セレクタの出力信号の周期を前記カウンタクロックを利用して測定する周期カウンタと、
   前記周期カウンタの周期カウント値を受け、前記周期カウント値が所定範囲に含まれるように、パラメータＫを制御する周波数コントローラを含み、前記パラメータＫに応じた周波数を有する前記カウンタクロックを生成可能に構成されるクロック発生器と、
   を備えることを特徴とする半導体集積回路。
2. 前記パルス幅カウンタのパルス幅カウント値および前記周期カウント値のビット数をＮ（Ｎ≧２）とするとき、前記所定範囲は２^{（Ｎ−１）}〜２^Ｎ−１であることを特徴とする請求項１に記載の半導体集積回路。
3. 前記クロック発生器は、システムクロックを分周比１／２^Ｋで分周して前記カウンタクロックを生成する分周器を含み、
   前記周波数コントローラは、前記周期カウント値が前記所定範囲の上限を超えたとき、前記パラメータＫをインクリメントし、前記周期カウント値が前記所定範囲の下限に満たないとき、前記パラメータＫをデクリメントすることを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記デューティ比検出回路は、前記パルス幅カウンタのパルス幅カウント値を前記周期カウント値で除算し、デューティ比検出値を生成する除算回路をさらに備えることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
5. 前記デューティ比検出回路は、複数サイクルにわたる前記デューティ比検出値をソートして保持するメモリをさらに備え、ソートの結果、中央に位置する前記デューティ比検出値を出力することを特徴とする請求項４に記載の半導体集積回路。
6. ファンモータと、
   前記ファンモータを駆動する請求項１から５のいずれかに記載の半導体集積回路と、
   を備えることを特徴とする冷却装置。
7. プロセッサと、
   前記プロセッサを冷却する請求項６に記載の冷却装置と、
   を備えることを特徴とする電子機器。

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