JP6944533B2 - 異方性導電フィルムおよび積層体 - Google Patents

Description

本発明は、導電性粒子が硬化性樹脂層に含まれた異方性導電フィルムおよび異方性導電フィルムを有する積層体に関し、特に、導電性粒子の平均粒子直径と、硬化性樹脂層の厚みとの関係を規定した異方性導電フィルムに関する。

異方性導電部材は、例えば、半導体素子等の電子部品と回路基板との間に挿入し、加圧するだけで電子部品と回路基板との間の電気的接続が得られ、配線層と配線層との間に挿入し、加圧するだけで配線層間の電気的接続が得られるため、半導体素子等の電子部品等の電気的接続部材、および機能検査を行う際の検査用コネクタ等として広く使用されている。
特に、半導体素子等の電子部品は、ダウンサイジング化が顕著である。従来のワイヤーボンディングのような配線基板を直接接続する方式、フリップチップボンディング、およびサーモコンプレッションボンディング等では、電子部品の電気的な接続の安定性を十分に保証することができないため、電子接続部材として異方性導電部材が注目されている。

異方性導電部材として、例えば、導電性粒子を含む異方性導電フィルムが提案されている。特許文献１には、バンプ電極が配列された第１の回路部材と、バンプ電極に対応する回路電極が配列された第２の回路部材とを、導電粒子が接着剤層中に分散されてなる異方導電性フィルムを介して接続する接続構造体の製造方法が記載されている。
バンプ電極および回路電極は、隣接する列間で互いに位置が異なるように千鳥状に配列され、異方導電性フィルムは、導電粒子が一方面側に偏在しており、導電粒子と一方面との間の距離が０μｍより大きく１μｍ以下であり、かつ導電粒子の７０％以上が隣接する他の導電粒子と離間した状態となっている。特許文献１では、異方導電性フィルムの一方面側が第２の回路部材側に向くように異方導電性フィルムを配置し、第１の回路部材と第２の回路部材とを熱圧着する。

また、特許文献２に、絶縁接着剤層と、絶縁接着剤層に格子状に配置された導電粒子を含む異方導電性フィルムが記載されている。特許文献２の異方導電性フィルムでは、任意の導電粒子と、導電粒子に隣接する導電粒子との中心間距離につき、任意の導電粒子と最も短い距離を第１中心間距離とし、その次に短い距離を第２中心間距離とした場合に、第１中心間距離及び第２中心間距離が、それぞれ導電粒子の粒子径の１．５〜５倍であり、任意の導電粒子Ｐ０と、任意の導電粒子Ｐ０と第１中心間距離にある導電粒子Ｐ１と、任意の導電粒子Ｐ０と第１中心間距離又は第２中心間距離にある導電粒子Ｐ２で形成される鋭角三角形について、導電粒子Ｐ０、Ｐ１を通る直線の方向（以下、第１配列方向という）に対して直交する直線と、導電粒子Ｐ１、Ｐ２を通る直線の方向（以下、第２配列方向という）とがなす鋭角の角度αが１８°〜３５°である。

特開２０１５−１６７１８６号公報 特開２０１６−６６５７３号公報

現在、半導体素子等の電子部品の実装に異方性導電フィルムが広く使用されている。近年では、電極の配置ピッチが狭い接続に対応させるため、電極の配置ピッチが狭い回路の電気的な接続を良好にし、かつ隣接する回路間の絶縁性を向上させることが課題となっている。
半導体素子の性能向上は著しく、今まで数個の半導体素子でなければ処理できなかったことが、１つの半導体素子で処理ができるようになってきている。この状況では、半導体素子の電極数または端子数が増え、半導体素子と接続する場合、接続数が大幅に増える傾向にある。
また、半導体素子の性能向上により、半導体素子のサイズも、今までの半導体素子と同等か、またはより小さくなっていく。このため、半導体素子に設けられる電極または端子の配置ピッチは狭くなる傾向にあり、異方性導電フィルムに要求されるライン（Ｌ）とスペース（Ｓ）が狭くなる。しかしながら、ライン（Ｌ）／スペース（Ｓ）が、例えば、５μｍ／５μｍと小さい場合、ラインの幅と、異方性導電フィルムに使用されている導電性粒子とがほぼ同じになる。この場合、上述の特許文献１および特許文献２の異方性導電フィルムであっても、導電性および密着性に関し、良好な接続が望めないのが現状である。

本発明の目的は、前述の従来技術に基づく問題点を解消し、導電性および密着性が優れた異方性導電フィルムおよび積層体を提供することにある。

上述の目的を達成するために、本発明は、導電性粒子と、導電性粒子を含有する硬化性樹脂層とを有し、導電性粒子の平均粒子直径をＡとし、硬化性樹脂層の厚みをＴとするとき、Ａ≦Ｔ≦１．２Ａであり、かつＡ≦１０μｍである異方性導電フィルムを提供するものである。
導電性粒子の含有量は、３〜１０体積％であることが好ましい。
互いに隣接する導電性粒子の間隔をＧとするとき、Ａ≦Ｇであることが好ましい。
また、導電性粒子は、金属で構成されていることが好ましい。

また、本発明の異方性導電フィルムと、電極または配線を有する部材とを有し、部材の電極または配線と、異方性導電フィルムとが電気的に接続されている積層体を提供するものである。
電極または配線は、部材の表面に対して突出しており、電極または配線の突出量は、異方性導電フィルムの厚みの１／３以下であることが好ましい。

本発明によれば、導電性および密着性が優れた異方性導電フィルムおよび積層体を提供できる。

本発明の実施形態の異方性導電フィルムを示す模式的断面図である。 本発明の実施形態の異方性導電フィルムの接合例を示す模式図である。 半導体素子の端子の構成の一例を示す模式的断面図である。 半導体素子の端子の構成の他の例を示す模式的断面図である。 本発明の実施形態の積層体の第１の例を示す模式図である。 半導体素子の端子の配置の一例を示す模式図である。 本発明の実施形態の積層体の第２の例を示す模式図である。 本発明の実施形態の積層体の第３の例を示す模式図である。 本発明の実施形態の積層体の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の積層体の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の積層体の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の積層体の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の積層体の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の積層体の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の積層体の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の積層体の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の積層体の製造方法の第３の例の一工程を示す模式図である。 従来の異方性導電フィルムを用いた積層体の製造方法の一工程を示す模式的断面図である。 従来の異方性導電フィルムを用いた積層体の製造方法の一工程を示す模式的断面図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の異方性導電フィルムおよび積層体を詳細に説明する。
なお、以下に説明する図は、本発明を説明するための例示的なものであり、以下に示す図に本発明が限定されるものではない。
なお、以下において数値範囲を示す「〜」とは両側に記載された数値を含む。例えば、εが数値α_１〜数値β_１とは、εの範囲は数値α_１と数値β_１を含む範囲であり、数学記号で示せばα_１≦ε≦β_１である。

図１は本発明の実施形態の異方性導電フィルムを示す模式的断面図であり、図２は本発明の実施形態の異方性導電フィルムの接合例を示す模式図である。
図１に示すように、異方性導電フィルム１０は、導電性粒子１２と、導電性粒子１２を含有する硬化性樹脂層１４とを有する。異方性導電フィルム１０は、導電性粒子１２により、厚み方向Ｄに導電性を有するものである。異方性導電フィルム１０は異方導電性を示す。
また、異方性導電フィルム１０は、硬化性樹脂層１４の両面に、例えば、剥離層１５が設けられている。異方性導電フィルム１０は、剥離層１５を剥離して用いられる。このため、剥離層１５はなくてもよいが、異方性導電フィルム１０の搬送等の取り扱いを容易にするためには、剥離層１５があることが好ましい。剥離層１５は、例えば、シリコーン系接着剤または非シリコーン系接着剤が基材に塗布されて剥離機能が付与されたフィルムが用いられる。基材としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエステル、ポリプロピレン、およびポリエチレン等を用いることができる。

導電性粒子１２の平均粒子直径をＡとし、硬化性樹脂層１４の厚みをＴとするとき、Ａ≦Ｔ≦１．２Ａであり、かつＡ≦１０μｍである。
Ａ≦Ｔ≦１．２Ａであり、かつＡ≦１０μｍであれば、異方性導電フィルム１０を用いて被接続対象を接続した場合、導電性および密着性が優れる。
硬化性樹脂層１４の厚みＴが、Ｔ＜Ａでは、導電性粒子よりも硬化性樹脂層の厚みが薄く、密着力が低下する。
硬化性樹脂層１４の厚みＴが、Ｔ＞１．２Ａでは、硬化性樹脂層の厚みが導電性粒子より厚く、導通の安定性が低下する、
なお、平均粒子直径Ａが１０μｍを超えると、導電性粒子１２が大きいため、密着性が低下する。また、平均粒子直径Ａが１０μｍを超えると、ラインアンドスペースが、数μｍと小さい場合、導電性粒子１２が、ラインアンドスペースのラインの幅よりも相対的に大きくなり導電性の確保が困難になる。なお、ラインの幅が５μｍの場合、平均粒子直径Ａは１．３μｍ程度である。

異方性導電フィルム１０は、導電性粒子１２の含有量が３〜１０体積％であることが好ましい。導電性粒子１２の含有量を上述の範囲とすることにより、硬化性樹脂層１４と被接続対象との接触面積を確保することができ、密着性を維持することができる。
また、互いに隣接する導電性粒子１２の間隔をＧとするとき、導電性粒子１２の平均粒子直径Ａは、Ａ≦Ｇであることが好ましい。導電性粒子１２の間隔Ｇが広すぎると、硬化性樹脂層１４の接触面積が増え密着性を確保できるが、導電性の確保が困難になる。このため、導電性粒子１２の間隔Ｇの上限値は、例えば、導電性の観点から決定され、導電性粒子１２の含有量の下限値により決定される。
導電性粒子１２の間隔Ｇを上述の範囲とすることにより、硬化性樹脂層１４と被接続対象との接触面積を確保することができ、かつ密着性を維持することができる。

異方性導電フィルム１０の用途としては、例えば、配線層同士、または配線基板同士の電気的な接続がある。
例えば、図２に示すように、下側に配置された第１の配線基板２０と上側に配置された第２の配線基板２４との間に異方性導電フィルム１０が配置される。第１の配線基板２０の電極２２と第２の配線基板２４の電極２６とにより異方性導電フィルム１０が挟まれると、基材２１に設けられた電極２２と、基材２５に設けられた電極２６との間に配置された導電性粒子１２により、電極２２と電極２６とが電気的に接続され、電極２２と電極２６とが導通する。また、異方性導電フィルム１０の硬化性樹脂層１４により電極２２と電極２６とが接着され、電極２２と電極２６とが物理的に接続される。なお、第１の配線基板２０と第２の配線基板２４とのうち、いずれか一方はＩＣ（Integrated Circuit）チップでもよい。

これに対して、図１８に示すように、硬化性樹脂層１０４が厚く、Ａ≦Ｔ≦１．２Ａを満たしていない従来の異方性導電フィルム１００を用いて、第１の配線基板２０と第２の配線基板２４とを電気的に接続する場合、異方性導電フィルム１００が硬化性樹脂層１０４内を流動し、導電性粒子１２の配置が変化する。導電性粒子１２は粒子直径が小さく、流動により押し出されてしまう。このため、図１９に示すように電極２２と電極２６との間にある導電性粒子１２の数が少なくなり、異方性導電フィルム１００では電極２２と電極２６との導通の確保が困難になる。なお、図１８および図１９に示す硬化性樹脂層１０４は、上述の硬化性樹脂層１４と厚みが異なる以外は同じ構成である。

第１の配線基板２０および第２の配線基板２４は、いずれも基材２１、２５上に配線を構成する電極２２、２６が形成されたものである。
基材２１、２５には目的に応じたものが適宜利用され、例えば、ガラス基板、ポリエチレンテレフタレート（ＰＥＴ）基板、およびシクロオレフィンポリマー（ＣＯＰ）基板等が用いられる。
また、電極２２、２６は、金属電極であり、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ａｌ（アルミニウム）、それらの合金、またはＩＴＯ（Indium Tin Oxide）等、目的に応じたもので構成される。
電極２２、２６同士の配置間隔、すなわち、ラインアンドスペースとも呼ばれる電極の幅と、電極の間隔とは狭いことが望まれ、電極の幅と電極の間隔とは、それぞれ１０μｍ未満であることが望ましく、５μｍ未満であることがより望ましく、さらに望ましくは１μｍ未満である。
電極高さは、電極がめっきで形成されている場合には、めっき時間、およびめっき液の種類によって調整することができる。また、電極が金属箔で形成されている場合には、金属箔の厚みを変えることにより調整することができる。

以下、異方性導電フィルム１０を有する積層体について説明する。
異方性導電フィルム１０を用いて積層体が構成される。積層体は、異方性導電フィルムと、電極または配線を有する部材とを有し、部材の電極または配線と、異方性導電フィルムとが電気的に接続されている。積層体は、例えば、１つで完結したものであり、単体で特定の機能を発揮するものである。
電極または配線を有する部材は、例えば、半導体素子、および配線基板である。
図３は半導体素子の端子の構成の一例を示す模式的断面図であり、図４は半導体素子の端子の構成の他の例を示す模式的断面図である。

例えば、図３に示すように半導体素子４２、４４は、半導体層３２と、再配線層３４と、パッシベーション層３６とを有する。再配線層３４とパッシベーション層３６とは電気的に絶縁された絶縁層である。半導体層３２の表面３２ａには、特定の機能を発揮する回路等が形成された素子領域（図示せず）が設けられている。素子領域については後に説明する。なお、半導体層３２の表面３２ａが、例えば、半導体の端子が設けられている面に相当する。
半導体層３２の表面３２ａ上に再配線層３４が設けられている。再配線層３４では、半導体層３２の素子領域に電気的に接続される配線３７が設けられている。配線３７にパッド３８が設けられており、配線３７とパッド３８は導通する。配線３７とパッド３８とにより、素子領域との信号の授受が可能となり、かつ素子領域への電圧等の供給ができる。

再配線層３４の表面３４ａにパッシベーション層３６が設けられている。パッシベーション層３６には、配線３７に設けられたパッド３８に端子３０ａが設けられている。端子３０ａは半導体層３２と電気的に接続されている。
また、再配線層３４には、配線３７が設けられていないが、パッド３８だけが設けられている。配線３７に設けられていないパッド３８に端子３０ｂが設けられている。端子３０ｂは半導体層３２と電気的に接続されていない。
端子３０ａおよび端子３０ｂに異方性導電フィルム１０が設けられることにより、他の部材と電気的に接続される。

端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃは、いずれもパッシベーション層３６の表面３６ａと一致しており、いわゆる面一の状態であり、端子３０ａと端子３０ｂはパッシベーション層３６の表面３６ａから突出していない。図３に示す端子３０ａと端子３０ｂは、例えば、研磨することによりパッシベーション層３６の表面３６ａと面一にされる。

端子３０ａと端子３０ｂは、パッシベーション層３６の表面３６ａと面一であることに限定されるものではなく、図４に示すように、パッシベーション層３６の表面３６ａに対して突出してもよい。この場合、パッシベーション層３６の表面３６ａに対する端子３０ａと端子３０ｂの突出量δは、異方性導電フィルム１０の厚みの１／３以下であることが好ましい。突出量δは、端子に限定されるものではなく、異方性導電フィルム１０で接続される電極および配線であっても同様である。
突出量δが異方性導電フィルム１０の厚みの１／３以下であれば、割れまたは接着不良等が生じることなく異方性導電フィルム１０と安定して接続される。
突出量δが異方性導電フィルム１０の厚みの１／３を超えると、割れまたは接着不良等が生じ、異方性導電フィルム１０との接続安定性が損なわれる恐れがある。
また、異方性導電フィルム１０で２つの電極で接続する場合、突出量δを異方性導電フィルム１０の厚みの１／３以下とするには、少なくとも一方の電極であればよい。この場合、突出量δが異方性導電フィルム１０の厚みの１／３以下の電極から異方性導電フィルム１０と接続することが好ましい。
なお、異方性導電フィルム１０の厚みは、上述の硬化性樹脂層の厚みＴのことである。

上述の突出量δは、半導体素子４２、４４において端子３０ａと端子３０ｂとを含む断面の画像を取得し、画像解析により端子３０ａの輪郭および端子３０ｂの輪郭を取得し、端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃを検出する。パッシベーション層３６の表面３６ａから端子３０ａの端面３０ｃとの距離、および端子３０ｂの端面と３０ｃの距離を求めることにより得ることができる。
端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃは、いずれもパッシベーション層３６の表面３６ａから最も離れた位置にある面のことであり、一般的に上面と呼ばれる面のことである。

半導体層３２は、半導体であれば、特に限定されるものではなく、シリコン等で構成されるが、これに限定されるものではなく、炭化ケイ素、ゲルマニウム、ガリウムヒ素または窒化ガリウム等であってもよい。
再配線層３４は、電気的に絶縁性を有するもので構成され、例えば、ポリイミドで構成される。
また、パッシベーション層３６も、電気的に絶縁性を有するもので構成され、例えば、窒化珪素（ＳｉＮ）またはポリイミドで構成される。
配線３７およびパッド３８は、導電性を有するもので構成され、例えば、銅、銅合金、アルミニウム、またはアルミニウム合金等で構成される。

端子３０ａおよび端子３０ｂは、配線３７およびパッド３８と同様に導電性を有するもので構成され、例えば、金属または合金で構成される。具体的には、端子３０ａおよび端子３０ｂは、例えば、銅、銅合金、アルミニウム、またはアルミニウム合金等で構成される。
なお、端子３０ａおよび端子３０ｂは、導電性を有するものであればよく、金属または合金で構成されることに限定されるものではなく、半導体素子分野において端子、電極または電極パッドと呼ばれるものに用いられる材料を適宜利用可能である。
端子３０ａおよび端子３０ｂにおいても、端子３０ａの幅Ｗ_Ｌおよび端子３０ｂの幅Ｗ_Ｌと、端子３０ａの間隔Ｗ_Ｓおよび端子３０ｂの間隔Ｗ_Ｓは狭いことが望まれ、端子３０ａの幅Ｗ_Ｌおよび端子３０ｂの幅Ｗ_Ｌと端子３０ａの間隔Ｗ_Ｓおよび端子３０ｂの間隔Ｗ_Ｓとは、それぞれ１０μｍ未満であることが好ましく、より好ましくは５μｍ未満であり、さらに好ましくは１μｍ未満である。この場合でも、異方性導電フィルム１０を用いることにより、優れた導通性および密着性を得ることができる。

次に、積層体の他の構成について接続する。
積層体としては、図５に示す積層体４０のように、異方導電性を示す異方性導電フィルム１０を介して半導体素子４２と半導体素子４４とを積層方向Ｄｓに接合して、半導体素子４２と半導体素子４４とを電気的に接続する構成でもよい。図５に示す積層体４０では半導体素子４２と半導体素子４４との導電性および密着性が優れる。
半導体素子４２、４４は、例えば、図６に示すように複数の端子４５を有する。端子４５の大きさが、１辺１０μｍの矩形で、端子４５の間隔が１０μｍであっても、上述の異方性導電フィルム１０を用いることにより、半導体素子４２と半導体素子４４とを電気的に接続することができる。
図７に示す積層体４０のように、異方性導電フィルム１０を介して半導体素子４２と半導体素子４４と半導体素子４６を積層方向Ｄｓに積層して接合し、かつ電気的に接続した構成としてもよい。図７に示す積層体４０では半導体素子４２と半導体素子４４と半導体素子４６との導電性および密着性が優れる。
また、図８に示す積層体４０のように光学センサとして機能するものでもよい。図８に示す積層体４０は、半導体素子５２とセンサチップ５４とが異方性導電フィルム１０を介して積層方向Ｄｓに積層されている。また、センサチップ５４にはレンズ５６が設けられている。図８に示す積層体４０では半導体素子５２とセンサチップ５４との導電性および密着性が優れる。

半導体素子５２は、ロジック回路が形成されたものであり、センサチップ５４で得られる信号を処理することができれば、その構成は特に限定されるものではない。
センサチップ５４は、光を検出する光センサを有するものである。光センサは、光を検出することができれば、特に限定されるものではなく、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが用いられる。
なお、図８に示す積層体４０では、半導体素子５２とセンサチップ５４とを異方性導電フィルム１０を介して接続したが、これに限定されるものではなく、半導体素子５２とセンサチップ５４とを直接接合する構成でもよい。
レンズ５６は、センサチップ５４に光を集光することができれば、その構成は特に限定されるものではなく、例えば、マイクロレンズと呼ばれるものが用いられる。

なお、上述の半導体素子４２、半導体素子４４および半導体素子４６は、例えば、上述の半導体層３２を有するものであり、素子領域（図示せず）を有する。
素子領域とは、電子素子として機能するための、コンデンサ、抵抗およびコイル等の各種の素子構成回路等が形成された領域である。素子領域には、例えば、フラッシュメモリ等のようなメモリ回路、マイクロプロセッサおよびＦＰＧＡ（field-programmable gate array）等のような論理回路が形成された領域、無線タグ等の通信モジュールならびに配線が形成された領域がある。素子領域には、これ以外に、発信回路、またはＭＥＭＳ（Micro Electro Mechanical Systems）が形成されてもよい。ＭＥＭＳとは、例えば、センサ、アクチュエーターおよびアンテナ等である。センサには、例えば、加速度、音および光等の各種のセンサが含まれる。

上述のように、素子領域は素子構成回路等が形成されており、半導体素子には上述のように再配線層３４（図３参照）が設けられている。
積層体では、例えば、論理回路を有する半導体素子と、メモリ回路を有する半導体素子の組合せとすることができる。また、半導体素子を全てメモリ回路を有するものとしてもよく、また、全て論理回路を有するものとしてもよい。また、積層体４０における半導体素子の組合せとしては、センサ、アクチュエーターおよびアンテナ等と、メモリ回路と論理回路との組み合わせでもよく、積層体４０の用途等に応じて適宜決定されるものである。

また、半導体素子は、特に限定されず、具体的に以下のものが挙げられる。半導体素子としては、例えば、上述のもの以外に、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＳＰ（Application Specific Standard Product）等のロジック集積回路が挙げられる。また、例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）等のマイクロプロセッサが挙げられる。また、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＨＭＣ（Hybrid Memory Cube）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＣＭ（Phase-Change Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、フラッシュメモリ等のメモリが挙げられる。また、例えば、ＬＥＤ（Light Emitting Diode）、パワーデバイス、ＤＣ（Direct Current）−ＤＣ（Direct Current）コンバータ、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）等のアナログ集積回路が挙げられる。
さらに、半導体素子としては、例えば、ＧＰＳ（Global Positioning System）、ＦＭ（Frequency Modulation）、ＮＦＣ（Near Field Communication）、ＲＦＥＭ（RF Expansion Module）、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、ＷＬＡＮ（Wireless Local Area Network）等のワイヤレス素子、ディスクリート素子、Passiveデバイス、ＳＡＷ（Surface Acoustic Wave）フィルタ、ＲＦ（Radio Frequency）フィルタ、ＩＰＤ（Integrated Passive Devices）等が挙げられる。半導体素子としては、ＴＥＧ（Test Element Group）チップでもよい。
半導体素子以外に、インターポーザー、およびＴＡＢ（Tape Automated Bonding）テープを被接続対象とすることもできる。
さらには、被接続対象として、透明導電膜の電極パッドとＦＰＣ（Flexible Printed Circuits）の電極パッドとの接続に用いることができる。また、透明導電膜の電極パッド上に直接ＩＣ（Integrated Circuit）チップを接続実装することにも利用可能である。透明導電膜としては、視認性が低く、視認されにくければ特に限定されるものではなく、例えば、ＩＴＯ等の物質自体が透明なもので構成した導電膜でもよく、線幅が数μｍオーダーの細い金属線で構成された導電膜でもよい。また、透明導電膜としては、例えば、タッチセンサー等に用いられる各種の導電膜が適宜利用可能である。
また、ＩＣチップは、半導体素子４２、４４と同様に、例えば、図６に示すように複数の端子４５を有する。

次に、異方性導電フィルムを用いた積層体の製造方法の第１の例について説明する。
異方性導電フィルムを用いた積層体の製造方法の第１の例は、チップオンウエハに関するものであり、図５に示す積層体４０の製造方法を示す。
図９〜図１１は本発明の実施形態の異方性導電フィルムを用いた積層体の製造方法の第１の例を工程順に示す模式図である。
異方性導電フィルムを用いた積層体の製造方法の第１の例では、まず、異方性導電フィルム１０が表面４４ａに設けられた半導体素子４４を用意する。
次に、異方性導電フィルム１０を、第１の半導体ウエハ６０に向けて半導体素子４４を配置する。次に、半導体素子４４のアライメントマークと、第１の半導体ウエハ６０のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、半導体素子４４の位置合せを行う。
なお、位置合せについては、第１の半導体ウエハ６０のアライメントマークの画像または反射像と、半導体素子４４のアライメントマークの画像または反射像について、デジタル画像データを得ることができれば、その構成は特に限定されるものではなく、公知の撮像装置を適宜利用可能である。

次に、図９に示すように半導体素子４４を異方性導電フィルム１０を介して第１の半導体ウエハ６０の素子領域に載置し、例えば、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して仮圧着する。これを全ての半導体素子４４について行い、図１０に示すように、全ての半導体素子４４を第１の半導体ウエハ６０の素子領域に仮圧着する。

次に、全ての半導体素子４４を第１の半導体ウエハ６０の素子領域に仮圧着した状態で、半導体素子４４に対して、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、複数の半導体素子４４を全て一括して、第１の半導体ウエハ６０の素子領域に接合する。この接合は本圧着と呼ばれるものである。これにより、半導体素子４４の端子（図示せず）が異方性導電フィルム１０に接合され、第１の半導体ウエハ６０の端子（図示せず）が異方性導電フィルム１０に接合される。
次に、図１１に示すように、異方性導電フィルム１０を介して半導体素子４４が接合された第１の半導体ウエハ６０を、素子領域毎に、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子４２と異方性導電フィルム１０と半導体素子４４とが接合された積層体４０を得ることができる。
上述のように本圧着では、複数の半導体素子４４の接合を一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。

仮圧着は、異方性導電フィルムを半導体素子等の被接続対象に仮付けすることである。
なお、仮圧着する際に、仮圧着強度が弱いと、搬送工程等および接合する迄の工程で位置ズレが生じてしまうため、仮圧着強度は重要となる。
また、仮圧着プロセスにおける温度条件および加圧条件は特に限定されず、例えば、硬化性樹脂層に応じて、適宜設定される。
仮圧着では、例えば、被接続対象である半導体素子、または配線基板上に異方性導電フィルム１０を載せ、圧力と温度を適切な時間かけて仮圧着する。圧力、温度および時間によっては、異方性導電フィルム１０に硬化が生じ、本圧着前に硬化が進み、本圧着ができなくなる可能性があるため、仮圧着の温度は、硬化反応が促進されない迄の温度とすることが望ましい。

本圧着における温度条件は特に限定されないが、仮圧着の温度よりも高い温度であることが好ましく、具体的には、１３０〜２００℃であることがより好ましい。
また、本圧着における加圧条件は特に限定されないが、目的に応じて適宜設定され、４０〜１００ＭＰａであることが好ましい。
本圧着の時間は特に限定されないが、目的に応じて適宜設定され、３〜１５秒間が好ましい。

上述の半導体素子４４および第１の半導体ウエハ６０を含め、個々の半導体素子同士を接合するような仮圧着の場合には、東レエンジニアリング、渋谷工業株式会社、株式会社新川、およびヤマハ発動機株式会社等の各社の装置を用いることができる。
上述の本圧着に用いる装置としては、例えば、三菱重工工作機械、ボンドテック、株式会社ＰＭＴ、アユミ工業、東京エレクトロン（ＴＥＬ）、ＥＶＧ、ズースマイクロテック株式会社（ＳＵＳＳ）、ムサシノエンジニアリング等各社のウエハ接合装置を用いることができる。
仮圧着および本圧着のそれぞれの接合に際しては、接合時の雰囲気、加熱温度、加圧力（荷重）、および処理時間が制御因子として挙げられるが用いる半導体素子等のデバイスに適合した条件を選ぶことができる。
接合時の雰囲気としては、大気下を始め、窒素雰囲気等の不活性雰囲気、および真空状態から選ぶことができる。

異方性導電フィルムを用いた積層体の製造方法の第２の例について説明する。
図１２〜図１４は本発明の実施形態の異方性導電フィルムを用いた積層体の製造方法の第２の例を工程順に示す模式図である。
異方性導電フィルムを用いた積層体の製造方法の第２の例は、異方性導電フィルムを用いた積層体の製造方法の第１の例に比して、３つの半導体素子４２、４４、４６が異方性導電フィルム１０を介して積層されて接合される点以外は、異方性導電フィルムを用いた積層体の製造方法の第１の例と同じである。このため、積層体の製造方法の第２の例と共通する製造方法についての詳細な説明は省略する。
半導体素子４４は、裏面４４ｂにアライメントマーク（図示せず）が設けられており、かつ端子（図示せず）が設けられている。さらに、半導体素子４４には表面４４ａに異方性導電フィルム１０が設けられている。また、半導体素子４６でも表面４６ａに異方性導電フィルム１０が設けられている。

図１２に示すように、全ての半導体素子４４が異方性導電フィルム１０を介して第１の半導体ウエハ６０の素子領域に仮圧着された状態で、半導体素子４４の裏面４４ｂのアライメントマークと、半導体素子４６のアライメントマークとを用いて、半導体素子４４に対して半導体素子４６の位置合せを行う。

次に、図１３に示すように、半導体素子４４の裏面４４ｂに、異方性導電フィルム１０を介して半導体素子４６を仮圧着する。次に、全ての半導体素子４４を異方性導電フィルム１０を介して第１の半導体ウエハ６０の素子領域に仮圧着し、全ての半導体素子４４に、異方性導電フィルム１０を介して半導体素子４６を仮圧着した状態で、予め定めた条件にて本圧着を行う。これにより、半導体素子４４と半導体素子４６とが異方性導電フィルム１０を介して接合され、半導体素子４４と第１の半導体ウエハ６０とが異方性導電フィルム１０を介して接合される。半導体素子４４、半導体素子４６および第１の半導体ウエハ６０の端子（図示せず）は異方性導電フィルム１０に接合される。
次に、図１４に示すように、半導体素子４４および半導体素子４６が異方性導電フィルム１０を介して接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子４２と半導体素子４４と半導体素子４６とが異方性導電フィルム１０を介して接合された積層体４０を得ることができる。

次に、異方性導電フィルムを用いた積層体の製造方法の第３の例について説明する。
異方性導電フィルムを用いた積層体の製造方法の第３の例は、ウエハオンウエハに関するものであり、図５に示す積層体４０の製造方法を示す。
図１５〜図１７は本発明の実施形態の異方性導電フィルムを用いた積層体の製造方法の第３の例を工程順に示す模式図である。
異方性導電フィルムを用いた積層体の製造方法の第３の例は、積層体の製造方法の第１の例に比して、異方性導電フィルム１０を介して第１の半導体ウエハ６０と第２の半導体ウエハ６２とを接合する点以外は、積層体の製造方法の第１の例と同じである。このため、積層体の製造方法の第１の例と共通する製造方法についての詳細な説明は省略する。また、異方性導電フィルム１０についても、上述の説明のとおりであるため、その詳細な説明は省略する。

まず、第１の半導体ウエハ６０と、第２の半導体ウエハ６２とを用意する。第１の半導体ウエハ６０の表面６０ａ、または第２の半導体ウエハ６２の表面６２ａのいずれかに異方性導電フィルム１０を設ける。例えば、図１５に示すように、第１の半導体ウエハ６０の表面６０ａに異方性導電フィルム１０を設ける。この場合、異方性導電フィルム１０は、第１の半導体ウエハ６０の表面６０ａに、例えば、仮圧着される。
次に、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ６２の表面６２ａを対向させる。そして、第１の半導体ウエハ６０のアライメントマークと、第２の半導体ウエハ６２のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、第２の半導体ウエハ６２の位置合せを行う。
次に、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ６２の表面６２ａを対向させて、上述の方法を用いて、図１６に示すように第１の半導体ウエハ６０と第２の半導体ウエハ６２とを異方性導電フィルム１０を介して接合する。この場合、仮圧着した後に本圧着をする。

次に、図１７に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ６２が異方性導電フィルム１０を介して接合された状態で、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、異方性導電フィルム１０を介して半導体素子４２と半導体素子４４とが接合された積層体４０を得ることができる。このように、ウエハオンウエハを用いても積層体４０を得ることができる。
なお、個片化については、上述のとおりであるため、詳細な説明は省略する。
また、図１７に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ６２が接合された状態で、第１の半導体ウエハ６０および第２の半導体ウエハ６２のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。

異方性導電フィルムを用いた積層体の製造方法の第３の例では、半導体素子４２と半導体素子４４を積層した２層構造を例にして説明したが、これに限定されるものではなく、上述のように３層以上でもよいことはもちろんである。この場合、上述の積層体４０の製造方法の第２の例と同じく、第２の半導体ウエハ６２の裏面６２ｂに、アライメントマーク（図示せず）と、端子（図示せず）を設けることにより３層以上の積層体４０を得ることができる。
チップオンウエハを用いて積層体４０を製造することができるため、半導体チップの良品のみを、半導体ウエハ内の良品部分に接合することで、得率を維持し、製造ロスを低減することができる。

上述の異方性導電フィルム１０が設けられた半導体素子４４は、異方性導電フィルム１０と、複数の素子領域（図示せず）を備える半導体ウエハとを用いて形成することができる。素子領域には、上述のように位置合せのためのアライメントマーク（図示せず）と、端子（図示せず）とが設けられている。

まず、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方性導電フィルム１０を、半導体ウエハの素子領域に接合する。
次に、半導体ウエハについて、素子領域毎に個片化し、複数の半導体素子４４を得る。
なお、異方性導電フィルム１０が設けられた半導体素子４４を例にして説明したが、異方性導電フィルム１０が設けられた半導体素子４６も、異方性導電フィルム１０が設けられた第２の半導体ウエハ６２についても、異方性導電フィルム１０が設けられた半導体素子４４と同様にして、異方性導電フィルム１０を設けることができる。

半導体デバイスの接合に関しては、半導体素子に対して、別の半導体素子を接合する形態で説明したが、これに限定されるものではなく、１つの半導体素子に複数の半導体素子を接合する形態である１対複数の形態でもよい。また、複数の半導体素子と複数の半導体素子とを接合する形態である複数対複数の形態でもよい。

以下、異方性導電フィルム１０についてより具体的に説明する。
〔導電性粒子〕
導電性粒子は、硬化性樹脂層内に含まれる後述の導電材を含む粒子である。導電材は粒子表面を露出していることが好ましい。露出していることにより、接続対象との導通を安定的に確保することができる。
導電性粒子の平均粒子直径Ａは、ラインの幅の５％から９０％の範囲が好ましく、１５％から７０％の範囲がより好ましく、３０％から５０％の範囲が最も好ましい。
＜導電材＞
導電性粒子を構成する導電材は、特に限定されるものではなく、金属粒子、および金属被服樹脂粒子等が用いられる。
金属粒子としては、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、およびニッケル（Ｎｉ）等である。これ以外に、ニッケルの芯粒子に金めっきが被覆された粒子を用いることもできる。
金属被服樹脂粒子としては、例えば、プラスチック粒子の芯粒子に、ニッケルまたは金の金属めっきが被覆された粒子である。

＜導電性粒子の含有量＞
導電性粒子の含有量は体積％で表されるものである。
導電性粒子の含有量は、硬化性樹脂層と導電性粒子の体積の合計に対して３０〜９５体積％であることが好ましい。
導電性粒子の含有量をＣｓとする。また、硬化性樹脂層のラインの幅に対して平行かつ硬化性樹脂層の表面と直交する面の断面積をＳとし、硬化性樹脂層のライン幅に対して直交する長さをＬとする。長さＬは、硬化性樹脂層のライン幅に対して直交する方向の端部からもう一方の端部を取る必要はなく、導電性粒子が５個以上含まれる任意の値を採用することができる。
また、導電性粒子の粒子数をＮｓとする。なお、導電性粒子の平均粒子半径はＲ_Ａである。この場合、硬化性樹脂層と導電性粒子の体積の合計の体積Ｖは、Ｖ＝Ｓ×Ｌである。導電性粒子の体積Ｖｓは、Ｖｓ＝（４πＲ_Ａ ^３／３）×Ｎｓである。導電性粒子の含有量Ｃｓ（体積％）は、Ｃｓ＝Ｖｓ／Ｖである。

硬化性樹脂層のラインの幅方向に対して平行かつラインの長さ方向に対して垂直な面を５か所切り出し、切り出した断面の断面画像を走査型電子顕微鏡を用いて取得し、５つの断面画像から硬化性樹脂層の断面積、および厚みを算出する。得られた断面積と厚みの平均値を硬化性樹脂層の断面積Ｓ、および厚みＴとする。
また、導電性粒子の平均粒子直径Ａは、上述のように走査型電子顕微鏡を用いて、硬化性樹脂層のラインの幅方向に対して平行かつラインの長さ方向に対して垂直な面で、任意の５つの導電性粒子の中央部を切り出し、切り出した断面の導電性粒子の硬化性樹脂層の厚み方向の長さの平均値とする。
平均粒子半径Ｒ_Ａは、上述のようにして得られた、平均粒子直径Ａの平均値の１／２の値である。
導電性粒子の粒子数は、走査型電子顕微鏡を用いて厚み方向の中央部を硬化性樹脂層の表面に対して平行となる面に含まれる硬化性樹脂層の粒子数を測定した値である。

〔硬化性樹脂層〕
硬化性樹脂層は、被接続対象に対して接合性を付与するものが好ましい。硬化性樹脂層は、例えば、５０℃〜２００℃の温度範囲で流動性を示し、２００℃以上で硬化するものが好ましい。
硬化性樹脂層は、硬化性樹脂を少なくとも含む。硬化性樹脂は、電気的絶縁性を有する。電気的絶縁性とは、電気抵抗が１０^１０Ω・ｍ以上であることを指す。
硬化性樹脂としては、熱またはＵＶ光（紫外光）によって硬化する樹脂が挙げられる。つまり、熱硬化性樹脂および光硬化性樹脂が挙げられる。
熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリウレタン樹脂、ビスマレイミド樹脂、メラミン樹脂、フェノキシ樹脂、および、イソシアネート系樹脂が挙げられる。
光硬化性樹脂としては、例えば、炭素−炭素二重結合をポリマー側鎖または主鎖中もしくは主鎖末端に導入したポリマー等が挙げられる。
なかでも、被接続対象との密着性がより高くなる理由から、熱硬化性樹脂が好ましく、絶縁信頼性がより向上し、耐薬品性に優れる理由から、ポリイミド樹脂および／またはエポキシ樹脂が好ましい。
硬化性樹脂は、１種単独で使用しても、２種以上を併用してもよい。

硬化性樹脂層は、硬化性樹脂以外の成分を含んでいてもよい。
例えば、硬化性樹脂層は、重合開始剤を含んでいてもよい。重合開始剤としては、熱重合開始剤および光重合開始剤が挙げられる。なかでも、熱カチオン重合開始剤が好ましい。光カチオン重合開始剤としては、芳香族ジアゾニウム塩、スルホニウム塩、ヨードニウム塩、ホスホニウム塩、ベンゾイントシレート、および、ｏ−ニトロベンジルトシレートが挙げられる。

また、硬化性樹脂層は、硬化剤を含んでいてもよい。硬化剤としては、ジアミノジフェニルメタン、ジアミノジフェニルスルホンのような芳香族アミン、脂肪族アミン、４−メチルイミダゾール等のイミダゾール誘導体、ジシアンジアミド、テトラメチルグアニジン、チオ尿素付加アミン、メチルヘキサヒドロフタル酸無水物等のカルボン酸無水物が挙げられる。

硬化性樹脂層に含まれる添加剤としては、上記以外にも、シランカップリング剤、酸化防止剤、マイグレーション防止剤、充填剤等が挙げられる。

〔異方性導電フィルムの製造方法〕
異方性導電フィルムは、上述の硬化性樹脂層の成分を混合した原料液を用意し、原料液を冷却しながら、別途用意した導電性粒子を原料液に混合し、分散処理する。分散処理は、導電性粒子同士が凝集しないよう十分な撹拌ができ、かつせん断力を有する高速撹拌機、またはホモジナイザーを用いて実施する。分散処理を行う装置は、上述の装置に特に限定されるものではなく、適宜選択できる。分散処理を冷却しながら行うのは、良好な分散状態を得るべく強い撹拌により分散を行った際に、高い撹拌熱が生じる可能性があるためである。撹拌熱がどの程度まで妥当であるかは硬化性樹脂の種類にもよるため、硬化性樹脂に応じて適宜決定される。
分散混合された液を、剥離フィルム上に規定厚みとなるよう塗布を行い、その後オーブン中に入れ乾燥させる。これにより、異方性導電フィルムが得られる。

なお、異方性導電フィルムの厚みを変える方法ついては、特に限定されないが、塗布後で既に厚み差がついていることが望ましい。アプリケーターによって塗布厚みを変える場合、剥離フィルムとアプリケーターとのギャップを変えることで変更が可能である。また、一旦塗布した後に液を掻き取る方法でも塗布厚みを変えることができる。また、コーティングヘッドから定量塗布を行う場合は、基材とコーティングヘッドとの相対速度、供給速度の変更でも厚みを変更することができる。さらには、インクジェット方式での塗布でも厚み変更は可能である。異方性導電フィルムを形成する際の塗布方式は、目的および硬化性樹脂等に怖じて適宜決定することができる。

本発明は、基本的に以上のように構成されるものである。以上、本発明の異方性導電フィルムおよび積層体について詳細に説明したが、本発明は上述の実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよいのはもちろんである。

以下に実施例を挙げて本発明をさらに具体的に説明する。以下の実施例に示す材料、試薬、使用量、物質量、割合、処理内容、処理手順等は、本発明の趣旨を逸脱しない限り適宜変更することができる。従って、本発明の範囲は以下に示す具体例により限定的に解釈されるべきものではない。

本実施例では、実施例１、比較例１および比較例２の異方性導電フィルムについて、導通の安定性、および密着力を評価した。また、導通の安定性の評価、および密着力の評価に基づき、総合評価した。導通の安定性、密着力、および総合評価の評価結果を下記表１に示す。以下、導通の安定性、密着力、および総合評価の評価について説明する。

導通の安定性について説明する。
＜導通の安定性の評価＞
異方性導電フィルムについて、３０か所の抵抗値を測定した。抵抗値の安定度合いを以下に示す評価基準にて評価した。抵抗値はデジタルマルチメーターを用いて４端子法で測定した。
評価基準
Ａ：接続不良なし。
Ｂ：接続不良が１割以下。
Ｃ：接続不良が１割超え。

密着力について説明する。
＜密着力の評価＞
接合体のガラス面を下にし、ＴＥＧ（Test Element Group）チップをピンセットで挟み、持ち上げつつ、その持ち上げに対する抵抗を蝕指式で評価した。各条件で３回行い、その抵抗を鑑みて以下に示す評価基準にて評価した。接合体については後に説明する。
評価基準
Ａ：持ち上げに対する抵抗がある。
Ｂ：持ち上げに対する抵抗があるものと抵抗がなく剥がれるものがある。
Ｃ：抵抗なく全て剥がれる。

総合評価について説明する。
＜総合評価＞
総合評価においては、導通の安定性の評価と密着力の評価のうち、両方の評価が「Ａ」である場合、総合評価を「Ａ」とした。
また、総合評価においては、導通の安定性の評価と密着力の評価のうち、一方の評価が「Ａ」である場合、他方の評価結果を、総合評価の評価とした。例えば、導通の安定性の評価が「Ａ」であり、密着力の評価が「Ｂ」であれば、総合評価を「Ｂ」とした。
また、総合評価においては、導通の安定性の評価と密着力の評価のうち、評価「Ａ」がない場合、総合評価を「Ｃ」とした。

［接合体］
配線基板として、ＩＴＯ（Indium Tin Oxide）櫛型配線が形成された厚み７００μｍのガラス基板を用いた。電子部品としては、ＴＥＧ（Test Element Group）チップ（サイズ：５ｍｍ×１０ｍｍ、厚み：０．５ｍｍ、金めっきバンプサイズ：５μｍ×３０μｍ、バンプ高さ：５μｍ、バンプ間スペース：５μｍ、バンプ数：３０個）を用いた。
配線基板の配線上に異方性導電フィルムを載せ、さらに櫛型配線の上に電子部品の電極端子が当たるように向かい合わせ、平均厚み５０μｍの熱伝導性テフロン（登録商標）シートを緩衝材にし、加熱ツールで温度１８０℃、圧力６０ＭＰａ、および時間５秒間の加熱および加圧接着を行い、接合体を得た。

以下、実施例１、比較例１および比較例２について説明する。
（実施例１）
実施例１の異方性導電フィルムについて説明する。
［異方性導電フィルム］
（硬化性樹脂成分）
フェノキシ樹脂（新日鉄住金化学株式会社、ＹＰ−５０）４０質量部
液状エポキシ樹脂（三菱化学株式会社、ｊＥＲ８２８）５５質量部
熱カチオン重合開始剤（三新化学工業株式会社、ＳＩ−６０Ｌ）４質量部
シランカップリング剤（信越化学工業株式会社、ＫＢＭ−４０３）１質量部
上述のものを含有する熱重合組成物（硬化性樹脂成分）を調製した。
（導電性粒子）
平均粒径１．３μｍの金めっきニッケル芯粒子を用いた。
（硬化性樹脂層）
液状硬化性樹脂成分の作製
導電性板状粒子を、上述の硬化性樹脂成分中に混合し、分散させた。導電性粒子の含有量が１０体積％となるように、硬化性樹脂成分と導電粒子成分との量を調整した。
（量比）
硬化性樹脂成分 ３５質量部
導電粒子成分 ２２質量部
（混合および分散）
硬化性樹脂成分、および導電粒子成分を、それぞれ適量、ＩＫＡ社製ホモジナイザー（ＵＬＴＲＡ−ＴＵＲＲＡＸ（登録商標））に投入し、混合および分散処理を施した。なお、その際、撹拌による熱が生じるため、冷却機構を備え付け、温度６０℃以下に保った。
＜硬化性樹脂塗布膜の作製＞
上述の液状硬化性樹脂成分を、予めシリコーンで処理して剥離機能を付与したＰＥＴ（ポリエチレンテレフタレート）フィルム上に、乾燥後の厚みが１．３μｍとなるようにアプリケーターにて塗布し、温度７０℃で５分間乾燥した。すなわち、硬化性樹脂層の厚みＴを、Ｔ＝Ａとした。なお、実施例１では導電性粒子の含有量を１０体積％とした。

（比較例１）
比較例１は、実施例１に比して、硬化性樹脂層の厚みＴを、０．９Ａとした点以外は、実施例１と同じにした。
（比較例２）
比較例２は、実施例１に比して、硬化性樹脂層の厚みＴを、１．３Ａとした点以外は、実施例１と同じにした。

表１に示すように、実施例１は、比較例１および比較例２に比して、導通の安定性および密着力が優れていた。
比較例１では、導電性粒子よりも硬化性樹脂層の厚みが薄い。この場合、導電性粒子が硬化性樹脂層から一部が露出することとなり、被接続対象である電極に接しやすい。しかしながら、電極と硬化性樹脂層との接触が困難になるため、密着力の確保が困難となった。電極が導電性粒子により凹んだ分、電極と硬化性樹脂層とが近づき接着された。
比較例２は、硬化性樹脂層の厚みが、導電性粒子より厚い。この場合、電極と硬化性樹脂層とが直接接触し、密着が良好となる。しかしながら、導電性粒子を押し出す確率が増え、電極上に導電性粒子が留まる確率が減り、導通の安定性が劣化した。

１０ 異方性導電フィルム
１２ 導電性粒子
１４ 硬化性樹脂層
１５ 剥離層
２０ 第１の配線基板
２１、２５ 基材
２２、２６ 電極
２４ 第２の配線基板
３０ａ、３０ｂ 端子
３０ｃ 端面
３２ 半導体層
３２ａ、３４ａ、３６ａ 表面
３４ 再配線層
３６ パッシベーション層
３７ 配線
３８ パッド
４０ 積層体
４２、４４、４６、５２ 半導体素子
４４ａ、４６ａ 表面
４４ｂ、６２ｂ 裏面
４５ 端子
５４ センサチップ
５６ レンズ
６０ 第１の半導体ウエハ
６０ａ、６２ａ 表面
６２ 第２の半導体ウエハ
１００ 異方性導電フィルム
１０４ 硬化性樹脂層
Ａ 平均粒子直径
Ｄ 厚み方向
Ｄｓ 積層方向
Ｇ 間隔
Ｔ 厚み
δ 突出量
Ｗ_Ｌ 幅
Ｗ_Ｓ 間隔

Claims (6)

1. 導電性粒子と、
   前記導電性粒子を含有する硬化性樹脂層とを有し、
   前記導電性粒子の平均粒子直径をＡとし、前記硬化性樹脂層の厚みをＴとするとき、Ａ≦Ｔ≦１．２Ａであり、かつＡ≦１．３μｍである異方性導電フィルム。
2. 前記導電性粒子の含有量は、３〜１０体積％である請求項１に記載の異方性導電フィルム。
3. 互いに隣接する前記導電性粒子の間隔をＧとするとき、Ａ≦Ｇである請求項１または２に記載の異方性導電フィルム。
4. 前記導電性粒子は、金属で構成されている請求項１〜３のいずれか１項に記載の異方性導電フィルム。
5. 請求項１〜４のいずれか１項に記載の異方性導電フィルムと、
   電極または配線を有する部材とを有し、
   前記部材の前記電極または前記配線と、前記異方性導電フィルムとが電気的に接続されている積層体。
6. 前記電極または前記配線は、前記部材の表面に対して突出しており、
   前記電極または前記配線の突出量は、前記異方性導電フィルムの厚みの１／３以下である請求項５に記載の積層体。

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