JP6945836B2 - 電界効果トランジスタおよび電子装置 - Google Patents

Description

本発明は、電界効果トランジスタおよび電子装置に関する。

半導体装置の中でも、電界効果トランジスタ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）は、各種電子装置等に広く用いられている。

図６に、電界効果トランジスタの構造の一例を示す。図６（Ａ）〜（Ｃ）は、横型（ボトムゲート・トップコンタクトタイプ）電界効果トランジスタの構造を模式的に示した断面図および平面図である。図示の通り、従来の横型電界効果トランジスタは、ゲート電極１１上に絶縁膜１２を介して半導体層１３が形成され、その上に、長方形のソース電極１４およびドレイン電極１５が、一定の間隔をあけて互いに対向して配置されている。

このようなソース電極およびドレイン電極を形成する際、図６（Ｃ）に示すように、ゲート電極に対するアライメントのズレが発生すると、ソース電極およびドレイン電極と、ゲート電極との間に、ｘｙ方向およびθ方向の位置ずれが生じる。この結果、ソース電極およびドレイン電極と、ゲート電極との重なり部分の面積が変動し、寄生容量の変動につながる等の問題がある。また、チャネル長やチャネル幅が変動することにより、オン電流のばらつきが生じる等の問題がある。

前記ソース電極と前記ドレイン電極とを上下方向において異なる層に形成した、縦型の電界効果トランジスタにおいても、アライメントのズレにより、同様の問題が生じる。

これに対し、図７に示すように、ソース電極１４とドレイン電極１５とを櫛歯状に噛み合わせた構成とする電界効果トランジスタが提案されている（特許文献１）。これにより、アライメントのズレが発生した場合においても、ｘｙ方向におけるアライメントズレの影響をある程度軽減することができる。

特開２０１０−２３８８７３号公報

しかしながら、ｘｙ方向におけるアライメントズレだけでなく、θ方向におけるアライメントズレの影響についても、より効果的に軽減可能な方法が求められている。

そこで、本発明は、電界効果トランジスタにおけるアライメントのズレによる影響をより効果的に軽減することを目的とする。

前記目的を達成するために、本発明の電界効果トランジスタは、
基板と、ゲート電極と、ゲート絶縁膜と、半導体層と、ソース電極と、ドレイン電極とを含み、
前記基板上に、前記ゲート電極、前記ゲート絶縁膜、および前記半導体層が、前記順序で積層され、
前記ソース電極および前記ドレイン電極が、前記半導体層に接しており、
前記ソース電極および前記ドレイン電極の少なくとも一方が、上面からみて、互いに対向する部分の全部または一部において、略円弧状であることを特徴とする。

本発明の電子装置は、前記本発明の電界効果トランジスタを含むことを特徴とする。

本発明によれば、電界効果トランジスタにおけるアライメントのズレによる影響を軽減することができる。このため、例えば、前記ズレにより生じる、チャネル幅やチャネル長の変動等を抑制し、安定したオン電流を得ることができる。また、例えば、前記電界効果トランジスタの特性のバラツキを改善することができる。さらに、本発明によれば、アライメントのズレによる影響を軽減することができることから、例えば、従来よりもアライメントズレに対する設計マージンを小さくすることができ、素子の小型化、および集積化を可能とすることができる。

図１は、実施形態１における電界効果トランジスタの一例を示す断面図および平面図である。 図２は、実施形態１の変形例における電界効果トランジスタの構造の一例を示す平面図である。 図３は、実施形態２における電界効果トランジスタの構造の一例を示す平面図である。 図４は、実施形態３における電界効果トランジスタの構造の一例を示す平面図である。 図５は、実施形態４における電界効果トランジスタの構造の一例を示す断面図である。 図６は、従来の電界効果トランジスタの構造の一例を示す断面図および平面図である。 図７は、従来の電界効果トランジスタの構造の一例を示す平面図である。

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極が、上面からみて、互いに対向する部分の全部または一部において、一方が、凸型の略円弧状であり、他方が、凹型の略円弧状である。

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極が、上面からみて、互いに対向する部分の全部または一部において、一方が、他方を取り囲むように形成されている。

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極の少なくとも一方が、上面からみて、アイランド形状である。

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極が、上面からみて、略円弧状の形状を含む。

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極が、上下方向において、異なる層に形成されている。

本発明の電界効果トランジスタは、例えば、前記ゲート電極の設置面が、上面からみて、前記ドレイン電極およびソース電極の設置面より大きい。

本発明の電界効果トランジスタは、例えば、前記半導体層が、上面からみて、前記ゲート電極の設置面より小さい。

本発明の電界効果トランジスタは、例えば、前記半導体層が、有機半導体層である。

つぎに、本発明の実施形態について、図を用いて説明する。本発明は、下記の実施形態によって何ら限定および制限されない。なお、以下の図面において、同一部分には、同一符号を付している。各実施形態における説明は、それぞれ、互いを援用できる。また、図面においては、説明の便宜上、各部の構造は適宜簡略化して示す部分があり、各部の寸法比等は、実際とは異なり、模式的に示す場合がある。

（実施形態１）
図１（Ａ）は、本実施形態における電界効果トランジスタ１を横からみた模式図（断面図）である。図１（Ａ）に示すように、本実施形態の電界効果トランジスタ１は、基板１０と、ゲート電極１１と、ゲート絶縁膜１２と、半導体層１３と、ソース電極１４と、ドレイン電極１５とを含み、基板１０上に、ゲート電極１１、ゲート絶縁膜１２、および半導体層１３が、前記順序で積層されている。そして、本実施形態において、ソース電極１４およびドレイン電極１５は、半導体層１３の上面に接して配置されている。

電界効果トランジスタ１において、基板１０、ゲート電極１１、ゲート絶縁膜１２、半導体層１３、ソース電極１４、およびドレイン電極１５の材料は、特に制限されず、公知の材料を用いることができる。

ゲート電極１１を形成する材料としては、例えば、Ａｌ−Ｎｄ、Ａｕ、Ａｇ、Ｃｕ、Ｍｏ−Ｎｂ、Ｔａ、Ｃｒ、およびこれらの合金があげられる。ソース電極１４およびドレイン電極１５を形成する材料としては、例えば、Ａｌ−Ｎｄ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｍｏ−Ｎｂ、およびこれらの合金があげられる。ゲート電極１１、ソース電極１４およびドレイン電極１５は、例えば、それぞれ、積層膜であってもよい。前記積層膜は、例えば、前記材料を、電極およびバリアメタルのクラッド構造とすることにより形成できる。

電界効果トランジスタ１は、例えば、半導体層１３が有機半導体である有機トランジスタであることが好ましい。前記有機半導体を形成する材料は、例えば、低分子ｐ型半導体として、ペンタセン、5,6,11,12-テトラフェニルナフタセン（ルブレン）、2,3-ベンゾアントラセン（テトラセン）、2,6-ジフェニルアントラセン等のアセン類、ジナフト[3,2-b:2’,3’-f]チエノ[3,2-b]チオフェン（DNTT）、2,7-ジフェニル[1]ベンゾチエノ[3,2-b][1]ベンゾチオフェン（DPh-BTBT）、フェナントロ[1,2-b:8,7-b']ジチオフェン、ベンゾ[a]クリセン等のヘテロアセン類、2,5-ビス(4-ビフェニルイル)チオフェン、2,8-ジメチルアントラ[2,3-b:7,6-b']ジチオフェン（DMADT）等のチオフェン類およびオリゴチオフェン類、フタロシアニン、銅フタロシアニン等のポルフィリン類、4,7-ジ(2-チエニル)-2,1,3-ベンゾチアジアゾール等のベンゾチアゾール類、ならびにビス(エチレンジチオ)テトラチアフルバレン（TTF）等があげられる。また、前記有機半導体を形成する材料は、例えば、低分子ｎ型半導体として、フラーレンＣ60、フラーレンＣ70等のフラーレンとその誘導体類、N,N'-ジメチル-3,4,9,10-ペリレンテトラカルボン酸ジイミド、N,N'-ジ-n-オクチル-3,4,9,10-ペリレンテトラカルボン酸ジイミド、N,N′-ジオクチル-3,4,9,10-ペリレンジカルボキシルジイミド（PTCDI）等のイミド類、銅(II)1,2,3,4,8,9,10,11,15,16,17,18,22,23,24,25-ヘキサデカフルオロフタロシアニン、ナフタレン-1,4,5,8-テトラカルボン酸二無水物等のテトラカルボン酸類、3,4,9,10-ペリレンテトラカルボン酸二無水物、テトラシアノキノジメタン（TCNQ）等があげられる。また、前記有機半導体を形成する材料は、例えば、高分子を用いた有機半導体として、ポリチオフェン類やポリフルオレン類等があげられる。

前記有機トランジスタは、低温プロセスで形成でき、材料の選択の幅が広く、設計の自由度も高いことから、近年、開発が広く行われるようになってきており、有機ＥＬ表示装置、通信装置、照明等への応用が期待されている。

前記有機トランジスタは、一般に、透明基板上に、薄膜素子として形成される。前記透明基板は、例えば、ガラス、または可撓性（フレキシブル）を有するフィルム等が使用できる。前記フレキシブルフィルムは、例えば、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）があげられる。前記フレキシブルフィルムは、例えば、軽量で且つ曲げられること、および割れにくいことから、前記有機ＥＬ表示装置等、様々な応用が期待されている。

前記フレキシブルフィルムは、一般に、熱膨張係数および線膨張係数が大きく、ガラス基板やＳｉ基板等と比較して、熱による寸法変動が大きい。そして、前記フレキシブルフィルム上に有機トランジスタを形成する場合、無機トランジスタを形成する場合と比較して、より低温のプロセスにより形成することができるが、前記低温プロセスにおいても、レジストの焼成や基板の脱水処理等のために１００〜１８０℃前後の加熱が必要となるため、熱による前記フレキシブルフィルムへの負荷がかかる。また、例えば、前記フレキシブルフィルム上に電極（例えばボトムゲート構造であれば、ゲート電極）を形成する際、エッチング液や現像液に晒されることによっても、前記フレキシブルフィルムへの負荷がかかる。このように、前記フレキシブルフィルム上に前記薄膜素子を形成する場合、前記フレキシブルフィルムへの負荷等により、寸法変動が生じ、電極間のアライメントズレ、およびそれによるトランジスタ特性の変動・ばらつきが生じやすい。本発明によれば、ソース電極およびドレイン電極間のアライメントズレによる影響を軽減でき、これにより、例えば、トランジスタ特性の変動・ばらつき等を抑制することができることから、例えば、前記フレキシブルフィルム上への薄膜素子形成において、上述のように基板の寸法変動が起きた場合でも、安定したトランジスタ特性を得ることができる。

本実施形態の電界効果トランジスタ１は、図１（Ａ）に示すように、トップコンタクト型の積層構造である。トップコンタクト型の積層構造は、例えば、まず、ゲート絶縁膜上に有機半導体層を成膜し、その後、前記有機半導体層上に、ソース電極およびドレイン電極を形成することにより作製できる。電界効果トランジスタ１を前記トップコンタクト型の積層構造とする場合、例えば、蒸着により形成された金属電極膜が、前記有機半導体層にも拡散するため、ボトムコンタクト型の積層構造と比較して、接触抵抗が小さく、素子特性が優れており、また、再現性や信頼性等の安定性も優れている。電界効果トランジスタ１の積層構造は、例えば、ボトムゲート型、ボトムコンタクト型等、トップコンタクト型以外の積層構造でもよい。電界効果トランジスタ１をボトムゲート型およびボトムコンタクト型の積層構造とする場合、例えば、ソース電極およびドレイン電極を形成する際に、フォトリソグラフィおよび微細加工技術等を用いることができるため、トランジスタの短チャネル化が可能である。いずれの場合も、各層の厚さは、特に制限されず、その形成材料等に応じて、適宜設定できる。

図１（Ｂ）は、本実施形態における電界効果トランジスタ１の平面図である。以下の平面図において、ソース電極１４およびドレイン電極１５が互いに対向する部分を、太線で示す。図１（Ｂ）に示すように、本実施形態の電界効果トランジスタ１は、上面からみて、ソース電極１４およびドレイン電極１５が、互いに対向する部分において、略円弧状となっている。以下の説明において、ソース電極１４およびドレイン電極１５についての記載は、それぞれを入れ替えた場合についても同様とすることができる。

このように、ソース電極１４およびドレイン電極１５が、互いに対向する部分において、略円弧状となるように形成されていることにより、例えば、ソース電極１４およびドレイン電極１５の位置が、θ方向にずれた場合でも、チャネル長およびチャネル幅の変動を抑えることができるため、アライメントのズレによる影響を軽減することができる。

本発明において、上下方向とは、基板１０に対する各部材の積層方向であり、基板１０側が下方向であり、基板１０と反対側が上方向である。また、上面とは、電界効果トランジスタにおける、上方向の面をいう。

前記略円弧の方向は、例えば、ソース電極１４およびドレイン電極１５の中央付近を中心とする円に沿う方向である。

本発明において、略円弧状とは、例えば、完全な円弧状でもよいし、円弧に近い曲線状でもよいし、曲線および／または直線を含み、円弧に近い線状でもよい。

本発明は、さらに、ソース電極１４およびドレイン電極１５の少なくとも一方が、上面からみて、略円弧状の形状を含むことが好ましい。以下の平面図において、ソース電極１４およびドレイン電極１５における略円弧状の形状部分を、斜線で示す。図１（Ｂ）において、ドレイン電極１５が、略円弧状の部分を含む。このように形成することにより、例えば、略円弧状の形状を含むソース電極１４およびドレイン電極１５の位置が、θ方向にずれた場合でも、ソース電極１４およびドレイン電極１５の外側（互いに対向していない側）においても、各電極１４，１５とゲート電極１１との重なり部分の面積の変動を抑制できるため、前記ズレによる影響を軽減することができる。ソース電極１４およびドレイン電極１５は、例えば、両方が、略円弧状の形状を含んでもよい。

図１（Ｂ）では、ドレイン電極１５がソース電極１４より大きく形成されているが、本発明は、これには制限されず、例えば、ソース電極１４がドレイン電極１５より大きく形成されていてもよいし、ソース電極１４およびドレイン電極１５が同じ大きさでもよい。

ソース電極１４およびドレイン電極１５は、図１（Ｂ）に示すように、互いに対向する部分において、一方が、凸型の略円弧状であり、他方が、凹型の略円弧状であることが好ましい。ただし、本発明は、これに制限されず、例えば、互いに対向する部分において、一方が、凸型の略円弧状であり、他方が、直線等の略円弧状以外の線状、または、凸型の略円弧状であってもよいし、互いに対向する部分において、一方が、凹型の略円弧状であり、他方が、直線等の略円弧状以外の線状、または、凹型の略円弧状であってもよい。

また、本実施形態において、ソース電極１４およびドレイン電極１５は、図１（Ｂ）に示すように、一方が、他方を取り囲むように形成されている。このように形成することにより、例えば、ソース電極１４およびドレイン電極１５の位置が、θ方向だけでなくｘｙ方向にずれた場合においても、アライメントのズレによる影響を軽減することができる。

また、図１（Ｂ）では、ソース電極１４およびドレイン電極１５が、互いに対向する部分の全部において、略円弧状となっているが、本発明は、これには制限されず、ドレイン電極１５およびソース電極１４が、互いに対向する部分の一部において、略円弧状であり、前記一部以外の部分が、例えば、直線等の略円弧状以外の線状であってもよい。この場合、各電極における互いに対向する部分のうち、例えば、ソース電極１４およびドレイン電極１５の中央付近を中心とする円に沿う部分において、略円弧状であることが好ましい。

ソース電極１４およびドレイン電極１５において、取り出し配線部を設ける位置は、特に制限されず、任意の位置に設けることができる。前記取り出し配線部は、例えば、ソース電極１４およびドレイン電極１５が、略円弧状の形状を含む場合、前記略円弧状の形状に接続する、任意の位置とすることができる。

前記取り出し配線部は、例えば、３次元的に設置されてもよく、この場合、例えば、ソース電極１４および／またはドレイン電極１５にコンタクトホールを形成し、配線することができる。このように形成することにより、例えば、電極間のアライメントのズレが生じた場合においても、前記取り出し配線部を２次元的に配線した場合と比較して、ドレイン電極およびソース電極と、ゲート電極との重なり部分の面積の変動を抑制できるため、前記ズレによる影響を軽減することができる。

本実施形態において、ゲート絶縁膜１２は、図１（Ａ）に示すように、ゲート電極１１上に、ゲート電極１１の端まで形成されている。ゲート電極１１は、図１（Ｂ）に示すように、例えば、ゲート電極１１の設置面の大きさが、上面からみて、ソース電極１４およびドレイン電極１５の設置面よりも大きいことが好ましい。本発明において、「ソース電極およびドレイン電極の設置面」とは、ソース電極およびドレイン電極における、配線部分を除いた部分の設置面をいう。このように形成することにより、例えば、電極間のアライメントのズレが生じた場合においても、前記設置面におけるドレイン電極およびソース電極と、ゲート電極との重なり部分の面積の変動を抑制できるため、前記ズレによる影響を軽減することができる。

また、半導体層１３が、有機半導体層である場合、半導体層１３は、例えば、図１（Ａ）および（Ｂ）に示すように、ゲート電極１１の設置面よりも小さく形成されることが好ましい。有機半導体では、シリコン系半導体のｐｎ接合部と異なり、キャリアが、電極全面から注入される。このため、前記有機半導体層の領域が大きいと、オフリークの電流が流れる経路が多くなり、オンオフ比（整流比）が小さくなってしまう。このため、半導体層１３を、例えば、ゲート電極１１の設置面より小さく、具体的には、例えば、基板１０上に、ベタ膜ではなく、アイランド形状に形成することにより、オフリークを小さくすることができる。

ソース電極１４およびドレイン電極１５は、上面からみて、半導体層１３の設置面の範囲内に設置することが好ましい。このように形成することにより、例えば、ゲート電極１１とソース電極１４およびドレイン電極１５との重なりがある領域に半導体層１３があることになるため、ゲート電極１１とソース電極１４およびドレイン電極１５との寄生容量の変動を抑えることができる。また、例えば、チャネル長およびチャネル幅の変動を小さくできることから、オン抵抗・オン電流の変動を小さくすることができ、トランジスタ特性を安定させることができる。

（変形例）
図２は、本実施形態の変形例における電界効果トランジスタ１の平面図である。本例において、ソース電極１４およびドレイン電極１５は、それぞれが、互いを取り囲むように形成されている。そして、ソース電極１４およびドレイン電極１５は、いずれも、略円弧状の形状を含む（斜線部分）。前記点を除いては、前記実施形態１と同様である。

ソース電極１４およびドレイン電極１５が、このような構成である場合にも、前記実施形態１と同様に、例えば、ソース電極１４およびドレイン電極１５のアライメントのズレによる影響を軽減することができ、また、例えば、ソース電極１４およびドレイン電極１５の位置が、θ方向だけでなくｘｙ方向にずれた場合においても、アライメントのズレによる影響を軽減することができる。さらに、ソース電極１４およびドレイン電極１５が、いずれも、略円弧状の形状を含むことにより、例えば、アライメントのズレによる影響を軽減することができることに加え、チャネル幅を大きくすることができる。

（実施形態２）
図３は、本実施形態における電界効果トランジスタ１の平面図である。本例において、ドレイン電極１５は、ソース電極１４を取り囲むように形成されており、ソース電極１４は、ドレイン電極１５に取り囲まれた部分において、アイランド形状となっている。前記点を除いては、前記実施形態１と同様である。

本発明において、アイランド形状とは、他の部分と比較して、その部分が、島のように大きくなっている形状をいう。前記アイランド形状は、例えば、円形、略円形、および、四角形等の多角形等である。

このように、ソース電極１４が、ドレイン電極１５に取り囲まれた部分において、アイランド形状となっている構成であることにより、各電極間の距離の変動をより抑えることができるため、ソース電極１４およびドレイン電極１５のアライメントのズレによる影響をより軽減することができる。

（実施形態３）
図４は、本実施形態における電界効果トランジスタ１の平面図である。図４（Ａ）は、本実施形態における電界効果トランジスタの一例であり、ソース電極１４は、アイランド形状を有し、ドレイン電極１５は、ソース電極１４におけるアイランド形状を取り囲むように形成されている。また、ソース電極１４が、上面からみて、１つの環状構造を含み、ドレイン電極１５が、上面からみて、２つの環状構造を含む（斜線部分）。前記点を除いては、前記実施形態と同様である。

図４（Ｂ）は、本実施形態における電界効果トランジスタ１の別の一例であり、ドレイン電極１５は、アイランド形状を有し、ソース電極１４は、ドレイン電極１５におけるアイランド形状を取り囲むように形成されている。また、ソース電極１４が、上面からみて、２つの環状構造を含み、ドレイン電極１５が、上面からみて、１つの環状構造を含む（斜線部分）。ドレイン電極１５は、コンタクトホールを形成することにより、３次元的に配線されている。前記点を除いては、前記実施形態と同様である。

本発明において、環状構造とは、図４（Ａ）および（Ｂ）に示すように、例えば、略円弧状の形状であり、且つ、一方の電極における前記略円弧状の形状が、他方を大きく取り囲んでいる状態である。本発明において、環状構造とは、閉じた環状でもよいし、閉じた環状でなくてもよい。

ソース電極１４およびドレイン電極１５に含まれる前記環状構造の数は、特に制限されず、例えば、それぞれ、１〜５０個、１〜１０個、１〜５個である。ソース電極１４およびドレイン電極１５に含まれる前記環状構造の数は、例えば、それぞれ、同じでもよいし、異なっていてもよい。また、例えば、ソース電極１４およびドレイン電極１５の両方が前記環状構造を含んでもよいし、一方が前記環状構造を含み、他方が前記環状構造を含まなくてもよい。

このように、ソース電極１４およびドレイン電極１５が前記環状構造を含む構成であることにより、例えば、ソース電極１４およびドレイン電極１５の位置が、θ方向だけでなくｘｙ方向にずれた場合においても、アライメントのズレによる影響を軽減することができる。

ソース電極１４およびドレイン電極１５に含まれる前記環状構造は、例えば、図４（Ａ）および（Ｂ）に示すように、それぞれの前記環状構造が、交互に互いを取り囲む構成であることが好ましい。前記構成とすることにより、例えば、アライメントのズレによる影響を軽減することができることに加え、チャネル幅を大きくすることができる。

（実施形態４）
図５は、本実施形態における電界効果トランジスタ１を横からみた模式図（断面図）である。図５に示すように、本実施形態の電界効果トランジスタ１は、基板１０上に、ゲート電極１１、ゲート絶縁膜１２、および半導体層１３が、前記順序で積層されており、ソース電極１４およびドレイン電極１５は、上下方向において、それぞれ、半導体層１３の上面および下面に接して形成されている。すなわち、本実施形態において、ソース電極１４およびドレイン電極１５が、上下方向において、異なる層に設けられている。前記点を除いては、前記実施形態と同様である。

このように、ソース電極１４およびドレイン電極１５を、異なる層に設ける構成とした場合、各電極を縦方向に形成できることから、例えば、短チャネル化が容易となる。

本実施形態においても、ソース電極１４およびドレイン電極１５を同じ層に設けた前記実施形態と同様に、電界効果トランジスタ１は、上面からみて、ソース電極１４およびドレイン電極１５が、互いに対向する部分において、略円弧状となっている。このため、ソース電極１４およびドレイン電極１５を異なる層に設けた本実施形態においても、前記実施形態と同様に、アライメントのズレによる影響を軽減することができる。

（実施形態５）
本発明の電子装置は、前記本発明の電界効果トランジスタを含むことを特徴とする。本発明の電子装置の用途は特に限定されず、例えば、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置等に広く用いることができる。本発明の電界効果トランジスタによれば、アライメントのズレによる影響を軽減することができるため、例えば、これらの電子装置（電子機器）の特性のバラツキを抑制することができ、例えば、有機ＥＬディスプレーの輝度バラツキを抑制することができる。

以上、実施形態を参照して本発明を説明したが、本発明は、上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をできる。

本発明によれば、電界効果トランジスタにおけるアライメントのズレによる影響を軽減することができる。このため、例えば、本発明の電界効果トランジスタを、画像表示装置、通信装置、照明等に用いることにより、例えば、これらの電子装置（電子機器）の特性のバラツキを抑制することができる。

１ 電界効果トランジスタ
１０ 基板
１１ ゲート電極
１２ ゲート絶縁膜
１３ 半導体層
１４ ソース電極
１５ ドレイン電極

Claims (7)

1. 基板と、ゲート電極と、ゲート絶縁膜と、半導体層と、ソース電極と、ドレイン電極とを含み、
   前記基板上に、前記ゲート電極、前記ゲート絶縁膜、および前記半導体層が、この順序で積層され、
   前記ソース電極および前記ドレイン電極が、前記半導体層に接しており、
   前記ソース電極および前記ドレイン電極が、上面からみて、環状構造を含み、
   前記ソース電極および前記ドレイン電極の少なくとも一方が、複数の前記環状構造を含み、
   前記ソース電極および前記ドレイン電極の前記環状構造が、交互に互いを取り囲むように形成されており、
   前記ソース電極および前記ドレイン電極が、上下方向において、異なる層に形成されている
   ことを特徴とする電界効果トランジスタ。
2. 前記ソース電極および前記ドレイン電極の少なくとも一方が、上面からみて、アイランド形状を含み、前記ソース電極および前記ドレイン電極の他方の電極の前記環状構造が、前記アイランド形状を取り囲むように形成されている、請求項１記載の電界効果トランジスタ。
3. 前記ソース電極および前記ドレイン電極が、上面からみて、互いに対向する部分の全部または一部において、一方が、凸型の略円弧状であり、他方が、凹型の略円弧状である、請求項１または２記載の電界効果トランジスタ。
4. 前記ゲート電極の設置面が、上面からみて、前記ドレイン電極およびソース電極の設置面より大きい、請求項１から３のいずれか一項に記載の電界効果トランジスタ。
5. 前記半導体層が、上面からみて、前記ゲート電極の設置面より小さい、請求項１から４のいずれか一項に記載の電界効果トランジスタ。
6. 前記半導体層が、有機半導体層である、請求項１から５のいずれか一項に記載の電界効果トランジスタ。
7. 請求項１から６のいずれか一項に記載の電界効果トランジスタを含むことを特徴とする電子装置。
   

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