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JP6950396B2 - Silicon Carbide Semiconductor Substrate and Method for Manufacturing Silicon Carbide Semiconductor Device Using It - Google Patents
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Silicon Carbide Semiconductor Substrate and Method for Manufacturing Silicon Carbide Semiconductor Device Using It Download PDF

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Description

本発明は、マスクの位置合わせに用いられるアライメントマークを備えた炭化珪素(以下、SiCという)半導体基板およびそれを用いたSiC半導体装置の製造方法に関するものである。 The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor substrate having an alignment mark used for mask alignment and a method for manufacturing a SiC semiconductor device using the same.

従来、特許文献1において、SiC半導体装置を製造する際に用いるアライメントマークを高精度に認識できるようにする技術が提案されている。 Conventionally, Patent Document 1 has proposed a technique for recognizing an alignment mark used when manufacturing a SiC semiconductor device with high accuracy.

SiC半導体基板を用いてSiC半導体装置を製造する場合には、高品質なエピタキシャル層を成長させることができることから、(0001)面に対して<11−20>方向にオフカットされたオフカット基板をSiC半導体基板として用いている。そして、このようなSiC半導体基板に対して、アライメントマークを形成すると共に、エピタキシャル層を成長させたり熱処理したりする等の所定の製造プロセスを行う。続いて、読取装置にてアライメントマークの位置を特定し、アライメントマークに基づいてSiC半導体基板に転写マスクを配置する。そして、転写マスクに対してフォトリソグラフィ工程等の所定の製造プロセスを行うことによりSiC半導体装置を製造する。 When a SiC semiconductor device is manufactured using a SiC semiconductor substrate, a high-quality epitaxial layer can be grown. Therefore, an off-cut substrate that is off-cut in the <11-20> direction with respect to the (0001) plane. Is used as a SiC semiconductor substrate. Then, on such a SiC semiconductor substrate, an alignment mark is formed, and a predetermined manufacturing process such as growing an epitaxial layer or heat-treating is performed. Subsequently, the position of the alignment mark is specified by the reading device, and the transfer mask is placed on the SiC semiconductor substrate based on the alignment mark. Then, the SiC semiconductor device is manufactured by performing a predetermined manufacturing process such as a photolithography step on the transfer mask.

このとき、アライメントマークとしては、例えば、相対する二辺がオフ方向と平行で、他の相対する二辺がオフ方向と垂直となっている正方形状の開口部を有するトレンチを用いることができる。 At this time, as the alignment mark, for example, a trench having a square opening in which two opposing sides are parallel to the off direction and the other two opposing sides are perpendicular to the off direction can be used.

ところが、正方形状の開口部を有するトレンチをアライメントマークとして用いる場合、トレンチにおけるオフ方向の下流側においてファセット面が形成され、このファセット面の影響でアライメントマークの認識を高精度に行えなくなる。これにより、マスクずれ等が生じて、SiC半導体装置を高精度に製造することができない。 However, when a trench having a square opening is used as an alignment mark, a facet surface is formed on the downstream side of the trench in the off direction, and the alignment mark cannot be recognized with high accuracy due to the influence of this facet surface. As a result, mask misalignment or the like occurs, and the SiC semiconductor device cannot be manufactured with high accuracy.

このため、特許文献1において、開口部の形状がオフ方向に対して線対称であり、かつオフ方向の最も下流側に位置する部分に頂点を有する多角形状のトレンチをアライメントマークとして用いることが提案されている。具体的には、開口部を正六角形状とし、正六角形のうちの1つの角がオフ方向のもっとも下流側に位置するようにしたトレンチをアライメントマークとしている。 Therefore, in Patent Document 1, it is proposed to use a polygonal trench in which the shape of the opening is line-symmetrical with respect to the off direction and has an apex at a portion located on the most downstream side in the off direction as an alignment mark. Has been done. Specifically, the opening is a regular hexagon, and the trench in which one corner of the regular hexagon is located on the most downstream side in the off direction is used as an alignment mark.

なお、オフ方向とは、「成長面の法線ベクトルを(0001)面に投影したベクトルに平行な方向」のことを言う。オフ方向の下流側とは、そのうちの一方側を定義したものであり、「成長面の法線ベクトルを(0001)面に投影したベクトルの先端が向いている側」を意味している。 The off direction means "a direction parallel to the vector obtained by projecting the normal vector of the growth plane onto the (0001) plane". The downstream side in the off direction defines one side of them, and means "the side facing the tip of the vector obtained by projecting the normal vector of the growth plane onto the (0001) plane".

特開2011−100928号公報Japanese Unexamined Patent Publication No. 2011-100928

しかしながら、単にオフ方向のもっとも下流側に多角形の開口部の1つの角が配置されるようにしただけでは、まだファセットの影響を受け、アライメントマークの認識の高精度化が十分ではないことが判った。 However, simply arranging one corner of the polygonal opening on the most downstream side in the off direction is still affected by facets, and it is not sufficient to improve the accuracy of alignment mark recognition. understood.

本発明は上記点に鑑みて、さらにアライメントマークの認識を高精度に行うことが可能なSiC半導体基板およびそれを用いたSiC半導体装置の製造方法を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a SiC semiconductor substrate capable of recognizing alignment marks with high accuracy and a method for manufacturing a SiC semiconductor device using the SiC semiconductor substrate.

上記目的を達成するため、請求項1に記載のSiC半導体基板は、(0001)面にオフ角が設けられている主表面を有すると共に、オフ方向が〈11−20〉である炭化珪素単結晶で構成され、主表面に、開口部が多角形で構成されていると共に、開口部のうちオフ方向の最も下流側の位置に多角形の角部が位置し、多角形のうちオフ方向の最も下流側に位置している角部を構成する二つの辺(12c、12d)それぞれとオフ方向に沿う直線(L)との成す角度(θ1a、θ1b)が22°以下とされたトレンチ(12)が形成されている。 In order to achieve the above object, the SiC semiconductor substrate according to claim 1 has a main surface having an off angle on the (0001) plane, and is a silicon carbide single crystal having an off direction of <11-20>. The opening is composed of polygons on the main surface, and the corners of the polygon are located at the most downstream position in the off direction of the openings, and the most of the polygons in the off direction. A trench (12) in which the angle (θ1a, θ1b) formed by each of the two sides (12c, 12d) forming the corner portion located on the downstream side and the straight line (L) along the off direction is 22 ° or less. Is formed.

このように、上記した形状のトレンチをアライメントマークとして形成しておいた場合、SiC半導体基板の上にエピタキシャル層を形成しても、エピタキシャル層に形成されるトレンチにファセット面がほぼ形成されないようにできる。したがって、アライメントマークを読取装置で読み取る際に、ファセット面の影響なく、高精度に読み取ることが可能となる。 In this way, when the trench having the above-mentioned shape is formed as the alignment mark, even if the epitaxial layer is formed on the SiC semiconductor substrate, the facet surface is hardly formed in the trench formed in the epitaxial layer. can. Therefore, when the alignment mark is read by the reading device, it can be read with high accuracy without being affected by the facet surface.

また、請求項に記載のSiC半導体装置の製造方法は、(0001)面にオフ角が設けられている主表面を有すると共に、オフ方向が〈11−20〉である炭化珪素単結晶で構成された炭化珪素半導体基板(10)を用意することと、主表面に、開口部が多角形で構成されていると共に、開口部のうちオフ方向の最も下流側の位置に多角形の角部が位置し、多角形のうちオフ方向の最も下流側に位置している角部を構成する二つの辺(12c、12d)それぞれとオフ方向に沿う直線(L)との成す角度(θ1a、θ1b)が22°以下となる第1トレンチ(12)を形成することと、主表面の上に、該主表面に形成された第1トレンチの形状を引き継ぐ第2トレンチ(14)を有する炭化珪素で構成されたエピタキシャル層(13)を成長させることと、第2トレンチをアライメントマークとして読み取り、該アライメントマークを基準とした位置合わせを行って、エピタキシャル層の上にマスクを配置することと、を含んでいる。 The method for manufacturing a SiC semiconductor device according to claim 7 is composed of a silicon carbide single crystal having a main surface having an off angle on the (0001) plane and having an off direction of <11-20>. The silicon carbide semiconductor substrate (10) is prepared, and the opening is formed of a polygon on the main surface, and the corner of the polygon is located at the most downstream position in the off direction of the opening. The angle (θ1a, θ1b) formed by each of the two sides (12c, 12d) forming the corner portion of the polygon that is located on the most downstream side in the off direction and the straight line (L) along the off direction. It is composed of silicon carbide having a first trench (12) having a temperature of 22 ° or less and a second trench (14) on the main surface that inherits the shape of the first trench formed on the main surface. Includes growing the epitaxial layer (13), reading the second trench as an alignment mark, aligning with reference to the alignment mark, and placing a mask on the epitaxial layer. There is.

このように、上記した形状の第1トレンチをアライメントマークとして形成しておいた場合、SiC半導体基板の上にエピタキシャル層を形成しても、エピタキシャル層に形成される第2トレンチにファセット面がほぼ形成されないようにできる。したがって、アライメントマークを読取装置で読み取る際に、ファセット面の影響なく、高精度に読み取ることが可能となり、それを基準とした位置合わせを行うことで、エピタキシャル層の上にマスクを精度よく配置することが可能となる。 In this way, when the first trench having the above-mentioned shape is formed as the alignment mark, even if the epitaxial layer is formed on the SiC semiconductor substrate, the facet surface is almost formed in the second trench formed in the epitaxial layer. It can be prevented from being formed. Therefore, when the alignment mark is read by the reading device, it can be read with high accuracy without being affected by the facet surface, and by performing the alignment based on the alignment mark, the mask is placed on the epitaxial layer with high accuracy. It becomes possible.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 The reference numerals in parentheses of the above means indicate an example of the correspondence with the specific means described in the embodiment described later.

第1実施形態にかかるSiC半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device which concerns on 1st Embodiment. 図1Aに続くSiC半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device which follows FIG. 1A. 図1Bに続くSiC半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device which follows FIG. 1B. 図1Cに続くSiC半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device which follows FIG. 1C. SiC半導体基板に形成したアライメントマークとして用いるトレンチの開口部の形状などを示した模式図である。It is a schematic diagram which showed the shape of the opening of the trench used as the alignment mark formed on the SiC semiconductor substrate. SiC半導体基板上にエピタキシャル層を形成したときのアライメントマーク近傍の様子を示した模式図である。It is a schematic diagram which showed the state near the alignment mark when the epitaxial layer was formed on the SiC semiconductor substrate. 図3AにおけるIIIB−IIIB断面図である。FIG. 3A is a cross-sectional view taken along the line IIIB-IIIB in FIG. 3A. 実験に用いた試料毎の長さX、距離Y、tanθ、角度θの値を示した図表である。It is a chart which showed the value of the length X, the distance Y, the tan θ, and the angle θ for each sample used in an experiment. 角度θ=90°としたときのトレンチ形状を示した上面図である。It is a top view which showed the trench shape when the angle θ = 90 °. 角度θ=50°としたときのトレンチ形状を示した上面図である。It is a top view which showed the trench shape when the angle θ = 50 °. 角度θ=40°としたときのトレンチ形状を示した上面図である。It is a top view which showed the trench shape when the angle θ = 40 °. 角度θ=34°としたときのトレンチ形状を示した上面図である。It is a top view which showed the trench shape when the angle θ = 34 °. 角度θ=22°としたときのトレンチ形状を示した上面図である。It is a top view which showed the trench shape when the angle θ = 22 °. 角度θ=16°としたときのトレンチ形状を示した上面図である。It is a top view which showed the trench shape when the angle θ = 16 °. 角度θ=13°としたときのトレンチ形状を示した上面図である。It is a top view which showed the trench shape when the angle θ = 13 °. トレンチの深さとエピタキシャル層の膜厚との関係とアライメントマークの認識の可否について調べた結果を示す図である。It is a figure which shows the result of having investigated the relationship between the depth of a trench and the film thickness of an epitaxial layer, and whether or not an alignment mark can be recognized. トレンチのオフ垂直方向の寸法とエピタキシャル層の膜厚との関係とアライメントマークの認識の可否について調べた結果を示す図である。It is a figure which shows the result of having investigated the relationship between the dimension in the off-vertical direction of a trench and the film thickness of an epitaxial layer, and the recognitionability of an alignment mark. 比較例として、短冊状としたトレンチを複数本並べてアライメントマークとした場合の上面図である。As a comparative example, it is a top view when a plurality of strip-shaped trenches are arranged side by side to form an alignment mark. 図8AのSiC半導体基板の上にエピタキシャル層を成膜したときに形成されるトレンチの形状を示した図である。It is a figure which showed the shape of the trench formed when the epitaxial layer was formed on the SiC semiconductor substrate of FIG. 8A. 第2実施形態にかかるSiC半導体基板に形成したアライメントマークの上面図である。It is a top view of the alignment mark formed on the SiC semiconductor substrate which concerns on 2nd Embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, parts that are the same or equal to each other will be described with the same reference numerals.

(第1実施形態)
本発明の一実施形態を適用したSiC半導体基板およびそれを用いたSiC半導体装置の製造方法について、図面を参照して説明する。
(First Embodiment)
A SiC semiconductor substrate to which one embodiment of the present invention is applied and a method for manufacturing a SiC semiconductor device using the SiC semiconductor substrate will be described with reference to the drawings.

まず、図1Aに示したように、例えば(0001)Si面に対して主表面の成す角度、つまりオフ角が4°で、オフ方向が<11−20>とされた4H型のSiC単結晶によって構成されたSiC半導体基板10を用意する。このSiC半導体基板10のうちアライメントマークを形成する領域をアライメントマーク形成領域R1とし、半導体素子等のデバイスを形成する領域をデバイス形成領域R2とする。 First, as shown in FIG. 1A, for example, a 4H type SiC single crystal having an angle formed by the main surface with respect to the (0001) Si plane, that is, an off angle of 4 ° and an off direction of <11-20>. The SiC semiconductor substrate 10 configured by the above is prepared. In the SiC semiconductor substrate 10, the region where the alignment mark is formed is referred to as the alignment mark forming region R1, and the region where the device such as the semiconductor element is formed is referred to as the device forming region R2.

その後、図1Bに示されるように、SiC半導体基板10の主表面にレジスト等のマスク材11を配置し、マスク材11のうちトレンチ形成予定領域に対応する領域を開口する。そして、SiC半導体基板10をマスク材11で覆った状態で、例えば、RIE(Reactive Ion Etching)等の異方性ドライエッチングを行い、アライメントマーク形成領域R1にアライメントマークとなるトレンチ12を形成する。具体的には、本実施形態では以下に説明するトレンチ12を形成している。 After that, as shown in FIG. 1B, a mask material 11 such as a resist is arranged on the main surface of the SiC semiconductor substrate 10 to open a region of the mask material 11 corresponding to a region to be formed by a trench. Then, in a state where the SiC semiconductor substrate 10 is covered with the mask material 11, for example, anisotropic dry etching such as RIE (Reactive Ion Etching) is performed to form a trench 12 serving as an alignment mark in the alignment mark forming region R1. Specifically, in this embodiment, the trench 12 described below is formed.

具体的には、図2に示すように、本実施形態では、開口部の上面形状が、オフ方向に対して線対称で、かつ、主表面上においてオフ方向に対する垂直方向の方向(以下、オフ垂直方向という)に対しても線対称とされた多角形のトレンチ12を形成している。より詳しくは、トレンチ12の開口部は、オフ方向に沿う相対する二つの辺12a、12bと、辺12a、12bの両端それぞれに接続され、オフ方向に対して線対称に配置された一組の二つの辺12c、12dともう一組の二つの辺12e、12fを有している。本実施形態の場合、トレンチ12のうちオフ方向の下流側に位置している二つの辺12c、12dが成す角と上流側に位置している二つの辺12e、12fが成す角を、同じ角度θ1として、その角度θ1を共に鋭角としている。 Specifically, as shown in FIG. 2, in the present embodiment, the upper surface shape of the opening is line-symmetrical with respect to the off direction and is on the main surface in the direction perpendicular to the off direction (hereinafter, off). A polygonal trench 12 that is line-symmetrical with respect to the vertical direction) is formed. More specifically, the opening of the trench 12 is connected to two opposite sides 12a and 12b along the off direction and both ends of the sides 12a and 12b, respectively, and is a set arranged line-symmetrically with respect to the off direction. It has two sides 12c and 12d and another set of two sides 12e and 12f. In the case of the present embodiment, the angle formed by the two sides 12c and 12d located on the downstream side in the off direction of the trench 12 and the angle formed by the two sides 12e and 12f located on the upstream side are the same angle. As θ1, both angles θ1 are acute angles.

さらに、主表面上において、オフ方向に沿う直線Lと辺12cとが成す角の角度θ1a、および、直線Lと辺12dとが成す角の角度θ1bは、10°≦θ1a、θ1b≦22°の範囲に設定されている。このため、角度θ1、つまり角度θ1aと角度θ1bを合計は、20°≦θ1≦44°の範囲に設定されている。なお、図2中では、辺12aと辺12cとがなす角度をθ1a、辺12bと辺12dとがなす角度をθ1bとして記載してある。しかし、辺12a、12bと直線Lとは共にオフ方向に沿う平行な直線となっていることから、辺12aと辺12cとが成す角度θ1aは直線Lと辺12cとが成す角度と同意であり、辺12bと辺12dとが成す角度θ1bは直線Lと辺12dとが成す角度と同意である。 Further, on the main surface, the angle θ1a of the angle formed by the straight line L and the side 12c along the off direction and the angle θ1b formed by the straight line L and the side 12d are 10 ° ≦ θ1a and θ1b ≦ 22 °. It is set in the range. Therefore, the angle θ1, that is, the sum of the angle θ1a and the angle θ1b is set in the range of 20 ° ≦ θ1 ≦ 44 °. In FIG. 2, the angle formed by the side 12a and the side 12c is described as θ1a, and the angle formed by the side 12b and the side 12d is described as θ1b. However, since the sides 12a and 12b and the straight line L are both parallel straight lines along the off direction, the angle θ1a formed by the side 12a and the side 12c is the same as the angle formed by the straight line L and the side 12c. , The angle θ1b formed by the side 12b and the side 12d agrees with the angle formed by the straight line L and the side 12d.

ここで、トレンチ12の寸法については基本的には任意であり、SiC半導体基板10の上に形成する膜の厚みによってアライメントアークが認識できなくならない程度の寸法に設定されていればよい。本実施形態では、図2に示すように、オフ方向に沿う直線L上において、相対する二つの辺12c、12dを投影したときの長さをX、オフ方向に沿う直線Lから相対する二つの辺12a、12bまでの距離Yとし、長さXを5μm、距離Yを2μmとしている。つまり、本実施形態では、アライメントマークを構成するトレンチ12を六角形状としつつ、トレンチ12がオフ方向を長手方向としたものとなるようにし、その長手方向の両端に、六角形のうちの二つの角部が配置されるようにしている。 Here, the dimensions of the trench 12 are basically arbitrary, and may be set to such a dimension that the alignment arc cannot be recognized by the thickness of the film formed on the SiC semiconductor substrate 10. In the present embodiment, as shown in FIG. 2, on the straight line L along the off direction, the lengths when the two opposing sides 12c and 12d are projected are X, and the two opposite straight lines L along the off direction. The distance Y to the sides 12a and 12b is set, the length X is set to 5 μm, and the distance Y is set to 2 μm. That is, in the present embodiment, while the trench 12 constituting the alignment mark has a hexagonal shape, the trench 12 has a longitudinal direction in the off direction, and two of the hexagons are formed at both ends in the longitudinal direction. The corners are arranged.

続いて、図1Cに示されるように、例えばCVD(Chemical Vapor Deposition)法により、SiC半導体基板10にSiCで構成されるエピタキシャル層13を成長させる。これにより、エピタキシャル層13の表面にも、下地となるSiC半導体基板10の形状が引き継がれ、エピタキシャル層13の表面のうちトレンチ12と対応する位置にトレンチ14が形成され、これが新たなアライメントマークとなる。そして、アライメントマークを基準とした位置合わせを行って、エピタキシャル層13の上にマスクを配置し、デバイス形成領域R2にイオン注入やエッチング等の所定の製造プロセスを行う。 Subsequently, as shown in FIG. 1C, the epitaxial layer 13 made of SiC is grown on the SiC semiconductor substrate 10 by, for example, a CVD (Chemical Vapor Deposition) method. As a result, the shape of the underlying SiC semiconductor substrate 10 is inherited on the surface of the epitaxial layer 13, and the trench 14 is formed at a position corresponding to the trench 12 on the surface of the epitaxial layer 13, which serves as a new alignment mark. Become. Then, alignment is performed with reference to the alignment mark, a mask is placed on the epitaxial layer 13, and a predetermined manufacturing process such as ion implantation or etching is performed on the device formation region R2.

図3AはSiC半導体基板10にエピタキシャル層13を成長させた後のアライメントマーク形成領域R1の部分拡大図であり、図3Bは図3Aに示すアライメントマークのIIIB−IIIB断面図である。このように、SiC半導体基板10にエピタキシャル層13を成長させた場合には、トレンチ12のうちオフ方向の下流側では、オフ方向の最も下流側に位置する部分のオフ方向と垂直方向の長さに依存したファセット面が形成される可能性が有る。 FIG. 3A is a partially enlarged view of the alignment mark forming region R1 after the epitaxial layer 13 is grown on the SiC semiconductor substrate 10, and FIG. 3B is a cross-sectional view of the alignment mark IIIB-IIIB shown in FIG. 3A. In this way, when the epitaxial layer 13 is grown on the SiC semiconductor substrate 10, the length of the portion of the trench 12 downstream in the off direction, which is located on the most downstream side in the off direction, in the off direction and perpendicular to the off direction. Dependent facets may be formed.

しかしながら、本実施形態では、上記したようにトレンチ12をオフ方向が長手方向となる六角形状としている。そして、トレンチ12における長手方向の両端のうちのオフ方向の下流に位置する角部について、二つの辺12c、12dそれぞれとオフ方向に沿う直線Lに対して成す角度θ1a、θ1bが、10°≦θ1a、θ1b≦22°の範囲に設定されるようにしている。これにより、SiC半導体基板10の上に形成したエピタキシャル層13にファセット面が形成されないようにできる。そして、アライメントマークとなるトレンチ14は、トレンチ12をエピタキシャル層13の膜厚分小さくした寸法になるものの、トレンチ12とほぼ同じ形状となる。つまり、図3Aに示すように、トレンチ14の開口部は、オフ方向に沿う相対する二つの辺14a、14bと、辺14a、14bの両端それぞれに接続され、オフ方向に対して線対称に配置された一組の二つの辺14c、14dともう一組の二つの辺14e、14fを有したものとなる。 However, in the present embodiment, as described above, the trench 12 has a hexagonal shape in which the off direction is the longitudinal direction. Then, with respect to the corners of the trench 12 located downstream in the off direction of both ends in the longitudinal direction, the angles θ1a and θ1b formed with respect to the two sides 12c and 12d and the straight line L along the off direction are 10 ° ≦. It is set in the range of θ1a and θ1b ≦ 22 °. As a result, the facet surface can be prevented from being formed on the epitaxial layer 13 formed on the SiC semiconductor substrate 10. The trench 14 serving as the alignment mark has a size substantially the same as that of the trench 12, although the size of the trench 12 is reduced by the film thickness of the epitaxial layer 13. That is, as shown in FIG. 3A, the openings of the trench 14 are connected to two opposite sides 14a and 14b along the off direction and both ends of the sides 14a and 14b, and are arranged line-symmetrically with respect to the off direction. It has a set of two sides 14c and 14d and another set of two sides 14e and 14f.

ここで、上記したように、角度θ1a、θ1bを10°≦θ1a、θ1b≦22°の範囲に設定している理由について、実験結果を参照して説明する。 Here, as described above, the reason why the angles θ1a and θ1b are set in the range of 10 ° ≦ θ1a and θ1b ≦ 22 ° will be described with reference to the experimental results.

本発明者らは、開口部が六角形状のトレンチ12を形成したSiC半導体基板10の上に、エピタキシャル層13を形成した場合において、エピタキシャル層13に形成されたトレンチ14の形状がどのように変化するかについて実験を行って調べた。具体的には、図2に示した距離Yを2μmに固定しておいて、長さXを様々に変化させて、ファセット面の形成され方を確認した。また、角度θ1a、θ1bについては、同じ角度θとして実験を行った。図4は、実験に用いた試料毎の長さX、距離Y、tanθ、角度θの値を図表としたものである。なお、参考として、長さX=0、つまりトレンチ12を正方形とした場合についても、実験を行っている。また、図5A〜図5Gは、図4に示した試料SS1、SS3、SS5、SS7、SS9、SS11、SS13のエピタキシャル層13の成膜後の様子を示した図である。 The present inventors have changed the shape of the trench 14 formed in the epitaxial layer 13 when the epitaxial layer 13 is formed on the SiC semiconductor substrate 10 in which the trench 12 having a hexagonal opening is formed. We conducted an experiment to find out if it would be done. Specifically, the distance Y shown in FIG. 2 was fixed at 2 μm, and the length X was variously changed to confirm how the facet surface was formed. Further, for the angles θ1a and θ1b, the experiment was conducted with the same angles θ. FIG. 4 is a chart showing the values of the length X, the distance Y, the tan θ, and the angle θ for each sample used in the experiment. As a reference, an experiment is also conducted when the length X = 0, that is, when the trench 12 is a square. 5A to 5G are views showing the state of the epitaxial layers 13 of the samples SS1, SS3, SS5, SS7, SS9, SS11, and SS13 shown in FIG. 4 after the film formation.

図5Aに示されるように、角度θ=90°の場合には、トレンチ14におけるオフ方向の下流側において、台形状のファセット面15が形成されていた。また、図5B〜図5Dに示されるように、角度θ=50°、40°、34°の場合には、ファセット面15が徐々に小さくなるものの、六角形状のトレンチ14のうちオフ方向の下流側に位置する角から延長するようにファセット面15が形成されていた。 As shown in FIG. 5A, when the angle θ = 90 °, a trapezoidal facet surface 15 was formed on the downstream side of the trench 14 in the off direction. Further, as shown in FIGS. 5B to 5D, when the angles θ = 50 °, 40 °, and 34 °, the facet surface 15 gradually becomes smaller, but downstream of the hexagonal trench 14 in the off direction. The facet surface 15 was formed so as to extend from the angle located on the side.

これに対して、図5Eに示すように、角度θ=22°の場合には、ファセット面15がほぼ形成されておらず、トレンチ14の形状がSiC半導体基板10に形成してあったトレンチ12とほぼ同じ形状となっていた。そして、図5F、図5Gに示すように、角度θ=16°、13°の場合についても、角度θ=22°の場合と同様であった。したがって、角度θが22°以下であれば、ファセット面15がほぼ形成されないようにできると言え、実験によれば、少なくとも角度θが10°のときまではファセット面15が形成されていないことが確認された。したがって、本実施形態では、角度θ1a、θ1bを10°≦θ1a、θ1b≦22°の範囲に設定しており、これにより、上記効果が得られるようにしている。 On the other hand, as shown in FIG. 5E, when the angle θ = 22 °, the facet surface 15 was hardly formed, and the trench 12 had the shape of the trench 14 formed on the SiC semiconductor substrate 10. It had almost the same shape as. Then, as shown in FIGS. 5F and 5G, the cases where the angles θ = 16 ° and 13 ° were the same as those when the angle θ = 22 °. Therefore, it can be said that if the angle θ is 22 ° or less, the facet surface 15 can be prevented from being formed. According to the experiment, the facet surface 15 is not formed at least until the angle θ is 10 °. confirmed. Therefore, in the present embodiment, the angles θ1a and θ1b are set in the range of 10 ° ≦ θ1a and θ1b ≦ 22 °, so that the above effect can be obtained.

次に、図示しない読取装置にてアライメントマークとなるトレンチ14を読み取る。例えば、読取装置にてアライメントマークを読み取る際には、読取装置を走査させながら複数のレーザ光をエピタキシャル層13が形成されたSiC半導体基板10に照射させ、読取装置にてSiC半導体基板10で反射されたレーザ光に含まれる情報を解析する。これにより、トレンチ14の形成位置を特定することができる。 Next, the trench 14 serving as the alignment mark is read by a reading device (not shown). For example, when reading an alignment mark with a reading device, a plurality of laser beams are applied to the SiC semiconductor substrate 10 on which the epitaxial layer 13 is formed while scanning the reading device, and the SiC semiconductor substrate 10 reflects the laser light with the reading device. The information contained in the laser beam is analyzed. Thereby, the formation position of the trench 14 can be specified.

具体的には、エピタキシャル層13で反射されるレーザ光の強度は、読取装置における光源とエピタキシャル層13との距離に依存し、アライメントマークが形成されている部分では形成されていない部分と比較して距離が長くなって強度が弱くなる。このため、読取装置に、例えば、複数の反射されたレーザ光の強度信号を読み取らせることによりアライメントマークの位置を特定することができる。また、読取装置で読み取った強度信号を、強度信号が変化するときにピークが表れる信号に変換させ、変換した信号に基づいてアライメントマークの位置を特定することもできる。 Specifically, the intensity of the laser beam reflected by the epitaxial layer 13 depends on the distance between the light source and the epitaxial layer 13 in the reader, and is compared with the portion where the alignment mark is formed and the portion where the alignment mark is not formed. The distance becomes longer and the strength becomes weaker. Therefore, the position of the alignment mark can be specified by having the reading device read, for example, the intensity signals of a plurality of reflected laser beams. Further, the intensity signal read by the reader can be converted into a signal in which a peak appears when the intensity signal changes, and the position of the alignment mark can be specified based on the converted signal.

このとき、アライメントマークとなるトレンチ14にファセット面が形成されていると、ファセット面においてレーザ光が散乱し、読取装置によるアライメントマークの読み取りを高精度に行うことができなくなる。具体的には、アライメントマークの位置を特定する際、ファセット面の形成によりオフ方向の位置の特定に位置ズレが生じることになる。このため、エピタキシャル層13上に転写マスクなどのマスクを配置する際に位置ズレが生じ、高精度なデバイス製造が行えないなどの問題がある。しかしながら、本実施形態のようなアライメントマークの形状とすると、トレンチ14にほぼファセット面が形成されないようにできることから、読取装置によるアライメントマークの読み取りを高精度に行うことが可能となる。 At this time, if the facet surface is formed in the trench 14 serving as the alignment mark, the laser beam is scattered on the facet surface, and the alignment mark cannot be read with high accuracy by the reading device. Specifically, when specifying the position of the alignment mark, the formation of the facet surface causes a positional deviation in specifying the position in the off direction. For this reason, there is a problem that a position shift occurs when a mask such as a transfer mask is arranged on the epitaxial layer 13, and a highly accurate device cannot be manufactured. However, if the shape of the alignment mark is as in the present embodiment, the facet surface can be prevented from being formed in the trench 14, so that the alignment mark can be read with high accuracy by the reading device.

そして、このようにしてトレンチ14で示されるアライメントマークの形成位置を読み取ることで、エピタキシャル層13へのイオン注入による不純物層の形成工程や、エピタキシャル層13へのトレンチ形成等を行う際のマスクの位置合わせを行うことができる。 Then, by reading the formation position of the alignment mark indicated by the trench 14 in this way, the mask for forming the impurity layer by implanting ions into the epitaxial layer 13, forming the trench in the epitaxial layer 13, and the like. Alignment can be performed.

例えば、エピタキシャル層13の上にマスク材を成膜したのち、転写マスクを用いてマスク材をパターニングし、パターニングされたマスク材をマスクとして用いてエピタキシャル層13の所望位置にイオン注入による不純物層の形成工程を行うことができる。この際に、トレンチ14が形成されたエピタキシャル層13の上にマスク材を配置したときに、マスク材にもトレンチ14の形状が引き継がれる。そして、トレンチ14にファセット面が形成されていないことから、マスク材に形成されたトレンチをアライメントマークとして用いて、読取装置にて、高精度にアライメントマークを読み取ることができる。 For example, after forming a mask material on the epitaxial layer 13, the mask material is patterned using a transfer mask, and the patterned mask material is used as a mask to implant an impurity layer at a desired position of the epitaxial layer 13. The forming step can be performed. At this time, when the mask material is placed on the epitaxial layer 13 on which the trench 14 is formed, the shape of the trench 14 is inherited by the mask material as well. Since the facet surface is not formed in the trench 14, the alignment mark can be read with high accuracy by the reading device by using the trench formed in the mask material as the alignment mark.

また、エピタキシャル層13の上層に、さらにエピタキシャル層を形成する工程を行う場合においても、そのエピタキシャル層にもトレンチ14と同じ形状のトレンチが受け継がれることになる。その場合でも、上層に形成されるエピタキシャル層に形成されるトレンチにファセット面がほぼ形成されないことから、そのトレンチをアライメントマークとして用いることで、上記と同様の効果を得ることができる。 Further, even when the step of further forming the epitaxial layer on the upper layer of the epitaxial layer 13 is performed, the trench having the same shape as the trench 14 is inherited by the epitaxial layer. Even in that case, since the facet surface is hardly formed in the trench formed in the epitaxial layer formed in the upper layer, the same effect as described above can be obtained by using the trench as an alignment mark.

さらに、図1Dに示すように、デバイス形成領域R2において、アライメントマークを基準とした位置合わせを行ったマスクを用いてエピタキシャル層13に溝部16を形成し、さらに、その溝部16をエピタキシャル層17で埋込み、溝部16内にのみエピタキシャル層13を残すことがある。例えば、エッチバックやCMP(Chemical Mechanical Polishing)等の平坦化工程によって、溝部16の外部に形成されたエピタキシャル層17を除去する。このとき、トレンチ14内にもエピタキシャル層17が形成されるが、トレンチ14の方が溝部16よりも寸法が大きく、エピタキシャル層17にもトレンチ14の形状が引き継がれたトレンチ18が形成された状態になっているため、平坦化工程を行っても、トレンチ14の内外においてエピタキシャル層17がほぼ同じ厚み分除去されることになる。このため、平坦化工程を行った後でも、トレンチ14もしくはトレンチ18が残り、アライメントマークが消失しないようにできる。 Further, as shown in FIG. 1D, in the device forming region R2, a groove portion 16 is formed in the epitaxial layer 13 by using a mask aligned with reference to the alignment mark, and the groove portion 16 is further formed in the epitaxial layer 17 by the epitaxial layer 17. The epitaxial layer 13 may be left only in the groove 16 after embedding. For example, the epitaxial layer 17 formed on the outside of the groove 16 is removed by a flattening step such as etch back or CMP (Chemical Mechanical Polishing). At this time, the epitaxial layer 17 is also formed in the trench 14, but the trench 14 has a larger dimension than the groove portion 16, and the epitaxial layer 17 also has the trench 18 in which the shape of the trench 14 is inherited. Therefore, even if the flattening step is performed, the epitaxial layer 17 is removed by substantially the same thickness inside and outside the trench 14. Therefore, even after the flattening step is performed, the trench 14 or the trench 18 remains, and the alignment mark can be prevented from disappearing.

このようにして、デバイス形成領域R2に所望の半導体素子が形成されたSiC半導体装置を製造することができる。例えば、デバイス形成領域R2にダイオードやトランジスタ等を形成したSiC半導体装置を製造することができる。 In this way, it is possible to manufacture a SiC semiconductor device in which a desired semiconductor element is formed in the device forming region R2. For example, it is possible to manufacture a SiC semiconductor device in which a diode, a transistor, or the like is formed in the device forming region R2.

以上説明したように、本実施形態では、トレンチ12の開口部の上面形状を、オフ方向に対して線対称で、かつ、オフ垂直方向に対しても線対称とされた多角形、ここでは六角形状としている。そして、トレンチ12の開口部の六角形状を構成する各辺12a〜12fのうちオフ方向の下流側に位置する辺12c、12dについて、オフ方向に沿う直線Lに対して成す角の角度θ1a、θ1bが、θ1a、θ1b≦22°となるようにしている。より好ましくは、角度θ1a、θ1bが、10°≦θ1a、θ1b≦22°の範囲となるようにしている。 As described above, in the present embodiment, the upper surface shape of the opening of the trench 12 is a polygon that is line-symmetrical with respect to the off-direction and also line-symmetrically with respect to the off-vertical direction, here, a hexagon. It has a shape. Then, of the sides 12a to 12f forming the hexagonal shape of the opening of the trench 12, the angles θ1a and θ1b formed with respect to the straight line L along the off direction with respect to the sides 12c and 12d located on the downstream side in the off direction. However, θ1a and θ1b ≦ 22 °. More preferably, the angles θ1a and θ1b are set to be in the range of 10 ° ≦ θ1a and θ1b ≦ 22 °.

これにより、SiC半導体基板10の上にエピタキシャル層13を形成しても、エピタキシャル層13に形成されるトレンチ14にファセット面がほぼ形成されないようにできる。したがって、アライメントマークを読取装置で読み取る際に、ファセット面の影響なく、高精度に読み取ることが可能となる。そして、このようにアライメントマークを高精度に読み取ることが可能になるため、マスクを配置する際の位置ズレなどを抑制でき、高精度なデバイス製造を行うことが可能となる。 As a result, even if the epitaxial layer 13 is formed on the SiC semiconductor substrate 10, the facet surface can be substantially prevented from being formed in the trench 14 formed in the epitaxial layer 13. Therefore, when the alignment mark is read by the reading device, it can be read with high accuracy without being affected by the facet surface. Since the alignment mark can be read with high accuracy in this way, it is possible to suppress a positional deviation when arranging the mask, and it is possible to manufacture a device with high accuracy.

また、トレンチ12については、角度θ1a、θ1bが10°≦θ1a、θ1b≦22°の範囲に設定されていればよいため、必ずしも角度θ1aと角度θ1bが同じ値である必要はない。ただし、本実施形態のように、角度θ1aと角度θ1bを同じ値に設定すると、トレンチ12の内壁面上において、オフ方向に対して対称にエピタキシャル層13が成長することになり、アライメントマークがオフ方向に対して対称な形状になる。したがって、読取装置にてアライメントマークの位置を特定する際に、オフ方向と垂直な方向に位置ズレが生じることを抑制することができる。 Further, with respect to the trench 12, since the angles θ1a and θ1b need only be set in the range of 10 ° ≦ θ1a and θ1b ≦ 22 °, the angle θ1a and the angle θ1b do not necessarily have to be the same value. However, when the angle θ1a and the angle θ1b are set to the same value as in the present embodiment, the epitaxial layer 13 grows symmetrically with respect to the off direction on the inner wall surface of the trench 12, and the alignment mark is off. The shape is symmetrical with respect to the direction. Therefore, when the position of the alignment mark is specified by the reading device, it is possible to prevent the position deviation from occurring in the direction perpendicular to the off direction.

また、トレンチ12をオフ垂直方向においても線対称としている。したがって、読取装置にてアライメントマークの位置を特定する際に、レーザ光の反射がオフ垂直方向に対して対称となるようにできるため、オフ方向と平行な方向に位置ズレが生じることを抑制することができる。したがって、アライメントマークの位置を特定する際の位置ズレを抑制することができるため、更にSiC半導体基板10と転写マスクとの位置合わせを高精度に行うことができる。 Further, the trench 12 is line-symmetrical even in the off-vertical direction. Therefore, when the position of the alignment mark is specified by the reader, the reflection of the laser beam can be made symmetrical with respect to the off-vertical direction, so that the position shift in the direction parallel to the off-direction is suppressed. be able to. Therefore, since the positional deviation when specifying the position of the alignment mark can be suppressed, the alignment between the SiC semiconductor substrate 10 and the transfer mask can be further performed with high accuracy.

なお、トレンチ12の深さや開口部の寸法については任意であるが、SiC半導体基板10の上に形成するエピタキシャル層13の膜厚が厚いと、トレンチ14の開口部の寸法が小さくなり、読取装置によるアライメントマークの読み取りが難しくなる。このため、トレンチ14の深さや開口部の寸法については、エピタキシャル層13の膜厚に基づいて設定するのが好ましい。 The depth of the trench 12 and the size of the opening are arbitrary, but if the film thickness of the epitaxial layer 13 formed on the SiC semiconductor substrate 10 is thick, the size of the opening of the trench 14 becomes small, and the reading device. It becomes difficult to read the alignment mark. Therefore, it is preferable to set the depth of the trench 14 and the size of the opening based on the film thickness of the epitaxial layer 13.

例えば、トレンチ12の深さやオフ垂直方向の寸法とエピタキシャル層13の膜厚との関係とアライメントマークの認識の可否について調べたところ、図6および図7に示す結果が得られた。図6および図7中の“O”は認識可能であった場合、“X”は認識不可であった場合を示している。図6に示されるように、トレンチ12の深さdが深いほど、また、トレンチ12のオフ垂直方向の寸法が大きいほど、エピタキシャル層13の膜厚が大きくても、アライメントマークを認識できるという結果であった。そして、図6に示すトレンチ12の各深さに対応したアライメントマーク認識可能なエピタキシャル層13の膜厚について、その上限値を通る近似直線を描くと、エピタキシャル層13の膜厚をx、トレンチ12の深さをyとして、近似直線は下記の数式で表された。 For example, when the relationship between the depth of the trench 12 and the dimension in the off-vertical direction and the film thickness of the epitaxial layer 13 and the recognition of the alignment mark were investigated, the results shown in FIGS. 6 and 7 were obtained. “O” in FIGS. 6 and 7 indicates a case where it can be recognized, and “X” indicates a case where it cannot be recognized. As shown in FIG. 6, the deeper the depth d of the trench 12, and the larger the off-vertical dimension of the trench 12, the larger the film thickness of the epitaxial layer 13 is, the more the alignment mark can be recognized. Met. Then, when an approximate straight line passing through the upper limit of the film thickness of the epitaxial layer 13 that can recognize the alignment mark corresponding to each depth of the trench 12 shown in FIG. 6 is drawn, the film thickness of the epitaxial layer 13 is x, and the trench 12 The approximate straight line is expressed by the following formula, where y is the depth of.

[数1] y=0.263x+0.0089
同様に、図7に示すトレンチ12の各オフ垂直方向の寸法に対応したアライメントマーク認識可能なエピタキシャル層13の膜厚について、その上限値を通る近似直線を描くと、エピタキシャル層13の膜厚をx、トレンチ12のオフ垂直方向の寸法をyとして、近似直線は下記の数式で表された。
[Number 1] y = 0.263x + 0.0089
Similarly, for the film thickness of the epitaxial layer 13 in which the alignment mark can be recognized corresponding to each off-vertical dimension of the trench 12 shown in FIG. 7, an approximate straight line passing through the upper limit value is drawn to obtain the film thickness of the epitaxial layer 13. The approximate straight line is expressed by the following formula, where x and the off-vertical dimension of the trench 12 are y.

[数2] y=0.8108x+0.0494
したがって、トレンチ12の深さについては、成長させるエピタキシャル層13の膜厚×0.26より深くとすると好ましい。また、トレンチ12のオフ垂直方向の寸法については、成長させるエピタキシャル層13の膜厚×0.8より大きくすると好ましい。
[Number 2] y = 0.8108x + 0.0494
Therefore, the depth of the trench 12 is preferably deeper than the film thickness of the epitaxial layer 13 to be grown × 0.26. The off-vertical dimension of the trench 12 is preferably larger than the film thickness of the epitaxial layer 13 to be grown × 0.8.

(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対してアライメントマークを複数にしたものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Second Embodiment)
The second embodiment will be described. This embodiment has a plurality of alignment marks with respect to the first embodiment, and the other parts are the same as those of the first embodiment. Therefore, only the parts different from the first embodiment will be described.

オフ方向と垂直方向に位置合わせするアライメントマークを形成する際には、例えば、図8Aに示すようにSiC半導体基板10の表面に、オフ垂直方向に沿って延設された短冊状のトレンチ12を複数本、オフ方向に沿って等間隔に並べるようにすると良い。このように、複数本のトレンチ12を並べてアライメントマークとする場合、走査した読取装置にてレーザ光の反射光を取得したときに、トレンチ12が形成された位置において何度もレーザ光の強度信号が変化するようになる。このため、強度信号の変化とトレンチ12の形成間隔とに基づいて、より的確にアライメントマークの位置を特定することが可能になる。 When forming the alignment mark to be aligned in the off-vertical direction, for example, as shown in FIG. 8A, a strip-shaped trench 12 extending along the off-vertical direction is formed on the surface of the SiC semiconductor substrate 10. It is advisable to arrange multiple strips at equal intervals along the off direction. In this way, when a plurality of trenches 12 are arranged to form an alignment mark, when the reflected light of the laser beam is acquired by the scanning reader, the intensity signal of the laser beam is repeatedly generated at the position where the trench 12 is formed. Will change. Therefore, the position of the alignment mark can be more accurately specified based on the change in the intensity signal and the formation interval of the trench 12.

しかしながら、オフ方向と平行方向に位置合わせする場合にトレンチ12をオフ垂直方向に延設される短冊状のものにすると、図8Bに示すように、SiC半導体基板1の表面にエピタキシャル層13を成膜したときに、広範囲にわたって、トレンチ14のオフ方向の下流側に台形のファセット面15が形成される。このため、高精度のアライメントマークの位置を特定することができなくなる。 However, when the trench 12 is formed into a strip-shaped structure extending in the off-vertical direction when aligned in the off-direction and parallel direction, the epitaxial layer 13 is formed on the surface of the SiC semiconductor substrate 1 as shown in FIG. 8B. When the film is applied, a trapezoidal facet surface 15 is formed on the downstream side of the trench 14 in the off direction over a wide area. Therefore, it becomes impossible to specify the position of the alignment mark with high accuracy.

したがって、図9に示すように、トレンチ12をオフ垂直方向に複数個等間隔に並べて破線状のアライメントマークを構成すると共に、破線状のアライメントマークをオフ方向に複数本配置する。そして、破線状のアライメントマークのドットの1つ1つを構成するトレンチ12について、形成間隔を例えば相対する二つの辺12a、12b間の距離よりも短く、例えば2μmにすると共に、各トレンチ12を第1実施形態で説明した構造としている。 Therefore, as shown in FIG. 9, a plurality of trenches 12 are arranged in the off-vertical direction at equal intervals to form a broken line-shaped alignment mark, and a plurality of broken-line alignment marks are arranged in the off-direction. Then, for the trench 12 that constitutes each of the dots of the broken line alignment mark, the formation interval is shorter than the distance between the two opposite sides 12a and 12b, for example, 2 μm, and each trench 12 is set. It has the structure described in the first embodiment.

すなわち、図2と同様に、各トレンチ12の開口部の上面形状を、オフ方向に対して線対称で、かつ、オフ垂直方向に対しても線対称とされた六角形状としている。また、トレンチ12の開口部の六角形状を構成する各辺12a〜12fのうちオフ方向の下流側に位置する辺12c、12dについて、オフ方向に沿う直線Lに対して成す角の角度θ1a、θ1bが、θ1a、θ1b≦22°となるようにしている。より好ましくは、角度θ1a、θ1bが、10°≦θ1a、θ1b≦22°の範囲となるようにしている。 That is, as in FIG. 2, the upper surface shape of the opening of each trench 12 is a hexagonal shape that is line-symmetrical with respect to the off-direction and line-symmetrical with respect to the off-vertical direction. Further, of the sides 12a to 12f forming the hexagonal shape of the opening of the trench 12, the angles θ1a and θ1b formed with respect to the straight line L along the off direction with respect to the sides 12c and 12d located on the downstream side in the off direction. However, θ1a and θ1b ≦ 22 °. More preferably, the angles θ1a and θ1b are set to be in the range of 10 ° ≦ θ1a and θ1b ≦ 22 °.

このようにすると、SiC半導体基板10の上にエピタキシャル層13を形成したときに、1つ1つのトレンチ14についてはファセット面が形成されないようにできる。このため、ファセット面の影響によって読取装置が照射したレーザ光が散乱することを抑制できる。また、破線状に並べられたアライメントマークを構成する各トレンチ12の形成間隔を短くすると、破線状に並べた各トレンチ12の複数に同時にレーザ光が照射されたときに、その全体の反射光の平均値に相当する強度信号を読み取ることができる。このため、アライメントマークをトレンチ12が破線状に並べられた構成にしつつも、直線状に構成した場合と同様に特定することが可能となる。したがって、より高精度にアライメントマークを特定することができる。 In this way, when the epitaxial layer 13 is formed on the SiC semiconductor substrate 10, the facet surface can be prevented from being formed for each of the trenches 14. Therefore, it is possible to suppress the scattering of the laser beam emitted by the reader due to the influence of the facet surface. Further, if the formation interval of each of the trenches 12 constituting the alignment marks arranged in a broken line is shortened, when the laser beam is simultaneously irradiated to a plurality of the trenches 12 arranged in a broken line, the reflected light of the whole is reflected. The intensity signal corresponding to the average value can be read. Therefore, it is possible to specify the alignment mark in the same manner as in the case where the trench 12 is arranged in a straight line while the trench 12 is arranged in a broken line. Therefore, the alignment mark can be specified with higher accuracy.

(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the claims.

例えば、上記各実施形態では、トレンチ12の開口部が六角形状となるようにしているが、オフ方向の下流に角部が配置される多角形状であれば、他の多角形状であっても良い。 For example, in each of the above embodiments, the opening of the trench 12 has a hexagonal shape, but any other polygonal shape may be used as long as the corner portion is arranged downstream in the off direction. ..

その場合、オフ方向に対して線対称となる多角形でなくても良いが、トレンチ12の内壁面上において、オフ方向に対して対称にエピタキシャル層13が成長することになり、アライメントマークがオフ方向に対して対称な形状になる。したがって、読取装置にてアライメントマークの位置を特定する際に、オフ方向と垂直な方向に位置ズレが生じることを抑制することができる。 In that case, the polygon does not have to be line-symmetrical with respect to the off-direction, but the epitaxial layer 13 grows symmetrically with respect to the off-direction on the inner wall surface of the trench 12, and the alignment mark is off. The shape is symmetrical with respect to the direction. Therefore, when the position of the alignment mark is specified by the reading device, it is possible to prevent the position deviation from occurring in the direction perpendicular to the off direction.

同様に、トレンチ12をオフ垂直方向に対して線対称となる多角形としているが、必ずしも線対称にする必要はない。ただし、線対称にすると、読取装置にてアライメントマークの位置を特定する際に、レーザ光の反射がオフ垂直方向に対して対称となるようにできるため、オフ方向と平行な方向に位置ズレが生じることを抑制することができる。したがって、トレンチ12をオフ垂直方向に対して線対象となる多角形とするのが好ましい。 Similarly, the trench 12 is a polygon that is line-symmetrical with respect to the off-vertical direction, but it does not necessarily have to be line-symmetrical. However, if line symmetry is used, when the position of the alignment mark is specified by the reader, the reflection of the laser light can be made symmetrical with respect to the off vertical direction, so that the position shifts in the direction parallel to the off direction. It can be suppressed from occurring. Therefore, it is preferable that the trench 12 is a polygon that is line-symmetrical with respect to the off-vertical direction.

さらに、上記各実施形態では、4H型のSiC半導体基板10を例に挙げて説明したが、例えば、6H、3C型、15R等の他の多形のSiC半導体基板であっでも良い。また、(0001)面に対するオフ角として4°を例に挙げたが、他の角度であっても構わない。 Further, in each of the above embodiments, the 4H type SiC semiconductor substrate 10 has been described as an example, but other polymorphic SiC semiconductor substrates such as 6H, 3C type, and 15R may be used. Further, although 4 ° is given as an example as the off angle with respect to the (0001) plane, other angles may be used.

10 半導体基板
11 マスク材
12、14、18 トレンチ
12a〜12f、14a〜14f 辺
13、17 エピタキシャル層
15 ファセット面
16 溝部
17 エピタキシャル層
10 Semiconductor substrate 11 Mask material 12, 14, 18 Trench 12a to 12f, 14a to 14f Side 13, 17 Epitaxial layer 15 Facet surface 16 Groove 17 Epitaxial layer

Claims (8)

(0001)面にオフ角が設けられている主表面を有すると共に、オフ方向が〈11−20〉である炭化珪素単結晶で構成され、
前記主表面に、開口部が多角形で構成されていると共に、前記開口部のうち前記オフ方向の最も下流側の位置に前記多角形の角部が位置し、前記多角形のうち前記オフ方向の最も下流側に位置している角部を構成する二つの辺(12、12)それぞれと前記オフ方向に沿う直線(L)との成す角度(θ1a、θ1b)が22°以下とされたトレンチ(12)が形成されている炭化珪素半導体基板。
It is composed of a silicon carbide single crystal having a main surface having an off angle on the (0001) plane and having an off direction of <11-20>.
The opening is formed of a polygon on the main surface, and the corner portion of the polygon is located at the most downstream position of the opening in the off direction, and the corner of the polygon is located in the off direction of the polygon. The angle (θ1a, θ1b) formed by each of the two sides (12 c , 12 d ) constituting the corner located on the most downstream side of the above and the straight line (L) along the off direction is set to 22 ° or less. A silicon carbide semiconductor substrate on which a vertical trench (12) is formed.
前記角度が10°以上とされている請求項1に記載の炭化珪素半導体基板。 The silicon carbide semiconductor substrate according to claim 1, wherein the angle is 10 ° or more. 前記多角形は、前記オフ方向を長手方向とする六角形である請求項1または2に記載の炭化珪素半導体基板。 The silicon carbide semiconductor substrate according to claim 1 or 2, wherein the polygon is a hexagon whose longitudinal direction is the off direction. 前記六角形は、前記オフ方向に対して線対称になっている請求項3に記載の炭化珪素半導体基板。 The silicon carbide semiconductor substrate according to claim 3, wherein the hexagon is line-symmetrical with respect to the off direction. 前記六角形は、前記主表面上において前記オフ方向に対して垂直な方向であるオフ垂直方向に対して線対称になっている請求項3または4に記載の炭化珪素半導体基板。 The silicon carbide semiconductor substrate according to claim 3 or 4, wherein the hexagon is line-symmetrical with respect to the off-vertical direction, which is a direction perpendicular to the off-direction on the main surface. 前記主表面上に炭化珪素にて構成されたエピタキシャル層(13)が形成され、該エピタキシャル層の表面には、前記主表面に形成された前記トレンチを第1トレンチとして、該第1トレンチの形状を引き継いだ第2トレンチ(14)が形成されている請求項1ないし5のいずれか1つに記載の炭化珪素半導体基板。 An epitaxial layer (13) made of silicon carbide is formed on the main surface, and the trench formed on the main surface is used as a first trench on the surface of the epitaxial layer, and the shape of the first trench is formed. The silicon carbide semiconductor substrate according to any one of claims 1 to 5, wherein a second trench (14) is formed. (0001)面にオフ角が設けられている主表面を有すると共に、オフ方向が〈11−20〉である炭化珪素単結晶で構成された炭化珪素半導体基板(10)を用意することと、
前記主表面に、開口部が多角形で構成されていると共に、前記開口部のうち前記オフ方向の最も下流側の位置に前記多角形の角部が位置し、前記多角形のうち前記オフ方向の最も下流側に位置している角部を構成する二つの辺(12、12)それぞれと前記オフ方向に沿う直線(L)との成す角度(θ1a、θ1b)が22°以下となる第1トレンチ(12)を形成することと、
前記主表面の上に、該主表面に形成された前記第1トレンチの形状を引き継ぐ第2トレンチ(14)を有する炭化珪素で構成されたエピタキシャル層(13)を成長させることと、
前記第2トレンチをアライメントマークとして読み取り、該アライメントマークを基準とした位置合わせを行って、前記エピタキシャル層の上にマスクを配置することと、を含む炭化珪素半導体装置の製造方法。
A silicon carbide semiconductor substrate (10) having a main surface having an off-angle on the (0001) plane and being made of a silicon carbide single crystal whose off-direction is <11-20> is prepared.
The opening is formed of a polygon on the main surface, and the corner portion of the polygon is located at the most downstream position of the opening in the off direction, and the corner of the polygon is located in the off direction of the polygon. The angle (θ1a, θ1b) formed by each of the two sides (12 c , 12 d ) constituting the corner portion located on the most downstream side of the above and the straight line (L) along the off direction is 22 ° or less. Forming the first trench (12) and
To grow an epitaxial layer (13) made of silicon carbide having a second trench (14) that inherits the shape of the first trench formed on the main surface on the main surface.
A method for manufacturing a silicon carbide semiconductor device, which comprises reading the second trench as an alignment mark, performing alignment with reference to the alignment mark, and arranging a mask on the epitaxial layer.
前記炭化珪素半導体基板のうち前記第1トレンチが形成される領域をアライメントマーク形成領域(R1)、デバイスが形成される領域をデバイス形成領域(R2)とし、前記エピタキシャル層を第1層として、
前記デバイス形成領域において、前記第1層に溝部(16)を形成することと、
前記溝部を形成した後の前記第1層の上層に第2層となるエピタキシャル層(17)を形成することと、
平坦化により、前記第2層のうち前記溝部の外に形成された部分を除去することと、を含んでいる請求項7に記載の炭化珪素半導体装置の製造方法。
In the silicon carbide semiconductor substrate, the region where the first trench is formed is defined as an alignment mark forming region (R1), the region where a device is formed is defined as a device forming region (R2), and the epitaxial layer is designated as the first layer.
In the device forming region, forming a groove (16) in the first layer and
Forming an epitaxial layer (17) to be a second layer on the upper layer of the first layer after forming the groove portion,
The method for manufacturing a silicon carbide semiconductor device according to claim 7, further comprising removing a portion of the second layer formed outside the groove portion by flattening.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315884B2 (en) * 2019-07-17 2022-04-26 Nexgen Power Systems, Inc. Method and system for fabricating fiducials using selective area growth
JP7494791B2 (en) 2021-05-18 2024-06-04 株式会社デンソー Method for manufacturing semiconductor device
CN116207076A (en) * 2021-12-01 2023-06-02 格科半导体(上海)有限公司 Method for forming alignment mark in semiconductor device and semiconductor device
JP7640486B2 (en) 2022-03-08 2025-03-05 株式会社デンソー Semiconductor device manufacturing method and semiconductor wafer
CN116504757B (en) * 2023-06-30 2023-09-19 合肥晶合集成电路股份有限公司 Lithographic alignment mark structure and semiconductor structure
JP2025021307A (en) * 2023-07-31 2025-02-13 株式会社東芝 Manufacturing method of semiconductor device and semiconductor substrate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092495B2 (en) * 1995-10-31 2000-09-25 関西日本電気株式会社 Registration method and registration position inspection method
JPH10120497A (en) * 1996-10-17 1998-05-12 Denso Corp Silicon carbide substrate and method of manufacturing the same
JP2005019898A (en) * 2003-06-27 2005-01-20 Denso Corp Semiconductor substrate and manufacturing method thereof
JP4772565B2 (en) * 2006-04-03 2011-09-14 三菱電機株式会社 Manufacturing method of semiconductor device
JP4924440B2 (en) * 2008-01-14 2012-04-25 株式会社デンソー Method for manufacturing silicon carbide semiconductor device
JP5240164B2 (en) * 2009-11-09 2013-07-17 株式会社デンソー Method for manufacturing silicon carbide semiconductor device
JP6041292B2 (en) * 2012-04-27 2016-12-07 国立研究開発法人産業技術総合研究所 Method for manufacturing silicon carbide semiconductor element
JP6107453B2 (en) * 2013-06-13 2017-04-05 住友電気工業株式会社 Method for manufacturing silicon carbide semiconductor device
JP6331634B2 (en) * 2014-04-17 2018-05-30 住友電気工業株式会社 Method for manufacturing silicon carbide semiconductor device

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