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JP6952866B2 - ３次元半導体記憶装置の製造方法 - Google Patents
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JP6952866B2 - ３次元半導体記憶装置の製造方法 - Google Patents

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以下の開示は、３次元半導体記憶装置の製造方法に関する。
半導体記憶装置の集積度を高める手法として、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている。たとえば、メモリセルを３次元的に配置した半導体記憶装置として３Ｄ ＮＡＮＤ型フラッシュメモリが知られている。以下、メモリセルを３次元的に配置した半導体記憶装置を３次元半導体記憶装置と呼ぶ。
たとえば、複数のメモリセルが直列に接続された複数のメモリストリングスを有する３次元半導体記憶装置が知られている（特許文献１）。該３次元半導体記憶装置では、基板の上に２次元的に広がる導電体層が絶縁体を介して積層され、導電体層と絶縁体との組からなる層一つを一段として階段状のスタックが形成される。メモリストリングスは、直列接続された複数のメモリセルがスタックを貫通する方向に配置されて構成される。また、スタックの端部を階段状に形成する。階段の一段一段を別のドライバに接続して、各層の導電体層をワード線として機能させる（特許文献２）。
スタックの階段を形成する方法としては、たとえばトリミングを用いる手法が知られている（特許文献２，３）。この手法ではまず、エッチマスクとしてフォトレジストをスタック上に塗布する。その後、フォトレジストが塗布されていないスタックの最上層を異方性エッチングにより除去する。次に、フォトレジストの階段側端部が所定の長さだけ後退するよう等方性エッチングを行う。等方性エッチングにより、フォトレジストは階段側端部が所定の長さだけ後退するとともに厚みも所定分減少する。次に、フォトレジストの後退によって露出したスタックの最上層と２段目の層とに異方性エッチングを施す。この工程を繰り返すことによって所望の数の階段を形成する。
かかる３次元半導体記憶装置では、スタックの層の数がメモリストリングに含まれるメモリセルの数と略等しくなる。このため、３次元半導体記憶装置の集積度を上げる方法として、スタックの層の数を増加させることが考えられる。たとえば、３次元半導体記憶装置の層数を６４層とした３Ｄ ＮＡＮＤが提案されている（非特許文献１）。
特開平２００７−２６６１４３号公報 米国特許出願公開第２０１７／０１０３９９６号明細書 米国特許出願公開第２０１７／０１８６７６７号明細書
丸山 徹、「アナリスト・機関投資家向け四日市工場見学会 ＢｉＣＳ ＦＬＡＳＨＴＭ開発ご説明」２０１６年１２月７日、https://www.toshiba.co.jp/about/ir/jp/pr/pdf/opr20161207_3.pdf（Accessed on the Internet on November 13, 2017）
しかしながら、上記方法を用いてスタックの階段を形成した場合、数回エッチングを繰り返すことでスタック上に形成されたフォトレジストが消失する。このため、多数の層を備えるスタックの階段を形成する場合、フォトレジストを塗布する工程が複数回発生することになる。たとえば、１回のスピンオンで塗布することができるフォトレジストはスタックの階段を６段形成すると消失するとする。この場合、１２８段の階段を形成するためには、２０回以上フォトレジストを塗布する工程が必要になる。
このため、３次元半導体記憶装置の層数が増加してもスループットを低下させずに効率的に３次元半導体記憶装置を製造することができる３次元半導体記憶装置の製造方法が求められる。
開示する実施形態において、基板上に酸化膜と窒化膜または酸化膜とポリシリコン膜を交互に積層してなるスタックの上に、相互に異なる材料で形成される２種類以上のラインが順番に並んだハードマスクを形成する。そして、ハードマスク上にフォトレジストを塗布する。さらに、ハードマスクの端部から１つのラインが露出するまでフォトレジストをトリミングする。また、フォトレジストの下から露出するハードマスクの１つのラインをエッチングする。さらに、ハードマスクの下から露出するスタックの部分をエッチングする。フォトレジスト、ハードマスク、およびスタックのエッチングを、エッチング条件を変更しつつ繰り返す。
開示する実施態様によれば、３次元半導体記憶装置の層数が増加してもスループットを低下させずに効率的に３次元半導体記憶装置を製造することができるという効果を奏する。
図１は、実施形態に係る３次元半導体記憶装置の製造方法の流れの一例を示すフローチャートである。 図２は、実施形態に係る３次元半導体記憶装置の製造方法により製造される３次元半導体記憶装置の構成の一例について説明するための図である。 図３は、スタック上に形成するハードマスクの一例の断面図である。 図４は、ハードマスクを形成する工程について説明するための図である。 図５は、階段を形成する工程について説明するための図である。 図６は、実施形態に係る３次元半導体記憶装置の製造方法においてハードマスクとして使用する材料の組み合わせの一例を示す図である。 図７は、実施形態の変形例に係る３次元半導体記憶装置の製造方法の流れの一例を示すフローチャートである。 図８は、実施形態の変形例に係る３次元半導体記憶装置の製造方法について説明するための図である。
開示する一つの実施形態において、３次元半導体記憶装置の製造方法は、基板上に酸化膜と窒化膜または酸化膜とポリシリコン膜を交互に積層してなるスタックの上に、相互に異なる材料で形成される２種類以上のラインが順番に並んだハードマスクを形成する工程を含む。また、３次元半導体記憶装置の製造方法は、ハードマスク上にフォトレジストを塗布する工程を含む。さらに、３次元半導体記憶装置の製造方法は、エッチング条件を変更しつつ、ハードマスクの端部から１つのラインが露出するまでフォトレジストをトリミングする処理と、フォトレジストの下から露出するハードマスクの１つのラインをエッチングする処理と、ハードマスクの下から露出するスタックの部分をエッチングする処理と、を繰り返す工程を含む。
また、開示する一つの実施形態において、繰り返す工程において、トリミングする処理は、ハードマスクの端部から同一材料のラインを１つだけ露出させてもよい。
また、開示する一つの実施形態において、ハードマスクは、２乃至４種類の材料で形成してもよい。
また、開示する一つの実施形態において、ハードマスクは、自己整合性ダブルパターニング（ＳＡＤＰ）、自己整合型マルチパターニング（ＳＡＭＰ）、電子ビーム蒸着の少なくとも一つを用いて形成してもよい。
また、開示する一つの実施形態において、ハードマスクを形成する材料は、コア材料と、当該コア材料の両側に形成するスペーサ材料と、コア材料とスペーサ材料との間を埋めるスペース材料と、のうち少なくとも２つの材料を含んでもよい。
また、開示する一つの実施形態において、コア材料は、アモルファスシリコン、熱処理したスピンオンカーボンまたはアモルファスカーボンであってもよい。また、スペーサ材料は、酸化アルミニウム、酸化チタンまたは窒化チタンであってもよい。また、スペース材料は、スピンオンカーボン、スピンオンガラス、酸化チタン、酸化ジルコニウム、酸化タンタルまたは酸化ハフニウムであってもよい。
また、開示する一つの実施形態において、ハードマスクは、コア材料およびスペース材料の２種類で形成してもよい。
また、開示する一つの実施形態において、ハードマスクは、コア材料１種、スペース材料１種、スペーサ材料２種の４種類で形成してもよい。
また、開示する一つの実施形態において、繰り返す工程は、エッチング条件を変更しつつ、ハードマスクの複数ブロック各々の同一方向端部から１つのラインが露出するまでフォトレジストをトリミングする処理と、フォトレジストの下から露出するハードマスクの１つのラインをエッチングする処理と、スタックのハードマスクの下から露出する部分をエッチングする処理と、を繰り返すことで、スタックの複数ブロックの同一方向端部に同一方向向きに階段を形成してもよい。また、３次元半導体記憶装置の製造方法は、さらに、スタックの複数ブロックを一つおきに酸化膜で被覆する第１の被覆工程を含んでもよい。また、３次元半導体記憶装置の製造方法は、酸化膜で被覆されていないブロックに対してエッチングを施し、隣接するブロックの階段とエッチングされたブロックの階段とを連続させる第１の連続工程を含んでもよい。
また、開示する一つの実施形態において、３次元半導体記憶装置の製造方法は、連続する階段が形成されるブロックを一つおきに酸化膜で被覆する第２の被覆工程を含んでもよい。また、３次元半導体記憶装置の製造方法は、酸化膜で被覆されていないブロックに対してエッチングを施し、隣接するブロックの階段とエッチングされたブロックの階段とを連続させる第２の連続工程を含んでもよい。
また、開示する一つの実施形態において、３次元半導体記憶装置の製造方法は、第２の被覆工程および第２の連続工程を所定回数繰り返し実行することをさらに含んでもよい。
以下に、開示する実施形態について、図面に基づいて詳細に説明する。なお、本実施形態により開示する発明が限定されるものではない。各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
（実施形態に係る３次元半導体記憶装置の製造方法の流れの一例）
図１は、実施形態に係る３次元半導体記憶装置の製造方法の流れの一例を示すフローチャートである。図２は、実施形態に係る３次元半導体記憶装置の製造方法により製造される３次元半導体記憶装置の構成の一例について説明するための図である。
実施形態に係る３次元半導体記憶装置の製造方法により製造される３次元半導体記憶装置は、たとえば、図２に示す構成を有する。図２の例では、基板１００上に下部絶縁層１０５を介してゲート電極層１１０と絶縁体層１２０とが交互に積層されたスタックＳが形成されている。スタックＳは、第１の層間絶縁層１３０および第２の層間絶縁層１４０により埋め込まれている。スタックＳのコンタクト領域は階段状に形成される。階段のステップに相当する部分にはコンタクトプラグ１５０が接続される。コンタクトプラグ１５０の上には接続線１６０が配置され、ワード線を制御する回路等（図示せず）に接続される。スタックＳのセルアレイ領域にはビット線１７０が配置される。ビット線１７０はチャネルホール１８０内に形成される各層と接続される。
図２に示す３次元半導体記憶装置１は一例であって、３次元半導体記憶装置１の細部の形状や構造は図２に示すものとは異なっていてもよい。また、スタックＳの階段形状を形成するための手法を除き、各部は任意の手法で形成することができる。
まず、基板１００上に下部絶縁層１０５を介してスタックＳを形成する（ステップＳ１）。スタックＳを積層する段階では、スタックＳはゲート電極層１１０と絶縁体層１２０とではなく犠牲層１１０ａと絶縁体層１２０とで形成される。ゲート電極層１１０は後の工程において犠牲層１１０ａを除去し、除去によって形成された空隙を埋め戻すことで形成される。
次に、スタックＳの上にハードマスクＨＭを形成する（ステップＳ２、図３参照）。ハードマスクＨＭは、少なくとも２以上の異なる材料を交互にライン状に配置した構成である。ハードマスクＨＭの詳細については後述する。
次に、ハードマスクＨＭの上にフォトレジストを塗布する（ステップＳ３）。
次に塗布したフォトレジストの端部からハードマスクＨＭのライン１つ分が露出するよう、フォトレジストの端部をトリミングする（ステップＳ４）。たとえば、異方性エッチングによりフォトレジストの端部を除去する。
そして、フォトレジストの下から露出したハードマスクＨＭ端部の１ライン分をエッチングする（ステップＳ５）。
そして、ハードマスクＨＭのエッチングにより除去されたラインの下から露出するスタックＳの最上層すなわち、犠牲層１１０ａと絶縁体層１２０の組１つをエッチングにより除去する（ステップＳ６）。
そして、エッチングによりスタックＳに所望の数の階段が形成されたか否かを判定する（ステップＳ７）。所望の数の階段が形成されたと判定された場合（ステップＳ７、ＹＥＳ）、スタックＳの階段形成は終了する。他方、所望の数の階段が形成されていない（ステップＳ７、ＮＯ）と判定された場合、ステップＳ４に戻り処理を繰り返す。これによって図２に示すようなスタックＳの階段が形成される。
（ハードマスクの構成の一例）
次に、実施形態の製造方法において使用するハードマスクＨＭの構成について説明する。図３は、スタックＳ上に形成するハードマスクＨＭの一例の断面図である。ハードマスクＨＭは、互いに異なる材料で形成される複数種類のラインが順番に配置されて構成される。各ラインの幅ｗは略同一である。ハードマスクＨＭは、スタックＳ上に、スタックＳと略同一の面積に形成される。
図３の例では、ハードマスクＨＭは、３つの互いに異なる材料から形成される３種類のラインを含む。３つの材料はたとえば、アモルファスシリコン（ａ−Ｓｉ）、酸化アルミニウム（ＡｌＯｘ）、スピンオンカーボン（ＳＯＣ：Ｓｐｉｎ ｏｎ Ｃａｒｂｏｎ）である。図３の例では、材料Ａ（アモルファスシリコン）のラインと材料Ｃ（スピンオンカーボン）のラインが交互に配置され、材料Ａのラインと材料Ｃのラインの間に材料Ｂ（酸化アルミニウム）のラインが挟まれる。つまり、Ａ−Ｂ−Ｃ−Ｂ−Ａ−Ｂ−Ｃ−Ｂ−Ａという並び順になっている。ただし、ハードマスクＨＭを構成する複数種類のラインの並び順は特に限定されない。
（ハードマスクを形成する手法の一例）
図４は、ハードマスクＨＭを形成する工程について説明するための図である。ハードマスクＨＭはたとえば、自己整合型ダブルパターニング（ＳＡＤＰ：Self-Aligned Double
Patterning）、自己整合型マルチパターニング（ＳＡＭＰ：Self-Aligned Multi Patterning）を用いて作成することができる。また、電子ビーム蒸着を用いて作成してもよい。
まず、コアとなる材料（たとえば材料Ａ）のパターンＡを露光等により形成する（図４の（Ａ））。パターンＡの上にパターンＡの側壁を覆い、パターンＡと略同一の幅ｗとなるようパターンＡとは異なるスペーサ材料（たとえば材料Ｂ）の膜Ｂを成膜する（図４の（Ｂ）。次にエッチングでパターンＡの上に堆積した材料Ｂを除去することで、材料Ａのラインの両側に材料Ｂのラインが配置されるパターンを形成する（図４の（Ｃ））。そして、材料Ｂのラインの間の空隙を材料Ａ，Ｂとは異なるスペース材料（たとえば材料Ｃ）で埋め戻す（図４の（Ｄ））。材料Ｃによる埋戻しはたとえば、電子ビーム蒸着で行う。そして、材料Ａ，Ｂのラインの上に堆積した材料Ｃを除去するよう、材料Ｃで埋め戻されたパターンをエッチングする（図４の（Ｅ））。これによって材料Ｃ−Ｂ−Ａ−Ｂ−Ｃ−Ｂ−Ａ−Ｂ−Ｃの順にラインが並んだハードマスクＨＭを形成することができる。
図４の例では３種類の異なる材料を用いてハードマスクＨＭを形成する。しかし、これに限らず、たとえば２種類または４種類の異なる材料を用いてハードマスクＨＭを形成することもできる。
たとえば２種類の材料を用いる場合、アモルファスシリコンのパターンＡを形成した後、パターンＡ間の空隙をスピンオンカーボンで埋め戻してもよい。この場合、パターンＡの幅とパターンＡ間の幅とを略同一とする。２種類の材料を用いる場合、後から成膜する材料がスピンコートで塗布できるものであってもよい。
また、４種類の材料を用いる場合、図４の（Ｂ）（Ｃ）の工程を２回繰り返すようにすればよい。すなわち、コアＡの両壁に材料Ｂを堆積してエッチングを施して図４の（Ｃ）の形状にしたのち、再度コアＡの両壁に堆積したＢの横に材料Ｃを堆積してエッチングする。そして、材料Ｃのラインの間に残ったスペースを材料Ｄで埋め戻す。このようにすれば、Ｂ−Ａ−Ｂ−Ｃ−Ｄ−Ｃ−Ｂ−Ａ−Ｂ−Ｃ−Ｄの順にラインが並んだハードマスクＨＭを形成することができる。
（階段を形成する手法の一例）
図５は、階段を形成する工程について説明するための図である。上記のように、スタックＳ上にハードマスクＨＭが形成されると、次にスタックＳの階段を形成する工程が実行される。まず。ハードマスクＨＭの上にフォトレジストＰＲを塗布する。そして、ハードマスクＨＭの最端部の１ラインがフォトレジストＰＲの下から露出するようフォトレジストＰＲをトリミングする（図５の（Ａ））。図５の（Ａ）の例では、ハードマスクＨＭの最端部の材料ＣのラインがフォトレジストＰＲの下から露出している。
次に、ハードマスクＨＭの最端部の材料Ｃのラインをエッチングにより除去する。さらに、材料Ｃのラインが除去されて露出されたスタックＳの最上層をエッチングにより除去する（図５の（Ｂ））。
次に、ハードマスクＨＭ上のフォトレジストＰＲを所定幅だけ除去する。なお、フォトレジストＰＲのトリミングは、フォトレジストＰＲの厚みの減少をおさえつつ、幅方向にフォトレジストＰＲが後退するようにエッチング条件を設定する。
たとえば、フォトレジストＰＲのトリミングはドライエッチングで行うことができる。エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。エッチング条件の一例は以下の通りである。
・エッチングガス：Ｏ２およびＨ２
・エッチング温度：２０〜１００℃
・エッチング時間：１０〜１５０ｓｅｃ
・エッチングパワー：周波数１３〜６０ＭＨｚで５００〜３０００Ｗ
次に、減少させたフォトレジストＰＲの下から露出したハードマスクＨＭの最端部の材料Ｂのラインをエッチングにより除去する。そして、露出したスタックＳをエッチングしてスタックＳの最上層を除去するとともに、スタックＳの上から２番目の層の端部を除去して、スタックＳの上から３番目の層の端部を露出させる（図５の（Ｃ））。
次に、さらにフォトレジストＰＲを所定幅だけ除去する。そして、フォトレジストＰＲの下から露出したハードマスクＨＭの最端部の材料Ａのラインをエッチングにより除去する。そして、露出したスタックＳをエッチングしてスタックＳの最上層を除去するとともに、スタックＳの上から２番目、３番目の端部を除去して、４番目の層の端部を露出させる（図５の（Ｄ））。
このように、フォトレジストＰＲのエッチングと、ハードマスクＨＭの最端部の材料を除去するためのエッチングと、スタックＳのエッチングを繰り返すことで、スタックＳの階段を形成する（図５の（Ｅ））。
（ハードマスクの材料例）
ここで、ハードマスクＨＭの材料はラインごとに異なる材料を使用する。そして、ハードマスクＨＭのエッチングにおいては、最端部に位置するラインのみをエッチングするようエッチャントおよびエッチング条件を選択する。そして、最端部に位置するラインの材料にあわせてエッチャントおよびエッチング条件を変えつつ、ハードマスクＨＭのトリミングを実行する。また、ハードマスクＨＭのエッチングの際には、フォトレジストの膜厚にできるだけ影響しない条件を選択する。
ハードマスクＨＭの材料としては、たとえば、図６に示す材料を利用する。図６は、実施形態に係る３次元半導体記憶装置の製造方法においてハードマスクＨＭとして使用する材料の組み合わせの一例を示す図である。
図６に示すように、ハードマスクＨＭのコア材料（図３の材料Ａ）として、アモルファスシリコン（ａ−Ｓｉ）、熱処理したスピンオンカーボン（ＨＴ ＳＯＣ）、アモルファスカーボン（ａ−Ｃ）を使用することができる。また、ハードマスクＨＭのスペーサ材料（図３の材料Ｂ）として、酸化アルミニウム（ＡｌＯｘ）、酸化チタン（ＴｉＯｘ）、窒化チタン（ＴｉＮ）を使用することができる。また、ハードマスクＨＭのスペース材料（図３の材料Ｃ）として、スピンオンカーボン（ＳＯＣ）、スピンオンガラス（ＳＯＧ）、酸化チタン、酸化ジルコニウム（ＺｒＯｘ）、酸化タンタル（ＴａＯｘ）、酸化ハフニウム（ＨｆＯｘ）を使用することができる。
また、ハードマスクＨＭを２種類の材料で形成する場合は、図６のコア材料とスペース材料とを組み合わせて使用する。これは、スペーサ材料は成膜装置で堆積するため埋め残しが生じてボイドとなる可能性があるためである。また、ハードマスクＨＭを４種類の材料で形成する場合は、図６のコア材料とスペース材料に加えて、スペーサ材料を２種類選択して組み合わせる。
ここで、ハードマスクＨＭおよびスタックＳのエッチングによってフォトレジストをハードマスクＨＭ１ライン分幅方向に後退させるよう、エッチング条件を設定することが望ましい。そのように設定すれば、フォトレジストＰＲをエッチングする工程を省略することができる。また、フォトレジストＰＲを後退させるときは、各層の処理中にハードマスクＨＭの端部から同じ種類の材料で形成されたラインが２以上露出しないようにエッチング条件を調整する。これは、同じ種類の材料で形成されたラインが２以上露出してしまうと、スタックＳをエッチングする際に、スタックＳの端部とは異なる位置でもスタックＳが削られることになるためである。
たとえば、ハードマスクＨＭおよびスタックＳのエッチング条件は次のように設定することができる。まず、ハードマスクＨＭのエッチングはドライエッチングで行うことができる。エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。エッチング条件の一例は以下の通りである。
・エッチングガスおよびガス流量：
（１）コア材料に対して：
ＣＦ４またはＣ４Ｆ８を使用することができる。
ガス流量は１００〜１０００ｓｃｃｍである。
（２）スペーサ材料に対して：
ＣＨ３Ｆ、ＳｉＣｌ４またはＣｌ２のいずれか一つを使用することができる。
ガス流量は１００〜１０００ｓｃｃｍである。
（３）スペース材料に対して：
ＡｒまたはＨｅと、Ｏ２からなる混合ガスを使用することができる。
ガス流量はそれぞれ１００〜１０００ｓｃｃｍである。
・エッチング温度：２０〜１００℃
・エッチング時間：１０〜１８０ｓｅｃ
・エッチングパワー：周波数１３〜６０ＭＨｚで５００〜３０００Ｗ
次に、スタックＳのエッチングはハードマスクＨＭと同様ドライエッチングで行うことができる。エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。エッチング条件の一例は以下の通りである。
（Ａ）犠牲層がシリコン窒化膜の場合の犠牲層のエッチング条件の一例
・エッチングガス：ＣＨ２Ｆ２とＣｌ２
・ガス流量：１００〜４００ｓｃｃｍ、１００〜３００ｓｃｃｍ
・エッチング温度：室温
・エッチングパワー：周波数１３〜６０ＭＨｚで５００〜３０００Ｗ
（Ｂ）犠牲層がシリコン酸化膜の場合の絶縁層のエッチング条件の一例
・エッチングガス：ＣＦ４またはＣ４Ｆ８
・ガス流量：１００〜３００ｓｃｃｍ
・エッチング温度：室温
・エッチングパワー：周波数１３〜６０ＭＨｚで５００〜３０００Ｗ
（実施形態の効果）
上記のように、実施形態に係る３次元半導体記憶装置の製造方法は、基板上に酸化膜と窒化膜または酸化膜とポリシリコン膜を交互に積層してなるスタックの上に、相互に異なる材料で形成される２種類以上のラインが順番に並んだハードマスクを形成する。次に当該製造方法によれば、ハードマスク上にフォトレジストを塗布する。そして、当該製造方法によれば、エッチング条件を変更しつつ、３つの処理を繰り返す。３つの処理のうち１番目の処理は、ハードマスクの最端部から１つのラインが露出するまでフォトレジストをトリミングする処理である。３つの処理のうち２番目の処理は、フォトレジストの下から露出するハードマスクの１つのラインをエッチングする処理である。３つの処理のうち３番目の処理は、スタックのハードマスクの下から露出する部分をエッチングする処理である。このため、実施形態に係る３次元半導体記憶装置の製造方法によれば、３次元半導体記憶装置の層数が増加してもスループットを低下させずに効率的に３次元半導体記憶装置を製造することができる。また、フォトレジストが数回のエッチングで消失してしまうことがない。
また、実施形態に係る３次元半導体記憶装置の製造方法において、繰り返す工程においてハードマスクの最端部から同一材料のラインが２以上露出しない。このため、当該製造方法によれば、ハードマスクのラインを限られた種類の材料で形成して効率的にエッチングを行うことができる。
また、実施形態に係る３次元半導体記憶装置の製造方法において、ハードマスクは２乃至４種類の材料で形成してもよい。このため、当該製造方法によれば、ハードマスクのラインを限られた種類の材料で形成して効率的にエッチングを行うことができる。
また、実施形態に係る３次元半導体記憶装置の製造方法において、ハードマスクは、自己整合性ダブルパターニング（ＳＡＤＰ）、自己整合型マルチパターニング（ＳＡＭＰ）、電子ビーム蒸着の少なくとも一つを用いて形成してもよい。このため、当該製造方法によれば、高い精度でハードマスクを形成することができる。
また、実施形態に係る３次元半導体記憶装置の製造方法において、ハードマスクを形成する材料は、コア材料と、当該コア材料の両側に形成するスペーサ材料と、コア材料とスペーサ材料との間を埋めるスペース材料と、のうち少なくとも２つの材料を含んでもよい。このため、当該製造方法によれば、コア材料、スペーサ材料、スペース材料を用いて効率的にハードマスクを形成することができる。
また、実施形態に係る３次元半導体記憶装置の製造方法において、コア材料は、アモルファスシリコン、熱処理したスピンオンカーボンまたはアモルファスカーボンであってもよい。また、スペーサ材料は、酸化アルミニウム、酸化チタンまたは窒化チタンであってもよい。また、スペース材料は、スピンオンカーボン、スピンオンガラス、酸化チタン、酸化ジルコニウム、酸化タンタルまたは酸化ハフニウムであってもよい。このため、当該製造方法によれば、ハードマスク材料として多様な材料およびその組み合わせを用いることができる。
また、実施形態に係る３次元半導体記憶装置の製造方法において、ハードマスクは、コア材料およびスペース材料の２種類で形成してもよい。このため、当該製造方法によれば、ハードマスクを簡便に形成して処理を実行することができる。また、当該製造方法によれば、処理に使用するエッチャントやエッチングの処理条件を簡素化することができる。
また、実施形態に係る３次元半導体記憶装置の製造方法において、ハードマスクは、コア材料１種類、スペース材料１種類、スペーサ材料２種類の４種類で形成してもよい。このように、当該製造方法によれば、多様な材料の組み合わせを用いてハードマスクを形成することができる。
（変形例）
上記実施形態においては、互いに異なる複数種類の材料で形成されるラインを備えるハードマスクを用いて、スタックの階段部分を形成した。変形例にかかる３次元半導体記憶装置の製造方法は、スタックの各層の階段を一つ一つ形成するのではなく、所定数まとめて形成することを可能にする。変形例に係る３次元半導体記憶装置の製造方法は、所定数の階段がスタックに形成された後にさらに簡便に段数を増加させる。
図７は、実施形態の変形例に係る３次元半導体記憶装置の製造方法の流れの一例を示すフローチャートである。
まず、基板上にスタックを形成する（ステップＳ７１）。スタックの形成手法は、上記実施形態の手法と同様である。たとえば、図１のステップＳ１と同様の手法を用いてスタックを形成することができる。次に、所定の手法を用いてスタックに所定数の階段を形成する（ステップＳ７２）。たとえば、図１のステップＳ２〜Ｓ７と同様の手法を用いてスタックの階段を形成することができる。変形例においては、一つの基板上に複数のブロックを設ける。そして、各ブロックの同一方向端部に同一方向向きに階段を形成する。そして、複数のブロックを１ブロックおきに酸化膜で覆う（ステップＳ７３）。そして、酸化膜で覆われていないブロックの表面が、酸化膜で覆われたブロックの階段と連続する高さになるまで異方性エッチングする（ステップＳ７４）。これによって、２つのブロックに形成された階段が連続する状態となる。次に、所定の数の階段が形成されたか否かを判定する（ステップＳ７５）。所定の数の階段が形成されたと判定されると（ステップＳ７５、ＹＥＳ）、処理は終了する。他方、所定の数の階段が形成されていないと判定されると（ステップＳ７５、ＮＯ）、ステップＳ７３に戻って処理を繰り返す。これで変形例に係る３次元半導体記憶装置の製造方法が終了する。
図８は、実施形態の変形例に係る３次元半導体記憶装置の製造方法について説明するための図である。図８の（Ａ）は、スタックに１６段の階段が形成された状態を示す図である。１６段の階段は所定の方向に連続するように複数位置に同一の方向に向けて形成される。この段階では、基板上に鋸歯状に階段が並んだ状態となる。次に、階段が形成されたブロックを一つおきに酸化膜で覆う（図８の（Ｂ））。そして、酸化膜で覆われていないブロックに異方性エッチングを施す。そして、酸化膜で覆われているブロックの階段と、異方性エッチングされているブロックの階段とが連続する状態になるまで異方性エッチングを継続する。この結果、図８の（Ｃ）に示すように、スタックに３２段の階段が形成される。次に、階段が連続するブロックを一つおきに酸化膜で覆う。そして酸化膜で覆われていない部分に異方性エッチングを施す。この結果、図８の（Ｄ）に示すように６４段の階段が形成される。さらに、６４段の階段を一つおきに酸化膜で覆い、酸化膜で覆われていないブロックを異方性エッチングする。そして、酸化膜で覆われているブロックの階段と、異方性エッチングされているブロックの階段とが連続する状態にする。この結果、図８の（Ｅ）に示すようにスタックに１２８段の階段が形成される。
（変形例の効果）
上記のように、変形例に係る３次元半導体記憶装置の製造方法は、基板上に酸化膜と窒化膜または酸化膜とポリシリコン膜を交互に積層してなるスタックの複数ブロックの同一方向端部に同一方向向きに階段を形成する工程を含む。当該製造方法はさらに、複数ブロックを一つおきに酸化膜で被覆する工程を含む。当該製造方法はさらに、酸化膜で被覆されていないブロックに対して異方性エッチングを施し、隣接するブロックの階段と異方性エッチングされたブロックの階段とを連続させる工程を含む。このため、変形例に係る製造方法によれば、スタックの階段を少ない工程で簡単に形成することができる。このため、変形例に係る製造方法によれば、３次元半導体記憶装置のスループットを向上させることができる。
また、変形例に係る３次元半導体記憶装置の製造方法はさらに、連続する階段が形成されるブロックを一つおきに酸化膜で被覆する工程を含む。また、当該製造方法はさらに、酸化膜で被覆されていないブロックに対して異方性エッチングを施し、隣接するブロックの階段と異方性エッチングされたブロックの階段とを連続させる工程を含む。このため、変形例に係る製造方法によれば、スタックの階段数を１回の異方性エッチングにより倍に増やすことができる。このため、変形例に係る製造方法によれば、３次元半導体記憶装置のスループットを向上させることができる。
また、変形例に係る３次元半導体記憶装置の製造方法はさらに、連続する階段が形成されるブロックを一つおきに酸化膜で被覆する工程と、酸化膜で被覆されていないブロックに対して異方性エッチングを施し、隣接するブロックの階段と異方性エッチングされたブロックの階段とを連続させる工程と、を所定回数繰り返し実行する。このため、当該製造方法によれば、形成される階段の数を１回の異方性エッチングで倍増させることができる。
また、実施形態に係る３次元半導体記憶装置の製造方法と変形例に係る３次元半導体記憶装置の製造方法を組み合わせることによって、精度を向上させつつ製造工程の数を抑制し、コストおよび処理負担を軽減することができる。たとえば、従来の製造方法を用いると、各階段のレジスト塗布を１回行って６段のスタックを形成するために合計エッチングを１２回行う。この場合、１２８段のスタックを形成するためには２２回のレジスト塗布の工程が必要となり、各レジスト塗布に対して１２回のエッチング工程が発生する。とすると、１２８段のスタック形成に２５６回のエッチング工程が発生する。
これに対して、仮に変形例の製造方法を適用したとすると、１６段の階段を形成した後、階段数を倍増させる異方性エッチングを３回実行すれば１２８段を形成することができる。また、実施形態のハードマスクを用いる製造方法を適用すれば、レジストの塗布回数は６回でエッチング回数は３６回として１２８段を形成することが可能である。このため、ハードマスクを形成する処理の増加を考慮しても、全体として、コストおよび処理負担を抑制することができる。したがって、実施形態および変形例の製造方法によれば、エッチングの回数およびレジストの塗布回数を抑制して、コストおよび処理負担を減じることができる。
さらなる効果や変形例は、当業者によって容易に導き出すことができる。このため、本発明のより広範な態様は、以上のように表しかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付の請求の範囲およびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。
１ ３次元半導体記憶装置
１００ 基板
１０５ 下部絶縁層
１１０ ゲート電極層
１１０ａ 犠牲層
１２０ 絶縁体層
１３０ 第１の層間絶縁層
１４０ 第２の層間絶縁層
１５０ コンタクトプラグ
１６０ 接続線
１７０ ビット線
１８０ チャネルホール
ＰＲ フォトレジスト
ＨＭ ハードマスク
ｗ ハードマスク１ラインの幅

Claims (11)

  1. 基板上に酸化膜と窒化膜または酸化膜とポリシリコン膜を交互に積層してなるスタックの上に、相互に異なる材料で形成される２種類以上のラインが順番に並んだハードマスクを形成する工程と、
    前記ハードマスク上にフォトレジストを塗布する工程と、
    エッチング条件を変更しつつ、前記ハードマスクの端部から１つのラインが露出するまでフォトレジストをトリミングする処理と、前記フォトレジストの下から露出する前記ハードマスクの前記１つのラインをエッチングする処理と、前記ハードマスクの下から露出する前記スタックの部分をエッチングする処理と、を繰り返す工程と、
    を含む３次元半導体記憶装置の製造方法。
  2. 前記繰り返す工程において、前記トリミングする処理は、前記ハードマスクの端部から同一材料のラインを１つだけ露出させる、請求項１に記載の３次元半導体記憶装置の製造方法。
  3. 前記ハードマスクは、２乃至４種類の材料で形成する、請求項１または２に記載の３次元半導体記憶装置の製造方法。
  4. 前記ハードマスクは、自己整合性ダブルパターニング（ＳＡＤＰ）、自己整合型マルチパターニング（ＳＡＭＰ）、電子ビーム蒸着の少なくとも一つを用いて形成する、請求項１から３のいずれか１項に記載の３次元半導体記憶装置の製造方法。
  5. 前記ハードマスクを形成する材料は、コア材料と、当該コア材料の両側に形成するスペーサ材料と、前記コア材料と前記スペーサ材料との間を埋めるスペース材料と、のうち少なくとも２つの材料を含む、請求項１から４のいずれか１項に記載の３次元半導体記憶装置の製造方法。
  6. 前記コア材料は、アモルファスシリコン、熱処理したスピンオンカーボンまたはアモルファスカーボンであり、前記スペーサ材料は、酸化アルミニウム、酸化チタンまたは窒化チタンであり、前記スペース材料は、スピンオンカーボン、スピンオンガラス、酸化チタン、酸化ジルコニウム、酸化タンタルまたは酸化ハフニウムである、請求項５に記載の３次元半導体記憶装置の製造方法。
  7. 前記ハードマスクは、前記コア材料および前記スペース材料の２種類で形成する、請求項５または６に記載の３次元半導体記憶装置の製造方法。
  8. 前記ハードマスクは、前記コア材料１種、前記スペース材料１種、前記スペーサ材料２種の４種類で形成する、請求項５または６に記載の３次元半導体記憶装置の製造方法。
  9. 前記繰り返す工程は、エッチング条件を変更しつつ、前記ハードマスクの複数ブロック各々の同一方向端部から１つのラインが露出するまでフォトレジストをトリミングする処理と、前記フォトレジストの下から露出する前記ハードマスクの前記１つのラインをエッチングする処理と、前記スタックの前記ハードマスクの下から露出する部分をエッチングする処理と、を繰り返すことで、前記スタックの複数ブロックの同一方向端部に同一方向向きに階段を形成し、
    前記スタックの複数ブロックを一つおきに酸化膜で被覆する第１の被覆工程と、
    前記酸化膜で被覆されていないブロックに対して異方性エッチングを施し、隣接するブロックの階段と異方性エッチングされたブロックの階段とを連続させる第１の連続工程と、
    をさらに含む請求項１から８のいずれか１項に記載の３次元半導体記憶装置の製造方法。
  10. 連続する階段が形成されるブロックを一つおきに酸化膜で被覆する第２の被覆工程と、
    前記酸化膜で被覆されていないブロックに対して異方性エッチングを施し、隣接するブロックの階段と異方性エッチングされたブロックの階段とを連続させる第２の連続工程と、
    をさらに含む請求項９に記載の３次元半導体記憶装置の製造方法。
  11. 前記第２の被覆工程および第２の連続工程を所定回数繰り返し実行することをさらに含む請求項１０に記載の３次元半導体記憶装置の製造方法。
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