Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6968042B2 - ＳｉＣ−ＳＯＩデバイスおよびその製造方法 - Google Patents
[go: Go Back, main page]

JP6968042B2 - ＳｉＣ−ＳＯＩデバイスおよびその製造方法 - Google Patents

ＳｉＣ−ＳＯＩデバイスおよびその製造方法 Download PDF

Info

Publication number
JP6968042B2
JP6968042B2 JP2018134022A JP2018134022A JP6968042B2 JP 6968042 B2 JP6968042 B2 JP 6968042B2 JP 2018134022 A JP2018134022 A JP 2018134022A JP 2018134022 A JP2018134022 A JP 2018134022A JP 6968042 B2 JP6968042 B2 JP 6968042B2
Authority
JP
Japan
Prior art keywords
region
type
sic
drift region
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018134022A
Other languages
English (en)
Other versions
JP2020013845A (ja
Inventor
肇 秋山
学 吉野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2018134022A priority Critical patent/JP6968042B2/ja
Priority to US16/441,371 priority patent/US10868123B2/en
Priority to DE102019209738.3A priority patent/DE102019209738B4/de
Priority to CN201910631536.6A priority patent/CN110729307B/zh
Publication of JP2020013845A publication Critical patent/JP2020013845A/ja
Application granted granted Critical
Publication of JP6968042B2 publication Critical patent/JP6968042B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/151—LDMOS having built-in components
    • H10D84/156—LDMOS having built-in components the built-in components being Schottky barrier diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1914—Preparing SOI wafers using bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments

Landscapes

  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Description

この発明は、ＳｉＣ−ＳＯＩデバイスに関する。
Ｓｉ誘電体分離基板構造として最も典型的な構造はＥＰＩＣ（Epitaxial Passivated Integration Circuit）である。ＥＰＩＣでは、酸化膜で個別に分離された単結晶Ｓｉの島状領域内にデバイスが形成されており、基本的に電極は表面側から引き出される。島状領域の内側はＮ＋領域で覆われており、基板側の電位変動による影響を遮断すると共にダイオードのＮ＋カソード領域としても機能する。ＥＰＩＣ内に形成される縦型誘電体分離デバイスは２Ｖから３５０Ｖ耐圧の比較的小電流用途のパワーＩＣ製品に用いられてきた。基板はポリＳｉを堆積して形成することから、ウエハ状態での反りが大きくなる傾向がある。この為、直径６インチ以上の大口径化には適用が困難であるという限界要因がある。
ウエハの大口径化と内蔵パワーデバイスの高耐圧化に対応する誘電体分離構造としてウエハ接着形がある（例えば特許文献１参照）。しかし、ウエハ接着形では高耐圧化に伴うＳＯＩ（Silicon on Insulator）層の厚膜化によってＶ字型分離領域の幅が広く成らざるを得ず、高集積化の障害となる新たな律速要因を内包することとなった。
特開平１１−２９７８１５号公報
本発明は、上記の問題点を解決するためになされたものであり、ウエハ接着形の誘電体分離構造において、ＳＯＩ層を厚膜化せずに高耐圧化を実現することを目的とする。
本発明の第１のＳｉＣ−ＳＯＩデバイスは、第１基板と、第１基板と絶縁膜を介して接合されたＳｉＣ基板とを備え、ＳｉＣ基板に、デバイス領域と、デバイス領域を取り囲む周辺領域とが形成され、デバイス領域は、第１導電型のドリフト領域と、ドリフト領域を連続的または断続的に取り囲み、ＳｉＣ基板を貫通しない第１トレンチと、第１トレンチの両側面に形成された、ドリフト領域より不純物濃度の高い第１導電型の第１拡散領域と、ドリフト領域の下方に形成され第１拡散領域と接する、ドリフト領域より不純物濃度の高い第１導電型の第２拡散領域と、ドリフト領域の表層に形成された第２導電型の第３拡散領域と、ドリフト領域の第３拡散領域よりも深い位置に形成された第２導電型の埋込領域と、ドリフト領域内において埋込領域と同じ深さに、ドリフト領域の表面と平行に０．４μｍ以下の間隔で形成された複数の第２薄厚絶縁膜と、を備える。
本発明の第１のＳｉＣ−ＳＯＩデバイスの製造方法は、（ａ）第１導電型のＳｉＣ基板のドリフト領域の表層に第２導電型の第３拡散領域を形成し、（ｂ）ドリフト領域の第３拡散領域よりも深い位置に第２導電型の埋込領域を形成し、（ｃ）ドリフト領域の埋込領域と同じ深さに、ドリフト領域の表面と平行に０．４μｍ以下の間隔で複数の第２薄厚絶縁膜を形成し、（ｄ）第１導電型のＳｉＣ基板の裏面を絶縁層を介してＳｉ基板と接合し、（ｅ）ＳｉＣ基板のドリフト領域を連続的または断続的に取り囲むように、ＳｉＣ基板の表面からＳｉＣ基板を貫通しない第１トレンチを形成し、（ｆ）第１トレンチの両側面にドリフト領域より不純物濃度の高い第１導電型の第１拡散領域を形成し、（ｇ）第１トレンチを取り囲むように、ＳｉＣ基板を貫通する第２トレンチを形成し、（ｈ）第２トレンチの両側面に分離絶縁膜領域を形成する。
本発明のＳｉＣ−ＳＯＩデバイスでは、第１トレンチとその周辺構造、すなわち第１拡散領域および第２拡散領域によりオン抵抗が低減されるため、通電損失が抑制される。また、第２トレンチとその周辺構造、すなわち分離絶縁膜領域により、デバイス領域を誘電体分離することが可能となる。また、第１薄厚絶縁膜または第２薄厚絶縁膜の形成領域内でアバランシェ電流が発生しても、アバランシェ電流の増幅が抑制される作用が働くため、第１薄厚絶縁膜または第２薄厚絶縁膜の形成領域内で電界強度が局所的に最大となるようデバイス構造を調整することにより、ＳＯＩ層を厚くすることなく高い耐圧値を実現することが可能となる。
ＥＰＩＣ内に形成された縦型Ｓｉ−ＭＯＳの断面図である。 ウエハ接着形の誘電体分離構造内に形成された縦型Ｓｉ−ＩＧＢＴの断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスの断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスの逆バイアス電圧印加状態の断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスのデバイス領域の逆バイアス電圧印加状態の断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスの製造工程を示す断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスの製造工程を示す断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスの製造工程を示す断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスの製造工程を示す断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスの製造工程を示す断面図である。 実施の形態１のＳｉＣ−ＳＯＩデバイスの製造工程を示す断面図である。 実施の形態２のＳｉＣ−ＳＯＩデバイスの断面図である。 実施の形態２のＳｉＣ−ＳＯＩデバイスのデバイス領域の逆バイアス電圧印加状態の断面図である。 実施の形態３のＳｉＣ−ＳＯＩデバイスの断面図である。 実施の形態３のＳｉＣ−ＳＯＩデバイスのデバイス領域の逆バイアス電圧印加状態の断面図である。
以下、添付の図面を参照しながら実施の形態について説明する。図面は模式的に示されたものであるため、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確ではなく適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向を限定するものではない。
また、半導体の導電型について、第１導電型をＮ型、第２導電型をＰ型として説明を行う。しかし、これらを反対にし、第１導電型をＰ型、第２導電型をＮ型としても良い。また、Ｎ＋型はＮ型よりも不純物濃度が高く、Ｎ−型はＮ型よりも不純物濃度が低いことを意味する。同様に、Ｐ＋型はＰ型よりも不純物濃度が高く、Ｐ−型はＰ型よりも不純物濃度が低いことを意味する。
＜Ａ．前提技術＞
Ｓｉ誘電体分離基板構造として最も典型的な構造はＥＰＩＣである。酸化膜で個別に分離された単結晶Ｓｉの島状領域内にデバイスが形成されており、基本的に電極は表面側から引き出される。島状領域の内側はＮ＋型領域で覆われており、基板側の電位変動による影響を遮断すると共にダイオードのＮ＋型カソード領域としても機能する。
図１は、ＥＰＩＣ内に形成された縦型Ｓｉ−ＭＯＳの断面図である。デバイス本体はソース引出電極１０１、ドレイン引出電極１０２、ゲート電極１０３、Ｎ＋型ソース領域１０４、Ｐ−型ウェル領域１０５、Ｎ−型ドリフト領域１０６、Ｎ＋型ドレイン領域１０７からなり、誘電体分離層１０８、層間絶縁膜１０９および保護膜１１０によって個別に絶縁分離されている。基板１１１はポリＳｉを堆積して形成される。通常、裏面電極１１２はアース電位に設定される。ＥＰＩＣ内に形成される縦型誘電体分離デバイスは２〜３５０Ｖ耐圧の比較的小電流用途に係るパワーＩＣ製品用途に用いられてきた。基板１１１はポリＳｉを堆積して形成されるため、ウエハ状態での反りが大きくなる傾向がある。この為、直径６インチ以上の大口径化には適用が困難であるという限界要因がある。
ウエハの大口径化と内蔵パワーデバイスの高耐圧化に対応する構造としてウエハ接着形の誘電体分離構造が提案された。図２は、ウエハ接着形の誘電体分離構造内に形成された縦型Ｓｉ−ＩＧＢＴの断面図である。デバイス本体はエミッタ引出電極２０１、コレクタ引出電極２０２、第１ゲート電極２０３、第２ゲート電極２０４、Ｎ＋型エミッタ領域２０５、Ｐ＋型エミッタ領域２０６、Ｐ−型ウェル領域２０７、Ｎ−型ウェル領域２０８、Ｐ−型ドリフト領域２０９、Ｐ＋型コレクタ領域２１０、Ｎ＋型ドリフト領域２１１、Ｎ＋型コレクタ領域２１２から成っており、誘電体分離領域２１３及び層間絶縁膜２１４と保護膜２１５によって個別に絶縁分離されている。基板２１６は単結晶Ｓｉであり、デバイス領域とは誘電体分離領域２１３を接合面として一体化している。なお、裏面電極２１７は図１の裏面電極１１２と同様、アース電位に設定される。誘電体分離領域２１３の絶縁膜中には、耐圧印加に係る電界が侵入しないことから、デバイス耐圧の増加に伴う厚膜化は不要であるというメリットがあり，ウエハの大口径化に伴って反りが増大するという問題が解決される。しかし、高耐圧化に伴うＳＯＩ層厚さ（ＤＳＯＩ）の厚膜化によってＶ字型分離領域の幅が広く成らざるを得ず、高耐圧化に伴って集積度が低下することが新たな課題となっている。
＜Ｂ．実施の形態１＞
＜Ｂ−１．構成＞
図３は、実施の形態１のＳｉＣ−ＳＯＩデバイス１００１の断面図である。図３にはＳｉＣ−ＳＯＩデバイス１００１の断面の一部を示しているが、ＳｉＣ−ＳＯＩデバイス１００１は実際には中心軸１８を軸に左右対称な構造である。
ＳｉＣ−ＳＯＩデバイス１００１は、アノード電極１、Ｐ型拡散領域２、Ｎ−型ドリフト領域３Ａ、ＳＯＩ−Ｎ−型領域３Ｂ、Ｎ＋型底部拡散領域４、Ｎ＋型側面部拡散領域５、カソード電極６、フィールド絶縁膜７、第１トレンチ８、Ｎ＋型Ｓｉ埋込領域９、第２トレンチ１０、分離絶縁膜領域１１、Ｓｉ埋込領域１２、層間絶縁膜１３、保護膜１４、埋込絶縁膜１５、誘電体分離基板１６、裏面電極１７および薄厚絶縁膜２３を備えて構成される。
ＳｉＣ−ＳＯＩデバイス１００１は、Ｎ−型ドリフト領域３Ａ等が形成されるＳｉＣ基板と誘電体分離基板１６とが埋込絶縁膜１５を介して接着されたウエハ接着形であり、誘電体分離基板１６上のＳｉＣ基板がＳＯＩ層となる。誘電体分離基板１６のことを第１基板とも称する。誘電体分離基板１６の下面には裏面電極１７が形成される。
ＳｉＣ基板は、ショットキーバリアダイオード（ＳＢＤ：Schottky barrier diode）が形成されるデバイス領域ＲＤと、デバイス領域ＲＤを取り囲む周辺領域ＲＣとを有している。ここでは、ＳｉＣ−ＳＯＩデバイス１００１が有するデバイスとしてショットキーバリアダイオードを例に挙げるが、その他、ＭＯＳＦＥＴまたはＩＧＢＴなどのスイッチング素子を有していても良い。デバイス領域ＲＤにおいて、ＳｉＣ基板の表層にはＮ−型ドリフト領域３Ａが形成され、Ｎ−型ドリフト領域３Ａの表層にはＰ型拡散領域２が形成される。Ｎ−型ドリフト領域３Ａの下方はＮ＋型底部拡散領域４である。デバイス領域ＲＤにおいて、Ｎ−型ドリフト領域３Ａの外周側には、Ｎ＋型底部拡散領域４と接触するＮ＋型側面部拡散領域５が形成される。Ｎ＋型側面部拡散領域５の中央部には、Ｎ−型ドリフト領域３Ａを連続的または断続的に取り囲むように第１トレンチ８が形成されている。第１トレンチ８はＳｉＣ基板を貫通しておらず、従って第１トレンチ８の下方にはＮ＋型側面部拡散領域が残されている。第１トレンチ８の内部にはＮ＋型Ｓｉ埋込領域９が形成されている。Ｎ＋型底部拡散領域４、Ｎ＋型側面部拡散領域５およびＮ＋型Ｓｉ埋込領域９が連結してカソード領域を構成する。
アノード電極１は、Ｎ−型ドリフト領域３Ａ上とＰ型拡散領域２上に跨って形成される。また、カソード電極６は、Ｎ＋型側面部拡散領域５上とＮ＋型Ｓｉ埋込領域９上に跨って形成される。アノード電極１とカソード電極６の間のＮ−型ドリフト領域３Ａの上面は、フィールド絶縁膜７によってキャップされる。フィールド絶縁膜７は、例えば酸化膜である。
Ｎ−型ドリフト領域３Ａの表面近傍に、複数の薄厚絶縁膜２３がＮ−型ドリフト領域３Ａの表面と平行に形成されている。なお、薄厚絶縁膜２３を第１薄厚絶縁膜とも称する。薄厚絶縁膜２３の厚さＴｓｉｃ１は所定の値に規定され、隣り合う薄厚絶縁膜２３の間隔Ｔｉｎｔ１は０．４μｍ以下である。
Ｔｉｎｔ１を０．４μｍ以下とする理由について、以下説明する。「パワーデバイス・パワーＩＣハンドブック、ｐ．２０４ （図８．５６）、社団法人 電気学会（１９９６）」によれば、埋込酸化膜、すなわち薄厚絶縁膜２３の厚みが固定された状態でもＳＯＩ層の厚さが変われば降伏電圧が変化することが知られている。降伏電圧の変化には一定の傾向が認められる。すなわち、横軸をＳＯＩ層の厚み、縦軸を降伏電圧とすると、降伏電圧があるＳＯＩ層の厚みで極小値を有する、いわゆる「下に凸」のパターンとなる。ＳＯＩ層を、降伏電圧が極小値となるときの厚みより薄くすると降伏電圧が増加するのは、アバランシェ降伏によって発生するアバランシェ電流がＳＯＩ層の薄さ故に増幅することができず、実効的に降伏電圧が高くなる効果による。降伏電圧が極小値となるときのＳＯＩ層は、埋込酸化膜の薄厚化に伴って若干薄くなるが、約１μｍ強の値に収斂する。すなわち、埋込酸化膜の厚さに関わらず、ＳＯＩ層の厚さが１μｍ強以下であればアバランシェ電流を抑制することにより実効的なアバランシェ電界強度の向上を見込めると考えられる。以上はＳｉ−ＳＯＩについて解説された資料に依拠した見解である。しかし、ＳｉＣ−ＳＯＩはＳｉ−ＳＯＩとは比誘電率とアバランシェ臨界電界強度が異なることから縦軸のスケールに違いが生じる、すなわち全体的に高耐圧化するものの、降伏電圧の変化傾向自体は同様であることから、上記の見解はＳｉＣ−ＳＯＩについても適切である。
次に、周辺領域ＲＣの構成を説明する。周辺領域ＲＣにはＮ−型領域３Ｂが形成されている。そして、Ｎ−型領域３ＢにはＳｉＣ基板を貫通する第２トレンチ１０が形成されている。すなわち、第２トレンチ１０はＮ−型領域３Ｂを貫通し、埋込絶縁膜１５に達する。第２トレンチ１０の内部にはノンドープＳｉが埋め込まれたＳｉ埋込領域１２が形成されている。また、Ｓｉ埋込領域１２の側面と上面には分離絶縁膜領域１１が形成されている。分離絶縁膜領域１１により、ＳｉＣ−ＳＯＩデバイス１００１は、第２トレンチ１０の外周側と内周側とで絶縁分離される。また、Ｎ−型領域３Ｂの上面はＮ−型ドリフト領域３Ａと同様、フィールド絶縁膜７によってキャップされている。アノード電極１、フィールド絶縁膜７、カソード電極６およびＮ−型領域３Ｂ上には、層間絶縁膜１３が形成され、層間絶縁膜１３上には保護膜１４が形成される。従って、ＳｉＣ−ＳＯＩデバイス１００１のデバイス領域ＲＤは、表面側を層間絶縁膜１３と保護膜１４により絶縁分離され、裏面側を埋込絶縁膜１５により絶縁分離され、側面側を分離絶縁膜領域１１により絶縁分離されている。
デバイス領域ＲＤと周辺領域ＲＣを機械的に支持する誘電体分離基板１６と裏面電極１７は、従来の技術に係るウエハ接着形誘電体分離構造と同様である。
＜Ｂ−２．動作＞
図４は、逆バイアス状態のＳｉＣ−ＳＯＩデバイス１００１の電位ポテンシャル分布を示す断面図である。逆バイアス印加電源１９がカソード電極６とアノード電極１の間に接続される。Ｎ−型領域３Ｂはアース２０Ａに接続され、裏面電極１７はアース２０Ｂに接続される。Ｐ型拡散領域２とＮ−型ドリフト領域３Ａのｐｎ接合部分では、逆バイアス印加電源１９によって空乏層が伸長し、電位ポテンシャル分布２１が形成される。また、アース電位がカソード電極６と短絡されている場合、又はカソード電極６とアノード電極１が共にアース電位に対して電位差を有する場合には、ＳＯＩ誘電体分離領域、すなわち誘電体分離基板１６と分離絶縁膜領域１１において、電位ポテンシャル分布２２が形成される。
図５は、ＳｉＣ−ＳＯＩデバイス１００１のデバイス領域を逆バイアス状態にしたときの、電位ポテンシャル分布と電界強度分布を示している。図５の左図は、Ｐ型拡散領域２とＮ−型ドリフト領域３Ａのｐｎ接合部分の空乏層中の電位ポテンシャル分布２４を示している。図５の右図は、左図のα−α´断面における電界強度Ｅの一次元プロファイルを示している。
この図から、Ｎ−型ドリフト領域３Ａにおいて、薄厚絶縁膜２３の形成領域における電界強度Ｅｐ（ＳｉＣ）が高いことが分かる。印加バイアス電圧の増加に伴って薄厚絶縁膜２３の形成領域における電界強度Ｅｐ（ＳｉＣ）がアバランシェ臨界電界強度に達した時点でも、薄厚絶縁膜２３の形成領域ではアバランシェ電流の増幅が抑制されるため、実効的な耐電圧が向上する。しかし、製造方法による制限から、薄厚絶縁膜２３の間隔を１μｍ強以下の範囲に自由に製造できるわけではない。薄厚絶縁膜２３の製造方法として、後述する酸素（Ｏ）イオン注入工程を用いる場合、「吉野明、「ＳＩＭＯＸ技術によるＳＯＩ（silicon-on-insulator）構造の形成過程」、表面科学、Vol. 15, No.2, pp. 101-105, 1994」に示されるように、加速エネルギーが８０ｋｅＶの場合には０．０８μｍの厚みのＳＯＩ層が形成され、加速エネルギーが１８０ｋｅＶの場合には０．１８μｍの厚みのＳＯＩ層が形成される。そして、酸素イオン照射後のエピタキシャル層の形成実績として０．３５μｍの厚みが得られている。従って、実際に製造可能な範囲としては、薄厚絶縁膜２３の間隔Ｔｉｎｔ１を０．４μｍ以下に規定することが妥当である。
＜Ｂ−３．製造方法＞
図６から図１１は、ＳｉＣ−ＳＯＩデバイス１００１の製造工程を示す断面図である。以下、図６から図１１に沿ってＳｉＣ−ＳＯＩデバイス１００１の製造工程を説明する。まず、Ｎ−型のＳｉＣ基板３０１の一方の主面（以下、「表面」と称する）に写真製版によりマスクパターンを形成する。そして、当該マスクパターンを用いて酸素（Ｏ）イオンを注入し、薄厚絶縁膜２３を複数形成する。ここでは、加速イオンを制御するか、イオン照射とエピ成長を交互に行う等の方法により、薄厚絶縁膜２３を複数形成する。次に、ＳｉＣ基板３０１の表面にＳＢＤの活性層となるＳｉＣエピ層３０３を成長させる。さらに、ＳｉＣエピ層３０３の一部の表層にＮ＋型拡散領域３０４を形成する。こうして、図６に示す構造が形成される。
次に、図７に示すように、Ｓｉ基板３０５の一方の主面上と他方の主面上に、各々ＳｉＯ２層３０６とＳｉＯ２層３０７を成膜する。以上の工程を経たＳｉ基板３０５を、図８に示すようにＳｉＣ基板３０１の他方の主面（以下、「裏面」と称する）に接合し、接合強化アニール工程を加えることで両者を一体化させる。ここで、Ｓｉ基板３０５は、ＳｉＯ２層３０７を介してＳｉＣ基板３０１と接合されている。この一体化した構造体をＳＯＩ接合基板３０８と称する。なお、図８以降ではＳｉＣエピ層３０３をＳｉＣ基板３０１と区別せず、ＳｉＣ基板３０１として示している。
次に、図８に矢印３０９Ａで示すように、ＳｉＣ基板３０１の表面から水素（Ｈ）イオンを照射する。このとき、水素イオンの飛程位置３０９Ｂは、薄厚絶縁膜２３の数μｍ手前となるように制御される。水素イオンの照射後、飛程位置３０９Ｂに沿ってＳｉＣ基板３０１の表面側を剥離し、剥離面を研磨することにより、以降のプロセスに対応するＳＯＩ接合基板３０８を作成する。
次に、ＳＯＩ接合基板３０８にＰ型拡散領域２とフィールド絶縁膜７を順次形成した後、薄厚絶縁膜２３の外周側にＮ＋型拡散領域３０４に達する第１トレンチ８を形成する。そして、第１トレンチ８内にＮ＋型Ｓｉを埋め込んでＮ＋型Ｓｉ埋込領域９を形成する。また、アニールを行い第１トレンチ８の内周側および外周側にＮ＋型側面部拡散領域５を形成する。ここで、Ｎ＋型側面部拡散領域５より内周側のＮ−型の領域がＮ−型ドリフト領域３Ａとなり、Ｎ＋型側面部拡散領域５より外周側のＳＯＩ層がＮ−型領域３Ｂとなる。こうして、図９に示す構造が得られる。
次に、第１トレンチ８より外周側に、ＳｉＯ２層３０６に達する第２トレンチ１０を形成する。その後、第２トレンチ１０の側壁を酸化して分離絶縁膜領域１１を形成する。また、第２トレンチ１０にポリＳｉを埋め込んで、Ｓｉ埋込領域１２を形成すると共に、Ｓｉ埋込領域１２の上面を酸化して分離絶縁膜領域１１を形成する。また、Ｎ−型領域３Ｂの表面にフィールド絶縁膜７を形成する。こうして、図１０に示す構造が得られる。
次に、アノード電極１、カソード電極６、層間絶縁膜１３、および保護膜１４を順次形成する。そして、ＳｉＯ２層３０７を除去し、除去した面に裏面電極１７を形成することにより、図１１に示すＳｉＣ−ＳＯＩデバイス１００１が得られる。なお、Ｓｉ基板３０５は誘電体分離基板１６に対応し、ＳｉＯ２層３０６は埋込絶縁膜１５に対応している。
＜Ｂ−４．効果＞
実施の形態１のＳｉＣ−ＳＯＩデバイス１００１は、第１基板である誘電体分離基板１６と、誘電体分離基板１６と埋込絶縁膜１５を介して接合されたＳｉＣ基板とを備え、ＳｉＣ基板に、デバイス領域ＲＤと、デバイス領域ＲＤを取り囲む周辺領域ＲＣが形成され、デバイス領域ＲＤは、第１導電型のドリフト領域であるＮ−型ドリフト領域３Ａと、Ｎ−型ドリフト領域３Ａを連続的または断続的に取り囲み、ＳｉＣ基板を貫通しない第１トレンチ８と、第１トレンチ８の両側面に形成された第１導電型の第１拡散領域であるＮ＋型側面部拡散領域５と、Ｎ−型ドリフト領域３Ａの下方に形成されＮ＋型側面部拡散領域５と接する第１導電型の第２拡散領域であるＮ＋型底部拡散領域４と、Ｎ−型ドリフト領域３Ａの表面近傍において、Ｎ−型ドリフト領域３Ａの表面と平行に０．４μｍ以下の間隔で形成された複数の薄厚絶縁膜２３と、を備える。そして、周辺領域ＲＣは、第１トレンチ８を連続的に取り囲むように形成され、ＳｉＣ基板を貫通する第２トレンチ１０と、第２トレンチ１０の両側面に形成された分離絶縁膜領域１１と、を備える。
ＳｉＣ−ＳＯＩデバイス１００１によれば、第１トレンチ８とその周辺構造、すなわちＮ＋型側面部拡散領域５およびＮ＋型底部拡散領域４によりオン抵抗が低減されるため、通電損失が抑制される。また、第２トレンチ１０とその周辺構造、すなわち分離絶縁膜領域１１により、デバイス領域ＲＣを誘電体分離することが可能となる。これにより、ブリッジ回路内のハイサイドデバイスとローサイドデバイスを同一基板内に集積化、すなわちインバータ回路をワンチップ化することが可能となり、制御性向上の効果が得られる。また、薄厚絶縁膜２３の形成領域内でアバランシェ電流が発生しても、アバランシェ電流の増幅が抑制される作用が働く。従って、薄厚絶縁膜２３の形成領域内で電界強度が局所的に最大となるようデバイス構造を調整することにより、ＳＯＩ層を厚くすることなく高い耐圧値を実現することが可能となる。
＜Ｃ．実施の形態２＞
＜Ｃ−１．構成＞
図１２は、実施の形態２のＳｉＣ−ＳＯＩデバイス１００２のデバイス領域の断面図である。ＳｉＣ−ＳＯＩデバイス１００２のデバイス領域は、Ｎ−型ドリフト領域３Ａ内にＰ型埋込領域２５が形成されたＦＪ−ＳＢＤ（Floating Junction SBD）構造である。なお、ＦＪ−ＳＢＤ構造については、例えば「松波弘之他 編集、「半導体ＳｉＣ技術と応用 第２版」、ｐ．３５２ 図８．３．８ （２０１１）」に説明されている。
また、Ｎ−型ドリフト領域３Ａ内において、Ｐ型埋込領域２５に隣接した同じ深さの領域に、複数の薄厚絶縁膜２６がＮ−型ドリフト領域３Ａの表面と平行に形成されている。Ｐ型埋込領域２５と薄厚絶縁膜２６以外のＳｉＣ−ＳＯＩデバイス１００２の構成は、実施の形態１のＳｉＣ−ＳＯＩデバイス１００１から薄厚絶縁膜２３を除外した構成と同様である。なお、薄厚絶縁膜２６を第２薄厚絶縁膜とも称する。薄厚絶縁膜２６の厚さＴｓｉｃ２は所定の値に規定され、隣り合う薄厚絶縁膜２６の間隔Ｔｉｎｔ２は０．４μｍ以下である。
＜Ｃ−２．動作＞
図１３は、ＳｉＣ−ＳＯＩデバイス１００２のデバイス領域を逆バイアス状態にしたときの、電位ポテンシャル分布と電界強度分布を示している。図１３の左図は、Ｐ型拡散領域２とＮ−型ドリフト領域３Ａのｐｎ接合部分の空乏層中の電位ポテンシャル分布２７を示している。図１３の右図は、左図のβ−β´断面における電界強度Ｅの一次元プロファイルを示している。
この図から、Ｎ−型ドリフト領域３Ａにおいて、薄厚絶縁膜２６の形成領域における電界強度Ｅｐ（ＳｉＣ）が高いことが分かる。印加バイアス電圧の増加に伴って薄厚絶縁膜２３の形成領域における電界強度Ｅｐ（ＳｉＣ）がアバランシェ臨界電界強度に達した時点でも、薄厚絶縁膜２６の形成領域ではアバランシェ電流の増幅が抑制されるため、実効的な耐電圧が向上する。
＜Ｃ−３．製造方法＞
ＳｉＣ−ＳＯＩデバイス１００２の製造方法は、実施の形態１のＳｉＣ−ＳＯＩデバイス１００１の製造方法に準ずる。ＳｉＣ−ＳＯＩデバイス１００１の製造方法との違いは、図６に示す薄厚絶縁膜２３の形成に代えて薄厚絶縁膜２６を形成することと、図９に示すＰ型拡散領域２の形成の際に、Ｐ型拡散領域２より深く、かつ薄厚絶縁膜２６と同じ深さにＰ型埋込領域２５を形成することである。
すなわち、ＳｉＣ−ＳＯＩデバイス１００２の製造方法は、（ａ）第１導電型のＳｉＣ基板３０１のドリフト領域の表層に第２導電型の第３拡散領域であるＰ型拡散領域２を形成し、（ｂ）ドリフト領域のＰ型拡散領域２よりも深い位置に第２導電型の埋込領域であるＰ型埋込領域２５を形成し、（ｃ）ドリフト領域のＰ型埋込領域２５と同じ深さに、ドリフト領域の表面と平行に０．４μｍ以下の間隔で複数の第２薄厚絶縁膜である薄厚絶縁膜２６を形成し、（ｄ）第１導電型のＳｉＣ基板３０１の裏面を絶縁層であるＳｉＯ２層３０６を介してＳｉ基板３０５と接合し、（ｅ）ＳｉＣ基板３０１のドリフト領域を連続的または断続的に取り囲むように、ＳｉＣ基板３０１の表面からＳｉＣ基板３０１を貫通しない第１トレンチ８を形成し、（ｆ）第１トレンチ８の両側面にドリフト領域より不純物濃度の高い第１導電型の第１拡散領域であるＮ＋型側面部拡散領域５を形成し、（ｇ）第１トレンチ８を取り囲むように、ＳｉＣ基板３０１を貫通する第２トレンチ１０を形成し、（ｈ）第２トレンチ１０の両側面に分離絶縁膜領域１１を形成する。
＜Ｃ−４．効果＞
実施の形態２のＳｉＣ−ＳＯＩデバイス１００２のデバイス領域ＲＤは、第１基板である誘電体分離基板１６と、誘電体分離基板１６と埋込絶縁膜１５を介して接合されたＳｉＣ基板３０１とを備え、ＳｉＣ基板３０１に、デバイス領域ＲＤと、デバイス領域ＲＤを取り囲む周辺領域ＲＣが形成され、デバイス領域ＲＤは、第１導電型のドリフト領域であるＮ−型ドリフト領域３Ａと、Ｎ−型ドリフト領域３Ａを連続的または断続的に取り囲み、ＳｉＣ基板を貫通しない第１トレンチ８と、第１トレンチ８の両側面に形成された第１導電型の第１拡散領域であるＮ＋型側面部拡散領域５と、Ｎ−型ドリフト領域３Ａの下方に形成されＮ＋型側面部拡散領域５と接する第１導電型の第２拡散領域であるＮ＋型底部拡散領域４と、Ｎ−型ドリフト領域３Ａの表層に形成された第２導電型の第３拡散領域であるＰ型拡散領域２と、Ｎ−型ドリフト領域３ＡのＰ型拡散領域２よりも深い位置に形成された第２導電型の埋込領域であるＰ型埋込領域２５と、Ｎ−型ドリフト領域３Ａ内においてＰ型埋込領域２５と同じ深さに、Ｎ−型ドリフト領域３Ａの表面と平行に０．４μｍ以下の間隔で形成された複数の第２薄厚絶縁膜である薄厚絶縁膜２６と、を備える。そのため、薄厚絶縁膜２６の形成領域内でアバランシェ電流が発生しても、アバランシェ電流の増幅が抑制される作用が働く。従って、薄厚絶縁膜２６の形成領域内で電界強度が局所的に最大となるようデバイス構造を調整することにより、ＳＯＩ層を厚くすることなく高い耐圧値を実現することが可能となる。
＜Ｄ．実施の形態３＞
＜Ｄ−１．構成＞
図１４は、実施の形態３のＳｉＣ−ＳＯＩデバイス１００３のデバイス領域の断面図である。ＳｉＣ−ＳＯＩデバイス１００３は、Ｎ−型ドリフト領域３Ａの表面側のフィールド絶縁膜７上に、アノード−カソード間の容量分割構造２８を有する。容量分割構造２８とは、フローティング状態の複数の電極であり、アノード電極１とカソード電極６の間を容量分割して電位ポテンシャルを均等に分布させる。
また、Ｎ−型ドリフト領域３Ａの表面近傍には、実施の形態１のＳｉＣ−ＳＯＩデバイス１００１と同様、複数の薄厚絶縁膜２３がＮ−型ドリフト領域３Ａの表面と平行に形成されている。薄厚絶縁膜２３の厚さＴｓｉｃ１は所定の値に規定され、隣り合う薄厚絶縁膜２３の間隔Ｔｉｎｔ１は０．４μｍ以下である。容量分割構造２８と薄厚絶縁膜２３以外のＳｉＣ−ＳＯＩデバイス１００３の構成は、実施の形態２のＳｉＣ−ＳＯＩデバイス１００２と同様である。
＜Ｄ−２．動作＞
図１５は、ＳｉＣ−ＳＯＩデバイス１００３のデバイス領域を逆バイアス状態にしたときの、電位ポテンシャル分布と電界強度分布を示している。図１５の左図は、Ｐ型拡散領域２とＮ−型ドリフト領域３Ａのｐｎ接合部分の空乏層中の電位ポテンシャル分布２９を示している。図１５の右図は、左図のγ−γ´断面における電界強度Ｅの一次元プロファイルを示している。
容量分割構造２８によってフィールド絶縁膜７内での電界強度が均一化されるため、フィールド絶縁膜７とＮ−型ドリフト領域３Ａとの界面近傍における電界強度も抑制される。Ｎ−型ドリフト領域３Ａ内では、薄厚絶縁膜２３の形成領域および薄厚絶縁膜２６の形成領域で、相対的に高い電界強度分布が認められる。しかしながら、これらの形成領域でアバランシェ電流が発生した場合、隣り合う薄厚絶縁膜２３の間隔および隣り合う薄厚絶縁膜２６の間隔が各々０．４μｍ以下であることから、アバランシェ電流の増幅は抑制される。従って、実効的な耐電圧が向上する。
＜Ｄ−３．効果＞
実施の形態３のＳｉＣ−ＳＯＩデバイス１００３のデバイス領域ＲＤは、Ｐ型拡散領域２の上に形成された第１電極であるアノード電極１と、第１拡散領域であるＮ＋型側面部拡散領域５の上に形成された第２電極であるカソード電極６と、Ｐ型拡散領域２とＮ＋型側面部拡散領域５の間のＮ−型ドリフト領域３Ａの上に形成されたフィールド絶縁膜７と、フィールド絶縁膜７上に形成された容量分割構造２８と、Ｎ−型ドリフト領域３Ａの表面近傍において、ドリフト領域の表面と平行に０．４μｍ以下の間隔で形成された複数の第１薄厚絶縁膜である薄厚絶縁膜２３と、を備える。従って、容量分割構造２８により、フィールド絶縁膜７とＮ−型ドリフト領域３Ａとの界面における電界強度が緩和される。また、薄厚絶縁膜２３と薄厚絶縁膜２６の形成領域内で電界強度が局所的に最大となるようデバイス構造を調整することにより、ＳＯＩ層を厚くすることなく高い耐圧値を実現することが可能となる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ アノード電極、２ Ｐ型拡散領域、３Ａ Ｎ−型ドリフト領域、３Ｂ Ｎ−型領域、６ カソード電極、７ フィールド絶縁膜、８ 第１トレンチ、１０ 第２トレンチ、１１ 分離絶縁膜領域、１２ Ｓｉ埋込領域、１３ 層間絶縁膜、１４ 保護膜、１５ 埋込絶縁膜、１６ 誘電体分離基板、１７ 裏面電極、１８ 中心軸、１９ 逆バイアス印加電源、２０Ａ，２０Ｂ アース、２１，２２，２４，２７，２９ 電位ポテンシャル分布、２３，２６ 薄厚絶縁膜、２５ Ｐ型埋込領域、２８ 容量分割構造、３０１ ＳｉＣ基板、３０３ ＳｉＣエピ層、３０５ Ｓｉ基板、３０６，３０７ ＳｉＯ２層、３０８ ＳＯＩ接合基板、１００１，１００２，１００３ ＳｉＣ−ＳＯＩデバイス。

Claims (3)

  1. 第１基板と、
    前記第１基板と絶縁膜を介して接合されたＳｉＣ基板とを備え、
    前記ＳｉＣ基板に、デバイス領域と、前記デバイス領域を取り囲む周辺領域とが形成され、
    前記デバイス領域は、
    第１導電型のドリフト領域と、
    前記ドリフト領域を連続的または断続的に取り囲み、前記ＳｉＣ基板を貫通しない第１トレンチと、
    前記第１トレンチの両側面に形成された、前記ドリフト領域より不純物濃度の高い第１導電型の第１拡散領域と、
    前記ドリフト領域の下方に形成され前記第１拡散領域と接する、前記ドリフト領域より不純物濃度の高い第１導電型の第２拡散領域と、
    前記ドリフト領域の表層に形成された第２導電型の第３拡散領域と、
    前記ドリフト領域の前記第３拡散領域よりも深い位置に形成された第２導電型の埋込領域と、
    前記ドリフト領域内において前記埋込領域と同じ深さに、前記ドリフト領域の表面と平行に０．４μｍ以下の間隔で形成された複数の第２薄厚絶縁膜と、を備える、
    ＳｉＣ−ＳＯＩデバイス。
  2. 前記デバイス領域は、
    前記第３拡散領域の上に形成された第１電極と、
    前記第１拡散領域の上に形成された第２電極と、
    前記第１拡散領域と前記第３拡散領域の間の前記ドリフト領域の上に形成されたフィールド絶縁膜と、
    前記フィールド絶縁膜上に形成された複数の容量分割構造と、
    前記ドリフト領域の表面近傍において、前記ドリフト領域の表面と平行に０．４μｍ以下の間隔で形成された複数の第１薄厚絶縁膜と、を備える、
    請求項１に記載のＳｉＣ−ＳＯＩデバイス。
  3. （ａ）第１導電型のＳｉＣ基板のドリフト領域の表層に第２導電型の第３拡散領域を形成し、
    （ｂ）前記ドリフト領域の前記第３拡散領域よりも深い位置に第２導電型の埋込領域を形成し、
    （ｃ）前記ドリフト領域の前記埋込領域と同じ深さに、前記ドリフト領域の表面と平行に０．４μｍ以下の間隔で複数の第２薄厚絶縁膜を形成し、
    （ｄ）第１導電型のＳｉＣ基板の裏面を絶縁層を介してＳｉ基板と接合し、
    （ｅ）前記ＳｉＣ基板のドリフト領域を連続的または断続的に取り囲むように、前記ＳｉＣ基板の表面から前記ＳｉＣ基板を貫通しない第１トレンチを形成し、
    （ｆ）前記第１トレンチの両側面に前記ドリフト領域より不純物濃度の高い第１導電型の第１拡散領域を形成し、
    （ｇ）前記第１トレンチを取り囲むように、前記ＳｉＣ基板を貫通する第２トレンチを形成し、
    （ｈ）前記第２トレンチの両側面に分離絶縁膜領域を形成する、
    ＳｉＣ−ＳＯＩデバイスの製造方法。
JP2018134022A 2018-07-17 2018-07-17 ＳｉＣ−ＳＯＩデバイスおよびその製造方法 Active JP6968042B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018134022A JP6968042B2 (ja) 2018-07-17 2018-07-17 ＳｉＣ−ＳＯＩデバイスおよびその製造方法
US16/441,371 US10868123B2 (en) 2018-07-17 2019-06-14 SiC-SOI device and manufacturing method thereof
DE102019209738.3A DE102019209738B4 (de) 2018-07-17 2019-07-03 SiC-SOI-Vorrichtung und Herstellungsverfahren dafür
CN201910631536.6A CN110729307B (zh) 2018-07-17 2019-07-12 SiC－SOI器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018134022A JP6968042B2 (ja) 2018-07-17 2018-07-17 ＳｉＣ−ＳＯＩデバイスおよびその製造方法

Publications (2)

Publication Number Publication Date
JP2020013845A JP2020013845A (ja) 2020-01-23
JP6968042B2 true JP6968042B2 (ja) 2021-11-17

Family

ID=69148069

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018134022A Active JP6968042B2 (ja) 2018-07-17 2018-07-17 ＳｉＣ−ＳＯＩデバイスおよびその製造方法

Country Status (4)

Country Link
US (1) US10868123B2 (ja)
JP (1) JP6968042B2 (ja)
CN (1) CN110729307B (ja)
DE (1) DE102019209738B4 (ja)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297815A (ja) * 1998-04-09 1999-10-29 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
FR2837322B1 (fr) * 2002-03-14 2005-02-04 Commissariat Energie Atomique DIODE SCHOTTKY DE PUISSANCE A SUBSTRAT SiCOI, ET PROCEDE DE REALISATION D'UN TELLE DIODE
DE10245550B4 (de) * 2002-09-30 2007-08-16 Infineon Technologies Ag Kompensationsbauelement und Verfahren zu dessen Herstellung
JP2005012051A (ja) * 2003-06-20 2005-01-13 Toshiba Corp 高耐圧半導体装置及びその製造方法
JP4829473B2 (ja) * 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
US20080261358A1 (en) * 2005-02-07 2008-10-23 Nxp B.V. Manufacture of Lateral Semiconductor Devices
US7880223B2 (en) * 2005-02-11 2011-02-01 Alpha & Omega Semiconductor, Ltd. Latch-up free vertical TVS diode array structure using trench isolation
JP4609656B2 (ja) * 2005-12-14 2011-01-12 サンケン電気株式会社 トレンチ構造半導体装置
JP2008085190A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 半導体装置
US7936111B2 (en) * 2008-08-07 2011-05-03 Samsung Electronics Co., Ltd. Apparatus for generating electrical energy and method for manufacturing the same
JP2010157582A (ja) * 2008-12-26 2010-07-15 Rohm Co Ltd 半導体装置
CN103094359B (zh) * 2011-10-31 2016-05-11 无锡华润上华半导体有限公司 高压肖特基二极管及其制作方法
US8735950B2 (en) * 2012-09-06 2014-05-27 Freescale Semiconductor, Inc. Tunable schottky diode with depleted conduction path
US9324785B2 (en) * 2014-04-10 2016-04-26 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
JP2016096165A (ja) * 2014-11-12 2016-05-26 サンケン電気株式会社 半導体装置
CN105990408A (zh) * 2015-02-02 2016-10-05 无锡华润上华半导体有限公司 横向绝缘栅双极型晶体管
WO2017043607A1 (ja) * 2015-09-09 2017-03-16 住友電気工業株式会社 縦型炭化珪素半導体装置のトレンチのアニール処理装置、縦型炭化珪素半導体装置の製造方法および縦型炭化珪素半導体装置
JP6416062B2 (ja) * 2015-09-10 2018-10-31 株式会社東芝 半導体装置
US9947787B2 (en) * 2016-05-06 2018-04-17 Silicet, LLC Devices and methods for a power transistor having a schottky or schottky-like contact
US10014408B1 (en) * 2017-05-30 2018-07-03 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same

Also Published As

Publication number Publication date
DE102019209738B4 (de) 2021-06-02
CN110729307B (zh) 2023-08-29
DE102019209738A1 (de) 2020-01-23
US20200027954A1 (en) 2020-01-23
JP2020013845A (ja) 2020-01-23
US10868123B2 (en) 2020-12-15
CN110729307A (zh) 2020-01-24

Similar Documents

Publication Publication Date Title
EP3168882B1 (en) Semiconductor device and method of manufacturing semiconductor device
CN107996003B (zh) 绝缘栅开关器件及其制造方法
JP3958404B2 (ja) 横型高耐圧素子を有する半導体装置
JP5613995B2 (ja) 炭化珪素半導体装置およびその製造方法
CN112310194B (zh) 电荷平衡功率器件以及用于制造电荷平衡功率器件的方法
JP5537996B2 (ja) 半導体装置
JP6231396B2 (ja) 半導体装置及び半導体装置の製造方法
US9064952B2 (en) Semiconductor device
CN103959475A (zh) 半导体装置
JP2017191817A (ja) スイッチング素子の製造方法
KR100567295B1 (ko) 반도체 장치
KR100689918B1 (ko) 유전체 분리형 반도체 장치 및 그 제조 방법
JP4895890B2 (ja) 横型高耐圧素子を有する半導体装置の製造方法
CN109075197B (zh) 半导体开关元件
JP5201169B2 (ja) 誘電体分離型半導体装置の製造方法
JP3792734B2 (ja) 高耐圧半導体素子
JP6968042B2 (ja) ＳｉＣ−ＳＯＩデバイスおよびその製造方法
KR20150078449A (ko) 반도체 소자 및 그 제조 방법
US20170309716A1 (en) Seminconductor device and manufacturing method of the same
RU2705761C1 (ru) Полупроводниковое устройство
KR20130017054A (ko) 반도체 소자 및 그 제조 방법
JP2012195394A (ja) 半導体装置の製造方法
US20230042721A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP2019161132A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200714

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210701

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210928

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211026

R150 Certificate of patent or registration of utility model

Ref document number: 6968042

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250