JP6974291B2 - Semiconductor device - Google Patents
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Description
この発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
特開２００７−２０２９５号公報（特許文献１）には、筐体内部に収容される電気機器を強制風冷により冷却するための筐体装置が開示される。特許文献１では、筐体の所定部に外気流入路を設け、この外気流入路に、外気中の塵埃類や塩分を取り除くための空気浄化フィルタを設置する。さらに、外気流入路内にファンを配置する。ファンは外気を流入することで、筐体内部を外部よりも加圧状態に保持するように構成される。
Japanese Unexamined Patent Publication No. 2007-20295 (Patent Document 1) discloses a housing device for cooling an electric device housed inside a housing by forced air cooling. In
上記の特許文献１に記載される筐体装置では、外気流入路に流入した外気は、筐体内部を通流し、筐体内部に収容された電気機器から発生する熱を奪った後、排気口から筐体の外部に放出される。電気機器には、半導体素子が収納された半導体ユニットが含まれる。半導体ユニットは発熱機器であるため、筐体内部に取り込んだ外気を半導体ユニットに効率良く供給することが必要となる。
In the housing device described in
この発明は、上記のような課題を解決するためになされたものであり、半導体ユニットの放熱性を向上させることが可能な半導体装置を提供することである。 The present invention has been made to solve the above-mentioned problems, and is to provide a semiconductor device capable of improving the heat dissipation of a semiconductor unit.
この発明のある局面によれば、半導体装置は、盤形状の筐体と、筐体の内部を、吸気口に連通する第１の空間と、排気口に連通する第２の空間とに仕切る第１の仕切り部材と、第２の空間に配置される半導体ユニットと、第１の仕切り部材に設置され、吸気口から第１の空間に流入した冷却風を第２の空間に送り込むように構成された冷却ファンとを備える。半導体ユニットは、冷却風が通流するように構成された冷却フィンと、冷却フィン上に配置された半導体素子とを有している。冷却ファンは、冷却フィンに対向するように配置される。
According to an aspect of the present invention, the semiconductor device has a panel-shaped housing, and the inside of the housing is divided into a first space communicating with an intake port and a second space communicating with an exhaust port. The
この発明によれば、半導体ユニットの放熱性を向上させることが可能な半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device capable of improving the heat dissipation of a semiconductor unit.
以下に本発明の実施の形態について図面を参照して詳細に説明する。なお、以下図中における同一または相当部分には同一の符号を付してその説明は繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following figures, the same or corresponding parts are designated by the same reference numerals and the description thereof will not be repeated.
［実施の形態１］
図１は、本発明の実施の形態１に係る半導体装置が適用され得る無停電電源装置の構成を示す回路ブロック図である。図１を参照して、無停電電源装置１００は、交流入力端子５ａ〜５ｃ、コンデンサＣ１〜Ｃ６、リアクトルＬ１〜Ｌ６、コンバータ１、直流ラインＰＬ，ＮＬ、インバータ２、交流出力端子６ａ〜６ｃ、および制御装置４を備える。無停電電源装置１００は、商用交流電源５から商用周波数の三相交流電力を受け、負荷６に商用周波数の三相交流電力を供給する。
[Embodiment 1]
FIG. 1 is a circuit block diagram showing a configuration of an uninterruptible power supply device to which the semiconductor device according to the first embodiment of the present invention can be applied. With reference to FIG. 1, the
商用交流電源５は、三相３線式であり、交流入力端子５ａ〜５ｃに三相交流電圧を出力する。負荷６は、三相３線式であり、交流出力端子６ａ〜６ｃに接続される。
The commercial
コンデンサＣ１〜Ｃ３の一方電極は交流入力端子５ａ〜５ｃにそれぞれ接続され、それらの他方電極はともにノードＮＰに接続される。リアクトルＬ１〜Ｌ３の一方端子は交流入力端子５ａ〜５ｃにそれぞれ接続され、それらの他方端子はコンバータ１の入力ノードにそれぞれ接続される。
One electrode of the capacitors C1 to C3 is connected to the
コンデンサＣ１〜Ｃ３およびリアクトルＬ１〜Ｌ３は、低域通過フィルタを構成し、商用交流電源５からコンバータ１に商用周波数の交流電流を流し、コンバータ１から商用交流電源５にスイッチング周波数の信号が流れることを防止する。
The capacitors C1 to C3 and the reactors L1 to L3 form a low-pass filter, and a commercial frequency AC current flows from the commercial
商用交流電源５からの三相交流電圧（交流入力電圧）の瞬時値は、制御装置４によって検出される。図示しない電流検出器は、リアクトルＬ１〜Ｌ３に流れる交流電流（交流入力電流）を検出し、検出値を示す信号を制御装置４に与える。
The instantaneous value of the three-phase AC voltage (AC input voltage) from the commercial
コンバータ１の正側出力ノードは、直流ラインＰＬを介してインバータ２の正側入力ノードに接続される。コンバータ１の負側出力ノードは、直流ラインＮＬを介してインバータ２の負側入力ノードに接続される。
The positive output node of the
直流ラインＰＬ，ＮＬ間に、バッテリ７（電力貯蔵装置）が接続される。バッテリ７は、直流電力を蓄える。バッテリ７の代わりにコンデンサが接続されていても構わない。直流ラインＰＬ，ＮＬ間の直流電圧は、制御装置４によって検出される。
A battery 7 (power storage device) is connected between the DC lines PL and NL. The
コンバータ１は、制御装置４によって制御され、商用交流電源５から三相交流電力が正常に供給されている健全時には、商用交流電源５からの三相交流電力を直流電力に変換する。コンバータ１によって生成された直流電力は、直流ラインＰＬ，ＮＬを介してインバータ２に供給されるとともに、バッテリ７に蓄えられる。
The
このときコンバータ１は、直流ラインＰＬ，ＮＬ間の直流電圧が所定の参照直流電圧になるように、電流を出力する。これにより、直流電圧は一定に保たれる。商用交流電源５からの三相交流電力の供給が停止された停電時には、コンバータ１の運転は停止される。
At this time, the
インバータ２は、制御装置４によって制御され、商用交流電源５から三相交流電力が正常に供給されている健全時には、コンバータ１からの直流電力を商用周波数の三相交流電力に変換する。また、インバータ２は、商用交流電源５からの三相交流電力の供給が停止された停電時には、バッテリ７の直流電力を商用周波数の三相交流電力に変換する。
The inverter 2 is controlled by the
インバータ２の３つの出力ノードは、リアクトルＬ４〜Ｌ６の一方端子にそれぞれ接続される。リアクトルＬ４〜Ｌ６の他方端子はスイッチＳ１〜Ｓ３の一方端子にそれぞれ接続され、スイッチＳ１〜Ｓ３の他方端子は交流出力端子６ａ〜６ｃにそれぞれ接続される。コンデンサＣ４〜Ｃ６の一方電極はリアクトルＬ４〜Ｌ６の他方端子にそれぞれ接続され、コンデンサＣ４〜Ｃ６の他方電極はともにノードＮＰに接続される。
The three output nodes of the inverter 2 are connected to one terminal of the reactors L4 to L6, respectively. The other terminal of the reactors L4 to L6 is connected to one terminal of the switches S1 to S3, and the other terminal of the switches S1 to S3 is connected to the
コンデンサＣ４〜Ｃ６およびリアクトルＬ４〜Ｌ６は、低域通過フィルタを構成し、インバータ２から負荷６に商用周波数の交流電流を流し、インバータ２から負荷６にスイッチング周波数の信号が流れることを防止する。換言すると、コンデンサＣ４〜Ｃ６およびリアクトルＬ４〜Ｌ６は、インバータ２から出力される三相矩形波電圧を正弦波状の三相交流電圧（交流出力電圧）に変換する。
The capacitors C4 to C6 and the reactors L4 to L6 form a low-pass filter, allow a commercial frequency alternating current to flow from the inverter 2 to the
交流出力電圧の瞬時値は、制御装置４によって検出される。図示しない電流検出器は、リアクトルＬ４〜Ｌ６に流れる交流電流（交流出力電流）を検出し、検出値を示す信号を制御装置４に与える。
The instantaneous value of the AC output voltage is detected by the
スイッチＳ４〜Ｓ６の一方端子は交流入力端子５ａ〜５ｃにそれぞれ接続され、それらの他方端子は交流出力端子６ａ〜６ｃにそれぞれ接続される。スイッチＳ１〜Ｓ６は、制御装置４によって制御される。
One terminal of the switches S4 to S6 is connected to the
インバータ２によって生成される三相交流電力を負荷６に供給するインバータ給電モード時には、スイッチＳ１〜Ｓ３がオンされるとともに、スイッチＳ４〜Ｓ６がオフされる。商用交流電源５からの三相交流電力を負荷６に供給するバイパス給電モード時には、スイッチＳ１〜Ｓ３がオフされるとともに、スイッチＳ４〜Ｓ６がオンされる。
In the inverter power supply mode in which the three-phase AC power generated by the inverter 2 is supplied to the
制御装置４は、交流入力電圧、交流入力電流、直流電圧、交流出力電流、および交流出力電圧などに基づいて無停電電源装置１００全体を制御する。すなわち、制御装置４は、交流入力電圧の検出値に基づいて停電が発生したか否かを検出する。
The
制御装置４は、商用交流電源５から三相交流電力が供給されている健全時は、インバータ給電モードを選択し、スイッチＳ１〜Ｓ３をオンさせるとともに、スイッチＳ４〜Ｓ６をオフさせる。これにより、コンバータ１で生成された直流電力がインバータ２によって三相交流電力に変換され、その三相交流電力がスイッチＳ１〜Ｓ３を介して負荷６に供給される。
When the three-phase AC power is being supplied from the commercial
制御装置４は、商用交流電源５からの三相交流電力の供給が停止された停電時は、コンバータ１の運転を停止させる。これにより、バッテリ７の直流電力がインバータ２によって三相交流電力に変換され、その三相交流電力がスイッチＳ１〜Ｓ３を介して負荷６に供給される。バッテリ７の端子間電圧が放電終止電圧に低下した場合は、制御装置４は、さらにインバータ２の運転を停止させ、スイッチＳ１〜Ｓ３をオフさせる。
The
商用交流電源５の健全時においてインバータ２が故障した場合には、制御装置４は、バイパス給電モードを選択し、スイッチＳ４〜Ｓ６をオン状態に維持しながら、スイッチＳ１〜Ｓ３をオフさせる。これにより、商用交流電源５から負荷６に三相交流電力が供給される。
If the inverter 2 fails when the commercial
図２は、図１に示したコンバータ１およびインバータ２の構成を示す回路図である。図２では、スイッチＳ１〜Ｓ６および制御装置４の図示は省略されている。
FIG. 2 is a circuit diagram showing the configurations of the
図２を参照して、コンバータ１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）Ｑ１〜Ｑ６、ダイオードＤ１〜Ｄ６、コンデンサＣ１Ａ〜Ｃ１Ｃ、およびヒューズＦ１〜Ｆ６を含む。図２では、電力用半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）としてＩＧＢＴを用いているが、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの任意の自己消弧型のスイッチング素子を用いることができる。
With reference to FIG. 2, the
ＩＧＢＴＱ１〜Ｑ３のコレクタはともに直流ラインＰＬに接続され、それらのエミッタはそれぞれリアクトルＬ１〜Ｌ３の他方端子に接続される。ＩＧＢＴＱ４〜Ｑ６のコレクタはそれぞれリアクトルＬ１〜Ｌ３の他方端子に接続され、それらのエミッタはともに直流ラインＮＬに接続される。 The collectors of the IGBTs Q1 to Q3 are both connected to the DC line PL, and their emitters are connected to the other terminals of the reactors L1 to L3, respectively. The collectors of IGBT Q4 to Q6 are connected to the other terminals of the reactors L1 to L3, respectively, and their emitters are both connected to the DC line NL.
ダイオードＤ１〜Ｄ６の各々は、対応するスイッチング素子のオフ時にフリーホイール電流を流すために設けられている。スイッチング素子がＭＯＳＦＥＴである場合、フリーホイールダイオードは寄生のダイオード（ボディダイオード）で構成される。スイッチング素子がダイオードを内蔵しないＩＧＢＴである場合、フリーホイールダイオードはＩＧＢＴに逆並列に接続されたダイオードで構成される。 Each of the diodes D1 to D6 is provided to carry a freewheel current when the corresponding switching element is off. When the switching element is a MOSFET, the freewheel diode is composed of a parasitic diode (body diode). When the switching element is an IGBT without a built-in diode, the freewheel diode is composed of diodes connected in antiparallel to the IGBT.
ヒューズＦ１，Ｆ３，Ｆ５は、ＩＧＢＴＱ１，Ｑ３，Ｑ５のコレクタと直流ラインＰＬとの間にそれぞれ接続される。ヒューズＦ２，Ｆ４，Ｆ６は、ＩＧＢＴＱ２，Ｑ４，Ｑ６のエミッタと直流ラインＮＬとの間にそれぞれ接続される。 The fuses F1, F3 and F5 are connected between the collectors of the IGBT Q1, Q3 and Q5 and the DC line PL, respectively. The fuses F2, F4 and F6 are connected between the emitters of the IGBT Q2, Q4 and Q6 and the DC line NL, respectively.
コンデンサＣ１Ａは、ＩＧＢＴＱ１のエミッタとＩＧＢＴＱ２のコレクタとの間に接続される。コンデンサＣ１Ｂは、ＩＧＢＴＱ３のエミッタとＩＧＢＴＱ４のコレクタとの間に接続される。コンデンサＣ１Ｃは、ＩＧＢＴＱ５のエミッタとＩＧＢＴＱ６のコレクタとの間に接続される。コンデンサＣ１Ａ〜Ｃ１Ｃの各々は、直流ラインＰＬおよびＮＬ間に入力された直流電圧を平滑化する。 The capacitor C1A is connected between the emitter of the IGBT Q1 and the collector of the IGBT Q2. The capacitor C1B is connected between the emitter of the IGBT Q3 and the collector of the IGBT Q4. The capacitor C1C is connected between the emitter of the IGBT Q5 and the collector of the IGBT Q6. Each of the capacitors C1A to C1C smoothes the DC voltage input between the DC lines PL and NL.
ＩＧＢＴＱ１，Ｑ４はそれぞれゲート信号Ａｕ，Ｂｕによって制御され、ＩＧＢＴＱ２，Ｑ５はそれぞれゲート信号Ａｖ，Ｂｖによって制御され、ＩＧＢＴＱ３，Ｑ６はそれぞれゲート信号Ａｗ，Ｂｗによって制御される。ゲート信号Ｂｕ，Ｂｖ，Ｂｗは、それぞれゲート信号Ａｕ，Ａｖ，Ａｗの反転信号である。ゲート信号Ａｕ，Ｂｕ，Ａｖ，Ｂｖ，Ａｗ，Ｂｗの各々は、パルス信号列であり、ＰＷＭ（Pulse Width Modulation）信号である。ゲート信号Ａｕ，Ｂｕの位相とゲート信号Ａｖ，Ｂｖの位相とゲート信号Ａｗ，Ｂｗの位相とは１２０度ずつずれている。ゲート信号Ａｕ，Ｂｕ，Ａｖ，Ｂｖ，Ａｗ，Ｂｗは、制御装置４によって生成される。ゲート信号Ａｕ，Ｂｕ，Ａｖ，Ｂｖ，Ａｗ，ＢｗによってＩＧＢＴＱ１〜Ｑ６の各々を所定のタイミングでオンおよびオフさせるとともに、ＩＧＢＴＱ１〜Ｑ６の各々のオン時間を調整することにより、交流入力端子５ａ〜５ｃに与えられた三相交流電圧を直流電圧に変換することが可能となっている。
The IGBT Q1 and Q4 are controlled by the gate signals Au and Bu, respectively, the IGBT Q2 and Q5 are controlled by the gate signals Av and Bv, respectively, and the IGBT Q3 and Q6 are controlled by the gate signals Aw and Bw, respectively. The gate signals Bu, Bv, and Bw are inverted signals of the gate signals Au, Av, and Aw, respectively. Each of the gate signals Au, Bu, Av, Bv, Aw, and Bw is a pulse signal sequence and is a PWM (Pulse Width Modulation) signal. The phases of the gate signals Au and Bu, the phases of the gate signals Av and Bv, and the phases of the gate signals Aw and Bw are deviated by 120 degrees. The gate signals Au, Bu, Av, Bv, Aw, Bw are generated by the
インバータ２は、ＩＧＢＴＱ１１〜Ｑ１６、ダイオードＤ１１〜Ｄ１６、コンデンサＣ２Ａ〜Ｃ２Ｃ、およびヒューズＦ１１〜Ｆ１６を含む。ＩＧＢＴＱ１１，Ｑ１３，Ｑ１５のコレクタはともに直流ラインＰＬに接続され、それらのエミッタはそれぞれリアクトルＬ４〜Ｌ６の一方端子に接続される。ＩＧＢＴＱ１２，Ｑ１４，Ｑ１６のコレクタはそれぞれリアクトルＬ４〜Ｌ６の一方端子に接続され、それらのエミッタはともに直流ラインＮＬに接続される。ダイオードＤ１１〜Ｄ１６の各々は、対応するスイッチング素子のオフ時にフリーホイール電流を流すために設けられている。 The inverter 2 includes an IGBT Q11 to Q16, diodes D11 to D16, capacitors C2A to C2C, and fuses F11 to F16. The collectors of IGBT Q11, Q13, and Q15 are all connected to the DC line PL, and their emitters are connected to one terminal of the reactors L4 to L6, respectively. The collectors of the IGBT Q12, Q14, and Q16 are connected to one terminal of the reactors L4 to L6, respectively, and their emitters are both connected to the DC line NL. Each of the diodes D11 to D16 is provided to carry a freewheel current when the corresponding switching element is off.
ＩＧＢＴＱ１１，Ｑ１２はそれぞれゲート信号Ｘｕ，Ｙｕによって制御され、ＩＧＢＴＱ１３，Ｑ１４はそれぞれゲート信号Ｘｖ，Ｙｖによって制御され、ＩＧＢＴＱ１５，Ｑ１６はそれぞれゲート信号Ｘｗ，Ｙｗによって制御される。ゲート信号Ｙｕ，Ｙｖ，Ｙｗは、それぞれゲート信号Ｘｕ，Ｘｖ，Ｘｗの反転信号である。ゲート信号Ｘｕ，Ｙｕ，Ｘｖ，Ｙｖ，Ｘｗ，Ｙｗの各々は、パルス信号列であり、ＰＷＭ信号である。ゲート信号Ｘｕ，Ｙｕの位相とゲート信号Ｘｖ，Ｙｖの位相とゲート信号Ｘｗ，Ｙｗの位相とは１２０度ずつずれている。ゲート信号Ｘｕ，Ｙｕ，Ｘｖ，Ｙｖ，Ｘｗ，Ｙｗは、制御装置４によって生成される。ゲート信号Ｘｕ，Ｙｕ，Ｘｖ，Ｙｖ，Ｘｗ，ＹｗによってＩＧＢＴＱ１１〜Ｑ１６の各々を所定のタイミングでオンおよびオフさせるとともに、ＩＧＢＴＱ１１〜Ｑ１６の各々のオン時間を調整することにより、直流ラインＰＬ，ＮＬ間の直流電圧を三相交流電圧に変換することが可能となっている。
The IGBT Q11 and Q12 are controlled by the gate signals Xu and Yu, respectively, the IGBT Q13 and Q14 are controlled by the gate signals Xv and Yv, respectively, and the IGBT Q15 and Q16 are controlled by the gate signals Xw and Yw, respectively. The gate signals Yu, Yv, and Yw are inverted signals of the gate signals Xu, Xv, and Xw, respectively. Each of the gate signals Xu, Yu, Xv, Yv, Xw, and Yw is a pulse signal sequence and is a PWM signal. The phases of the gate signals Xu and Yu, the phases of the gate signals Xv and Yv, and the phases of the gate signals Xw and Yw are deviated by 120 degrees. The gate signals Xu, Yu, Xv, Yv, Xw, Yw are generated by the
図２に示した構成において、ＩＧＢＴＱ１，Ｑ２、ダイオードＤ１，Ｄ２、ヒューズＦ１，Ｆ２およびコンデンサＣ１Ａは、１つの半導体ユニット１Ａで構成されている。ＩＧＢＴＱ３，Ｑ４、ダイオードＤ３，Ｄ４、ヒューズＦ３，Ｆ４およびコンデンサＣ１Ｂは、半導体ユニット１Ｂで構成されている。ＩＧＢＴＱ５，Ｑ６、ダイオードＤ５，Ｄ６、ヒューズＦ５，Ｆ６およびコンデンサＣ１Ｃは、半導体ユニット１Ｃで構成されている。
In the configuration shown in FIG. 2, the IGBT Q1 and Q2, the diodes D1 and D2, the fuses F1 and F2 and the capacitor C1A are composed of one
ＩＧＢＴＱ１１，Ｑ１２、ダイオードＤ１１，Ｄ１２、ヒューズＦ１１，Ｆ１２およびコンデンサＣ２Ａは、半導体ユニット２Ａで構成されている。ＩＧＢＴＱ１３，Ｑ１４、ダイオードＤ１３，Ｄ１４、ヒューズＦ１３，Ｆ１４およびコンデンサＣ２Ｂは、半導体ユニット２Ｂで構成されている。ＩＧＢＴＱ１５，Ｑ１６、ダイオードＤ１５，Ｄ１６、ヒューズＦ１５，Ｆ１６およびコンデンサＣ２Ｃは、半導体ユニット２Ｃで構成されている。
The IGBT Q11, Q12, the diodes D11, D12, the fuses F11, F12, and the capacitor C2A are composed of the
半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃの各々は、平面状の基板上に、ＩＧＢＴおよびダイオードからなるスイッチング素子が２つ実装された構成を有している。ＩＧＢＴおよびダイオードは、ボンディングワイヤまたは導電体からなる配線層によって電気的に接続されている。ＩＧＢＴおよびダイオードは、基板および配線層などとともに樹脂により封止されている。コンデンサは基板に隣接して設置される。スイッチング素子は「半導体素子」の一実施例に対応する。
Each of the
半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃの各々は、その動作中にスイッチング素子に導通損失およびスイッチング損失からなる電力損失が発生する。その電力損失によりスイッチング素子が発熱する。図１に示すように、無停電電源装置１００は、半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃを冷却するための構成として、冷却ファン８を備える。冷却ファン８は、インバータ２から三相交流電力の供給を受けて駆動する。冷却ファン８による強制風冷により半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃを冷却する。
Each of the
次に、図３を参照して、実施の形態１に係る無停電電源装置１００の構成について説明する。
Next, the configuration of the
図３は、実施の形態１に係る無停電電源装置１００の側方断面図である。図４は、図３のＩＶ−ＩＶ線に沿った断面図である。図３を参照して、無停電電源装置１００は、盤形状（直方体形状）の筐体１０２の内部に構成部品が収納された構成を有している。具体的には、筐体１０２の内部には、半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃ、コンデンサユニット１８、遮断器ユニット１６、および制御ユニット１４が実装されている。なお、筐体１０２の内部には、これらのユニットの他にも図１に示した電気回路を構成する素子（リアクトルなど）および機器などが実装されているが、ここでは省略する。
FIG. 3 is a side sectional view of the
筐体１０２の内部は、大半の構成部品が実装された空間１０５と、冷却風が通り抜ける風洞としての役割を持つ空間１０６とに分けられている。図３の例では、空間１０５は無停電電源装置１００の前面側（紙面左側）に配置され、空間１０６は背面側（紙面右側）に配置されている。
The inside of the
筐体１０２の上面（天井面）には吸気口１１１が形成されている。吸気口１１１には、筐体１０２内部に導入される外気中の塵埃および塩分などを除去するための空気浄化フィルタ１０４が設けられている。空気浄化フィルタ１０４は、筐体１０２の吸気口１１１に着脱可能に設置されている。
An
空間１０５と空間１０６とは仕切り板１１０によって仕切られている。空間１０６は「第１の空間」の一実施例に対応し、空間１０５は「第２の空間」の一実施例に対応する。仕切り板１１０は「第１の仕切り板」の一実施例に対応する。
The
半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃは全てほぼ同じ形状を有している。図３の例では、半導体ユニットは直方体形状を有している。半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃは空間１０５の下側に配置されている。図３では示されていないが、半導体ユニット２Ａ〜２Ｃは、半導体ユニット１Ａ〜１Ｃと水平方向（紙面奥行方向に相当）に隣接して配置されている。
The
各半導体ユニットの前面は筐体１０２の前面に近接し、各半導体ユニットの背面は仕切り板１１０に近接している。半導体ユニット１Ａ〜１Ｃは、垂直方向に配置されており、各半導体ユニットの間には隙間がある。図３の例では、半導体ユニット１Ｃは、筐体１０２の底面に設置されている。半導体ユニット１Ｂは、半導体ユニット１Ｃの上に設置されている。半導体ユニット１Ａは、半導体ユニット１Ｂの上に設置されている。
The front surface of each semiconductor unit is close to the front surface of the
各半導体ユニットにおいて、スイッチング素子１０は薄板形状を有する。スイッチング素子１０は、冷却フィン１２上に配置されている。冷却フィン１２は、各半導体ユニットの背面側に実装されている。
In each semiconductor unit, the switching
コンデンサユニット１８は、図１に示したコンデンサＣ１〜Ｃ６が収納されたユニットである。制御ユニット１４は、図１に示した制御装置４を構成する基板等が実装されたユニットである。遮断器ユニット１６は、図１に示したスイッチＳ１〜Ｓ６が収納されたユニットである。コンデンサユニット１８、遮断器ユニット１６および制御ユニット１４は、空間１０５の半導体ユニット１Ａの上方に設置されている。
The
筐体１０２には、冷却風の排気口１１２が形成されている。排気口１１２は、筐体１０２の前面の下部に、半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃが位置する箇所に形成されている。
The
仕切り板１１０には、６台の冷却ファン８が設置されている。６台の冷却ファン８は、半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃにそれぞれ対向するように配置されている。図３では、６台の冷却ファン８のうちの３台が示されている。これら３台の冷却ファン８は、半導体ユニット１Ａ〜１Ｃにそれぞれ対向するように配置されている。図示しない残り３台の冷却ファン８は、半導体ユニット２Ａ〜２Ｃにそれぞれ対向するように配置されている。
Six cooling
各冷却ファン８は吸気形のファンである。冷却ファン８が駆動することにより、吸気口１１１を経由して外気が筐体１０２内部に導入される。吸気口１１１を外気が通過するとき、外気に含まれる塵埃および塩分などが空気浄化フィルタ１０４によって除去される。したがって、浄化された空気が冷却風として、筐体１０２内部に取り込まれる。
Each cooling
吸気形の冷却ファン８によって、筐体１０２の内部は外部よりも加圧状態に保持される。筐体１０２は気密構造を採っていないため、筐体１０２は例えば開閉扉などに隙間を有している。そのため、冷却ファン８によって筐体１０２内部に取り込まれた空気の一部は隙間から流出することになる。これにより、筐体１０２の外部から塵埃および塩分などを含む空気が筐体１０２の内部に侵入することを防止することができる。
The intake
図３に矢印Ｗ１で示されるように、吸気口１１１から取り込まれた冷却風は、空間１０６を下向きに流れた後、仕切り板１１０に設置された冷却ファン８を経由して空間１０５に送られる。空間１０５に送られた冷却風は、排気口１１２から筐体１０２の外部へ排出される。
As shown by the arrow W1 in FIG. 3, the cooling air taken in from the
図３および図４に示されるように、冷却ファン８と半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃとの間には、仕切り板１２０が配置されている。仕切り板１２０は、冷却ファン８と半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃとの間に風洞部１０８を形成するように構成されている。後述するように、風洞部１０８は、冷却ファン８の冷却風を半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃに導くための風洞として機能し得る。風洞部１０８は「第１の風洞部」の一実施例に対応する。仕切り板１２０は「第２の仕切り部材」の一実施例に対応する。
As shown in FIGS. 3 and 4, a
仕切り板１２０には６つの開口部１１４Ａ，１１６Ａ，１１８Ａ，１１４Ｂ，１１６Ｂ，１１８Ｂが形成されている。図５は、仕切り板１２０の外形図である。各開口部は、各半導体ユニットの冷却フィン１２の背面に位置する部分に対応して配置されている。図３の例では、半導体ユニット１Ａの冷却フィン１２の背面に位置する部分に開口部１１４Ａが配置され、半導体ユニット１Ｂの冷却フィン１２の背面に位置する部分に開口部１１６Ａが配置され、半導体ユニット１Ｃの冷却フィン１２の背面に位置する部分に開口部１１８Ａが配置されている。図示は省略するが、半導体ユニット２Ａの冷却フィン１２の背面に位置する部分に開口部１１４Ｂが配置され、半導体ユニット２Ｂの冷却フィン１２の背面に位置する部分に開口部１１６Ｂが配置され、半導体ユニット２Ｃの冷却フィン１２の背面に位置する部分に開口部１１８Ｂが配置されている。
Six
図６は、冷却ファン８、開口部１１４Ａおよび半導体ユニット１Ａの位置関係を説明するための図である。図示は省略するが、半導体ユニット１Ｂ，１Ｃ，２Ａ〜２Ｃの各々についても、対応する冷却ファン８および開口部との間に同様の位置関係を有している。
FIG. 6 is a diagram for explaining the positional relationship between the cooling
図６に示すように、半導体ユニット１Ａにおいて、スイッチング素子１０は薄板形状を有しており、冷却フィン１２上に配置されている。半導体ユニット１Ａは、背面側から前面側に冷却風が通り抜ける構造である。図中の矢印は冷却風の流れを示している。冷却フィン１２を冷却風が通流することによって冷却フィン１２が冷却されることで、スイッチング素子１０が冷却される。
As shown in FIG. 6, in the
冷却ファン８は、開口部１１４Ａに対向するように配置されている。したがって、冷却ファン８は、開口部１１４Ａを介して冷却フィン１２に直接的に冷却風を当てることができる。これにより、冷却フィン１２を効率的に冷却することができる。
The cooling
ここで、図３および図４に示すように、冷却ファン８と半導体ユニット１Ａ〜１Ｃ，２Ａ〜２Ｃとの間には、仕切り板１１０および１２０によって、冷却風が通り抜ける風洞部１０８が形成されている。
Here, as shown in FIGS. 3 and 4, between the cooling
このような構成とすることにより、冷却ファン８から吹き出された冷却風は、風洞部１０８内に閉じ込められ、空間１０５内に漏れ出ることが抑制される。その結果、矢印Ｗ１に示すように、各開口部を介して各冷却フィン１２に集中的に冷却風を送ることが可能となる。これにより、冷却フィン１２の冷却能力を高めることができ、結果的に半導体ユニットの放熱性を向上させることができる。
With such a configuration, the cooling air blown from the cooling
以上説明したように、実施の形態１に係る半導体装置によれば、半導体素子を冷却する冷却フィンに対して冷却ファンの冷却風を直接的かつ集中的に当てることができる。これにより、冷却フィンの冷却能力を高めることができるため、半導体ユニットの放熱性を向上させることができる。 As described above, according to the semiconductor device according to the first embodiment, the cooling air of the cooling fan can be directly and intensively applied to the cooling fins for cooling the semiconductor element. As a result, the cooling capacity of the cooling fins can be increased, so that the heat dissipation of the semiconductor unit can be improved.
［実施の形態２］
上述した実施の形態１に係る半導体装置によれば、冷却ファン８により発生する冷却風の風量を調整することで、各半導体ユニットに設けられた冷却フィン１２の冷却能力を制御することができる。
[Embodiment 2]
According to the semiconductor device according to the first embodiment described above, the cooling capacity of the cooling
ただし、実際には、冷却風が冷却フィン１２に導入されるときには空気抵抗が生じるため、冷却ファン８の風量を増やすに従って、風洞部１０８内で発生する圧力損失も増大する場合がある。また、図７に矢印Ｗ２で示すように、冷却ファン８から冷却フィン１２に向けて吹き出された冷却風の一部が、仕切り板１２０に当たって冷却ファン８側に跳ね返されることがある。この跳ね返された冷却風は、冷却フィン１２へ流れ込む冷却風の妨げとなり得る。これらの要因により、冷却ファン８の風量を増やすことで却って冷却風の風量が不足してしまい、半導体ユニットの放熱性が低下することが懸念される。
However, in reality, since air resistance is generated when the cooling air is introduced into the cooling
また、冷却フィン１２に形成される複数の通風路の間で、通過する冷却風の風量にアンバランスが生じることがある。そのため、冷却フィン１２上に配置されたスイッチング素子１０の一部が十分に冷却されず、温度上昇してしまうことが懸念される。
Further, an imbalance may occur in the air volume of the cooling air passing through the plurality of ventilation passages formed in the cooling
上記のような問題は、冷却ファン８の能力、仕切り板１２０に形成された開口部（図５参照）の面積および風洞部１０８内で発生する圧力損失などの関係によって起こり得るものである。言い換えれば、これらの関係を考慮して冷却ファン８の能力および開口部の面積などを設計することで、上記の問題を回避することが可能である。ただし、冷却ファン８の風量を変更すれば、これらの関係も変わってくるため、変更後の風量に応じて設計変更が必要となり得る。その結果、冷却ファン８の風量を変更できる範囲が制限されてしまうという不具合が生じてしまうことが懸念される。
The above problems can occur due to the relationship between the capacity of the cooling
したがって、実施の形態２では、冷却ファン８の風量の変更にも対応して冷却フィン１２の冷却能力を確保し得る半導体装置の構成について説明する。
Therefore, in the second embodiment, a configuration of a semiconductor device capable of ensuring the cooling capacity of the cooling
図８は、実施の形態２に係る無停電電源装置１００の側方断面図である。実施の形態２に係る無停電電源装置１００は、図３に示した実施の形態１に係る無停電電源装置１００と比較して、冷却ファン８および仕切り板１２０の間の風洞部１０８の構成が異なる。風洞部１０８以外の構成については、実施の形態１に係る無停電電源装置１００と同じであるため、図示ならびに説明を省略する。
FIG. 8 is a side sectional view of the uninterruptible
図８を参照して、風洞部１０８の上部には仕切り板１２２が設けられている。仕切り板１２２は、仕切り板１２０の開口部１１４Ａよりも上方に設置されている。仕切り板１２２によって、風洞部１０８は２つの風洞部１０８Ａ，１０８Ｂに仕切られている。風洞部１０８Ａは仕切り板１２２の下方に位置し、風洞部１０８Ｂは仕切り板１２２の上方に位置する。仕切り板１２２は「第３の仕切り部材」の一実施例に対応する。
With reference to FIG. 8, a
風洞部１０８Ａは、冷却ファン８からの冷却風を開口部１１４Ａ，１１６Ａ，１１８Ａを介して半導体ユニット１Ａ，１Ｂ，１Ｃの冷却フィン１２へそれぞれ導くための風洞として機能し得る。風洞部１０８Ａは「第１の風洞部」の一実施例に対応する。
The
これに対して、風洞部１０８Ｂは、風洞部１０８Ａから空間１０６へと冷却風を通流させるための風洞として機能し得る。風洞部１０８Ｂは「第２の風洞部」の一実施例に対応する。
On the other hand, the
具体的には、仕切り板１２２には開口部１２４が形成されている。開口部１２４によって風洞部１０８Ａと風洞部１０８Ｂとは連通している。仕切り板１１０には、仕切り板１２２との接続部分よりも上方に開口部１２６が形成されている。開口部１２６によって、風洞部１０８Ｂと空間１０６とは連通している。すなわち、開口部１２４，１２６によって風洞部１０８Ａと空間１０６とは連通している。
Specifically, the
上記構成によれば、図中に矢印Ｗ３で示すように、冷却ファン８から風洞部１０８Ａに吹き出された冷却風の一部を、風洞部１０８Ａから風洞部１０８Ｂを通じて空間１０６に送り込むための通風路を形成することができる。この通風路を用いて風洞部１０８Ａから流出した冷却風を空間１０６に戻すことで、筐体１０２の内部を外部よりも加圧状態に保持することができる。
According to the above configuration, as shown by an arrow W3 in the figure, a ventilation path for sending a part of the cooling air blown from the cooling
図９は、冷却風の流れを説明するための部分拡大図である。図９では、説明を簡単にするために、仕切り板１２２の周辺の構成を拡大して示している。
FIG. 9 is a partially enlarged view for explaining the flow of the cooling air. In FIG. 9, the configuration around the
図９を参照して、仕切り板１２２の開口部１２４には、スリット板１３０が取り付けられている。図１０は、スリット板１３０を示す外形図である。図１０に示すように、スリット板１３０には複数のスリット１３２が形成されている。図１０の例では、各スリット１３２は、矩形形状を有するスリット板１３０の第１辺の方向に延びるように形成されている。複数のスリット１３２は、スリット板１３０の第１辺と直交する第２辺の延在方向に沿って並べて配置されている。スリット１３２の個数によってスリット板１３０の開口率が決まる。なお、開口率とは、スリット板１３０が設けられていない状態の開口部１２４の開口率を１００％とした割合である。スリット１３２の個数が増えるに従ってスリット板１３０の開口率が高くなる。
With reference to FIG. 9, a
スリット板１３０の上面には蓋部材１３４が設置されている。蓋部材１３４は板状の形状を有しており、スリット板１３０の第２辺の方向に沿ってスライド可能に構成されている。
A
図１０に示すように、蓋部材１３４を用いて複数のスリット１３２の少なくとも一部を閉塞することができる。閉塞されたスリット１３２はスリットとしての機能を失うため、スリット１３２の個数を減らすことと実質的に等価となる。したがって、図１０中に矢印で示すように、蓋部材１３４をスリット板１３０上でスライドさせることで、実質的にスリット１３２の個数を調整することが可能となる。すなわち、蓋部材１３４を用いて、スリット板１３０の開口率を調整することができる。
As shown in FIG. 10, the
図９に戻って、風洞部１０８Ａ内の冷却風は、矢印Ｗ３で示すように、開口部１２４に設けられたスリット板１３０のスリット１３２を通って風洞部１０８Ｂ内に導かれ、さらに開口部１２６を通って空間１０６内に流れ込む。これによると、仕切り板１２０に当たって冷却ファン８側に跳ね返された冷却風を風洞部１０８Ａから空間１０６に戻すことができるため、冷却ファン８の風量の増加によって風洞部１０８Ａ内の圧力損失が増大することを抑制することができる。この結果、開口部１１４Ａを介して冷却フィン１２へ冷却風を送り込むことが容易となるため、冷却風の風量の不足や冷却フィン１２を流れる冷却風の風量のアンバランスを抑制することができる。
Returning to FIG. 9, the cooling air in the
また、図１０に示したように、開口部１２４の開口率を調整することで、風洞部１０８Ａから空間１０６に戻す冷却風の風量を調整することができる。これによると、冷却ファン８の風量に応じて開口部１２４の開口率を調整することで、風洞部１０８Ａでは、冷却ファン８の風量によらず安定して冷却フィン１２に冷却風を効率良く送り込むことが可能となる。
Further, as shown in FIG. 10, by adjusting the opening ratio of the
以上説明したように、この発明の実施の形態２に係る半導体装置によれば、冷却ファンの風量にかかわらず、半導体ユニットを冷却する冷却フィンに対して冷却ファンの冷却風を直接的かつ集中的に当てることができる。これにより、冷却フィンの冷却能力を高めることができるため、半導体ユニットの放熱性を高めることができる。 As described above, according to the semiconductor device according to the second embodiment of the present invention, the cooling air of the cooling fan is directly and concentrated on the cooling fins for cooling the semiconductor unit regardless of the air volume of the cooling fan. Can be applied to. As a result, the cooling capacity of the cooling fins can be increased, so that the heat dissipation of the semiconductor unit can be improved.
なお、上述した実施の形態２では、風洞部１０８Ａと風洞部１０８Ｂとを連通する開口部１２４にスリット板１３０を設ける構成を例示したが、風洞部１０８Ｂと空間１０６とを連通する開口部１２６にスリット板１３０を設ける構成としても同様の効果を得ることができる。
In the second embodiment described above, the configuration in which the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be considered that the embodiments disclosed this time are exemplary in all respects and not restrictive. The present invention is shown by the scope of claims rather than the above description, and is intended to include all modifications within the meaning and scope of the claims.
１ コンバータ、１Ａ〜１Ｃ，２Ａ〜２Ｃ 半導体ユニット、２ インバータ、４ 制御装置、７ バッテリ、８ 冷却ファン、１０ スイッチング素子、１２ 冷却フィン、１００ 無停電電源装置、１０２ 筐体、１０４ フィルタ、１０５，１０６ 空間、１０８，１０８Ａ，１０８Ｂ 風洞部、１１０，１２０，１２２ 仕切り板、１１１ 吸気口、１１２ 排気口、１１４Ａ，１１４Ｂ，１１６Ａ，１１６Ｂ，１１８Ａ，１１８Ｂ，１２４，１２６ 開口部、１３０ スリット板、１３２ スリット、１３４ 蓋部材、Ｃ１〜Ｃ６、Ｃ１Ａ〜Ｃ１Ｃ，Ｃ２Ａ〜Ｃ２Ｃ コンデンサ、Ｌ１〜Ｌ６ リアクトル、Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１６ ＩＧＢＴ、Ｄ１〜Ｄ６ ダイオード、Ｆ１〜Ｆ６，Ｆ１１〜Ｆ１６ ヒューズ、Ｓ１〜Ｓ６ スイッチ。 1 converter, 1A-1C, 2A-2C semiconductor unit, 2 inverter, 4 control device, 7 battery, 8 cooling fan, 10 switching element, 12 cooling fin, 100 uninterruptible power supply, 102 housing, 104 filter, 105, 106 space, 108, 108A, 108B air cavity, 110, 120, 122 partition plate, 111 intake port, 112 exhaust port, 114A, 114B, 116A, 116B, 118A, 118B, 124, 126 opening, 130 slit plate, 132 Slit, 134 lid member, C1 to C6, C1A to C1C, C2A to C2C capacitors, L1 to L6 reactors, Q1 to Q6, Q11 to Q16 IGBTs, D1 to D6 diodes, F1 to F6, F11 to F16 fuses, S1 to S6. switch.
Claims (4)
前記筐体の内部を、吸気口に連通する第１の空間と、排気口に連通する第２の空間とに仕切る第１の仕切り部材と、
前記第２の空間に配置される半導体ユニットと、
前記第１の仕切り部材に設置され、前記吸気口から前記第１の空間に流入した冷却風を前記第２の空間に送り込むように構成された冷却ファンとを備え、
前記半導体ユニットは、前記冷却風が通流するように構成された冷却フィンと、前記冷却フィン上に配置された半導体素子とを有しており、
前記冷却ファンは、前記冷却フィンに対向するように配置され、
前記第１の仕切り部材と前記半導体ユニットとの間に設置され、前記冷却ファンから前記冷却フィンに前記冷却風を通流させるための第１の風洞部を形成するように構成された第２の仕切り部材をさらに備え、
前記第２の仕切り部材には、前記冷却フィンと対向するように配置され、前記第１の風洞部からの前記冷却風が通流する第１の開口部が形成されており、
前記冷却ファンは、前記第１の開口部に対向するように配置され、
前記第１の風洞部および前記第１の空間に連通しており、前記第１の風洞部から前記第１の空間へと前記冷却風を通流させるための第２の風洞部をさらに備える、半導体装置。 A board-shaped housing and
A first partition member that partitions the inside of the housing into a first space that communicates with the intake port and a second space that communicates with the exhaust port.
The semiconductor unit arranged in the second space and
A cooling fan installed in the first partition member and configured to send cooling air flowing into the first space from the intake port into the second space is provided.
The semiconductor unit has a cooling fin configured to allow the cooling air to pass through, and a semiconductor element arranged on the cooling fin.
The cooling fan is arranged so as to face the cooling fins .
A second unit installed between the first partition member and the semiconductor unit and configured to form a first wind tunnel portion for allowing the cooling air to flow from the cooling fan to the cooling fins. With more partition members,
The second partition member is arranged so as to face the cooling fins, and has a first opening through which the cooling air from the first wind tunnel passes.
The cooling fan is arranged so as to face the first opening.
A second wind tunnel portion that communicates with the first wind tunnel portion and the first space and for allowing the cooling air to flow from the first wind tunnel portion to the first space is further provided . Semiconductor device.
前記第２の開口部に設置され、開口率が調整可能に構成されたスリット板とをさらに備える、請求項１に記載の半導体装置。 A third partition formed so as to partition the first wind tunnel portion and the second wind tunnel portion, and a second opening communicating with the first wind tunnel portion and the second wind tunnel portion is formed. Members and
The second is disposed in the opening, further comprising a slit plate aperture ratio is configured to be adjustable, the semiconductor device according to claim 1.
前記複数のスリットの少なくとも一部を閉塞可能に構成された蓋部材をさらに備える、請求項２に記載の半導体装置。 A plurality of slits are formed in the slit plate, and the slit plate has a plurality of slits.
The semiconductor device according to claim 2 , further comprising a lid member configured to be able to close at least a part of the plurality of slits.
前記吸気口に設置され、前記筐体に流入する前記冷却風を浄化するフィルタをさらに備える、請求項１から３のいずれか１項に記載の半導体装置。 The cooling fan is configured to hold the inside of the housing in a pressurized state rather than the outside.
The semiconductor device according to any one of claims 1 to 3 , further comprising a filter installed at the intake port and purifying the cooling air flowing into the housing.
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