JP6976766B2

JP6976766B2 - 表示装置、電子機器、頭装着型電子機器

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Publication number: JP6976766B2
Application number: JP2017149676A
Authority: JP
Inventors: 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2016-08-03
Filing date: 2017-08-02
Publication date: 2021-12-08
Anticipated expiration: 2037-08-02
Also published as: US10410571B2; JP2018036627A; KR20180015576A; US20180040274A1; KR102346541B1

Description

本発明の一態様は、表示装置、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。

近年、スマートフォンなどの携帯電話、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）等が有する表示装置において、様々な面で改良が進められている。例えば、解像度を大きくする、色再現性（ＮＴＳＣ比）を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。

また、改良の１つとして、環境の光に応じて、表示装置に映す画像の明るさを自動的に調節する機能を有する表示装置が挙げられる。該表示装置として、例えば、環境の光を反射して画像を映す機能と、発光素子を光らせて画像を映す機能と、を有する表示装置が挙げられる。この構成にすることにより、環境の光が十分に強い場合には、反射光を利用して表示装置に画像を映す表示モード（以下、反射モードという。）とし、又は環境の光が弱い場合には、発光素子を光らせて表示装置に画像を映す表示モード（以下、透過モード、又は自発光モードという。）として、表示装置に映す画像の明るさの調節を行うことができる。つまり、該表示装置は、照度計（照度センサという場合もある。）などを用いて環境の光を検知することによって、該光の強さに応じて表示方法を反射モード、自発光モード、又はそれら両方を用いたモードのいずれかを選択して、画像の表示を行うことができる。

ところで、発光素子を光らせて画像を映す機能と、環境の光を反射して画像を映す機能と、を有する表示装置として、例えば、１つの画素に、液晶素子を制御する画素回路と、発光素子を制御する画素回路と、を有する表示装置（以下、ハイブリッド（複合型）表示装置という。）が特許文献１乃至特許文献３に開示されている。

米国特許出願公開第２００３／０１０７６８８号明細書国際公開第２００７／０４１１５０号公報特開２００８−２２５３８１号公報

１種類の表示素子を有する表示装置において、表示素子が含まれる画素回路、駆動回路などに、チャネル形成領域に金属酸化物、又は酸化物半導体を有するトランジスタ（以下、「ＯＳトランジスタ」と呼称する。）を適用することが提案されている。ＯＳトランジスタは、オフ電流が非常に低い性質を有するため、例えば、画素回路にＯＳトランジスタを適用したとき、表示装置において静止画を表示する際には、画素回路に保持されている画像データのリフレッシュの頻度を少なくすることができる。また、例えば、駆動回路にＯＳトランジスタを適用したとき、表示装置において静止画を表示する際には、駆動回路を動作する必要がないため、必要な設定情報などを、ＯＳトランジスタを利用した不揮発性メモリに保存しておくことで電源の供給を遮断することができる。

ところで、上述した画素回路、又は駆動回路には、チャネル形成領域にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」と呼称する。）も適用することができる。特に、駆動回路は、バッファアンプ、レジスタ回路、パストランジスタ論理回路などを有するため、これらの回路の性能を高くするには、Ｓｉトランジスタを用いて構成するのがよいことが知られている。

そのため、ＯＳトランジスタとＳｉトランジスタの両方の特徴を活かすため、表示装置の駆動回路を、ＯＳトランジスタとＳｉトランジスタと、の両方によって構成することが提案されている。しかし、ＯＳトランジスタを形成する工程と、ドライバなどに用いる高耐圧用のＳｉトランジスタを形成する工程と、には、熱処理に関する条件（温度、時間、雰囲気などが挙げられる。）が異なるため、ＯＳトランジスタと高耐圧用のＳｉトランジスタを同じ回路内で構成するのが難しい場合がある。

本発明の一態様は、新規な表示装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な表示装置を有する電子機器を提供することを課題の一とする。

又は、本発明の一態様は、駆動性能が高い駆動回路を有する表示装置を提供することを課題の一とする。又は、本発明の一態様は、画素密度の高い表示装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された表示装置を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。

（１）
本発明の一態様は、基材と、表示部と、第１回路と、第２回路と、第１集積回路と、を有し、表示部は、基材上に形成され、第１回路は、基材上に形成され、第２回路は、基材上に形成され、第１集積回路は、基材上に実装され、第１回路は、表示部のゲートドライバとして動作する機能を有し、第２回路は、第２回路に入力された電位をレベルシフトする機能と、レベルシフトした電位を第１回路に供給する機能と、を有し、第１集積回路は、表示部のソースドライバとして動作する機能を有することを特徴とする表示装置である。

（２）
又は、本発明の一態様は、前記（１）において、第２集積回路を有し、第２集積回路は、基材上に実装され、第２集積回路は、記憶回路と、画像処理部と、コントローラと、を有し、記憶回路は、画像データを保持する機能を有し、画像処理部は、画像データを処理する機能を有し、コントローラは、第１回路、第２回路、第１集積回路、記憶回路、画像処理部の少なくとも一に対する電源供給を制御する機能を有することを特徴とする表示装置である。

（３）
又は、本発明の一態様は、前記（２）において、第２集積回路は、第１トランジスタを有し、第１トランジスタは、チャネル形成領域に、シリコンを有することを特徴とする表示装置である。

（４）
又は、本発明の一態様は、前記（２）、又は前記（３）において、第２集積回路は、第２トランジスタを有し、第２トランジスタは、チャネル形成領域に、金属酸化物を有することを特徴とする表示装置である。

（５）
又は、本発明の一態様は、前記（１）乃至（４）のいずれか一において、第２回路は、第３回路を有し、第３回路は、第３乃至第８トランジスタと、第１容量素子と、第２容量素子と、を有し、第３乃至第８トランジスタは、チャネル形成領域に金属酸化物を有し、第３トランジスタの第１端子は、第３トランジスタのゲートと電気的に接続され、第４トランジスタの第１端子は、第４トランジスタのゲートと電気的に接続され、第５トランジスタのゲートは、第４トランジスタの第１端子と電気的に接続され、第５トランジスタの第１端子は、第３トランジスタの第２端子と電気的に接続され、第６トランジスタのゲートは、第３トランジスタの第１端子と電気的に接続され、第６トランジスタの第１端子は、第４トランジスタの第２端子と電気的に接続され、第７トランジスタの第１端子は、第８トランジスタの第１端子と電気的接続され、第７トランジスタのゲートは、第３トランジスタの第２端子と電気的に接続され、第８トランジスタのゲートは、第４トランジスタの第２端子と電気的に接続され、第１容量素子の第１端子は、第７トランジスタのゲートと電気的に接続され、第１容量素子の第２端子は、第７トランジスタの第１端子と電気的に接続され、第２容量素子の第１端子は、第８トランジスタのゲートと電気的に接続されることを特徴とする表示装置である。

（６）
又は、本発明の一態様は、前記（５）において、第２回路は、第１差動アンプと、第２差動アンプと、バッファ回路と、を有し、バッファ回路は、第１入力端子と、第２入力端子と、第３回路を有し、第１入力端子は、第３トランジスタの第１端子と電気的に接続され、第２入力端子は、第４トランジスタの第１端子と電気的に接続され、第１差動アンプと、第２差動アンプと、は、それぞれ第９トランジスタを有し、第９トランジスタは、チャネル形成領域に金属酸化物を有し、第１差動アンプの出力端子は、バッファ回路の第１入力端子と電気的に接続され、第２差動アンプの出力端子は、バッファ回路の第２入力端子と電気的に接続されることを特徴とする表示装置である。

（７）
又は、本発明の一態様は、前記（６）において、第２集積回路は、ロジック回路を有し、ロジック回路の第１出力端子は、第１差動アンプの入力端子と電気的に接続され、ロジック回路の第２出力端子は、第２差動アンプの入力端子と電気的に接続され、ロジック回路は、ロジック回路の入力端子に入力された信号が低レベル電位から高レベル電位に遷移したとき、第１出力端子からパルス信号を出力する機能と、ロジック回路の入力端子に入力された信号が高レベル電位から低レベル電位に遷移したとき、第２出力端子からパルス信号を出力する機能と、を有することを特徴とする表示装置である。

（８）
又は、本発明の一態様は、前記（１）乃至（７）のいずれか一において、表示部と、第１回路と、は、それぞれ第１０トランジスタを有し、第１０トランジスタは、チャネル形成領域に、金属酸化物を有することを特徴とする表示装置である。

（９）
又は、本発明の一態様は、前記（１）乃至（８）のいずれか一において、第１集積回路は、第１１トランジスタを有し、第１１トランジスタは、チャネル形成領域に、シリコンを有することを特徴とする表示装置である。

（１０）
又は、本発明の一態様は、前記（１）乃至（９）のいずれか一において、表示部は、第１表示素子と、第２表示素子と、を有し、第１表示素子は、光の反射によって、画像を表示する機能を有し、第２表示素子は、自発光によって、画像を表示する機能を有することを特徴とする表示装置である。

（１１）
又は、本発明の一態様は、前記（１）乃至（１０）のいずれか一に記載の表示装置と、タッチセンサユニットと、筐体と、を有する電子機器である。

（１２）
又は、本発明の一態様は、前記（１）乃至（９）のいずれか一に記載の表示装置と、頭に装着可能な構造体と、を有する頭装着型電子機器である。

本発明の一態様によって、新規な表示装置を提供することができる。又は、本発明の一態様によって、新規な表示装置を有する電子機器を提供することができる。

又は、本発明の一態様によって、駆動性能が高い駆動回路を有する表示装置を提供することができる。又は、本発明の一態様によって、画素密度の高い表示装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された表示装置を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

表示装置の一例を示す上面図及び斜視図。表示装置の一例を示す上面図及び斜視図。タッチセンサユニットの一例を示す上面図。表示装置にタッチセンサユニットを実装した例を示す斜視図。画素の構成例を示す回路図。画素の構成例を示す回路図。画素の構成例を示す回路図。画素の構成例を示す回路図。画素の構成例を示す回路図。ゲートドライバの構成例を示すブロック図、ならびにゲートドライバを構成する回路を説明する図。ゲートドライバを構成する回路を説明する回路図。ゲートドライバを構成する回路を説明する回路図。ゲートドライバの動作例を示すタイミングチャート。ゲートドライバの動作例を示すタイミングチャート。レベルシフタの構成例を示す回路図。レベルシフタの動作例を示すタイミングチャート。バッファ回路の回路構成例と、該回路構成の動作例を示すタイミングチャート。差動アンプの回路構成例と、該回路構成の動作例を示すタイミングチャート。ロジック回路とレベルシフタとの回路構成例と、該回路構成の動作例を示すタイミングチャート。ソースドライバＩＣの構成例を示すブロック図。コントローラＩＣの構成例を示すブロック図。パラメータを説明する図。フレームメモリの構成例を説明するブロック図。レジスタの構成例を説明するブロック図。レジスタの構成例を説明する回路図。コントローラＩＣの構成例を示すブロック図。ホスト装置の構成例を説明するブロック図。表示装置の一例を示す断面図。画素の一例を説明する上面図。タッチセンサユニットの一例を説明する回路図。電子機器の一例を示す斜視図。電子機器の一例を示す斜視図。移動体における表示装置の使用例を示す図。電子機器の一例を示す図。

「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ：ＡｕｄｉｏＶｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ：ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。

本明細書等において、金属酸化物（ｍｅｔａｌｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

（実施の形態１）
本実施の形態では、本発明の一態様の表示装置について説明する。

図１（Ａ）に、本発明の一態様の表示装置の外観の一例を示す。表示装置１００は、表示素子として液晶素子、発光素子などのうち一種類を有する表示装置であり、表示素子は、表示部１０２に有する。

表示装置１００は、基材１０１上に表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、を有する。表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、は、基材１０１上に形成されている。ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式などで、基材１０１上に実装されている。なお、その実装する様子は、図１（Ｂ）に示している。そして、表示装置１００は、外部からの信号などの入力手段として、ＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔＣｉｒｃｕｉｔ）１１０と電気的に接続されている。なお、ソースドライバＩＣ１１１、及び／又はコントローラＩＣ１１２は、ＣＯＧ方式でなく、ＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）方式でＦＰＣ１１０などに実装されてもよい。

加えて、基材１０１上には、各回路を電気的に接続するための配線１３１乃至配線１３４が形成されている。表示装置１００において、コントローラＩＣ１１２は、配線１３１を介して、ＦＰＣ１１０と電気的に接続され、また、ソースドライバＩＣ１１１は、配線１３２を介して、コントローラＩＣ１１２と電気的に接続されている。表示部１０２は、配線１３３を介して、ソースドライバＩＣ１１１と電気的に接続されている。レベルシフタ１０４は、配線１３４を介して、コントローラＩＣ１１２と電気的に接続されている。

ゲートドライバ１０３は、表示部１０２と電気的に接続され、レベルシフタ１０４は、ゲートドライバ１０３と電気的に接続されている。

配線１３１とＦＰＣ１１０と、の接続部１２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ１１０と配線１３１との間で電気的な導通が可能となる。

ゲートドライバ１０３は、表示部１０２が有する複数の画素回路を選択する機能を有し、ソースドライバＩＣ１１１は、表示部１０２が有する画素回路に対して画像データを送信する機能を有する。

基材１０１上に形成されている表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、は、例えば、ＯＳトランジスタを備えることで構成することができる。つまり、基材１０１上にＯＳトランジスタを形成する工程を行うことで、表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、を構成することができる。

一方、基材１０１上に実装されているソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、例えば、Ｓｉトランジスタを備えることで構成することができる。Ｓｉトランジスタによって、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、のそれぞれのＩＣチップ（集積回路）を構成する場合、Ｓｉトランジスタを形成する基材は、例えば、Ｓｉウェハを用いるのが好適である。つまり、Ｓｉウェハ上にＳｉトランジスタを形成することによって、ソースドライバＩＣ１１１と、又はコントローラＩＣ１１２と、を構成することができる。

ところで、コントローラＩＣ１１２の詳細は実施の形態３で説明するが、コントローラＩＣ１１２は、フレームメモリ、レジスタなどを有する。これらのような回路の場合、ロジックプロセスのＳｉトランジスタ（以後、ロジック用Ｓｉトランジスタと呼称する。）を適用して、構成するのが好適である。

更に、フレームメモリ、レジスタなど、情報を保持する回路を構成する場合、該情報に相当する電位を保持するトランジスタは、オフ電流が非常に低い性質を有するＯＳトランジスタとするのが好適である。つまり、コントローラＩＣ１１２は、ロジック用Ｓｉトランジスタと、ＯＳトランジスタと、を備える構成であるのがより好適である。具体例としては、Ｓｉウェハ上にロジック用Ｓｉトランジスタを形成し、次に該ロジック用Ｓｉトランジスタ上に層間膜を形成し、当該層間膜上に、ＯＳトランジスタを形成すればよい。

ソースドライバＩＣ１１１の詳細は実施の形態３で説明するが、ソースドライバＩＣ１１１は、シフトレジスタ、レベルシフタ、デジタルアナログ変換回路、バッファなどを有する。これらのような回路の場合、ドライバＩＣ向けのプロセス（高耐圧プロセス）のＳｉトランジスタ（以後、高耐圧用Ｓｉトランジスタと呼称する。）を適用して、構成するのが好適である。

なお、高耐圧用Ｓｉトランジスタは、ロジック用Ｓｉトランジスタと比較して、熱処理への耐性が低い場合がある。そのため、高耐圧用Ｓｉトランジスタと、熱処理が必要なＯＳトランジスタと、を適用してソースドライバＩＣ１１１を構成した場合、本来の性能を発揮することが困難な場合がある。そのため、ソースドライバＩＣ１１１は、高耐圧用Ｓｉトランジスタのみで構成するのが好ましい。

上述のとおり、ＯＳトランジスタを形成した基材１０１上に、ロジック用Ｓｉトランジスタ、及びＯＳトランジスタを適用したコントローラＩＣ１１２と、高耐圧用Ｓｉトランジスタを適用したソースドライバＩＣ１１１と、を実装することによって、熱処理の耐性がそれぞれ異なる、ロジック用Ｓｉトランジスタと、高耐圧用Ｓｉトランジスタと、ＯＳトランジスタと、を表示装置１００に備えることができる。つまり、このような構成にすることによって、熱処理の条件の違いによるトランジスタ特性の劣化を防ぐことができ、トランジスタ特性の良好なロジック用Ｓｉトランジスタ、高耐圧用Ｓｉトランジスタ、ＯＳトランジスタ、の全てを一つの装置に用いることができる。その結果、駆動性能が高い表示装置を実現することができる。

また、図１（Ａ）の表示装置１００と別の構成例の表示装置を図２（Ａ）に示す。表示装置１００Ａは、表示素子として反射素子と発光素子を有するハイブリッド表示装置であり、反射素子と、発光素子と、は表示部１０６に有する。

表示装置１００Ａは、基材１０１上に表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、を有する。表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、は、基材１０１上に形成されている。ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ方式などによって、基材１０１上に実装されている。なお、その実装の様子は、図２（Ｂ）に示している。そして、表示装置１００Ａは、外部からの信号などの入力手段として、ＦＰＣ１１０と電気的に接続されている。なお、ソースドライバＩＣ１１１、及び／又はコントローラＩＣ１１２は、ＣＯＧ方式でなく、ＣＯＦ方式でＦＰＣ１１０などに実装されてもよい。

加えて、基材１０１上には、各回路を電気的に接続するための配線１３１乃至配線１３５が形成されている。表示装置１００において、コントローラＩＣ１１２は、配線１３１を介して、ＦＰＣ１１０と電気的に接続され、ソースドライバＩＣ１１１は、配線１３２を介して、コントローラＩＣ１１２と電気的に接続され、表示部１０６は、配線１３３を介して、ソースドライバＩＣ１１１と電気的に接続されている。レベルシフタ１０４ａは、配線１３５を介して、コントローラＩＣ１１２と電気的に接続され、レベルシフタ１０４ｂは、配線１３４を介して、コントローラＩＣ１１２と電気的に接続されている。

ゲートドライバ１０３ａは、表示部１０６が有する反射素子又は発光素子の一方を選択する機能を有し、ゲートドライバ１０３ｂは、表示部１０６が有する反射素子又は発光素子の他方を選択する機能を有する。ソースドライバＩＣ１１１は、表示部１０６が有する反射素子、及び／又は発光素子に対して画像データを送信する機能を有する。

基材１０１上に形成されている表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、は、例えば、ＯＳトランジスタを備えることで構成することができる。つまり、基材１０１上にＯＳトランジスタを形成する工程を行うことで、表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、を構成することができる。

ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、のそれぞれのＩＣチップに備えることができるトランジスタは、表示装置１００の説明を参照する。つまり、表示装置１００と同様に、ソースドライバＩＣ１１１は、高耐圧用Ｓｉトランジスタを適用して構成し、コントローラＩＣ１１２は、ロジック用ＳｉトランジスタとＯＳトランジスタとを適用して構成するのが好ましい。

上述のとおり、表示装置１００と同様に、ＯＳトランジスタを形成した基材１０１上に、ロジック用Ｓｉトランジスタ、及びＯＳトランジスタを適用したコントローラＩＣ１１２と、高耐圧用Ｓｉトランジスタを適用したソースドライバＩＣ１１１と、を実装することによって、熱処理の耐性がそれぞれ異なる、ロジック用Ｓｉトランジスタと、高耐圧用Ｓｉトランジスタと、ＯＳトランジスタと、を表示装置１００Ａに備えることができる。その結果、駆動性能が高い表示装置を実現することができる。

また、表示装置１００、又は表示装置１００Ａにタッチセンサユニットを設けることができる。図３に、表示装置１００、又は表示装置１００Ａに設けることができるタッチセンサユニットを示し、図４に表示装置１００にタッチセンサユニットを設けた例を示す。

タッチセンサユニット２００は、基材２０１上にセンサアレイ２０２と、ＴＳ（タッチセンサ）ドライバＩＣ２１１と、センス回路２１２と、を有する。また、図３では、ＴＳドライバＩＣ２１１と、センス回路２１２と、をまとめて周辺回路２１５と図示している。センサアレイ２０２は、基材２０１上に形成され、ＴＳドライバＩＣ２１１と、センス回路２１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ方式などによって、基材２０１上に実装されている。そして、タッチセンサユニット２００は、外部との信号の入出力手段として、ＦＰＣ２１３、ＦＰＣ２１４と電気的に接続されている。なお、ＴＳドライバＩＣ２１１と、センス回路２１２と、はＣＯＧ方式でなく、ＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）方式でそれぞれＦＰＣ２１３、ＦＰＣ２１４などに実装されてもよい。

加えて、基材２０１上には、各回路を電気的に接続するための配線２３１乃至配線２３４が形成されている。タッチセンサユニット２００において、ＴＳドライバＩＣ２１１は、配線２３１を介して、センサアレイ２０２と電気的に接続され、更に、ＴＳドライバＩＣ２１１は、配線２３３を介して、ＦＰＣ２１３と電気的に接続されている。センス回路２１２は、配線２３２を介して、センサアレイ２０２と電気的に接続され、更に、センス回路２１２は、配線２３４を介して、ＦＰＣ２１４と電気的に接続されている。

配線２３３とＦＰＣ２１３と、の接続部２２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ２１３と配線２３３との間で電気的な導通を行うことができる。同様に、配線２３４とＦＰＣ２１４と、の接続部２２１にも、異方性を有する導電性の接着剤などを有しており、これによって、ＦＰＣ２１４と配線２３４との間で電気的な導通を行うことができる。

タッチセンサユニット２００は、表示装置１００、又は表示装置１００Ａと重畳するように設けることによって、表示装置１００、又は表示装置１００Ａにタッチパネルの機能を付加することができる。図４は、表示装置１００にタッチセンサユニット２００を重ねて、表示装置１００にタッチパネルの機能を実装した例を示している。

また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
次に、実施の形態１で説明した表示装置１００に適用できる基材１０１、及び基材１０１上に形成することができる回路について説明する。

＜基材１０１＞
基材１０１としては、例えば、絶縁体基板、導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。導電体基板としては、例えば、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。更には、絶縁体基板に導電体、又は半導体が設けられた基板、導電体基板に半導体、又は絶縁体が設けられた基板などがある。またはこれらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基材１０１としては、可撓性を有する基板を用いることができる。なお、可撓性を有する基板に素子を設ける方法としては、非可撓性の基板上に素子を作製した後、該素子を剥離し、可撓性を有する基板に該素子を転置する方法がある。その場合には、非可撓性の基板と該素子との間に剥離層を設けるとよい。なお、基材１０１として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基材１０１が伸縮性を有してもよい。また、基材１０１は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基材１０１の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基材１０１を薄くすると、表示装置１００を軽量化することができる。また、基材１０１を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基材１０１上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な表示装置を提供することができる。

可撓性を有する基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可撓性を有する基板としては、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性を有する基板としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル樹脂、ポリオレフィン樹脂、ポリアミド樹脂（ナイロン、アラミドなど）、ポリイミド樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリテトラフルオロエチレン樹脂（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性を有する基板として好適である。

＜表示部が有する画素回路＞
次に、表示部１０２、及び表示部１０６のそれぞれが有する画素回路について、説明する。

表示部１０２の画素回路は、前述したとおり、表示素子として液晶素子、発光素子などのうち一種類を有し、表示素子の種類によって、表示部１０２の画素回路の構成が異なる。

例えば、表示部１０２の表示素子として、液晶素子を適用した場合の画素回路の一例を図５（Ａ）に示す。画素回路２１は、トランジスタＴｒ１と、容量素子Ｃ１と、液晶素子ＬＤと、を有する。

トランジスタＴｒ１の第１端子は、配線ＳＬと電気的に接続され、トランジスタＴｒ１の第２端子は、液晶素子ＬＤの第１端子と電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１と電気的に接続されている。容量素子Ｃ１の第１端子は、配線ＣＳＬと電気的に接続され、容量素子Ｃ１の第２端子は、液晶素子ＬＤの第１端子と電気的に接続されている。液晶素子ＬＤの第２端子は、配線ＶＣＯＭ１と電気的に接続されている。

配線ＳＬは、画素回路２１に画像信号を供給する信号線として機能する。配線ＧＬ１は、画素回路２１を選択する走査線として機能する。配線ＣＳＬは、容量素子Ｃ１の第１端子の電位、換言すると、液晶素子ＬＤの第１端子の電位を保持するための容量配線として機能する。配線ＶＣＯＭ１は、液晶素子ＬＤの第２端子に、共通電位として、０Ｖ、またはＧＮＤ電位などの固定電位を与えるための配線である。

表示部１０２の表示素子として、液晶素子を適用した場合、表示部１０２の画素回路を上述した画素回路２１にすることによって、表示部１０２に画像を表示することができる。

また、例えば、表示部１０２の表示素子として、発光素子を適用した場合の画素回路の一例を図５（Ｂ）に示す。なお、該発光素子は、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子とする。画素回路２２は、トランジスタＴｒ２と、トランジスタＴｒ３と、容量素子Ｃ２と、発光素子ＥＤと、を有する。

トランジスタＴｒ２の第１端子は、配線ＤＬと電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＧＬ２と電気的に接続されている。トランジスタＴｒ３の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。容量素子Ｃ２の第１端子は、トランジスタＴｒ３の第２端子と電気的に接続され、容量素子Ｃ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続されている。発光素子ＥＤの第２端子は、配線ＶＣＯＭ２と電気的に接続されている。

配線ＤＬは、画素回路２２に画像信号を供給する信号線として機能する。配線ＧＬ２は、画素回路２２を選択する走査線として機能する。配線ＡＬは、発光素子ＥＤに電流を与えるための電流供給線として機能する。配線ＶＣＯＭ２は、発光素子ＥＤの第２端子に、共通電位として、０Ｖ、またはＧＮＤ電位などの固定電位を与えるための配線である。

容量素子Ｃ２は、トランジスタＴｒ３の第２端子と、トランジスタＴｒ３のゲートと、の間の電圧を保持する機能を有する。これにより、トランジスタＴｒ３に流れるオン電流を一定に保持することができる。なお、トランジスタＴｒ３の第２端子と、トランジスタＴｒ３のゲートと、の寄生容量が大きい場合、容量素子Ｃ２を設けなくてもよい。

また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２と別の構成である、図５（Ｃ）に示す画素回路２３の構成としてもよい。

画素回路２３は、画素回路２２が有するトランジスタＴｒ３にバックゲートを設けた構成であり、トランジスタＴｒ３のバックゲートは、トランジスタＴｒ３のゲートと電気的に接続されている。このような構成にすることにより、トランジスタＴｒ３に流れるオン電流を増加することができる。

また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２、及び画素回路２３と別の構成として、図５（Ｄ）に示す画素回路２４の構成としてもよい。

画素回路２４は、画素回路２２が有するトランジスタＴｒ３にバックゲートを設けた構成であり、トランジスタＴｒ３のバックゲートは、トランジスタＴｒ３の第１端子と電気的に接続されている。このような構成にすることにより、トランジスタＴｒ３のしきい値電圧のシフトを抑えることができる。そのため、トランジスタＴｒ３の信頼性を高めることができる。

また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２乃至画素回路２４と別の構成として、図５（Ｅ）に示す画素回路２５の構成としてもよい。

画素回路２５は、トランジスタＴｒ２乃至トランジスタＴｒ４と、容量素子Ｃ３と、発光素子ＥＤと、を有する。

トランジスタＴｒ２の第１端子は、配線ＤＬと電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＭＬと電気的に接続され、トランジスタＴｒ２のバックゲートは、配線ＧＬ３と電気的に接続されている。トランジスタＴｒ３の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続され、トランジスタＴｒ３のゲートは、トランジスタＴｒ３のバックゲートと電気的に接続されている。トランジスタＴｒ４の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ４の第２端子は、配線ＭＬと電気的に接続され、トランジスタＴｒ４のゲートは、配線ＭＬと電気的に接続され、トランジスタＴｒ４のバックゲートは配線ＧＬ３と電気的に接続されている。容量素子Ｃ３の第１端子は、トランジスタＴｒ３のゲートと電気的に接続され、容量素子Ｃ３の第２端子は、トランジスタＴｒ３の第１端子と電気的に接続されている。発光素子ＥＤの第２端子は、配線ＶＣＯＭ２と電気的に接続されている。

配線ＤＬは、画素回路２５に画像信号を供給する信号線として機能する。配線ＧＬ３は、トランジスタＴｒ２及びトランジスタＴｒ４のしきい値電圧を制御するために、定電位を印加する配線として機能する。配線ＭＬは、トランジスタＴｒ２のゲート、トランジスタＴｒ４の第２端子、及びトランジスタＴｒ４のゲートに、電位を印加する配線であり、画素回路２２を選択する走査線として機能する。配線ＡＬと、配線ＶＣＯＭ２と、については、画素回路２２の配線ＡＬ、及び配線ＶＣＯＭ２の説明を参照する。

このような構成にすることにより、トランジスタＴｒ２及びトランジスタＴｒ４のしきい値電圧を制御することで、表示部１０６が有する複数の発光素子ＥＤの輝度のばらつきを補正することができる。そのため、画素回路２５を表示部１０２に適用することで、表示品質が良好な表示装置１００を提供することができる。

次いで、表示部１０６の画素回路について、説明する。表示部１０６は、前述したとおり、ハイブリッド表示装置が備える表示部であるため、反射素子と、発光素子と、を有する。つまり、表示部１０６が有する画素構成は、表示部１０２が有する画素構成と異なる。ここでは、反射素子として、液晶素子を用い、かつ発光素子として、有機ＥＬ素子を用いる場合を例に挙げて、表示部１０６に適用できる画素回路について説明する。

図６（Ａ）は、表示部１０６に適用できる画素回路の一例を示している。画素回路３１は、前述した画素回路２１と、画素回路２２と、を有する。画素回路３１では、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２２に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。

なお、図６（Ａ）では、画素回路２１と、画素回路２２と、を１つずつ有する画素回路の例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２２を有してもよい。

一例として、図６（Ｂ）に、１つの画素回路２１と、４つの画素回路２２と、を有する画素回路を示す。画素回路３２は、画素回路２１と、画素回路２２ａ乃至画素回路２２ｄと、を有し、画素回路２２ａ乃至画素回路２２ｄは、いずれも画素回路２２と同じ構成となっている。

画素回路２２ａと、画素回路２２ｃと、のそれぞれが有するトランジスタＴｒ２のゲートは、配線ＧＬ２ａと電気的に接続され、画素回路２２ｂと、画素回路２２ｄと、のそれぞれが有するトランジスタＴｒ２のゲートは、配線ＧＬ２ｂと電気的に接続されている。

画素回路２２ａと、画素回路２２ｂと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬａと電気的に接続され、画素回路２２ｃと、画素回路２２ｄと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬｂと電気的に接続されている。

画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。

配線ＧＬ２ａ、及び配線ＧＬ２ｂは、画素回路２２の配線ＧＬ２と同様の機能を有し、配線ＤＬａ、及び配線ＤＬｂは、画素回路２２の配線ＤＬと同様の機能を有する。

上述したように、画素回路２２ａ乃至画素回路２２ｄでは、画素回路２２ａと画素回路２２ｃが配線ＧＬ２ａを共有し、画素回路２２ｂと画素回路２２ｄが配線ＧＬ２ｂを共有しているが、画素回路２２ａ乃至画素回路２２ｄの全てが一の配線ＧＬ２を共有していてもよい。この場合、画素回路２２ａ乃至画素回路２２ｄは、互いに異なる４つの配線ＤＬに電気的に接続されるようにすることが望ましい。

ところで、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有する発光素子ＥＤから発せられる光が、異なる領域の波長を有することで、表示部１０６を備える表示装置は、カラー画像を表示することができる。

例えば、画素回路２２ａが有する発光素子ＥＤから発せられる光を赤色光とし、画素回路２２ｂが有する発光素子ＥＤから発せられる光を緑色光とし、画素回路２２ｃが有する発光素子ＥＤから発せられる光を青色光とすることによって、画素回路３２は、光の三原色を発光することができる。そのため、画素回路３２は、供給される画像信号によって、様々な色を再現することができる。

また、上述に加えて、例えば、画素回路２２ｄが有する発光素子ＥＤから発せられる光を白色光とすることによって、表示部１０６の発光輝度を高めることができる。また、該白色光の色温度を調整することにより、表示部１０６を備える表示装置の表示品位を高めることができる。

図７（Ａ）は、表示部１０６に適用でき、かつ画素回路３１、及び画素回路３２と異なる画素回路を示している。画素回路３３は、前述した画素回路２１と、画素回路２３と、を有する。画素回路３３では、画素回路３１と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２３に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。

また、画素回路２３は、前述したとおり、トランジスタＴｒ３のゲートと、トランジスタＴｒ３のバックゲートと、が電気的に接続されているので、トランジスタＴｒ３のオン電流を増加することができる。

なお、図７（Ａ）の画素回路３３では、画素回路２１と、画素回路２３と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２３を有してもよい。例えば、表示部１０６が有する画素回路は、図６（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２３と、を有する構成であってもよい。その場合の回路構成は、図６（Ｂ）に示した画素回路３２の回路構成において、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３のゲートと、トランジスタＴｒ３のバックゲートと、を電気的に接続した構成となる（図示しない。）。

図７（Ｂ）は、表示部１０６に適用でき、かつ画素回路３１乃至画素回路３３と異なる画素回路を示している。画素回路３４は、前述した画素回路２１と、画素回路２４と、を有する。画素回路３４では、画素回路３１及び画素回路３３と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２４に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。

また、画素回路２４は、前述したとおり、トランジスタＴｒ３の第１端子と、トランジスタＴｒ３のバックゲートと、が電気的に接続されているので、トランジスタＴｒ３のしきい値電圧のシフトを抑えることができる。

なお、図７（Ｂ）の画素回路３４では、画素回路２１と、画素回路２３と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２４を有してもよい。例えば、表示部１０６が有する画素回路は、図６（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２４と、を有する構成であってもよい。その場合の回路構成は、図６（Ｂ）に示した画素回路３２の回路構成において、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３の第１端子と、トランジスタＴｒ３のバックゲートと、を電気的に接続した構成となる（図示しない。）。

図８は、表示部１０６に適用でき、かつ画素回路３１乃至画素回路３４と異なる画素回路を示している。画素回路３５は、前述した画素回路２１と、画素回路２５と、を有する。画素回路３５では、画素回路３１及び画素回路３４と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２５に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。

また、画素回路２５は、前述したとおり、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ４のバックゲートと、が配線ＧＬ３と電気的に接続されているので、トランジスタＴｒ２と、トランジスタＴｒ４と、のそれぞれのしきい値電圧を制御することができる。これにより、表示部１０６が有する複数の発光素子ＥＤの輝度のばらつきを補正することができる。

なお、図８の画素回路３５では、画素回路２１と、画素回路２５と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２５を有してもよい。例えば、表示部１０６が有する画素回路は、図６（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２５と、を有する構成であってもよい。その場合の回路構成を図９に示す。画素回路３６は、画素回路２１と、画素回路２５ａ乃至画素回路２５ｄと、を有し、画素回路２５ａ乃至画素回路２５ｄは、いずれも画素回路２５と同じ構成となっている。

画素回路２５ａと、画素回路２５ｃと、のそれぞれが有するトランジスタＴｒ２のバックゲートとトランジスタＴｒ４のバックゲートは、配線ＧＬ３ａと電気的に接続され、画素回路２５ｂと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ２のバックゲートとトランジスタＴｒ４のバックゲートは、配線ＧＬ３ｂと電気的に接続されている。

画素回路２５ａと、画素回路２５ｂと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬａと電気的に接続され、画素回路２５ｃと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬｂと電気的に接続されている。

画素回路２５ａと、画素回路２５ｂと、のそれぞれが有するトランジスタＴｒ４の第２端子は、配線ＭＬａと電気的に接続され、画素回路２５ｃと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ４の第２端子は、配線ＭＬｂと電気的に接続されている。

画素回路２５ａ乃至画素回路２５ｄのそれぞれが有するトランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。

配線ＧＬ３ａ、及び配線ＧＬ３ｂは、画素回路２５の配線ＧＬ３と同様の機能を有し、配線ＤＬａ、及び配線ＤＬｂは、画素回路２５の配線ＤＬと同様の機能を有し、配線ＭＬａ、及び配線ＭＬｂは、画素回路２５の配線ＭＬと同様の機能を有する。

上述したように、画素回路２５ａ乃至画素回路２５ｄでは、画素回路２５ａと画素回路２５ｃが配線ＧＬ３ａを共有し、画素回路２５ｂと画素回路２５ｄが配線ＧＬ３ｂを共有しているが、画素回路２５ａ乃至画素回路２５ｄの全てが一の配線ＧＬ３を共有していてもよい。この場合、画素回路２５ａ乃至画素回路２５ｄは、互いに異なる４つの配線ＤＬに電気的に接続されるようにすることが望ましい。

ところで、画素回路２５ａ乃至画素回路２５ｄのそれぞれが有する発光素子ＥＤから発せられる光が、画素回路３２と同様に、異なる領域の波長を有することで、表示部１０６を備える表示装置は、カラー画像を表示することができる。この構成については、画素回路３２の記載を参酌する。

＜ゲートドライバ＞
次に、基材１０１上に形成できるゲートドライバ１０３の一例について、説明する。

＜＜ゲートドライバの回路構成＞＞
図１０（Ａ）は、ゲートドライバ１０３の一例の回路図を示す。ゲートドライバ１０３は、回路ＳＲ［１］乃至回路ＳＲ［ｍ］と、回路ＳＲ＿Ｄ［１］と、回路ＳＲ＿Ｄ［２］と、を有する。ゲートドライバ１０３では、回路ＳＲ［１］乃至回路ＳＲ［ｍ］と、回路ＳＲ＿Ｄ［１］と、回路ＳＲ＿Ｄ［２］と、によって、シフトレジスタが構成されている。なお、ｍは、１以上の整数で、表示部１０２、又は表示部１０６の１列に有する画素回路の数を有する。

図１０（Ｂ）、（Ｃ）を用いて、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれが有する各端子について、説明する。図１０（Ｂ）において、回路ＳＲは、回路ＳＲ［１］乃至回路ＳＲ［ｍ］のうちの一として、表記し、図１０（Ｃ）において、回路ＳＲ＿Ｄは、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のどちらかとして表記している。

回路ＳＲは、端子ＩＴ、端子ＯＴ、端子ＲＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、及び端子Ｃ３Ｔを有する。また、回路ＳＲ＿Ｄは、端子ＩＴ、端子ＯＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、及び端子Ｃ３Ｔを有する。

端子ＩＴは、スタートパルス信号、又は、前段の回路ＳＲの端子ＳＴから出力される信号が入力される入力端子である。端子ＯＴは、表示部１０２、又は表示部１０６が有する画素回路と電気的に接続される出力端子である。端子ＳＴは、次段の回路ＳＲに信号を送信するための出力端子である。端子ＲＴには、次々段の回路ＳＲの端子ＳＴからの信号が入力される。

スタートパルス信号ＳＰは、ゲートドライバ１０３を駆動するときに入力される信号である。スタートパルス信号ＳＰは、１フレーム分の画像を表示装置１００に映す度に、コントローラＩＣ１１２から、レベルシフタ１０４を介して、ゲートドライバ１０３に入力される。

端子ＰＴには、端子ＯＴから出力される信号のパルス幅を制御する信号（以後、パルス幅制御信号と表記する。）が入力される。パルス幅制御信号ＰＷＣ１乃至パルス幅制御信号ＰＷＣ４は、配線ＧＬ［１］乃至配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、及び配線ＧＬ＿ＯＵＴに出力するパルス信号の幅を制御する信号である。

端子ＩＲＴには、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔには、それぞれ異なるクロック信号が入力される。

クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１と同じ波形、周期であり、クロック信号ＣＬＫ１の周期の１／４遅れて送信される。クロック信号ＣＬＫ３は、クロック信号ＣＬＫ１の反転信号となっており、クロック信号ＣＬＫ４は、クロック信号ＣＬＫ２の反転信号となっている。

次に、ゲートドライバ１０３の具体的な回路構成について、説明する。回路ＳＲ［１］の端子ＩＴには、スタートパルス信号ＳＰが入力される。回路ＳＲ［ｉ］（ｉは、１以上ｍ−１以下の整数である。）の端子ＳＴは、回路ＳＲ［ｉ＋１］の端子ＩＴと電気的に接続されている。回路ＳＲ［ｍ］の端子ＳＴは、回路ＳＲ＿Ｄ［１］の端子ＩＴと電気的に接続され、回路ＳＲ＿Ｄ［１］の端子ＳＴは、回路ＳＲ＿Ｄ［２］の端子ＩＴと電気的に接続される。

回路ＳＲ［ｐ］（ｐは、１以上ｍ−２以下の整数である。）の端子ＲＴは、回路ＳＲ［ｐ＋２］の端子ＳＴと電気的に接続される。回路ＳＲ［ｍ−１］の端子ＲＴは、回路ＳＲ＿Ｄ［１］の端子ＳＴと電気的に接続され、回路ＳＲ［ｍ］の端子ＲＴは、回路ＳＲ＿Ｄ［２］の端子ＳＴと電気的に接続されている。

回路ＳＲ［ｘ］（ｘは、１以上ｍ以下の整数である。）の端子ＯＴは、配線ＧＬ［ｘ］と電気的に接続されている。回路ＳＲ＿Ｄ［１］の端子ＯＴは、配線ＧＬ＿ＤＵＭと電気的に接続され、回路ＳＲ＿Ｄ［２］の端子ＯＴは、配線ＧＬ＿ＯＵＴと電気的に接続されている。配線ＧＬ＿ＤＵＭは、ダミー配線として機能し、配線ＧＬ＿ＯＵＴは、回路ＳＲ＿Ｄ［２］（ゲートドライバ１０３のシフトレジスタの最終段）にまでスタートパルス信号が達したことを、情報信号として送信する機能を有する。

回路ＳＲ［ｘ］、回路ＳＲ＿Ｄ［１］、及び回路ＳＲ＿Ｄ［２］のそれぞれの端子ＩＲＴは、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。

回路ＳＲ［ｓ］（ｓは１以上ｍ以下で、かつｓ＝４ａ＋１を満たす整数である。なお、ａは０以上の整数である。）の端子Ｃ１Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［ｓ］の端子Ｃ２Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［ｓ］の端子Ｃ３Ｔには、クロック信号ＣＬＫ３が入力される。回路ＳＲ［ｓ］の端子ＰＴには、パルス幅制御信号ＰＷＣ１が入力される。

回路ＳＲ［ｓ＋１］の端子Ｃ１Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［ｓ＋１］の端子Ｃ２Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［ｓ＋１］の端子Ｃ３Ｔには、クロック信号ＣＬＫ４が入力される。回路ＳＲ［ｓ＋１］の端子ＰＴには、パルス幅制御信号ＰＷＣ２が入力される。

回路ＳＲ［ｓ＋２］の端子Ｃ１Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［ｓ＋２］の端子Ｃ２Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［ｓ＋２］の端子Ｃ３Ｔには、クロック信号ＣＬＫ１が入力される。回路ＳＲ［ｓ＋２］の端子ＰＴには、パルス幅制御信号ＰＷＣ３が入力される。

回路ＳＲ［ｓ＋３］の端子Ｃ１Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［ｓ＋３］の端子Ｃ２Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［ｓ＋３］の端子Ｃ３Ｔには、クロック信号ＣＬＫ２が入力される。回路ＳＲ［ｓ＋３］の端子ＰＴには、パルス幅制御信号ＰＷＣ４が入力される。

なお、図１０（Ａ）のゲートドライバ１０３において、回路ＳＲ［ｍ−１］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋２］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。また、回路ＳＲ［ｍ］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋３］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。加えて、回路ＳＲ＿Ｄ［１］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様であり、回路ＳＲ＿Ｄ［２］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋１］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。

なお、本明細書において、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４、及びスタートパルス信号ＳＰをまとめてタイミング信号と呼称する場合がある。そして、本発明の一態様の表示装置において、該タイミング信号は、コントローラＩＣ１１２によって生成されるものとする。

なお、図１０（Ａ）のゲートドライバ１０３は、回路ＳＲ［１］、回路ＳＲ［２］、回路ＳＲ［３］、回路ＳＲ［４］、回路ＳＲ［５］、回路ＳＲ［６］、回路ＳＲ［ｍ−１］、回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］、配線ＧＬ［１］、配線ＧＬ［２］、配線ＧＬ［３］、配線ＧＬ［４］、配線ＧＬ［５］、配線ＧＬ［６］、配線ＧＬ［ｍ−１］、配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、配線ＧＬ＿ＯＵＴ、端子ＩＴ、端子ＯＴ、端子ＲＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔ、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４、初期化リセット信号ＩＮＩ＿ＲＥＳのみ記載しており、それ以外の回路、配線、符号については省略している。

次に、回路ＳＲ［１］乃至回路ＳＲ［ｍ］の回路構成について説明する。図１１は、図１０（Ｂ）の回路ＳＲの構成を示している。

回路ＳＲは、ｐチャネル型トランジスタを用いず、ｎチャネル型トランジスタを用いて構成されている。回路ＳＲは、トランジスタＴｒ１１乃至トランジスタＴｒ２３と、容量素子Ｃ１１と、を有している。なお、トランジスタＴｒ１１乃至トランジスタＴｒ２３は、バックゲートを有する構成となっている。

図１１の回路ＳＲに記載している配線ＶＤＤＬは、高レベル電位である電位ＶＤＤを与える配線である。また、図１１の回路ＳＲに記載している配線ＧＮＤＬは、ＧＮＤ電位を与える配線である。

トランジスタＴｒ１１の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ１１の第２端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１１のゲート及びバックゲートは、端子ＩＴと電気的に接続されている。トランジスタＴｒ１２の第１端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ１２のゲート及びバックゲートは、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続されている。なお、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１２の第１端子と、の接続部を、ノードＮ１１と記載する。

トランジスタＴｒ１３の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ１３の第２端子は、トランジスタＴｒ１４の第１端子と電気的に接続され、トランジスタＴｒ１３のゲート及びバックゲートは、端子Ｃ３Ｔと電気的に接続されている。トランジスタＴｒ１４の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１４のゲート及びバックゲートは、端子Ｃ２Ｔと電気的に接続されている。容量素子Ｃ１１の第１端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、容量素子Ｃ１１の第２端子は、配線ＧＮＤＬと電気的に接続されている。

トランジスタＴｒ１５の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ１５の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１５のゲート及びバックゲートは、端子ＲＴと電気的に接続されている。トランジスタＴｒ１６の第１端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１６の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ１６のゲート及びバックゲートは、端子ＩＴと電気的に接続されている。

トランジスタＴｒ１７の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ１７の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１７のゲート及びバックゲートは、端子ＩＲＴと電気的に接続されている。

トランジスタＴｒ１８の第１端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１８の第２端子は、トランジスタＴｒ１９のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１８のゲート及びバックゲートは、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ１９の第１端子は、端子Ｃ１Ｔと電気的に接続され、トランジスタＴｒ１９の第２端子は、端子ＳＴと電気的に接続されている。トランジスタＴｒ２０の第１端子は、端子ＳＴと電気的に接続され、トランジスタＴｒ２０の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ２０のゲート及びバックゲートは、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続されている。

トランジスタＴｒ２１の第２端子は、トランジスタＴｒ２２のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ２１のゲート及びバックゲートは、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ２２の第１端子は、端子ＰＴと電気的に接続され、トランジスタＴｒ２２の第２端子は、端子ＯＴと電気的に接続されている。トランジスタＴｒ２３の第１端子は、端子ＯＴと電気的に接続され、トランジスタＴｒ２３の第２端子は、配線ＧＮＤＬと電気的に接続されている。

次に、回路ＳＲ＿Ｄ［１］及び回路ＳＲ＿Ｄ［２］の回路構成について説明する。図１２は、図１０（Ｃ）の回路ＳＲ＿Ｄの構成を示している。

回路ＳＲ＿Ｄは、回路ＳＲから端子ＲＴを除いた構成になっている。そのため、回路ＳＲ＿Ｄは、回路ＳＲからトランジスタＴｒ１５を除いた構成になっている。

なお、図１１の回路ＳＲ、及び図１２の回路ＳＲ＿Ｄが有する全てのトランジスタは、バックゲートを備える構成となっており、ゲートとバックゲートとが電気的に接続されている構成となっている。この構成にすることにより、トランジスタに流れるオン電流を増加することができる。

なお、図１１の回路ＳＲ、及び図１２の回路ＳＲ＿Ｄが有する全てのトランジスタは、バックゲートを備える構成となっているが、バックゲートを備えないトランジスタで回路ＳＲ、及び回路ＳＲ＿Ｄを構成してもよい。この場合、回路ＳＲ、及び回路ＳＲ＿Ｄが有する全てのトランジスタは、図１１及び図１２ではゲートとバックゲートとが電気的に接続されている構成になっているので、ゲートのみを所定の素子、又は配線に電気的に接続する構成とすればよい。

＜＜ゲートドライバの動作＞＞
次に、ゲートドライバ１０３の動作について説明する。図１３は、ゲートドライバ１０３の動作例を示すタイミングチャートであり、時刻Ｔ０から時刻Ｔ１０までにおける、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４、及びスタートパルス信号ＳＰの電位の変化を示している。また、ゲートドライバ１０３の出力配線となる、配線ＧＬ［１］、配線ＧＬ［２］、配線ＧＬ［３］、配線ＧＬ［４］、配線ＧＬ［ｍ−１］、配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、配線ＧＬ＿ＯＵＴの電位の変化も示している。

〔回路ＳＲ［１］〕
図１０より、回路ＳＲ［１］の端子Ｃ１Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［１］の端子Ｃ２Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［１］の端子Ｃ３Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［１］の端子ＰＴには、パルス幅制御信号ＰＷＣ１が入力される。

時刻Ｔ１において、ゲートドライバ１０３の回路ＳＲ［１］の端子ＩＴに、スタートパルス信号として、高レベル電位が入力される。これにより、トランジスタＴｒ１１と、トランジスタＴｒ１６と、が導通状態となる。

トランジスタＴｒ１１が導通状態になることにより、トランジスタＴｒ１２の第１端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、に電位ＶＤＤが印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、に電位ＶＤＤが印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が導通状態となる。

そのため、端子ＰＴと端子ＯＴとが電気的に導通し、かつ端子Ｃ１Ｔと端子ＳＴとが電気的に導通する。

トランジスタＴｒ１６が導通状態になることにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、にＧＮＤ電位が印加される。このため、トランジスタＴｒ１２と、トランジスタＴｒ２０と、トランジスタＴｒ２３と、は非導通状態となる。

時刻Ｔ２において、ゲートドライバ１０３に、クロック信号ＣＬＫ１として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ１Ｔから高レベル電位が入力され、トランジスタＴｒ１９を介して、端子ＳＴに高レベル電位が印加される。

時刻Ｔ３において、ゲートドライバ１０３に、パルス幅制御信号ＰＷＣ１として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子ＰＴから高レベル電位が入力され、トランジスタＴｒ２２を介して、端子ＯＴに高レベル電位が印加される。このため、回路ＳＲ［１］の端子ＯＴと電気的に接続されている配線ＧＬ［１］は、高レベル電位となる。

時刻Ｔ４において、ゲートドライバ１０３に、クロック信号ＣＬＫ２として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ２Ｔから高レベル電位が入力され、トランジスタＴｒ１４のゲート及びバックゲートに高レベル電位が印加される。このため、トランジスタＴｒ１４は、導通状態となる。

時刻Ｔ５において、ゲートドライバ１０３の回路ＳＲ［１］の端子ＩＴに、スタートパルス信号として、低レベル電位が入力される。これにより、トランジスタＴｒ１１と、トランジスタＴｒ１６と、が非導通状態となる。

トランジスタＴｒ１１が非導通状態になることにより、ノードＮ１１はフローティング状態となる。このため、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、の電位は、ＶＤＤを保持することになる。したがって、トランジスタＴｒ１９と、トランジスタＴｒ２２と、は、導通状態のままとなる。

時刻Ｔ６において、ゲートドライバ１０３に、パルス幅制御信号ＰＷＣ１として低レベル電位が入力される。これにより、回路ＳＲ［１］において、端子ＰＴから低レベル電位が入力され、トランジスタＴｒ２２を介して、端子ＯＴに低レベル電位が印加される。このため、回路ＳＲ［１］の端子ＯＴと電気的に接続されている配線ＧＬ［１］は、低レベル電位となる。

時刻Ｔ７において、ゲートドライバ１０３に、クロック信号ＣＬＫ１として低レベル電位が入力され、加えて、クロック信号ＣＬＫ３として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ１Ｔから低レベル電位が入力され、トランジスタＴｒ１９を介して、端子ＳＴに低レベル電位が印加される。また、回路ＳＲ［１］において、端子Ｃ３Ｔから高レベル電位が印加されるため、トランジスタＴｒ１３のゲート及びバックゲートに高レベル電位が印加される。このため、トランジスタＴｒ１３は、導通状態となる。

このとき、トランジスタＴｒ１４も導通状態であるため、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１と、に電位ＶＤＤが印加される。このため、トランジスタＴｒ１２と、トランジスタＴｒ２０と、トランジスタＴｒ２３と、は導通状態となる。

トランジスタＴｒ２０が導通状態となることにより、端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、端子ＯＴにＧＮＤ電位が印加されることになる。

トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。

容量素子Ｃ１１の第１端子には、電位ＶＤＤが印加される。トランジスタＴｒ１６は、非導通状態であるため、容量素子Ｃ１１には、電位ＶＤＤが保持される。ところで、トランジスタＴｒ１６は、端子ＩＴから高レベル電位が入力されないと、導通状態とならない。換言すれば、容量素子Ｃ１１は、端子ＩＴから高レベル電位が入力されるまで、電位ＶＤＤを保持することになる。

〔回路ＳＲ［２］以降〕
回路ＳＲ［２］の場合、図１０より、回路ＳＲ［２］の端子Ｃ１Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［２］の端子Ｃ２Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［２］の端子Ｃ３Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［２］の端子ＰＴには、パルス幅制御信号ＰＷＣ２が入力される。

また、回路ＳＲ［１］の動作では、時刻Ｔ２から時刻Ｔ７の間において、端子ＳＴが高レベル電位となる、と説明した。つまり、時刻Ｔ２から時刻Ｔ７の間で、回路ＳＲ［１］の端子ＳＴから出力された高レベル電位が、回路ＳＲ［２］の端子ＩＴに入力される。

回路ＳＲ［２］は、回路ＳＲ［１］と同様の回路構成となっているので、回路ＳＲ［２］は、回路ＳＲ［１］と同様に動作する。回路ＳＲ［２］の端子ＩＴには、時刻Ｔ２から時刻Ｔ７までの間に、高レベル電位が入力されるため、回路ＳＲ［２］の端子ＩＴが高レベル電位で、かつ回路ＳＲ［２］の端子ＰＴにパルス幅制御信号ＰＷＣ２として高レベル電位が入力されたとき、回路ＳＲ［２］の端子ＯＴから高レベル電位が出力される。つまり、回路ＳＲ［２］の端子ＯＴと電気的に接続されている配線ＧＬ［２］は、高レベル電位となる。また、クロック信号ＣＬＫ２が高レベル電位のときに（時刻Ｔ４から時刻Ｔ８までの間に）、回路ＳＲ［２］の端子ＳＴから高レベル電位が出力される。そして、時刻Ｔ８から時刻Ｔ９までの間において、回路ＳＲ［２］の端子ＳＴから、低レベル電位が出力され、回路ＳＲ［２］の容量素子Ｃ１１に、電位ＶＤＤが保持される。

回路ＳＲ［３］以降も、端子ＩＴに高レベル電位が入力され、かつ所定のタイミングで、端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔ、端子ＰＴに高レベル電位が入力されることによって、回路ＳＲ［１］及び回路ＳＲ［２］と同様の動作で、端子ＯＴ、及び端子ＳＴから高レベル電位を出力することができる。図１４に、ゲートドライバ１０３の、時刻Ｔ０から時刻Ｔ１０までを含め、時刻Ｔ１０以降のタイミングチャートを示す。配線ＧＬ［ｍ］から高レベル電位が出力されたあとは、帰線期間の途中で、回路ＳＲ［１］の端子ＩＴにスタートパルス信号として、高レベル電位が入力される。なお、帰線期間とは、配線ＧＬ［ｍ］の電位が高レベル電位から低レベル電位に下がってから、スタートパルス信号の電位が高レベル電位から低レベル電位に下がるまでの期間をいう。

〔回路ＳＲの端子ＲＴ〕
ところで、回路ＳＲ［ｐ］の端子ＲＴは、回路ＳＲ［ｐ＋２］の端子ＳＴと電気的に接続されている。つまり、回路ＳＲ［ｐ＋２］の端子ＳＴから高レベル電位が出力されたときに、回路ＳＲ［ｐ］の端子ＲＴに高レベル電位が入力されるため、回路ＳＲ［ｐ］のトランジスタＴｒ１５が導通状態となる。これにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１と、に電位ＶＤＤが印加される。

トランジスタＴｒ２０が導通状態となることにより、端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、端子ＯＴにＧＮＤ電位が印加されることになる。更に加えて、トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。

つまり、回路ＳＲ［ｐ］の端子ＲＴに、回路ＳＲ［ｐ＋２］の端子ＳＴから高レベル電位が出力されたとき、回路ＳＲ［１］の、時刻Ｔ７から時刻Ｔ８までの動作と同様に、端子ＯＴ、及び端子ＳＴから、それぞれＧＮＤ電位が出力される。

〔回路ＳＲの端子ＩＲＴ〕
また、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれの端子ＩＲＴには、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。初期化リセット信号ＩＮＩ＿ＲＥＳが高レベル電位のとき、上述の各回路のそれぞれの端子ＩＲＴには、高レベル電位が入力される。このため、各回路のトランジスタＴｒ１７は導通状態となる。

これにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１とに、電位ＶＤＤが印加される。

トランジスタＴｒ２０が導通状態となることにより、各回路の端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、各回路の端子ＯＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。

つまり、初期化リセット信号ＩＮＩ＿ＲＥＳとして、高レベル電位が入力されたとき、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれの端子ＯＴ、端子ＳＴは、ＧＮＤ電位を出力する。

＜レベルシフタの構成例１＞
次に、基材１０１上に形成できるレベルシフタ１０４について説明する。レベルシフタ１０４の一例として、図１５に構成例を示す。

図１５に示すレベルシフタ６００は、レベルシフタ１０４の一例であり、ｐチャネル型トランジスタを用いず、ｎチャネル型トランジスタを用いて構成されている。レベルシフタ６００は、トランジスタＴｒ３１乃至トランジスタＴｒ３６と、容量素子Ｃ３１と、容量素子Ｃ３２と、を有する。

トランジスタＴｒ３１の第１端子は、入力端子ＩＮ１と電気的に接続され、トランジスタＴｒ３１の第２端子は、トランジスタＴｒ３５のゲートと電気的に接続され、トランジスタＴｒ３１のゲートは、トランジスタＴｒ３１の第１端子と電気的に接続されている。つまり、トランジスタＴｒ３１はダイオード接続の構成となっている。トランジスタＴｒ３２の第１端子は、入力端子ＩＮ０と電気的に接続され、トランジスタＴｒ３２の第２端子は、トランジスタＴｒ３６のゲートと電気的に接続され、トランジスタＴｒ３２のゲートは、トランジスタＴｒ３２の第１端子と電気的に接続されている。トランジスタＴｒ３２はダイオード接続の構成となっている。トランジスタＴｒ３３の第１端子は、トランジスタＴｒ３５のゲートと電気的に接続され、トランジスタＴｒ３３の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ３３のゲートは、入力端子ＩＮ０と電気的に接続されている。トランジスタＴｒ３４の第１端子は、トランジスタＴｒ３６のゲートと電気的に接続され、トランジスタＴｒ３４の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ３４のゲートは、入力端子ＩＮ１と電気的に接続されている。トランジスタＴｒ３５の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ３５の第２端子は、出力端子ＯＵＴと電気的に接続されている。トランジスタＴｒ３６の第１端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ３６の第２端子は、出力端子ＯＵＴと電気的に接続されている。

容量素子Ｃ３１の第１端子は、トランジスタＴｒ３５のゲートと電気的に接続され、容量素子Ｃ３１の第２端子は、出力端子ＯＵＴと電気的に接続されている。容量素子Ｃ３２の第１端子は、トランジスタＴｒ３６のゲートと電気的に接続され、容量素子Ｃ３２の第２端子は、配線ＧＮＤＬと電気的に接続されている。

なお、容量素子Ｃ３１の第１端子と、トランジスタＴｒ３５のゲートと、の接続部をノードＮ３１と呼称する。加えて、容量素子Ｃ３２の第１端子と、トランジスタＴｒ３６のゲートと、の接続部をノードＮ３２と呼称する。

配線ＶＤＤＬは、後述する高レベル電位よりも高い電位を供給する配線であり、配線ＧＮＤＬは、ＧＮＤ電位を供給する配線である。

図１６は、レベルシフタ６００の動作例を示すタイミングチャートである。該タイミングチャートは、時刻Ｔ１乃至時刻Ｔ４における、入力端子ＩＮ１、入力端子ＩＮ０、出力端子ＯＵＴ、ノードＮ３１、及びノードＮ３２の電位の変化を示している。

入力端子ＩＮ１には、低レベル電位（図１６ではＬｏｗと表記している。）、又は、高レベル電位（図１６ではＨｉｇｈと表記している。）、のどちらかが印加され、入力端子ＩＮ０には、低レベル電位、又は、高レベル電位、のどちらかが印加される。

出力端子ＯＵＴには、高レベル電位よりも高い電位ＶＤＤ、またはＧＮＤ電位が出力される。

時刻Ｔ１において、入力端子ＩＮ１には、高レベル電位が入力され、入力端子ＩＮ０には、低レベル電位が入力される。トランジスタＴｒ３１は、ダイオード接続の構成となっているため、トランジスタＴｒ３１の第２端子と電気的に接続されているノードＮ３１の電位が高レベル電位まで上昇する（図１６では、Ｖ１まで上昇する旨を図示している。）。また、トランジスタＴｒ３４のゲートに高レベル電位が印加されるため、トランジスタＴｒ３４は、導通状態となり、トランジスタＴｒ３４の第１端子と電気的に接続されているノードＮ３２の電位はＧＮＤ電位まで下降する。トランジスタＴｒ３３のゲートには、低レベル電位が印加されるため、トランジスタＴｒ３３は、非導通状態となる。

ここで、ノードＮ３１と、トランジスタＴｒ３５と、に着目する。トランジスタＴｒ３５は導通状態であるため、出力端子ＯＵＴから出力される電位は、徐々に上昇する。加えて、トランジスタＴｒ３６は非導通状態であるため、出力端子ＯＵＴから出力される電位の上昇に伴って、容量素子Ｃ３１の第２端子の電位も上昇する。このため、容量素子Ｃ３１のブースティング効果により、ノードＮ３１の電位も上昇する（図１６では、Ｖ２まで上昇する旨を図示している。）。つまり、トランジスタＴｒ３５のゲートの電位が高くなるため、トランジスタＴｒ３５に流れるオン電流が増加する。これにより、出力端子ＯＵＴから出力される電位は、ＶＤＤまで上昇することになる。

時刻Ｔ２において、入力端子ＩＮ１には、低レベル電位が入力される。また、入力端子ＩＮ０には、時刻Ｔ２以前から引き続き、低レベル電位が入力される。トランジスタＴｒ３１は、入力端子ＩＮ１から入力された低レベル電位により、非導通状態となり、トランジスタＴｒ３２は、入力端子ＩＮ０から入力された低レベル電位により、引き続き、非導通状態となる。加えて、トランジスタＴｒ３４のゲートには、低レベル電位が入力されるため、トランジスタＴｒ３４は、非導通状態となる。上述の動作によって、ノードＮ３１、及びノードＮ３２は、フローティング状態となり、ノードＮ３１、及びノードＮ３２のそれぞれの電位は保持される。このため出力端子ＯＵＴから出力される電位に変化は生じない。

時刻Ｔ３において、入力端子ＩＮ１には、時刻Ｔ３以前から引き続き、低レベル電位が入力される。また、入力端子ＩＮ０には、高レベル電位が入力される。トランジスタＴｒ３２は、ダイオード接続の構成となっているため、トランジスタＴｒ３２の第２端子と電気的に接続されているノードＮ３２の電位が上昇する。トランジスタＴｒ３３のゲートは、入力端子ＩＮ０からの高レベル電位が入力されるため、導通状態となり、トランジスタＴｒ３３の第１端子と電気的に接続されているノードＮ３１の電位はＧＮＤ電位まで下降する。

ここで、トランジスタＴｒ３６に着目する。トランジスタＴｒ３６は導通状態であるため、出力端子ＯＵＴから出力される電位は、徐々に下降し、ＧＮＤ電位となる。

時刻Ｔ４において、入力端子ＩＮ１には、時刻Ｔ４以前から引き続き、低レベル電位が入力される。また、入力端子ＩＮ０には、低レベル電位が入力される。トランジスタＴｒ３１は、入力端子ＩＮ１から入力された低レベル電位により、引き続き、非導通状態となり、トランジスタＴｒ３２は、入力端子ＩＮ０から入力された低レベル電位により、非導通状態となる。加えて、トランジスタＴｒ３３のゲートには、低レベル電位が入力されるため、トランジスタＴｒ３３は、非導通状態となる。上述の動作によって、ノードＮ３１、及びノードＮ３２は、フローティング状態となり、ノードＮ３１、及びノードＮ３２のそれぞれの電位は保持される。このため出力端子ＯＵＴから出力される電位に変化は生じない。

このように、レベルシフタ１０４を図１５に示すレベルシフタ６００の構成にすることによって、入力電圧を高電位側にレベルシフトすることができる。なお、レベルシフタ６００は、例えば、発光素子のゲートドライバに入力するタイミング信号をレベルシフトする機能として用いればよい。

＜レベルシフタの構成例２＞
また、上述したレベルシフタとは別の構成例について説明する。

初めに、別の構成例のレベルシフタを説明する前に、該レベルシフタを構成するバッファ回路、及び差動アンプについて説明する。

＜＜バッファ回路＞＞
図１７（Ａ）にバッファ回路６２１の構成例を示す。バッファ回路６２１は、トランジスタＴｒ８１乃至トランジスタＴｒ８８と、容量素子Ｃ８１と、容量素子Ｃ８２と、を有する。

トランジスタＴｒ８１の第１端子は、入力端子ＩＮａと電気的に接続され、トランジスタＴｒ８１の第２端子は、トランジスタＴｒ８５のゲートと、トランジスタＴｒ８７のゲートと、に電気的に接続され、トランジスタＴｒ８１のゲートは、トランジスタＴｒ８１の第１端子と電気的に接続されている。つまり、トランジスタＴｒ８１はダイオード接続の構成となっている。トランジスタＴｒ８２の第１端子は、入力端子ＩＮｂと電気的に接続され、トランジスタＴｒ８２の第２端子は、トランジスタＴｒ８６のゲートと、トランジスタＴｒ８８のゲートと、に電気的に接続され、トランジスタＴｒ８２のゲートは、トランジスタＴｒ８２の第１端子と電気的に接続されている。トランジスタＴｒ８２はダイオード接続の構成となっている。トランジスタＴｒ８３の第１端子は、トランジスタＴｒ８５のゲートと電気的に接続され、トランジスタＴｒ８３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ８３のゲートは、入力端子ＩＮｂと電気的に接続されている。トランジスタＴｒ８４の第１端子は、トランジスタＴｒ８６のゲートと電気的に接続され、トランジスタＴｒ８４の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ８４のゲートは、入力端子ＩＮａと電気的に接続されている。トランジスタＴｒ８５の第１端子は、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ８６の第１端子は、配線ＶＳＳＬと電気的に接続されている。トランジスタＴｒ８５の第２端子は、トランジスタＴｒ８６の第２端子と電気的に接続されている。トランジスタＴｒ８７の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ８７の第２端子は、出力端子ＯＴＢＦと電気的に接続されている。トランジスタＴｒ８８の第１端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ８８の第２端子は、出力端子ＯＴＢＦと電気的に接続されている。

容量素子Ｃ８１の第１端子は、トランジスタＴｒ８５のゲートと電気的に接続され、容量素子Ｃ８１の第２端子は、トランジスタＴｒ８５の第２端子と電気的に接続されている。容量素子Ｃ８２の第１端子は、トランジスタＴｒ８６のゲートと電気的に接続され、容量素子Ｃ８２の第２端子は、配線ＶＳＳＬと電気的に接続されている。

なお、容量素子Ｃ８１の第１端子と、トランジスタＴｒ８５のゲートと、の接続部をノードＮ８１と呼称する。加えて、容量素子Ｃ８２の第１端子と、トランジスタＴｒ８６のゲートと、の接続部をノードＮ８２と呼称する。更に、トランジスタＴｒ８５の第２端子と、トランジスタＴｒ８６の第２端子と、の接続部をノードＮ８３と呼称する。

配線ＶＤＤＬは、電位ＶＤＤを与える配線であり、配線ＶＳＳＬは、電位ＶＳＳを与える配線である。なお、電位ＶＤＤは、電位ＶＳＳよりも高い電位であるとする。

次に、バッファ回路６２１の動作例について説明する。

図１７（Ｂ）は、バッファ回路６２１の動作例を示すタイミングチャートである。該タイミングチャートは、時刻Ｔ１１乃至時刻Ｔ１４における、入力端子ＩＮａ、入力端子ＩＮｂ、出力端子ＯＴＢＦ、ノードＮ８１、ノードＮ８２の電位の変化を示している。

入力端子ＩＮａには、低レベル電位として電位ＶＳＳ２、又は、高レベル電位として電位ＶＤＤ２のどちらかが印加され、入力端子ＩＮｂには、電位ＶＳＳ２、又は、電位ＶＤＤ２のどちらかが印加される。

電位ＶＳＳ２は、電位ＶＳＳよりも低い電位、又は電位ＶＳＳと同等の電位であり、電位ＶＤＤ２は、電位ＶＤＤよりも低い電位である。

出力端子ＯＴＢＦには、入力端子ＩＮａ、及び入力端子ＩＮｂの電位に応じて、電位ＶＤＤ、又は電位ＶＳＳのどちらかが出力される。

時刻Ｔ１１において、入力端子ＩＮａには、電位ＶＤＤ２が入力され、入力端子ＩＮｂには、電位ＶＳＳ２が入力される。トランジスタＴｒ８１は、ダイオード接続の構成となっているため、トランジスタＴｒ８１の第２端子と電気的に接続されているノードＮ８１の電位が上昇する（図１７（Ｂ）では、Ｖ１１まで上昇する旨を図示している。）。また、トランジスタＴｒ８４のゲートに電位ＶＤＤ２が印加されるため、トランジスタＴｒ８４は、導通状態となり、トランジスタＴｒ８４の第１端子と電気的に接続されているノードＮ８２の電位は電位ＶＳＳまで下降する。トランジスタＴｒ８３のゲートには、電位ＶＳＳが印加されるため、トランジスタＴｒ８３は、非導通状態となる。

ここで、ノードＮ８１と、トランジスタＴｒ８５と、に着目する。トランジスタＴｒ８５は導通状態であるため、ノードＮ８３の電位は、徐々に上昇する。加えて、トランジスタＴｒ８６は非導通状態であるため、ノードＮ８３の電位の上昇に伴って、容量素子Ｃ８１の第２端子の電位も上昇する。このため、容量素子Ｃ８１のブースティング効果により、ノードＮ８１の電位も上昇する（図１７（Ｂ）では、Ｖ１２まで上昇する旨を図示している。）。つまり、トランジスタＴｒ８５のゲートの電位が高くなるため、トランジスタＴｒ８５に流れるオン電流が増加する。これにより、ノードＮ８３の電位は、電位ＶＤＤまで上昇することになる。

ところで、トランジスタＴｒ８７のゲートの電位は、ノードＮ８１の電位と等しいため、前述したノードＮ８３の電位の上昇に伴って、トランジスタＴｒ８７に流れるオン電流は、増加する。また、ノードＮ８２は、電位ＶＳＳとなっているため、トランジスタＴｒ８８は、非導通状態となっている。そのため、出力端子ＯＴＢＦから、電位ＶＤＤが出力される。

時刻Ｔ１２において、入力端子ＩＮａには、電位ＶＳＳ２が入力される。また、入力端子ＩＮｂには、時刻Ｔ１２以前から引き続き、電位ＶＳＳ２が入力される。トランジスタＴｒ８１は、入力端子ＩＮａから入力された電位ＶＳＳ２により、非導通状態となり、トランジスタＴｒ８２は、入力端子ＩＮｂから入力された電位ＶＳＳ２により、引き続き、非導通状態となる。加えて、トランジスタＴｒ８４のゲートには、電位ＶＳＳ２が入力されるため、トランジスタＴｒ８４は、非導通状態となる。上述の動作によって、ノードＮ８１、及びノードＮ８２は、フローティング状態となり、ノードＮ８１、及びノードＮ８２のそれぞれの電位は保持される。このため出力端子ＯＴＢＦから出力される電位に変化は生じない。

時刻Ｔ１３において、入力端子ＩＮａには、時刻Ｔ１３以前から引き続き、電位ＶＳＳ２が入力される。また、入力端子ＩＮｂには、電位ＶＤＤ２が入力される。トランジスタＴｒ８２は、ダイオード接続の構成となっているため、トランジスタＴｒ８２の第２端子と電気的に接続されているノードＮ８２の電位が上昇する。トランジスタＴｒ８３のゲートは、入力端子ＩＮｂからの電位ＶＤＤ２が入力されるため、導通状態となり、トランジスタＴｒ８３の第１端子と電気的に接続されているノードＮ８１の電位は電位ＶＳＳまで下降する。また、トランジスタＴｒ８６のゲートは、同様に、入力端子ＩＮｂからの電位ＶＤＤ２が入力されるため、導通状態となり、ノードＮ８３の電位は電位ＶＳＳまで下降する。

ここで、トランジスタＴｒ８８に着目する。トランジスタＴｒ８８のゲートは、入力端子ＩＮｂからの電位ＶＤＤ２が入力されるため、導通状態となり、出力端子ＯＴＢＦから出力される電位は、徐々に下降し、電位ＶＳＳとなる。

時刻Ｔ１４において、入力端子ＩＮａには、時刻Ｔ１４以前から引き続き、電位ＶＳＳ２が入力される。また、入力端子ＩＮｂには、電位ＶＳＳ２が入力される。トランジスタＴｒ８１は、入力端子ＩＮａから入力された電位ＶＳＳ２により、引き続き、非導通状態となり、トランジスタＴｒ８２は、入力端子ＩＮｂから入力された電位ＶＳＳ２により、非導通状態となる。加えて、トランジスタＴｒ８３のゲートには、電位ＶＳＳ２が入力されるため、トランジスタＴｒ８３は、非導通状態となる。上述の動作によって、ノードＮ８１、及びノードＮ８２は、フローティング状態となり、ノードＮ８１、及びノードＮ８２のそれぞれの電位は保持される。このため出力端子ＯＴＢＦから出力される電位に変化は生じない。

このように、バッファ回路６２１を図１７（Ａ）に示す回路構成にすることで、入力端子ＩＮａ、及び入力端子ＩＮｂの入力電位に応じて、出力端子ＯＴＢＦから電位ＶＤＤ、又は電位ＧＮＤを出力することができる。

なお、バッファ回路６２１は、図１５のレベルシフタ６００の回路にトランジスタＴｒ８７、及びトランジスタＴｒ８８を加えた構成となっている。レベルシフタ６００では、容量素子Ｃ３１の第２端子は、出力端子ＯＵＴと電気的に接続された構成となっており、バッファ回路６２１では、容量素子Ｃ８１の第２端子は、出力端子ＯＴＢＦと電気的に接続されていない構成となっている。つまり、バッファ回路６２１のノードＮ８３の電位は、出力端子ＯＴＢＦの電位の影響（例えば、バッファ回路６２１の外部から出力端子ＯＴＢＦに印加される電位の影響など。）を受けないため、レベルシフタ６００の出力端子ＯＵＴから出力される電位よりも、安定した電位を出力することができる。

＜＜差動アンプ＞＞
次に、差動アンプの具体的な構成例について説明する。

図１８（Ａ）に差動アンプの一例を示している。差動アンプ６２２は、トランジスタＴｒ９１乃至トランジスタＴｒ９７と、容量素子Ｃ９１と、を有する。

トランジスタＴｒ９１の第１端子は、配線ＶＤＤ２Ｌと電気的に接続され、トランジスタＴｒ９１の第２端子は、トランジスタＴｒ９３の第１端子と電気的に接続され、トランジスタＴｒ９１のゲートは、トランジスタＴｒ９１の第２端子と電気的に接続され、トランジスタＴｒ９１のバックゲートは、配線ＶＢＧＬと電気的に接続されている。トランジスタＴｒ９２の第１端子は、配線ＶＤＤ２Ｌと電気的に接続され、トランジスタＴｒ９２の第２端子は、トランジスタＴｒ９４の第１端子と電気的に接続され、トランジスタＴｒ９２のゲートは、トランジスタＴｒ９２の第２端子と電気的に接続され、トランジスタＴｒ９２のバックゲートは、配線ＶＢＧＬと電気的に接続されている。トランジスタＴｒ９３の第２端子は、トランジスタＴｒ９５の第１端子と電気的に接続され、トランジスタＴｒ９３のゲートは、入力端子ＩＮＤと電気的に接続されている。トランジスタＴｒ９４の第２端子は、トランジスタＴｒ９５の第１端子と電気的に接続され、トランジスタＴｒ９４のゲートは、配線ＲＥＦＬと電気的に接続されている。トランジスタＴｒ９５の第２端子は、配線ＶＳＳ２Ｌと電気的に接続され、トランジスタＴｒ９５のゲートは、配線ＶＢＩＡＳＬと電気的に接続されている。

トランジスタＴｒ９６の第１端子は、配線ＶＤＤ２Ｌと電気的に接続され、トランジスタＴｒ９６の第２端子は、出力端子ＯＴＤと電気的に接続され、トランジスタＴｒ９６のゲートは、トランジスタＴｒ９２の第２端子と電気的に接続され、トランジスタＴｒ９６のバックゲートは、配線ＶＢＧ２Ｌと電気的に接続されている。トランジスタＴｒ９７の第１端子は、出力端子ＯＴＤと電気的に接続され、トランジスタＴｒ９７の第２端子は、配線ＶＳＳ２Ｌと電気的に接続され、トランジスタＴｒ９７のゲートは、配線ＶＢＩＡＳＬと電気的に接続されている。

容量素子Ｃ９１の第１端子は、トランジスタＴｒ９２の第２端子と電気的に接続され、容量素子Ｃ９１の第２端子は、出力端子ＯＴＤと電気的に接続されている。

次に、差動アンプ６２２の動作例について説明する。

図１８（Ｂ）は、差動アンプ６２２の動作例を示すタイミングチャートである。該タイミングチャートは、時刻Ｔ２１乃至時刻Ｔ２４における、入力端子ＩＮＤ、出力端子ＯＴＤ、配線ＶＢＩＡＳＬ、配線ＶＢＧＬ、配線ＶＢＧ２Ｌの電位の変化を示している。

入力端子ＩＮＤには、高レベル電位として電位ＶＤＬ、又は低レベル電位として電位ＧＮＤの一方が印加される。加えて、配線ＶＤＤ２Ｌには、電位ＶＤＤ２が印加され、配線ＶＳＳ２Ｌには、電位ＶＳＳ２が印加される。

配線ＲＥＦＬは、参照電位を与える配線であり、参照電位は、入力端子ＩＮＤに入力される電位と比較される。その比較結果に応じて、出力端子ＯＴＤから出力される電位が、電位ＶＤＤ２、又は電位ＶＳＳ２の一方に定まる。なお、電位ＶＤＤ２より低く、かつ電位ＶＳＳ２よりも高い電位が出力端子ＯＴＤから出力される場合もあるが、ここでは簡単のため、出力端子ＯＴＤから出力される電位は、電位ＶＤＤ２、又は電位ＶＳＳ２とする。なお、本動作例において、参照電位は、電位ＶＤＬよりも低く、電位ＧＮＤよりも高い電位であるとする。例えば、参照電位を（電位ＶＤＬ＋電位ＧＮＤ）／２の電位として、配線ＲＥＦＬから与える構成としてもよい。

なお、配線ＶＢＧＬは、トランジスタＴｒ９１、及びトランジスタＴｒ９２のそれぞれのバックゲートに電位を与える配線である。特に、配線ＶＢＧＬの電位を高電位とすることにより、トランジスタＴｒ９１、及びトランジスタＴｒ９２は、電流源として機能する。具体的には、トランジスタＴｒ９１の第２端子とゲートが等電位になっているので、トランジスタＴｒ９１のゲート−ソース間電圧は０Ｖとなる。このとき、トランジスタＴｒ９１のバックゲートの電位を高電位にすることで、トランジスタＴｒ９１の電圧−電流特性をマイナス側にシフトすることができる（以後、これをノーマリーオン状態と呼称する。）。このため、トランジスタＴｒ９１のゲート−ソース間電圧が０Ｖであっても、トランジスタＴｒ９１の第１端子から第２端子の方向に電流が流れる。なお、トランジスタＴｒ９１の第２端子の電位は、電位ＶＤＤ２よりもトランジスタＴｒ９１のしきい値電圧分低下した電位となる。

また、トランジスタＴｒ９２のゲート−ソース間電圧も０Ｖとなっているため、上述と同様に、トランジスタＴｒ９２のバックゲートの電位を高電位にすることで、トランジスタＴｒ９２の第１端子から第２端子の方向に電流が流れる。なお、トランジスタＴｒ９２の第２端子の電位は、電位ＶＤＤ２よりもトランジスタＴｒ９２のしきい値電圧分低下した電位となる。

また、配線ＶＢＧ２Ｌは、トランジスタＴｒ９６のバックゲートに電位を与える配線であり、特に、配線ＶＢＧ２Ｌの電位を高電位とすることで、トランジスタＴｒ９６を電流源として機能する。具体的には、トランジスタＴｒ９６のバックゲートの電位を高電位にすることで、トランジスタＴｒ９６をノーマリーオン状態にすることができる。このため、トランジスタＴｒ９６のゲート−ソース間電圧、つまり、容量素子Ｃ９１に保持されている電位が０Ｖであっても、トランジスタＴｒ９６の第１端子から第２端子の方向に電流が流れる。

なお、配線ＶＢＩＡＳＬは、調整電位を与える配線であり、差動アンプ６２２が適切に動作するような電位を供給する。

時刻Ｔ２１において、入力端子ＩＮＤには、電位ＶＤＬが入力される。また、配線ＶＢＧＬと、配線ＶＢＧ２Ｌと、には、高レベル電位（図１８（Ｂ）では、Ｈｉｇｈと表記する。）が入力される。

このとき、トランジスタＴｒ９３のゲートの電位は電位ＶＤＬであり、トランジスタＴｒ９４のゲートの参照電位よりも高くなっている。そのため、トランジスタＴｒ９３のオン電流は、トランジスタＴｒ９４のオン電流よりも大きくなる。

ところで、トランジスタＴｒ９５のオン電流は、トランジスタＴｒ９５のゲートに印加されている調整電位と、ソース（ここでは、トランジスタＴｒ９５の第２端子）の電位と、によって定まる。また、キルヒホッフの法則より、トランジスタＴｒ９５のオン電流は、トランジスタＴｒ９３のオン電流と、トランジスタＴｒ９４のオン電流と、の和と等しくなる。

トランジスタＴｒ９１、及びトランジスタＴｒ９２では、それぞれのバックゲートに高レベル電位が印加されているため、トランジスタＴｒ９１、及びトランジスタＴｒ９２のそれぞれは、電流源として機能する。トランジスタＴｒ９４のオン電流は、トランジスタＴｒ９３のオン電流よりも小さいため、容量素子Ｃ９１の第１端子に電荷が保持される。なお、容量素子Ｃ９１の第１端子の電位は、電位ＶＤＤ２からトランジスタＴｒ９２のしきい値電圧分低下した電位（以後、ＶＤＤ２−Ｖ_ｔｈと記載する。）となる。

ここで、トランジスタＴｒ９６に着目する。トランジスタＴｒ９６のゲートの電位は、容量素子Ｃ９１の第１端子の電位とほぼ等しいため、ＶＤＤ２−Ｖ_ｔｈとなる。更に、トランジスタＴｒ９６のバックゲートに高レベル電位が印加されているため、トランジスタＴｒ９６はノーマリーオン状態となっている。そのため、トランジスタＴｒ９６の第１端子から第２端子に電流が流れる。

また、トランジスタＴｒ９７のゲートには、調整電位が印加されているため、トランジスタＴｒ９７は導通状態となり、トランジスタＴｒ９７の第１端子から第２端子に電流が流れる。ところで、トランジスタＴｒ９６のオン電流は、トランジスタＴｒ９６のゲートにＶＤＤ２−Ｖ_ｔｈが印加され、かつトランジスタＴｒ９６のバックゲートに高電位が印加されているため、トランジスタＴｒ９７のオン電流よりも大きくなる。そのため、出力端子ＯＴＤから出力される電位は、電位ＶＤＤ２となる。

時刻Ｔ２２において、入力端子ＩＮＤには、電位ＧＮＤが入力される。また、配線ＶＢＧＬと、配線ＶＢＧ２Ｌと、には、時刻Ｔ２２以前から引き続き、高レベル電位が入力される。

このとき、トランジスタＴｒ９３のゲートの電位は電位ＧＮＤとなるので、トランジスタＴｒ９３のオン電流は、トランジスタＴｒ９４のオン電流よりも小さくなる。また、トランジスタＴｒ９３のサイズなどによっては、トランジスタＴｒ９３は非導通状態となるが、本動作例では、トランジスタＴｒ９３には、トランジスタＴｒ９４のオン電流よりも小さい、オン電流が生じるものとする。

ところで、前述したとおり、トランジスタＴｒ９５のオン電流は、トランジスタＴｒ９３のオン電流と、トランジスタＴｒ９４のオン電流と、の和と等しい。しかし、トランジスタＴｒ９４のオン電流は、トランジスタＴｒ９３のオン電流よりも大きいため、容量素子Ｃ９１の第１端子に保持された電荷は放電され、容量素子Ｃ９１の第１端子の電位は、電位ＶＳＳ２の近傍まで低下する。

ここで、トランジスタＴｒ９６に着目する。トランジスタＴｒ９６のゲートの電位は、容量素子Ｃ９１と第１端子の電位とほぼ等しいため、電位ＶＳＳ２の近傍の電位となる。このため、トランジスタＴｒ９６のオン電流は、時刻Ｔ２２直前のオン電流よりも小さくなる。

トランジスタＴｒ９７のゲートには、調整電位が印加されているため、トランジスタＴｒ９７は導通状態となっており、時刻Ｔ２２以前から引き続き、トランジスタＴｒ９７の第１端子から第２端子に電流が流れている。トランジスタＴｒ９７のオン電流は、トランジスタＴｒ９６のオン電流よりも大きいため、出力端子ＯＴＤから出力される電位は、電位ＶＳＳ２となる。

時刻Ｔ２３において、配線ＶＢＧＬと、配線ＶＢＧ２Ｌと、には低レベル電位が印加される。つまり、トランジスタＴｒ９１、トランジスタＴｒ９２、及びトランジスタＴｒ９６のそれぞれのバックゲートに低レベル電位が印加されることになり、トランジスタＴｒ９１、トランジスタＴｒ９２、及びトランジスタＴｒ９６のそれぞれが非導通状態となる。このようにすることで、トランジスタＴｒ９１、トランジスタＴｒ９２、及びトランジスタＴｒ９６に流れる貫通電流を削減して、差動アンプ６２２の消費電力を低減することができる。つまり、入力端子ＩＮＤの電位が電位ＧＮＤであることが分かっている場合、例えば、表示装置がＩＤＳ駆動（ＩＤＳ駆動については後述する。）の実施期間、又は帰線期間などの、タイミング信号が長期間、低レベル電位になる場合において、配線ＶＢＧＬと、配線ＶＢＧ２Ｌと、の電位を低レベル電位とすることで、低消費電力化が実現できる。

＜＜回路６１０＞＞
ここで、レベルシフタ６００と異なる別のレベルシフタの構成例について説明する。

図１９（Ａ）に示す回路６１０は、レベルシフタ６２０と、ロジック回路６３０と、を有する。ロジック回路６３０は、レベルシフタ６２０への入力信号を生成する回路である。

ロジック回路６３０は、フリップフロップ回路ＤＳＲ１と、フリップフロップ回路ＤＳＲ２と、ＡＮＤ回路ＬＧａと、ＡＮＤ回路ＬＧｂと、を有する。但し、ＡＮＤ回路ＬＧａと、ＡＮＤ回路ＬＧｂと、は、それぞれ第２入力端子に入力された信号の論理を反転する機能を有する。実際の構成としては、ＡＮＤ回路の２つある入力端子の一方にインバータを電気的に接続する構成とすればよい。

フリップフロップ回路ＤＳＲ１の入力端子は、配線ＩＮＬと電気的に接続され、フリップフロップ回路ＤＳＲ１の出力端子は、フリップフロップ回路ＤＳＲ２の入力端子と、ＡＮＤ回路ＬＧａの第１入力端子と、ＡＮＤ回路ＬＧｂの第２入力端子と、に電気的に接続され、フリップフロップ回路ＤＳＲ１のクロック入力端子は、配線ＣＬＫＬと電気的に接続されている。フリップフロップ回路ＤＳＲ２の出力端子は、ＡＮＤ回路ＬＧａの第２端子と、ＡＮＤ回路ＬＧｂの第１端子と、に電気的に接続され、フリップフロップ回路ＤＳＲ２のクロック入力端子は、配線ＣＬＫＬと電気的に接続されている。

なお、配線ＩＮＬは、ロジック回路６３０に入力信号を供給する配線であり、配線ＣＬＫＬは、ロジック回路６３０を駆動するためのクロック信号を供給する配線である。

ロジック回路６３０は、配線ＩＮＬに入力された信号をレベルシフトする場合において、クロック信号に同期して、出力端子ＬＯＴａ、及び出力端子ＬＯＴｂからそれぞれ対応したパルス信号を出力する機能を有する。

レベルシフタ６２０は、差動アンプ６２２＿１と、差動アンプ６２２＿２と、バッファ回路６２１と、を有する。差動アンプ６２２＿１、及び差動アンプ６２２＿２には、前述した差動アンプ６２２を適用することができる。

差動アンプ６２２＿１の入力端子ＩＮＤは、ＡＮＤ回路ＬＧａの出力端子ＬＯＴａと電気的に接続され、差動アンプ６２２＿１の出力端子ＯＴＤは、バッファ回路６２１の入力端子ＩＮａと電気的に接続されている。差動アンプ６２２＿２の入力端子ＩＮＤは、ＡＮＤ回路ＬＧｂの出力端子ＬＯＴｂと電気的に接続され、差動アンプ６２２＿２の出力端子ＯＴＤは、バッファ回路６２１の入力端子ＩＮｂと電気的に接続されている。バッファ回路６２１の出力端子ＯＴＢＦは、配線ＯＴＬと電気的に接続されている。なお、差動アンプ６２２＿１の出力端子ＯＴＤと、バッファ回路６２１の入力端子ＩＮａと、の電気的に接続間をノードＮＤａとし、差動アンプ６２２＿２の出力端子ＯＴＤと、バッファ回路６２１の入力端子ＩＮｂと、の電気的に接続間をノードＮＤｂとする。

次に、回路６１０の動作例について説明する。

図１９（Ｂ）は、回路６１０の動作例を示すタイミングチャートである。該タイミングチャートは、時刻Ｔ３１乃至時刻Ｔ３６における、配線ＣＬＫＬ、配線ＩＮＬ、出力端子ＬＯＴａ、出力端子ＬＯＴｂ、ノードＮＤａ、ノードＮＤｂ、配線ＯＴＬの電位の変化を示している。

時刻Ｔ３１において、配線ＩＮＬに、低レベル電位Ｌ（ＧＮＤ）から高レベル電位Ｈ（ＶＤＬ）に遷移する信号が入力される。

時刻Ｔ３２において、ロジック回路６３０は、該信号の遷移後の最初のクロック信号の立ち上がりエッジに同期して、出力端子ＬＯＴａから高レベル電位Ｈ（ＶＤＬ）のパルス信号を出力する。その結果、差動アンプ６２２＿１の入力端子ＩＮＤに、高レベル電位Ｈ（ＶＤＬ）が入力されるため、差動アンプ６２２＿１の出力端子ＯＴＤから、電位ＶＤＤ２が出力される。したがって、ノードＮＤａの電位は、電位ＶＤＤ２となる。

一方、出力端子ＬＯＴｂからは、低レベル電位Ｌ（ＧＮＤ）が出力され、差動アンプ６２２＿２の入力端子に低レベル電位Ｌ（ＧＮＤ）が入力される。したがって、差動アンプ６２２＿２の出力端子ＯＴＤから、電位ＶＳＳ２が出力され、ノードＮＤｂの電位が、電位ＶＳＳ２となる。

そのため、バッファ回路６２１の入力端子ＩＮａには、電位ＶＤＤ２が入力され、バッファ回路６２１の入力端子ＩＮｂには、電位ＶＳＳ２が入力される。バッファ回路６２１は、入力端子ＩＮａに電位ＶＤＤ２が、入力端子ＩＮｂに電位ＶＳＳ２が入力されることにより、出力端子ＯＴＢＦから、電位ＶＤＤが出力される。したがって、回路６１０の配線ＯＴＬから電位ＶＤＤが出力される。

なお、出力端子ＬＯＴａから出力されたパルス信号の長さは、配線ＣＬＫＬに入力されたクロック信号の１周期の長さとなる。したがって、時刻Ｔ３３において、出力端子ＬＯＴａから出力されたパルス信号は、低レベル電位Ｌ（ＧＮＤ）に低下し、それに伴い、差動アンプ６２２＿１の出力端子ＯＴＤ、及びノードＮＤａの電位は、電位ＶＳＳ２まで低下する。なお、バッファ回路６２１の出力端子ＯＴＢＦから出力される電位は、時刻Ｔ３３以前から引き続き、電位ＶＤＤとなる。したがって、回路６１０の配線ＯＴＬからは、電位ＶＤＤが出力される。

時刻Ｔ３４において、配線ＩＮＬに、高レベル電位Ｈ（ＶＤＬ）から低レベル電位Ｌ（ＧＮＤ）に遷移する信号が入力される。

時刻Ｔ３５において、ロジック回路６３０は、該信号の遷移後の最初のクロック信号の立ち上がりエッジに同期して、出力端子ＬＯＴｂから高レベル電位Ｈ（ＶＤＬ）のパルス信号を出力する。その結果、差動アンプ６２２＿２の入力端子ＩＮＤに、高レベル電位Ｈ（ＶＤＬ）が入力されるため、差動アンプ６２２＿２の出力端子ＯＴＤから、電位ＶＤＤ２が出力される。したがって、ノードＮＤｂの電位は、電位ＶＤＤ２となる。

一方、出力端子ＬＯＴａからは、低レベル電位Ｌ（ＧＮＤ）が出力され、差動アンプ６２２＿１の入力端子に低レベル電位Ｌ（ＧＮＤ）が入力される。したがって、差動アンプ６２２＿１の出力端子ＯＴＤから、電位ＶＳＳ２が出力され、ノードＮＤａの電位が、電位ＶＳＳ２となる。

そのため、バッファ回路６２１の入力端子ＩＮａには、電位ＶＳＳ２が入力され、バッファ回路６２１の入力端子ＩＮｂには、電位ＶＤＤ２が入力される。バッファ回路６２１は、入力端子ＩＮａに電位ＶＳＳ２が、入力端子ＩＮｂに電位ＶＤＤ２が入力されることにより、出力端子ＯＴＢＦから、電位ＶＳＳが出力される。したがって、回路６１０の配線ＯＴＬから電位ＶＳＳが出力される。

なお、出力端子ＬＯＴｂから出力されたパルス信号の長さは、配線ＣＬＫＬに入力されたクロック信号の１周期の長さとなる。したがって、時刻Ｔ３６において、出力端子ＬＯＴｂから出力されたパルス信号は、低レベル電位Ｌ（ＧＮＤ）に低下し、それに伴い、差動アンプ６２２＿２の出力端子ＯＴＤ、及びノードＮＤｂの電位は、電位ＶＳＳ２まで低下する。なお、バッファ回路６２１の出力端子ＯＴＢＦから出力される電位は、時刻Ｔ３６以前から引き続き、電位ＶＳＳとなる。したがって、回路６１０の配線ＯＴＬからは、電位ＶＳＳが出力される。

このように、レベルシフタ１０４を図１９（Ａ）に示すレベルシフタ６２０として、レベルシフタ６２０への入力信号をロジック回路６３０で生成する構成にすることによって、入力電位を高電位側又は低電位側にレベルシフトすることができる。なお、レベルシフタ６２０は、例えば、液晶素子のゲートドライバに入力するタイミング信号をレベルシフトする機能として用いればよい。

上述した、画素回路２１乃至画素回路２５、画素回路３１乃至画素回路３６が有するトランジスタＴｒ１乃至トランジスタＴｒ４、そして、ゲートドライバ１０３などが有するトランジスタＴｒ１１乃至トランジスタＴｒ２３、トランジスタＴｒ３１乃至トランジスタＴｒ３６、トランジスタＴｒ８１乃至トランジスタＴｒ８８、及びトランジスタＴｒ９１乃至トランジスタＴｒ９７は、ＯＳトランジスタを適用することができる。

特に、上述のゲートドライバ１０３をＯＳトランジスタのみで構成する場合、ＯＳトランジスタはＳｉトランジスタよりも電界効果移動度が低い場合があるため、ゲートドライバ１０３に入力するタイミング信号は、高電圧にするのが好ましい。その場合、ゲートドライバ１０３に入力するタイミング信号を、上述したレベルシフタ６００、レベルシフタ６２０などによって昇圧するような構成にする必要がある。つまり、図１に示した表示装置１００において、レベルシフタ１０４としてレベルシフタ６００（レベルシフタ６２０）を適用して、コントローラＩＣ１１２から、タイミング信号をレベルシフタ６００（レベルシフタ６２０）に送信し、該タイミング信号をレベルシフタ６００（レベルシフタ６２０）によってレベルシフトして、ゲートドライバ１０３に入力する構成にするのがよい。

また、レベルシフタ１０４として、レベルシフタ６２０を適用する場合、ロジック回路６３０は、図１に示した表示装置１００において、コントローラＩＣ１１２に作製するのが好ましい。ロジック回路６３０は、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ）の構成にすることによって、回路規模を小さくすることができる。そのため、ロジック回路６３０は、Ｓｉトランジスタのみで構成する、又は、ＳｉトランジスタとＯＳトランジスタとで構成する、のが好ましい。

このような構成とする場合、レベルシフタ１０４もＯＳトランジスタのみで構成するのがよい。このような構成にすることによって、消費電力の低減、信号遅延の低減、そして、動作特性の向上を実現することができる。また、基材１０１上にゲートドライバ１０３と同時に形成することができるため、表示装置１００の作製工程を短縮することができる。

なお、本実施の形態は、表示装置１００だけでなく、表示装置１００Ａに対しても有効である。

（実施の形態３）
次に、実施の形態１で説明した表示装置１００、又は表示装置１００Ａに実装できるソースドライバＩＣ、又はコントローラＩＣのチップについて説明する。

＜ソースドライバＩＣ＞
図２０にソースドライバＩＣの一例をブロック図として示す。ソースドライバＩＣ１１１は、ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）レシーバ７１０と、シリアルパラレル変換回路７２０と、シフトレジスタ回路７３０と、ラッチ回路７４０と、レベルシフタ７５０と、パストランジスタ論理回路７６０と、抵抗ストリング回路７７０と、外部補正回路７８０と、ＢＧＲ回路７９０（ＢａｎｄＧａｐＲｅｆｅｒｅｎｃｅ）と、バイアスジェネレータ８００と、バッファアンプ９００と、を有している。なお、図２０では、ソースドライバＩＣ１１１は、バイアスジェネレータ８００を２つ有している。

ＬＶＤＳレシーバ７１０は、外部のホストプロセッサと電気的に接続されている。ＬＶＤＳレシーバ７１０は、該ホストプロセッサからのビデオ信号を受信する機能を有し、ＬＶＤＳレシーバ７１０は、差動信号をシングルエンドの信号に変換して、シリアルパラレル変換回路７２０に該信号を送信する。図２０では、ビデオ信号として、アナログ電圧信号ＤＡ，ＤＢ０、アナログ電圧信号ＤＡ，ＤＢ１、アナログ電圧信号ＤＡ，ＤＢ２、アナログ電圧信号ＤＡ，ＤＢ３、アナログ電圧信号ＤＡ，ＤＢ４、アナログ電圧信号ＤＡ，ＤＢ５、アナログ電圧信号ＤＡ，ＤＢ６、及びアナログ電圧信号ＤＡ，ＤＢ７がＬＶＤＳレシーバに入力されている。なお、ＬＶＤＳレシーバ７１０は、クロック信号ＣＬＯＣＫ及びクロック信号ＣＬＯＣＫＢの入力により、逐次動作が行われ、また、ＬＶＤＳレシーバ７１０は、スタンバイ信号ＳＴＢＹにより、スタンバイ状態にする（一時停止する）ことができる。なお、クロック信号ＣＬＯＣＫＢは、クロック信号ＣＬＯＣＫの反転信号である。

シリアルパラレル変換回路７２０は、ＬＶＤＳレシーバ７１０と電気的に接続されている。シリアルパラレル変換回路７２０は、ＬＶＤＳレシーバ７１０からのシングルエンドの信号を受信する機能を有し、シリアルパラレル変換回路７２０は、シングルエンドの信号をパラレル変換して、ＢＵＳ［１２７：０］の信号として内部バスに送信する。

シフトレジスタ回路７３０は、シリアルパラレル変換回路７２０と電気的に接続され、ラッチ回路７４０はシフトレジスタ回路７３０と電気的に接続されている。シフトレジスタ回路７３０は、シリアルパラレル変換回路７２０と同期して、内部バス上のデータを各ラインのラッチ回路７４０に格納するタイミングを指定する機能を有する。

レベルシフタ７５０は、ラッチ回路７４０と電気的に接続されている。レベルシフタ７５０は、ラッチ回路７４０に全てのラインのデータが格納されたときに、それぞれのデータをレベルシフトする機能を有する。

パストランジスタ論理回路７６０は、レベルシフタ７５０と、抵抗ストリング回路７７０と電気的に接続されている。なお、パストランジスタ論理回路７６０と抵抗ストリング回路７７０によってＤＡＣ（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）が構成される。抵抗ストリング回路７７０には、８ビットの信号（図２０ではＶＲ０−ＶＲ２５５と記載）が入力され、該信号に応じた電位をパストランジスタ論理回路７６０に出力する。パストランジスタ論理回路７６０は、該電位の供給によって、レベルシフトされた各データをデジタルアナログ変換する機能を有する。

バッファアンプ９００は、パストランジスタ論理回路７６０と電気的に接続されている。バッファアンプ９００は、デジタルアナログ変換されたデータを増幅して、データ信号として増幅されたデータ（図２０ではＳ［２１５９：０］と記載）を画素アレイに送信する機能を有する。

ＢＧＲ回路７９０は、ソースドライバＩＣ１１１を駆動するための基準となる電圧を生成する機能を有する。ＢＧＲ回路７９０は、バイアスジェネレータの一方及び他方のそれぞれと電気的に接続されている。

バイアスジェネレータ８００の一方は、ＢＧＲ回路７９０と、バッファアンプ９００と、に電気的に接続されている。バイアスジェネレータ８００の一方は、ＢＧＲ回路７９０で生成した基準となる電圧から、バッファアンプ９００を動作させるためのバイアス電圧を生成する機能を有する。なお、バイアスジェネレータ８００の一方には、ＬＶＤＳレシーバ７１０と同じタイミングでスタンバイ信号ＳＴＢＹが入力され、この信号によって、バイアスジェネレータ８００の一方をスタンバイ状態にする（一時停止する、又はアイドリングストップの状態にする）ことができる。

バイアスジェネレータ８００の他方は、外部補正回路７８０に電気的に接続されている。バイアスジェネレータ８００の他方は、ＢＧＲ回路７９０で生成した基準となる電圧から、外部補正回路７８０を動作させるためのバイアス電圧を生成する機能を有する。なお、外部補正回路７８０を動作させる必要が無いとき、バイアスジェネレータ８００の他方には、スタンバイ信号ＣＭＳＴＢＹが送信され、この信号によって、バイアスジェネレータ８００の他方をスタンバイ状態にする（一時停止する、又はアイドリングストップの状態にする）ことができる。

外部補正回路７８０は、画素が有するトランジスタと電気的に接続されている。画素アレイにおいて、それぞれの画素トランジスタに電圧電流特性のバラツキが存在する場合、その表示装置に映す画像に対して影響を与えるため、表示装置の表示品位の低下を引き起こす要因となる。外部補正回路７８０は、該画素トランジスタに流れる電流量を計測して、該電流量に応じて該画素トランジスタに流れる電流量を適切にする機能を有する。なお、外部補正回路７８０には、セット信号ＣＭＳＥＴが入力され、この信号によって、外部補正回路７８０の初期化が行われる。また、外部補正回路７８０には、クロック信号ＣＭＣＬＫが入力され、この信号によって外部補正回路７８０が動作する。また、外部補正回路７８０には、画素回路が有するトランジスタからの信号（図２０ではＳ［７１９：０］と記載）が入力され、外部補正回路７８０に別に印加されている参照電位ＶＲＥＦ１、及び参照電位ＶＲＥＦ２を基準として、画像補正に関する判定が行われる。その補正に関する判定結果を、出力信号としてＣＭＯＵＴ［１１：０］がソースドライバＩＣ１１１の外部にあるイメージプロセッサに送信される。該イメージプロセッサはＣＭＯＵＴ［１１：０］の内容に基づいて、映像データの補正を行う。

なお、ソースドライバＩＣ１１１は、外部補正回路７８０を有する構成でなくてもよい。例えば、外部補正回路７８０は、ソースドライバＩＣ１１１に設けず、画素アレイが有するそれぞれの画素に補正回路を設ける構成であってもよい。また、例えば、外部補正回路７８０は、ソースドライバＩＣ１１１に設けず、後述するコントローラＩＣに設ける構成としてもよい。

ソースドライバＩＣ１１１の各回路を実現するには、高耐圧Ｓｉトランジスタを用いるのが好適である。また、高耐圧Ｓｉトランジスタを用いることで、ソースドライバＩＣ１１１が有する回路の微細化が可能となる場合があるため、これによって、高精細な表示装置を実現することができる。

＜コントローラＩＣ＞
図２１は、表示装置１００に適用できるコントローラＩＣ４００の構成例のブロック図を示している。コントローラＩＣ４００は、コントローラＩＣ１１２の一例であり、インターフェース４５０、フレームメモリ４５１、デコーダ４５２、センサコントローラ４５３、コントローラ４５４、クロック生成回路４５５、画像処理部４６０、メモリ４７０、タイミングコントローラ４７３、レジスタ４７５、及びタッチセンサコントローラ４８４を有する。

なお、コントローラＩＣ４００は、ＣＯＧ方式で、基材上に実装されるのが好ましい。また、場合によっては、コントローラＩＣ４００は、ＣＯＦ方式でＦＰＣなどに実装されてもよい。なお、図２１は、コントローラＩＣ４００が有する機能を詳細に説明するため、ホスト装置４４０、レベルシフタ１０４、ゲートドライバ１０３、表示部１０２、ソースドライバＩＣ１１１、及びタッチセンサユニット２００も図示している。また、実施の形態１で説明したとおり、レベルシフタ１０４、ゲートドライバ１０３、及び表示部１０２は、ＯＳトランジスタを備える構成として、該基材上に形成されていることが好ましい。

コントローラＩＣ４００とホスト装置４４０との通信は、インターフェース４５０を介して行われる。ホスト装置４４０からは、画像データ、各種制御信号等がコントローラＩＣ４００に送られる。また、コントローラＩＣ４００からは、タッチセンサコントローラ４８４が取得したタッチ位置などの情報が、ホスト装置４４０に送られる。なお、コントローラＩＣ４００が有するそれぞれの回路は、ホスト装置４４０の規格、表示装置１００の仕様等によって、適宜取捨される。

フレームメモリ４５１は、コントローラＩＣ４００に入力された画像データを保存するためのメモリである。ホスト装置から圧縮された画像データが送られる場合、フレームメモリ４５１は、圧縮された画像データを格納することが可能である。デコーダ４５２は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ４５２は処理を行わない。または、デコーダ４５２を、フレームメモリ４５１とインターフェース４５０との間に、配置することもできる。

画像処理部４６０は、画像データに対して各種画像処理を行う機能を有する。例えば、画像処理部４６０は、ガンマ補正回路４６１、調光回路４６２、調色回路４６３を有する。

画像処理部４６０で処理された画像データは、メモリ４７０を経て、図１のソースドライバＩＣ１１１に出力される。メモリ４７０は、画像データを一時的に格納するためのメモリであり、ラインバッファと呼ばれることがある。ソースドライバＩＣ１１１は、入力された画像データを処理し、表示部１０２のソース線に書き込む機能をもつ。

タイミングコントローラ４７３は、ソースドライバＩＣ１１１、タッチセンサコントローラ４８４、表示装置１００に形成されているゲートドライバ１０３で使用するタイミング信号を生成する機能を有する。なお、本発明の一態様では、ゲートドライバ１０３に入力されるタイミング信号が、表示装置１００に形成されているレベルシフタ１０４でレベルシフトされてから、ゲートドライバ１０３に送信される構成となっている。ゲートドライバ１０３は、表示部１０２の画素を選択する機能を有する。

タッチセンサコントローラ４８４は、図２１のタッチセンサユニット２００のＴＳドライバＩＣ２１１、センス回路２１２を制御する機能をもつ。センス回路２１２で読み出されたタッチ情報を含む信号は、タッチセンサコントローラ４８４で処理され、インターフェース４５０を介して、ホスト装置４４０に送出される。ホスト装置４４０は、タッチ情報を反映した画像データを生成し、コントローラＩＣ４００に送出する。なお、コントローラＩＣ４００で、画像データにタッチ情報を反映する構成も可能である。

クロック生成回路４５５は、コントローラＩＣ４００で使用されるクロック信号を生成する機能を有する。コントローラ４５４は、インターフェース４５０を介してホスト装置４４０から送られる各種制御信号を処理し、コントローラＩＣ４００内の各種回路を制御する機能を有する。また、コントローラ４５４は、コントローラＩＣ４００内の各種回路への電源供給を制御する機能を有する。以下、使われていない回路への電源供給を一時的に遮断することを、パワーゲーティングと呼ぶ。

なお、パワーゲーティングが行われる回路は、領域４９０内の回路に限定せず、例えば、ゲートドライバ１０３、レベルシフタ１０４、ソースドライバＩＣ１１１、表示部１０２などに対しても行ってもよい。

特に、表示部１０２が前述したＯＳトランジスタを有する場合、ＯＳトランジスタはオフ電流が非常に小さい特性を有するため、表示素子に画像データを長時間保持することができる。つまり、静止画の場合において、画像データのリフレッシュを行う必要が無いため、このとき、表示装置１００が有する所定の回路をパワーゲーティングすることができる。本明細書では、このような動作をアイドリングストップ（本明細書ではＩＤＳと呼称する。）駆動と呼ぶこととする。

レジスタ４７５は、コントローラＩＣ４００の動作に用いられるデータを格納する。レジスタ４７５が格納するデータには、画像処理部４６０が補正処理を行うために使用するパラメータ、タイミングコントローラ４７３が各種タイミング信号の波形生成に用いるパラメータなどがある。レジスタ４７５は、複数のレジスタで構成されるスキャンチェーンレジスタを備える。

センサコントローラ４５３には、光センサ４４３が電気的に接続されている。光センサ４４３には外光４４５を検知し、検知信号を生成する。センサコントローラ４５３は該検知信号を基に、制御信号を生成する。センサコントローラ４５３で生成される該制御信号は、例えば、コントローラ４５４に出力される。なお、光センサ４４３は、必ずしも有さなくてもよい。

調光回路４６２は、表示部１０２に表示する画像データの明るさ（輝度ともいう。）を調整する機能を有する。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。特に、調光処理は、光センサ４４３と組み合わせて行うことができる。この場合、光センサ４４３及びセンサコントローラ４５３を用いて測定した、外光４４５の明るさに応じて、表示部１０２に表示する画像データの輝度を調整することができる。

調色回路４６３は、表示部１０２に表示する画像データの色彩（色調ともいう）を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。

画像処理部４６０は、表示装置１００の仕様によって、ＲＧＢ−ＲＧＢＷ変換回路など、他の処理回路を有する場合がある。ＲＧＢ−ＲＧＢＷ変換回路とは、ＲＧＢ（赤、緑、青）画像データを、ＲＧＢＷ（赤、緑、青、白）画像信号に変換する機能をもつ回路である。すなわち、表示装置１００がＲＧＢＷ４色の画素を有する場合、画像データ内のＷ（白）成分を、Ｗ（白）画素を用いて表示することで、消費電力を低減することができる。なお、表示装置１００がＲＧＢＹの４色の画素を有する場合、ＲＧＢ−ＲＧＢＷ変換回路はこれに限らず、例えば、ＲＧＢ−ＲＧＢＹ（赤、緑、青、黄）変換回路を用いることができる。

＜パラメータ＞
ガンマ補正、調光、調色などの画像補正処理は、入力の画像データＸに対して出力の補正データＹを作成する処理に相当する。画像処理部４６０が使用するパラメータは、画像データＸを、補正データＹに変換するためのパラメータである。

パラメータの設定方式には、テーブル方式、関数近似方式がある。図２２（Ａ）に示すテーブル方式では、画像データＸ_ｎに対して、補正データＹ_ｎをパラメータとしてテーブルに格納される。テーブル方式では、当該テーブルに対応するパラメータを格納するレジスタを多数必要とするが、補正の自由度が高い。一方、あらかじめ経験的に画像データＸに対する補正データＹを決められる場合には、図２２（Ｂ）のように、関数近似方式を採用する構成が有効である。ａ_１、ａ_２、ｂ_２等がパラメータである。ここで、区間毎に線形近似する方法を示しているが、非線形関数で近似する方法も可能である。関数近似方式では、補正の自由度は低いが、関数を定義するパラメータを格納するレジスタが少なくて済む。

タイミングコントローラ４７３が使用するパラメータは、例えば、図２２（Ｃ）に示すように、タイミングコントローラ４７３の生成信号が、基準信号に対して低レベル電位“Ｌ”（またが高レベル電位“Ｈ”）となるタイミングを示すものである。パラメータＲａ（またはＲｂ）は、基準信号に対して“Ｌ”（または“Ｈ”）となるタイミングが、クロック何周期分であるかを示している。

上記、補正のためのパラメータは、レジスタ４７５に格納することができる。また、上記以外にレジスタ４７５に格納できるパラメータとしては、ＥＬ補正回路４６４のデータ、ユーザが設定した表示装置１００の輝度、色調、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、タッチセンサコントローラ４８４の感度などがある。

＜パワーゲーティング＞
コントローラ４５４は、ホスト装置４４０から送られる画像データに変化がない場合、コントローラＩＣ４００内の一部回路をパワーゲーティングすることができる。具体的には、一部回路とは、例えば、領域４９０内の回路（フレームメモリ４５１、デコーダ４５２、画像処理部４６０、メモリ４７０、タイミングコントローラ４７３、レジスタ４７５）を指す。ホスト装置４４０から画像データに変化がないことを示す制御信号をコントローラＩＣ４００に送信し、当該制御信号をコントローラ４５４で検出した場合にパワーゲーティングする構成が可能である。

また、パワーゲーティングを行う回路は、コントローラＩＣ４００が有する回路に限定せず、例えば、ソースドライバＩＣ１１１、レベルシフタ１０４、ゲートドライバ１０３などに対して、行ってもよい。

領域４９０内の回路は、画像データに関する回路と、表示装置１００を駆動するための回路であるため、画像データに変化がない場合は、一時的に領域４９０内の回路を停止することができる。なお、画像データに変化がない場合でも、表示部１０２の画素に使用されるトランジスタがデータを保持できる時間（アイドリングストップが可能な時間）を考慮してもよい。また、表示部１０２の画素が反射素子として液晶素子を適用した場合において、液晶素子が焼き付き防止のため行う反転駆動の時間を考慮してもよい。

例えば、コントローラ４５４はタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域４９０内の回路への電源供給を再開するタイミングを決定してもよい。なお、フレームメモリ４５１もしくはメモリ４７０に画像データを保存しておき、当該画像データを反転駆動時に表示部１０２に供給する画像データとする構成が可能である。このような構成とすることで、ホスト装置４４０から画像データを送信することなく反転駆動が実行できる。したがって、ホスト装置４４０からのデータ送信量を低減でき、コントローラＩＣ４００の消費電力を低減することができる。

以下、フレームメモリ４５１、レジスタ４７５の具体的な回路構成を説明する。なお、パワーゲーティングすることができる回路として説明した、領域４９０内の回路、センサコントローラ４５３、およびタッチセンサコントローラ４８４等は、この限りではない。コントローラＩＣ４００の構成、ホスト装置４４０の規格、表示装置１００の仕様等によって、様々な組み合わせが考えられる。

＜フレームメモリ４５１＞
図２３（Ａ）に、フレームメモリ４５１の構成例を示す。フレームメモリ４５１は、制御部５０２、セルアレイ５０３、周辺回路５０８を有する。周辺回路５０８は、センスアンプ回路５０４、ドライバ５０５、メインアンプ５０６、入出力回路５０７を有する。

制御部５０２は、フレームメモリ４５１を制御する機能を有する。例えば、制御部５０２は、ドライバ５０５、メインアンプ５０６、および入出力回路５０７を制御する。

ドライバ５０５には、複数の配線ＷＬ、複数の配線ＣＳＥＬが電気的に接続されている。ドライバ５０５は、複数の配線ＷＬ、複数の配線ＣＳＥＬに出力する信号を生成する。

セルアレイ５０３は、複数のメモリセル５０９を有する。メモリセル５０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに、電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢは、ローカルビット線である。図２３（Ａ）の例では、セルアレイ５０３の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。

図２３（Ｂ）に、メモリセル５０９の構成例を示す。メモリセル５０９は、トランジスタＭＷ１、容量素子ＣＳ１を有する。メモリセル５０９は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のメモリセルと同様の回路構成を有する。

トランジスタＭＷ１は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、ＯＳトランジスタでメモリセル５０９を構成することで、容量素子ＣＳ１から電荷がリークすることを抑えられるため、フレームメモリ４５１のリフレッシュ動作の頻度を低減できる。また、電源供給が遮断されても、フレームメモリ４５１は長時間画像データを保持することが可能である。また、電圧Ｖｂｇ＿ｗ１を負電圧にすることで、トランジスタＭＷ１の閾値電圧を正電位側にシフトさせることができ、メモリセル５０９の保持時間を長くすることができる。

ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ソースに対するゲートの電圧が負の電圧であるときの、ソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０^−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０^−２４）以下であることがより好ましい。

ＯＳトランジスタのチャネル形成領域に有する金属酸化物（酸化物半導体）のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル形成領域に適用される金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含むことが好ましい。このような金属酸化物としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような金属酸化物は高純度化された金属酸化物と呼ぶことができる。高純度化された金属酸化物を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。

セルアレイ５０３が有する複数のメモリセル５０９の、トランジスタＭＷ１はＯＳトランジスタである一方、その他の回路のトランジスタは、例えば、シリコンウエハに作製されるＳｉトランジスタとすることができる。これにより、セルアレイ５０３をセンスアンプ回路５０４に積層して設けることができる。よって、フレームメモリ４５１の回路面積を縮小でき、コントローラＩＣ４００の小型化につながる。

セルアレイ５０３は、センスアンプ回路５０４に積層して設けられている。センスアンプ回路５０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは、配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。

センスアンプ回路５０４には、４本の配線ＬＢＬに対して１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路５０４の構成は、図２３（Ａ）の構成例に限定されない。

メインアンプ５０６は、センスアンプ回路５０４および入出力回路５０７に接続されている。メインアンプ５０６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ５０６は省略することができる。

入出力回路５０７は、書き込みデータに対応する電位を配線ＧＢＬと配線ＧＢＬＢ、またはメインアンプ５０６に出力する機能、配線ＧＢＬと配線ＧＢＬＢの電位、またはメインアンプ５０６の出力電位を読み出し、データとして外部に出力する機能を有する。配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。よって、入出力回路５０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。

＜レジスタ４７５＞
図２４は、レジスタ４７５の構成例を示すブロック図である。レジスタ４７５は、スキャンチェーンレジスタ部４７５Ａ、およびレジスタ部４７５Ｂを有する。スキャンチェーンレジスタ部４７５Ａは、複数のレジスタ４３０を有する。複数のレジスタ４３０によって、スキャンチェーンレジスタが構成されている。レジスタ部４７５Ｂは、複数のレジスタ４３１を有する。

レジスタ４３０は、電源が遮断された状態でもデータが消失しない不揮発性レジスタである。レジスタ４３０を不揮発化するため、ここでは、レジスタ４３０は、ＯＳトランジスタを用いた保持回路を備えている。

他方、レジスタ４３１は揮発性レジスタである。レジスタ４３１の回路構成には特段の制約はなく、データを記憶することが可能な回路であればよく、ラッチ回路、フリップフロップ回路などで構成すればよい。画像処理部４６０、およびタイミングコントローラ４７３は、レジスタ部４７５Ｂにアクセスし、対応するレジスタ４３１からデータを取り込む。あるいは、画像処理部４６０、およびタイミングコントローラ４７３は、レジスタ部４７５Ｂから供給されるデータにしたがって、処理内容が制御される。

レジスタ４７５に格納しているデータを更新する場合、まず、スキャンチェーンレジスタ部４７５Ａのデータを変更する。スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０のデータを書き換えた後、スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０のデータを、レジスタ部４７５Ｂの各レジスタ４３１に一括してロードする。

これにより、画像処理部４６０、およびタイミングコントローラ４７３等は、一括して更新されたデータを使用して、各種処理を行うことができる。データの更新に同時性が保たれるため、コントローラＩＣ４００の安定した動作を実現できる。スキャンチェーンレジスタ部４７５Ａとレジスタ部４７５Ｂとを備えることで、画像処理部４６０、およびタイミングコントローラ４７３が動作中でも、スキャンチェーンレジスタ部４７５Ａのデータを更新することができる。

コントローラＩＣ４００のパワーゲーティング実行時には、レジスタ４３０において、保持回路にデータを格納（セーブ）してから電源を遮断する。電源復帰後、レジスタ４３０のデータをレジスタ４３１に復帰（ロード）して通常動作を再開する。なお、レジスタ４３０に格納されているデータとレジスタ４３１に格納されているデータとが整合しない場合は、レジスタ４３１のデータをレジスタ４３０にセーブした後、あらためて、レジスタ４３０の保持回路にデータを格納する構成が好ましい。データが整合しない場合としては、スキャンチェーンレジスタ部４７５Ａに更新データを挿入中などが挙げられる。

図２５に、レジスタ４３０、レジスタ４３１の回路構成例を示す。図２５には、スキャンチェーンレジスタ部４７５Ａの２段分のレジスタ４３０と、これらレジスタ４３０に対応する２個のレジスタ４３１を示している。

レジスタ４３０は、保持回路５７、セレクタ５８、フリップフロップ回路５９を有する。セレクタ５８とフリップフロップ回路５９とでスキャンフリップフロップ回路が構成されている。

保持回路５７には、信号ＳＡＶＥ２、ＬＯＡＤ２が入力される。保持回路５７は、トランジスタＴｒ４１乃至Ｔｒ４６、容量素子Ｃ４１、Ｃ４２を有する。トランジスタＴｒ４１、Ｔｒ４２はＯＳトランジスタである。トランジスタＴｒ４１、Ｔｒ４２をメモリセル５０９のトランジスタＭＷ１（図２３（Ｂ）参照）と同様にバックゲート付きのＯＳトランジスタとしてもよい。

トランジスタＴｒ４１、Ｔｒ４３、Ｔｒ４４および容量素子Ｃ４１により、３トランジスタ型のゲインセルが構成される。同様に、トランジスタＴｒ４２、Ｔｒ４５、Ｔｒ４６および容量素子Ｃ４２により、３トランジスタ型のゲインセルが構成される。２個のゲインセルによって、フリップフロップ回路５９が保持する相補データを記憶する。トランジスタＴｒ４１、Ｔｒ４２がＯＳトランジスタであるので、保持回路５７は、電源が遮断された状態でも長時間データを保持することが可能である。レジスタ４３０において、トランジスタＴｒ４１、Ｔｒ４２以外のトランジスタはＳｉトランジスタで構成すればよい。

保持回路５７は、信号ＳＡＶＥ２に従い、フリップフロップ回路５９が保持する相補データを格納し、信号ＬＯＡＤ２に従い、保持しているデータをフリップフロップ回路５９にロードする。

フリップフロップ回路５９の入力端子には、セレクタ５８の出力端子が電気的に接続され、データ出力端子には、レジスタ４３１の入力端子が電気的に接続されている。フリップフロップ回路５９は、インバータ６０、インバータ６１、インバータ６２、インバータ６３、インバータ６４、インバータ６５、アナログスイッチ６７、及びアナログスイッチ６８を有する。アナログスイッチ６７、及びアナログスイッチ６８の導通状態は、スキャンクロック（ＳｃａｎＣｌｏｃｋと表記）信号によって制御される。フリップフロップ回路５９は、図２５の回路構成に限定されず、様々なフリップフロップ回路５９を適用することができる。

セレクタ５８の２個の入力端子の一方には、レジスタ４３１の出力端子が電気的に接続され、他方には、前段のフリップフロップ回路５９の出力端子が電気的に接続されている。なお、スキャンチェーンレジスタ部４７５Ａの初段のセレクタ５８の入力端子は、レジスタ４７５の外部からデータが入力される。セレクタ５８は、信号ＳＡＶＥ１に基づいて、２個ある入力端子のどちらかの信号を、出力端子側に出力する。具体的には、セレクタ５８は、前段のフリップフロップ回路５９から送られるデータ、又はレジスタ４３１から送られるデータのどちらかを選択して、フリップフロップ回路５９に入力する機能を有する。

レジスタ４３１は、インバータ７１、インバータ７２、インバータ７３、クロックドインバータ７４、アナログスイッチ７５、及びバッファ７６を有する。レジスタ４３１は信号ＬＯＡＤ１に基づいて、フリップフロップ回路５９のデータをロードする。そして、ロードしたデータは、端子Ｑ１、及び端子Ｑ２から出力される。なお、レジスタ４３１のトランジスタはＳｉトランジスタで構成すればよい。

＜コントローラＩＣの他の構成例＞
以下に、コントローラＩＣ４００とは別のコントローラＩＣの構成例を説明する。

図２６は、表示装置１００Ａに適用できるコントローラＩＣ１１２の構成例のブロック図を示している。図２６に示すコントローラＩＣ４００Ａは、コントローラＩＣ１１２の一例であり、コントローラＩＣ４００の変形例である。コントローラＩＣ１１２は、領域４９１を有し、コントローラ４５４は、領域４９１内の回路への電源供給を制御する。なお、コントローラＩＣ４００Ａの説明は、コントローラＩＣ４００と異なる部分のみを扱い、コントローラＩＣ４００と共通する部分に関しては、説明を省略する。

なお、コントローラＩＣ４００Ａは、ＣＯＧ方式で、基材上に実装されるのが好ましい。また、場合によっては、コントローラＩＣ４００Ａは、ＣＯＦ方式でＦＰＣなどに実装されてもよい。なお、図２６は、コントローラＩＣ４００Ａが有する機能を詳細に説明するため、レベルシフタ１０４ａ、レベルシフタ１０４ｂ、ゲートドライバ１０３ａ、ゲートドライバ１０３ｂ、表示部１０６、ソースドライバＩＣ１１１、及びタッチセンサユニット２００も図示している。また、実施の形態１で説明したとおり、レベルシフタ１０４ａ、レベルシフタ１０４ｂ、ゲートドライバ１０３ａ、ゲートドライバ１０３ｂ、及び表示部１０６は、ＯＳトランジスタを備える構成として、該基材上に形成されていることが好ましい。

実施の形態１、及び実施の形態２で述べたとおり、表示装置１００Ａは、ハイブリッド表示装置であるため、表示装置１００Ａの表示部１０６の画素１０に、表示素子として、反射素子１０ａと発光素子１０ｂと、を有する。反射素子１０ａは、反射光を利用して表示装置に画像を映す表示素子であり、液晶などを適用することができる。また、発光素子１０ｂは、自発光によって、表示装置に画像を映す表示素子であり、有機ＥＬなどを適用することができる。なお、発光素子１０ｂは、有機ＥＬに限定せず、例えば、バックライトを備えた透過型液晶素子、ＬＥＤ、又は量子ドットを利用した表示素子などとしてもよい。ここでは、反射素子１０ａとして液晶素子を適用し、発光素子１０ｂとして有機ＥＬ素子を適用した場合のコントローラＩＣ４００Ａの説明を行う。

実施の形態１で述べたとおり、ソースドライバＩＣ１１１は、表示装置１００Ａの基材１０１上に、ＣＯＧ方式で、実装されている。なお、本構成例では、ソースドライバＩＣ１１１は、ソースドライバＩＣ１１１ａ、ソースドライバＩＣ１１１ｂを有している。ソースドライバＩＣ１１１ａは、反射素子１０ａ、及び発光素子１０ｂの一方を駆動する機能を有し、ソースドライバＩＣ１１１ｂは、反射素子１０ａ、及び発光素子１０ｂの他方を駆動する機能を有する。なお、ここでは２種類のソースドライバＩＣ１１１ａ、１１１ｂで表示部１０６のソースドライバを構成しているが、ソースドライバの構成はこれに限定されない。例えば、反射素子１０ａを駆動するためのソースドライバと、発光素子１０ｂを駆動するためのソースドライバと、の双方を駆動できるソースドライバＩＣを表示装置１００Ａに備えてもよい。

また、実施の形態１で述べたとおり、ゲートドライバ１０３ａ、１０３ｂは、基材１０１上に形成されている。ゲートドライバ１０３ａは、反射素子１０ａ、及び発光素子１０ｂの一方に対して走査線駆動を行う機能を有し、ゲートドライバ１０３ｂは、反射素子１０ａ、及び発光素子１０ｂの他方に対して走査線駆動を行う機能を有する。なお、ここでは２種類のゲートドライバ１０３ａ、１０３ｂで表示部１０６のゲートドライバを構成しているが、ゲートドライバの構成はこれに限定されない。例えば、反射素子１０ａを駆動するためのゲートドライバと、発光素子１０ｂを駆動するためのゲートドライバと、の双方を駆動できるゲートドライバを表示装置１００Ａに備えてもよい。

表示装置１００Ａは、発光素子１０ｂとして、有機ＥＬ素子を適用しているので、コントローラＩＣ４００Ａの画像処理部４６０に、ＥＬ補正回路４６４を備えることができる。ＥＬ補正回路４６４は、発光素子１０ｂを駆動するソースドライバＩＣ（ソースドライバＩＣ１１１ａ、又はソースドライバＩＣ１１１ｂ）に、発光素子１０ｂを流れる電流を検出する電流検出回路を備えている場合に、設けられる。ＥＬ補正回路４６４は、該電流検出回路から送信される信号に基づいて、発光素子１０ｂの輝度を調節する機能を有する。

コントローラＩＣ４００Ａは、コントローラＩＣ４００と同様に、センサコントローラ４５３に、光センサ４４３を電気的に接続することができる。光センサ４４３には外光４４５を検知し、検知信号を生成する。センサコントローラ４５３は該検知信号を基に、制御信号を生成する。センサコントローラ４５３で生成される該制御信号は、例えば、コントローラ４５４に出力される。

ところで、画像処理部４６０は、反射素子１０ａと発光素子１０ｂが同じ画像データを表示する場合、反射素子１０ａが表示する画像データと、発光素子１０ｂが表示する画像データと、を分けて作成する機能を有する。この場合、上述した光センサ４４３及びセンサコントローラ４５３を用いて測定した、外光４４５の明るさに応じて、反射素子１０ａの反射強度、及び発光素子１０ｂの発光強度を調整する（調光処理を行う）ことができる。

晴れの日の日中に外で表示装置１００Ａを使用する場合、反射素子１０ａのみで十分な輝度が得られるときは、発光素子１０ｂを光らせる必要は無い。これは、発光素子１０ｂで表示を行おうとしても、外光の強度に負けて良好な表示が得られないからである。また、夜間や暗所で表示装置１００Ａを使用する場合、発光素子１０ｂを光らせて表示を行う。

外光の明るさに応じて、画像処理部４６０は、反射素子１０ａのみで表示を行う画像データを作成、もしくは発光素子１０ｂのみで表示を行う画像データを作成、もしくは反射素子１０ａと発光素子１０ｂを組み合わせて表示を行う画像データを作成することができる。外光の明るい環境においても、又は、外光の暗い環境においても、表示装置１００Ａは良好な表示を行うことができる。さらに、外光の明るい環境においては、発光素子１０ｂを光らせないことで、又は発光素子１０ｂの輝度を低くすることで、表示装置１００Ａの消費電力を低減することができる。

また、反射素子１０ａの表示に、発光素子１０ｂの表示を組み合わせることで、色調を補正することができる。このような色調補正のためには、上述した光センサ４４３及びセンサコントローラ４５３に、外光４４５の色調を測定する機能を追加すればよい。例えば、夕暮れ時の赤みがかかった環境において表示装置１００を使用する場合、反射素子１０ａによる表示のみでは、Ｇ（緑）成分が足りない、Ｂ（青）成分が足りない、またはその両方の成分が足りなくなるため、発光素子１０ｂを発光させることで、色調を補正する（調色処理を行う）ことができる。

また、反射素子１０ａと発光素子１０ｂは、異なる画像データを表示することができる。一般に、反射素子として適用できる液晶や電子ペーパーなどは、動作速度が遅いものが多い（絵を表示するまでに時間を要する。）。そのため、反射素子１０ａに背景となる静止画を表示し、発光素子１０ｂに動きのあるマウスポインタ等を表示することができる。静止画に対しては、前述したＩＤＳ駆動を行い、動画に対しては、発光素子１０ｂを光らせることで、表示装置１００Ａは、なめらかな動画表示と低消費電力を両立することができる。この場合、フレームメモリ４５１には、反射素子１０ａと発光素子１０ｂ、それぞれに表示する画像データを保存する領域を設ければよい。

コントローラＩＣ４００Ａに、ＴＳドライバＩＣ２１１およびセンス回路２１２の一方または双方を設けてもよい。コントローラＩＣ４００についても同様である。

＜＜動作例＞＞
表示装置１００Ａに関するコントローラＩＣ４００Ａと、レジスタ４７５の動作例について、出荷前と、表示装置１００Ａを有する電子機器の起動時、および通常動作時に分けて説明する。

＜出荷前＞
出荷前には、表示装置１００Ａの仕様等に関するパラメータを、レジスタ４７５に格納する。これらのパラメータには、例えば、画素数、タッチセンサ数、タイミングコントローラ４７３が各種タイミング信号の生成に用いるパラメータ、ソースドライバＩＣ（ソースドライバＩＣ１１１ａ又はソースドライバＩＣ１１１ｂ）に発光素子１０ｂを流れる電流を検出する電流検出回路を備えている場合、ＥＬ補正回路４６４の補正データ等がある。これらのパラメータは、レジスタ４７５以外に、専用のＲＯＭを設けて格納してもよい。

＜起動時＞
表示装置１００Ａを有する電子機器の起動時には、ホスト装置４４０より送られるユーザ設定等のパラメータを、レジスタ４７５に格納する。これらのパラメータには、例えば、表示の輝度や色調、タッチセンサの感度、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、また、ガンマ補正のカーブやテーブル等がある。なお、当該パラメータをレジスタ４７５に格納する際、コントローラ４５４からレジスタ４７５にスキャンクロック信号及び当該スキャンクロック信号に同期して当該パラメータに相当するデータが送信される。

＜通常動作＞
通常動作には、動画等を表示している状態、静止画を表示中でＩＤＳ駆動が可能な状態、表示を行わない状態等に分けられる。動画等を表示している状態は、画像処理部４６０、およびタイミングコントローラ４７３等は動作中であるが、レジスタ４７５のデータ変更は、スキャンチェーンレジスタ部４７５Ａに対して行われるため、画像処理部４６０等への影響はない。スキャンチェーンレジスタ部４７５Ａのデータ変更が終わった後、スキャンチェーンレジスタ部４７５Ａのデータをレジスタ部４７５Ｂへ一括してロードすることで、レジスタ４７５のデータ変更が完了する。また、画像処理部４６０等は当該データに対応した動作に切り替わる。

静止画を表示中でＩＤＳ駆動が可能な状態では、レジスタ４７５は、例えば、領域４９０内の他の回路と同様、パワーゲーティングすることができる。この場合、パワーゲーティングの前に、スキャンチェーンレジスタ部４７５Ａが有するレジスタ４３０内では、信号ＳＡＶＥ２に従い、フリップフロップ回路５９が保持する相補データを保持回路５７に格納する作業が行われる。

パワーゲーティングから復帰する際は、信号ＬＯＡＤ２に従い、保持回路５７が保持しているデータをフリップフロップ回路５９にロードし、信号ＬＯＡＤ１に従い、フリップフロップ回路５９のデータをレジスタ４３１にロードする。このようにして、パワーゲーティング前と同じ状態で、レジスタ４７５のデータは有効となる。なお、パワーゲーティングの状態であっても、ホスト装置４４０よりレジスタ４７５のパラメータ変更要求があった場合、レジスタ４７５のパワーゲーティングを解除し、パラメータを変更することができる。

表示を行わない状態では、例えば、領域４９０内の回路（レジスタ４７５を含む）は、パワーゲーティングすることができる。この場合、ホスト装置４４０も停止することがあるが、フレームメモリ４５１およびレジスタ４７５は不揮発性であるので、パワーゲーティングから復帰する際には、ホスト装置４４０の復帰を待たずに、パワーゲーティング前の表示（静止画）を行うことができる。

例えば、表示装置１００Ａのセンサコントローラ４５３に、開閉センサ４４４を電気的に接続する構成を考える。特に、折りたたみ式の携帯電話の表示部に、その構成を有する表示装置１００Ａを適用した場合、開閉センサ４４４の信号によって、携帯電話が折りたたまれ、表示装置１００Ａの表示面が使用されないことが検出されたとき、領域４９０内の回路に加えて、センサコントローラ４５３、およびタッチセンサコントローラ４８４等をパワーゲーティングすることができる。

携帯電話が折りたたまれたとき、ホスト装置４４０の規格によっては、ホスト装置４４０が停止する場合がある。ホスト装置４４０が停止した状態で、携帯電話が再び展開されても、フレームメモリ４５１およびレジスタ４７５は不揮発性であるので、ホスト装置４４０から画像データ、各種制御信号等が送られる前に、フレームメモリ４５１内の画像データを表示することができる。

このように、レジスタ４７５はスキャンチェーンレジスタ部４７５Ａとレジスタ部４７５Ｂを有し、スキャンチェーンレジスタ部４７５Ａに対してデータ変更を行うことで、画像処理部４６０およびタイミングコントローラ４７３等へ影響を与えることなく、スムーズなデータ変更を行うことができる。また、スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０は、保持回路５７を有し、パワーゲーティング状態への移行と復帰をスムーズに行うことができる。

ロジック用Ｓｉトランジスタと、ＯＳトランジスタと、を同じ基材に有することができる。例えば、Ｓｉウェハ上に、ロジック用Ｓｉトランジスタを形成し、その上層にＯＳトランジスタを形成する構成を適用することによって、上述した、コントローラＩＣ４００、コントローラＩＣ４００Ａを実現することができる。

なお、本発明の一態様の構成は、図２１に示す表示装置１００、又は図２６に示す表示装置１００Ａに限定されない。状況に応じて、場合によって、又は、必要に応じて、図２１に示す表示装置１００、又は図２６に示す表示装置１００Ａの構成要素を適宜取捨選択することができる。例えば、図２１の表示装置１００、又は図２６の表示装置１００Ａが折りたたみ式の構造を有さない電子機器の表示装置として適用する場合、図２１の表示装置１００、又は図２６の表示装置１００Ａは、開閉センサ４４４を有さなくてもよい。

（実施の形態４）
本実施の形態では、先の実施の形態で説明したホスト装置４４０の具体的な構成例について、説明する。

図２７は、ホスト装置４４０の構成例を示すブロック図である。なお、図２７は、ホスト装置４４０と電気的に接続されている表示装置１００と、デバイス１１００と、も図示している。

ホスト装置４４０は、ディスプレイインターフェース１００１と、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１００２と、プロセッサ１００３と、デバイスインターフェース１００４と、メモリ１００５と、データバス１０５０と、を有している。

ディスプレイインターフェース１００１と、ＧＰＵ１００２と、プロセッサ１００３と、デバイスインターフェース１００４と、メモリ１００５と、は、データバス１０５０を介して、お互いに電気的に接続されている。

ディスプレイインターフェース１００１は、コントローラＩＣ４００が有するインターフェース４５０と電気的に接続されている。ディスプレイインターフェース１００１は、コントローラＩＣ４００と、ホスト装置４４０との間の交信、及び制御を行う装置である。

ＧＰＵ１００２は、表示装置１００に送信する画像データを処理する装置である。特に、ＧＰＵ１００２は、３Ｄ画像の表示に必要な計算を行うことができるため、プロセッサ１００３の処理量を減らすことができる。

プロセッサ１００３は、演算装置、及び制御装置として機能し、ホスト装置４４０内の各種装置の動作全般を制御する。プロセッサ１００３には、セントラルプロセシングユニット（ＣＰＵ）やマイクロプロセッサ（ＭＰＵ）などを用いることができる。

デバイスインターフェース１００４は、ホスト装置４４０と、外部機器に相当するデバイス１１００と、の間の交信、及び制御を行う装置である。デバイス１１００としては、例えば、キーボード、マウス、外付けの記憶装置、マイク、又はスピーカなどが挙げられる。

メモリ１００５は、情報を保持する装置である。情報を一時的に保持する場合、揮発性メモリであるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などを適用することができ、情報を常に保持する場合、不揮発性メモリであるフラッシュメモリ、磁気記憶装置（ハードディスクドライブ、磁気メモリなど）、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）などを適用することができる。また、上記に挙げた揮発性メモリ、及び不揮発性メモリの両方を適用することができる。

なお、本実施の形態で説明したホスト装置４４０の構成は一例であり、状況によって、場合によって、又は必要に応じて、適宜、構成要素を取捨することができる。例えば、デバイスインターフェースの数を、図２７に示したとおり１個だけではなく、複数個有してもよい。また、例えば、高負荷な画像処理を行わない場合は、ＧＰＵ１００２を取り除いた構成としてもよい。

（実施の形態５）
本実施の形態では、ハイブリッド表示装置である表示装置１００Ａの具体的な構成例について、説明する。

＜断面図＞
図２８は、表示装置１００Ａの断面図を示している。なお、図２８の表示装置１００Ａは、実施の形態２で説明した画素回路３５、又は画素回路３６を有する構成とする。

図２８の表示装置１００Ａは、基板３００と基板３０１の間に、表示部３０６Ｅと、表示部３０６Ｌとが積層された構成となっている。具体的に、図２８では、表示部３０６Ｅと表示部３０６Ｌとが接着層３０４により接着されている。

そして、図２８では、表示部３０６Ｅの画素が有する発光素子３０２、トランジスタＴｒ３、及び容量素子Ｃ２と、表示部３０６Ｅの駆動回路が有するトランジスタＴｒＥＤとを図示している。なお、発光素子３０２は、他の実施の形態で示した発光素子１０ｂに相当する。また、トランジスタＴｒ３、及び容量素子Ｃ２は、それぞれ実施の形態２で説明している。

また、図２８では、表示部３０６Ｌの画素が有する液晶素子３０３と、トランジスタＴｒ１と、容量素子Ｃ１と、表示部３０６Ｌの駆動回路が有するトランジスタＴｒＬＤとを図示している。なお、液晶素子３０３は、他の実施の形態で示した反射素子１０ａに相当する。トランジスタＴｒ１、及び容量素子Ｃ１は、実施の形態２で説明している。

トランジスタＴｒ３は、バックゲートとしての機能を有する導電層３１１と、導電層３１１上の絶縁層３１２と、絶縁層３１２上において導電層３１１と重なる半導体層３１３と、半導体層３１３上の絶縁層３１６と、絶縁層３１６上に位置し、ゲートとしての機能を有する導電層３１７と、導電層３１７上に位置する絶縁層３１８のさらに上に位置し、半導体層３１３と電気的に接続されている導電層３１４及び導電層３１５と、を有する。

また、導電層３１５は、導電層３１９と電気的に接続され、導電層３１９は導電層３２０に電気的に接続されている。導電層３１９は導電層３１７と同一の層に形成されており、導電層３２０は導電層３１１と同一の層に形成されている。

また、導電層３１１及び導電層３２０と同一の層に、トランジスタＴｒ２（図示しない。）のバックゲートとしての機能を有する導電層３２１が位置している。導電層３２１上には絶縁層３１２が位置し、絶縁層３１２上には導電層３２１と重なる領域を有する半導体層３２２が位置する。半導体層３２２にはトランジスタＴｒ２（図示しない。）のチャネル形成領域が含まれる。半導体層３２２上には絶縁層３１８が位置し、絶縁層３１８上には導電層３２３が位置する。導電層３２３は半導体層３２２に電気的に接続されており、導電層３２３はトランジスタＴｒ２（図示しない。）のソース電極またはドレイン電極としての機能を有する。

トランジスタＴｒＥＤは、トランジスタＴｒ３と同様の構成を有するので、詳細な説明は省略する。

トランジスタＴｒ３、導電層３２３、トランジスタＴｒＥＤ上には、絶縁層３２４が位置し、絶縁層３２４上には絶縁層３２５が位置する。絶縁層３２５上には導電層３２６及び導電層３２７が位置する。導電層３２６は導電層３１４と電気的に接続されており、導電層３２７は導電層３２３と電気的に接続されている。導電層３２６及び導電層３２７上には絶縁層３２８が位置し、絶縁層３２８上には導電層３２９が位置する。導電層３２９は導電層３２６に電気的に接続されており、発光素子３０２の画素電極としての機能を有する。

導電層３２７と絶縁層３２８と導電層３２９とが重なる領域が、容量素子Ｃ２として機能する。

導電層３２９上には絶縁層３３０が位置し、絶縁層３３０上にはＥＬ層３３１が位置し、ＥＬ層３３１上には対向電極としての機能を有する導電層３３２が位置する。導電層３２９とＥＬ層３３１と導電層３３２とは、絶縁層３３０の開口部において電気的に接続されており、導電層３２９とＥＬ層３３１と導電層３３２とが電気的に接続された領域が発光素子３０２として機能する。発光素子３０２は、導電層３３２側から破線の矢印で示す方向に光を放射する、トップエミッション構造を有する。

導電層３２９と導電層３３２とは、一方が陽極として機能し、他方が陰極として機能する。導電層３２９と導電層３３２の間に、発光素子３０２の閾値電圧より高い電圧を印加すると、ＥＬ層３３１に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層３３１において再結合し、ＥＬ層３３１に含まれる発光物質が発光する。

なお、半導体層３１３、３２２に金属酸化物（酸化物半導体）を用いる場合、表示装置の信頼性を高めるには、絶縁層３１８は酸素を含む絶縁材料を用いることが望ましく、絶縁層３２４には水又は水素などの不純物が拡散しにくい材料を用いることが望ましい。

絶縁層３２５または絶縁層３３０として有機材料を用いる場合、絶縁層３２５または絶縁層３３０が表示装置の端部に露出していると、絶縁層３２５または絶縁層３３０を介して発光素子３０２等に表示装置の外部から水分等の不純物が侵入する恐れがある。不純物の侵入により、発光素子３０２が劣化すると、表示装置の劣化につながる。そのため、図２８に示すように、絶縁層３２５及び絶縁層３３０が、表示装置の端部に位置しないことが好ましい。

発光素子３０２は、接着層３３３を介して着色層３３４と重なる。スペーサ３３５は、接着層３３３を介して遮光層３３６と重なる。図２８では、導電層３３２と遮光層３３６との間に隙間がある場合を示しているが、これらが接していてもよい。

着色層３３４は特定の波長帯域の光を透過する有色層である。例えば、赤色、緑色、青色、又は黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。

なお、本発明の一態様は、カラーフィルタ方式に限られず、塗り分け方式、色変換方式、又は量子ドット方式等を適用してもよい。

表示部３０６Ｌにおいて、トランジスタＴｒ１は、バックゲートとしての機能を有する導電層３４０と、導電層３４０上の絶縁層３４１と、絶縁層３４１上において導電層３４０と重なる半導体層３４２と、半導体層３４２上の絶縁層３４３と、絶縁層３４３上に位置し、ゲートとしての機能を有する導電層３４４と、導電層３４４上に位置する絶縁層３４５のさらに上に位置し、半導体層３４２と電気的に接続されている導電層３４６及び導電層３４７と、を有する。

また、導電層３４０と同一の層に導電層３４８が位置する。導電層３４８上には絶縁層３４１が位置し、絶縁層３４１上には導電層３４８と重なる領域に導電層３４７が位置する。導電層３４７と絶縁層３４１と導電層３４８とが重なる領域が、容量素子Ｃ１として機能する。

トランジスタＴｒＬＤは、トランジスタＴｒ１と同様の構成を有するので、詳細な説明は割愛する。

トランジスタＴｒ１、容量素子Ｃ１、トランジスタＴｒＬＤ上には、絶縁層３６０が位置し、絶縁層３６０上には導電層３４９が位置する。導電層３４９は導電層３４７と電気的に接続されており、液晶素子３０３の画素電極としての機能を有する。導電層３４９上には配向膜３６４が位置する。

基板３０１には、共通電極としての機能を有する導電層３６１が位置する。具体的に、図２８では、基板３０１上に接着層３６２を介して絶縁層３６３が接着されており、絶縁層３６３上に導電層３６１が位置する。そして、導電層３６１上には配向膜３６５が位置し、配向膜３６４と配向膜３６５の間には液晶層３６６が位置する。

図２８では、導電層３４９が可視光を反射する機能を有し、導電層３６１が可視光を透過する機能を有することで、破線の矢印で示すように基板３０１側から入射した光を、導電層３４９において反射させ、再度基板３０１側から放射させることができる。

可視光を透過する導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。具体的には、酸化インジウム、インジウム錫酸化物（ＩＴＯ：ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、ガリウムを含む酸化亜鉛などが挙げられる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。

可視光を反射する導電性材料としては、例えば、アルミニウム、銀、またはこれらの金属材料を含む合金等が挙げられる。そのほか、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、またはこれら金属材料を含む合金を用いることができる。また、上記金属材料または合金に、ランタン、ネオジム、またはゲルマニウム等が添加されていてもよい。アルミニウムとチタンの合金、アルミニウムとニッケルの合金、アルミニウムとネオジムの合金、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、銀と銅の合金、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）、銀とマグネシウムの合金等の銀を含む合金を用いてもよい。

なお、図２８では、バックゲートを有するトップゲート型のトランジスタを用いた表示装置の構成について説明したが、本発明の一態様に係る表示装置はバックゲートを有さないトランジスタを用いていても良いし、バックゲート型のトランジスタを用いていても良い。

トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。

また、トランジスタに用いる半導体材料としては、金属酸化物（酸化物半導体）を用いることができる。代表的には、インジウムを含む金属酸化物などを適用できる。特に、トランジスタに用いる金属酸化物は、実施の形態７で説明するＣＡＣ−ＯＳを用いるのが好ましい。

特にシリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。

半導体層は、例えば少なくともインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜を含むことが好ましい。また、該金属酸化物を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。

半導体層を構成する金属酸化物として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

なお、本実施の形態では、反射型表示素子として液晶素子を用いた表示装置の構成を例示したが、反射型表示素子として、液晶素子のほかに、シャッター方式のＭＥＭＳ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を適用した表示素子などを用いることができる。

また、発光型表示素子として、例えばＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）、ＬＥＤ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）などの自発光性の発光素子を用いることができる。

液晶素子としては、例えば垂直配向（ＶＡ：ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−ＤｏｍａｉｎＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（ＰａｔｔｅｒｎｅｄＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（ＡｄｖａｎｃｅｄＳｕｐｅｒＶｉｅｗ）モードなどを用いることができる。

また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（ＦｒｉｎｇｅＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（ＡｘｉａｌｌｙＳｙｍｍｅｔｒｉｃａｌｉｇｎｅｄＭｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（ＯｐｔｉｃａｌｌｙＣｏｍｐｅｎｓａｔｅｄＢｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。

なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：ＰｏｌｙｍｅｒＤｉｓｐｅｒｓｅｄＬｉｑｕｉｄＣｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。

また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。

＜画素部＞
図２９は、表示装置１００Ａの表示部１０６が有する１つの画素の上面図の一例を示している。具体的には、図２９は、表示部１０６が有する画素５１３における、液晶素子の表示領域のレイアウトと、発光素子の表示領域のレイアウトとを示している。

図２９では、画素５１３が、液晶素子の表示領域５１４と、黄色に対応する発光素子の表示領域５１５と、緑色に対応する発光素子の表示領域５１６と、赤色に対応する発光素子の表示領域５１７と、青色に対応する発光素子の表示領域５１８とを有する。

なお、緑色、青色、赤色、黄色にそれぞれ対応する発光素子を用いて色再現性の良い黒を表示する際、発光素子の面積あたりに流れる電流量は、黄色に対応する発光素子が最も小さいことが求められる。図２９（Ｂ）では、緑色に対応する発光素子の表示領域５１６と、赤色に対応する発光素子の表示領域５１７と、青色に対応する発光素子の表示領域５１８とが、ほぼ同等の面積を有し、それらに対して黄色に対応する発光素子の表示領域５１５の面積はやや小さいため、色再現性の良い黒を表示することが可能である。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態では、タッチセンサユニット２００について、説明する。

図３０に、タッチセンサユニット２００の回路の構成例を示す。タッチセンサユニット２００は、センサアレイ２０２、ＴＳドライバＩＣ２１１、センス回路２１２を有する。また、図３０では、ＴＳドライバＩＣ２１１と、センス回路２１２と、をまとめて周辺回路２１５と図示している。

ここでは、タッチセンサユニット２００が相互容量タッチセンサユニットである例を示す。センサアレイ２０２は、ｍ本（ｍは１以上の整数）の配線ＤＲＬ、ｎ本（ｎは１以上の整数）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。ここでは、第α番目の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、第β番目の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量素子ＣＴ_αβは、配線ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量素子である。

ｍ本の配線ＤＲＬはＴＳドライバＩＣ２１１に電気的に接続されている。ＴＳドライバＩＣ２１１は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路２１２に電気的に接続されている。センス回路２１２は、配線ＳＮＬの信号を検出する機能を有する。ＴＳドライバＩＣ２１１によって配線ＤＲＬ＜α＞が駆動されているときの配線ＳＮＬ＜β＞の信号は、容量素子ＣＴ_αβの容量値の変化量の情報をもつ。ｎ本の配線ＳＮＬの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。

（実施の形態７）
＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様に係るトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ‐ＡｌｉｇｎｅｄＣｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ−ｒａｙｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本実施の形態では、実施の形態１で説明した表示装置１００、又は表示装置１００Ａを有する電子機器の一例について、説明する。下記の一例に示す電子機器は、実施の形態１で説明した表示装置１００、又は表示装置１００Ａを有することができる。又は、下記の一例に示す電子機器は、表示装置１００、又は表示装置１００Ａに加えて、タッチセンサユニット２００を有することができる。特に、本明細書に開示するコントローラＩＣを下記に例示する電子機器に備えることによって、該電子機器の消費電力を低減することができる。

なお、本実施の形態で説明する本発明の一態様は、表示装置に限定せず、反射素子と発光素子との両方を有する表示素子を備えるハイブリッド表示装置、又は該表示装置を有する電子機器であってもよい。

＜タブレット型情報端末＞
図３１（Ａ）は、タブレット型の情報端末５２００であり、筐体５２２１、表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３に情報端末５２００を起動する電源スイッチ、情報端末５２００のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５２２２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図３１（Ａ）に示した情報端末５２００では、操作ボタン５２２３の数を４個示しているが、情報端末５２００の有する操作ボタンの数及び配置は、これに限定されない。

また、図示していないが、図３１（Ａ）に示した情報端末５２００は、マイクを有する構成であってもよい。この構成により、例えば、情報端末５２００に携帯電話のような通話機能を付することができる。

また、図示していないが、図３１（Ａ）に示した情報端末５２００は、カメラを有する構成であってもよい。また、図示していないが、図３１（Ａ）に示した情報端末５２００は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。

また、図示していないが、図３１（Ａ）に示した情報端末５２００は、筐体５２２１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図３１（Ａ）に示す情報端末５２００の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部５２２２の画面表示を、情報端末５２００の向きに応じて自動的に切り替えるようにすることができる。

また、図示していないが、図３１（Ａ）に示した情報端末５２００は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する情報端末５２００を実現することができる。

また、図示していないが、図３１（Ａ）に示した情報端末５２００は、マイクを有する構成であってもよい。この構成を適用することによって、情報端末５２００に通話機能を付することができる。また、情報端末５２００に音声解読機能を付することができる場合がある。情報端末５２００に音声解読機能を設けることで、音声認識によって情報端末５２００を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などを情報端末５２００に有することができる。これにより、例えば、会議などの議事録作成として活用することができる。

また、表示部５２２２として、可撓性を有する基材を用いてもよい。具体的には、表示部５２２２は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図３１（Ａ）に示した情報端末５２００のように平らな面を有する筐体５２２１だけでなく、曲面を有するような筐体の電子機器を実現することができる。

また、情報端末５２００は、表示部５２２２として可撓性を有する基材を用いて、表示部５２２２を自由に折りたたむことができる構造を有してもよい。このような構成を図３１（Ｂ）に示す。情報端末５３００は、情報端末５２００と同様のタブレット型の情報端末であり、筐体５３２１ａ、筐体５３２１ｂ、表示部５３２２、操作ボタン５３２３、スピーカ５３２４を有している。

筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。

表示部５２２２に適用できる可撓性を有する基材としては、可視光に対する透光性を有する材料として、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。

なお、図３１（Ｂ）に示す情報端末５３００において、表示部５２２２にコントローラＩＣやドライバＩＣなどを実装する場合、表示部５２２２の２つ折りの部分には、コントローラＩＣやドライバＩＣなどを実装しないように作製するのが好ましい。このように実装することで、２つ折りした際にできる湾曲部とコントローラＩＣやドライバＩＣなどと、の干渉が起こらなくなる。

情報端末５２００、又は情報端末５３００に本明細書に開示する表示装置１００又は、表示装置１００Ａを適用することにより、ＩＤＳ駆動時において、情報端末５２００、又は情報端末５３００の消費電力を低減することができ、また、情報端末５２００、又は情報端末５３００に高精細な画像を表示することができる。

＜携帯型ゲーム機＞
本発明の一態様の表示装置は、携帯型ゲーム機に適用することができる。図３２（Ａ）は携帯型ゲーム機であり、筐体５１０１、筐体５１０２、表示部５１０３、表示部５１０４、マイクロフォン５１０５、スピーカ５１０６、操作キー５１０７、スタイラス５１０８等を有する。なお、図３２（Ａ）に示した携帯型ゲーム機は、２つの表示部５１０３と表示部５１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

＜携帯情報端末＞
本発明の一態様の表示装置は、携帯情報端末に適用することができる。図３２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

＜ノート型パーソナルコンピュータ＞
図３２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様の表示装置は、表示部５４０２に用いることができる。

＜スマートウォッチ＞
本発明の一態様の表示装置は、スマートウォッチに適用することができる。図３２（Ｄ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図３２（Ｄ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図３２（Ｄ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。

＜ビデオカメラ＞
本発明の一態様の表示装置は、ビデオカメラに適用することができる。図３２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。

＜携帯電話＞
本発明の一態様の表示装置は、携帯電話に適用することができる。図３２（Ｆ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。

また、図３２（Ｆ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図３２（Ｆ）に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図３２（Ｆ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。

＜移動体＞
上述した表示装置は、移動体である自動車の運転席周辺に適用することもできる。

例えば図３３は、自動車の室内におけるフロントガラス周辺を表す図である。図３３では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。

表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。

表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることも可能である。

＜ヘッドマウントディスプレイ＞
図３４（Ａ）は、ウェアラブル端末の一種である頭装着型電子機器（ヘッドマウントディスプレイ）の外観を示し、該ヘッドマウントディスプレイは、筐体６００１、ハウジング６００２、配線６００３、ヘッドセット６００４、接続部６００５、イヤーパッド６００６を有する。なお、これらの構成要素などによって、頭に装着可能な構造体を構成する。配線６００３は、画像データ、音声データ、音楽データなどを送信するデータ線、及び電力を供給する配線などとして機能する。

なお、図３４（Ａ）では、ヘッドホンを組み合わせたヘッドマウントディスプレイを示しているが、ヘッドホンではなくイヤホンを代わりに適用したヘッドマウントディスプレイでもよい。その意味では、ハウジング６００２、ヘッドセット６００４、イヤーパッド６００６は有さなくてもよい。

図３４（Ｂ）は、図３４（Ａ）に示したヘッドマウントディスプレイを、顔に装着する面を図示している。ヘッドマウントディスプレイは、表示部６００７、クッション部６００８を有している。クッション部６００８を有することで、クッション部６００８が装着する人間の顔の形に合うように形づくるため、ヘッドマウントディスプレイの装着したときのズレを防ぐことができる。

表示部６００７は、人間の眼に近い位置にあるため、高い解像度を有することが好ましい。表示部６００７の解像度が高いほど、表示部６００７が映し出す画像は、より現実に近いものとして認識することができる。表示部６００７の解像度としては、例えば、３００ｐｐｉ以上が好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上が更に好ましく、４０００ｐｐｉ以上がより更に好ましい。

特に、表示装置に実装する、ソースドライバなどのＩＣチップは、微細化が容易であるため、高解像度の表示装置を実現することができる。つまり、本発明の一態様の表示装置と、ヘッドマウントディスプレイと、を組み合わせることにより、より現実に近い映像を表示できるヘッドマウントディスプレイを実現することができる。

また、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子または発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎＥｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒＤｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。

（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。

＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。

トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。

なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（ＤｅｎｓｉｔｙｏｆＳｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ゲート−ソース間に電圧を与えることでチャネル形成領域にチャネルを形成することができ、ドレイン−ソース間に電流を流すことができる。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＭｅｔａｌ）ダイオード、ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。

ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。

Ｔｒ１トランジスタ
Ｔｒ２トランジスタ
Ｔｒ３トランジスタ
Ｔｒ４トランジスタ
Ｔｒ１１トランジスタ
Ｔｒ１２トランジスタ
Ｔｒ１３トランジスタ
Ｔｒ１４トランジスタ
Ｔｒ１５トランジスタ
Ｔｒ１６トランジスタ
Ｔｒ１７トランジスタ
Ｔｒ１８トランジスタ
Ｔｒ１９トランジスタ
Ｔｒ２０トランジスタ
Ｔｒ２１トランジスタ
Ｔｒ２２トランジスタ
Ｔｒ２３トランジスタ
Ｔｒ３１トランジスタ
Ｔｒ３２トランジスタ
Ｔｒ３３トランジスタ
Ｔｒ３４トランジスタ
Ｔｒ３５トランジスタ
Ｔｒ３６トランジスタ
Ｔｒ４１トランジスタ
Ｔｒ４２トランジスタ
Ｔｒ４３トランジスタ
Ｔｒ４４トランジスタ
Ｔｒ４５トランジスタ
Ｔｒ４６トランジスタ
Ｔｒ８１トランジスタ
Ｔｒ８２トランジスタ
Ｔｒ８３トランジスタ
Ｔｒ８４トランジスタ
Ｔｒ８５トランジスタ
Ｔｒ８６トランジスタ
Ｔｒ８７トランジスタ
Ｔｒ８８トランジスタ
Ｔｒ９１トランジスタ
Ｔｒ９２トランジスタ
Ｔｒ９３トランジスタ
Ｔｒ９４トランジスタ
Ｔｒ９５トランジスタ
Ｔｒ９６トランジスタ
Ｔｒ９７トランジスタ
ＴｒＥＤトランジスタ
ＴｒＬＤトランジスタ
ＭＷ１トランジスタ
Ｃ１容量素子
Ｃ２容量素子
Ｃ３容量素子
Ｃ１１容量素子
Ｃ３１容量素子
Ｃ３２容量素子
Ｃ４１容量素子
Ｃ４２容量素子
Ｃ８１容量素子
Ｃ８２容量素子
Ｃ９１容量素子
ＣＳ１容量素子
ＣＴ_αβ 容量素子
Ｎ１１ノード
Ｎ３１ノード
Ｎ３２ノード
Ｎ８１ノード
Ｎ８２ノード
Ｎ８３ノード
ＬＤ液晶素子
ＥＤ発光素子
ＳＬ配線
ＤＬ配線
ＤＬａ配線
ＤＬｂ配線
ＧＬ１配線
ＧＬ２配線
ＧＬ２ａ配線
ＧＬ２ｂ配線
ＧＬ３配線
ＧＬ３ａ配線
ＧＬ３ｂ配線
ＣＳＬ配線
ＡＬ配線
ＭＬ配線
ＭＬａ配線
ＭＬｂ配線
ＶＣＯＭ１配線
ＶＣＯＭ２配線
ＷＬ配線
ＬＢＬ配線
ＬＢＬＢ配線
ＣＳＥＬ配線
ＧＢＬ配線
ＧＢＬＢ配線
ＳＲ回路
ＳＲ［１］回路
ＳＲ［２］回路
ＳＲ［３］回路
ＳＲ［４］回路
ＳＲ［５］回路
ＳＲ［６］回路
ＳＲ［ｍ−１］回路
ＳＲ［ｍ］回路
ＳＲ＿Ｄ回路
ＳＲ＿Ｄ［１］回路
ＳＲ＿Ｄ［２］回路
ＩＴ端子
ＯＴ端子
ＲＴ端子
ＳＴ端子
ＰＴ端子
ＩＲＴ端子
Ｃ１Ｔ端子
Ｃ２Ｔ端子
Ｃ３Ｔ端子
ＧＬ［１］配線
ＧＬ［２］配線
ＧＬ［３］配線
ＧＬ［４］配線
ＧＬ［５］配線
ＧＬ［６］配線
ＧＬ［ｍ−１］配線
ＧＬ［ｍ］配線
ＧＬ＿ＤＵＭ配線
ＧＬ＿ＯＵＴ配線
ＳＰスタートパルス信号
ＣＬＫ１クロック信号
ＣＬＫ２クロック信号
ＣＬＫ３クロック信号
ＣＬＫ４クロック信号
ＰＷＣ１パルス幅制御信号
ＰＷＣ２パルス幅制御信号
ＰＷＣ３パルス幅制御信号
ＰＷＣ４パルス幅制御信号
ＩＮＩ＿ＲＥＳ初期化リセット信号
ＳＡＶＥ１信号
ＳＡＶＥ２信号
ＬＯＡＤ１信号
ＬＯＡＤ２信号
ＶＤＤＬ配線
ＶＤＤ２Ｌ配線
ＶＳＳＬ配線
ＶＳＳ２Ｌ配線
ＧＮＤＬ配線
ＲＥＦＬ配線
ＶＢＩＡＳＬ配線
ＶＢＧＬ配線
ＶＢＧ２Ｌ配線
ＩＮ０入力端子
ＩＮ１入力端子
ＯＵＴ出力端子
Ｑ１端子
Ｑ２端子
ＳＮＬ配線
ＤＲＬ配線
ＤＳＲ１フリップフロップ回路
ＤＳＲ２フリップフロップ回路
ＬＧａＡＮＤ回路
ＬＧｂＡＮＤ回路
ＩＮＬ配線
ＣＬＫＬ配線
ＬＯＴａ出力端子
ＬＯＴｂ出力端子
ＩＮＤ入力端子
ＯＴＤ出力端子
ＩＮａ入力端子
ＩＮｂ入力端子
ＯＴＢＦ出力端子
ＯＴＬ配線
ＮＤａノード
ＮＤｂノード
ＣＬＯＣＫクロック信号
ＣＬＯＣＫＢクロック信号
ＳＴＢＹスタンバイ信号
ＣＭＳＴＢＹスタンバイ信号
ＣＭＣＬＫクロック信号
ＣＭＳＥＴセット信号
１０画素
１０ａ反射素子
１０ｂ発光素子
２１画素回路
２２画素回路
２２ａ画素回路
２２ｂ画素回路
２２ｃ画素回路
２２ｄ画素回路
２３画素回路
２４画素回路
２５画素回路
２５ａ画素回路
２５ｂ画素回路
２５ｃ画素回路
２５ｄ画素回路
３１画素回路
３２画素回路
３３画素回路
３４画素回路
３５画素回路
３６画素回路
５７保持回路
５８セレクタ
５９フリップフロップ回路
６０インバータ
６１インバータ
６２インバータ
６３インバータ
６４インバータ
６５インバータ
６７アナログスイッチ
６８アナログスイッチ
７１インバータ
７２インバータ
７３インバータ
７４クロックドインバータ
７５アナログスイッチ
７６バッファ
１００表示装置
１００Ａ表示装置
１０１基材
１０２表示部
１０３ゲートドライバ
１０３ａゲートドライバ
１０３ｂゲートドライバ
１０４レベルシフタ
１０４ａレベルシフタ
１０４ｂレベルシフタ
１０６表示部
１１０ＦＰＣ
１１１ソースドライバＩＣ
１１１ａソースドライバＩＣ
１１１ｂソースドライバＩＣ
１１２コントローラＩＣ
１２０接続部
１３１配線
１３２配線
１３３配線
１３４配線
１３５配線
２００タッチセンサユニット
２０１基材
２０２センサアレイ
２１１ＴＳドライバＩＣ
２１２センス回路
２１３ＦＰＣ
２１４ＦＰＣ
２１５周辺回路
２２０接続部
２２１接続部
２３１配線
２３２配線
２３３配線
２３４配線
３００基板
３０１基板
３０２発光素子
３０３液晶素子
３０４接着層
３０６Ｅ表示部
３０６Ｌ表示部
３１１導電層
３１２絶縁層
３１３半導体層
３１４導電層
３１５導電層
３１６絶縁層
３１７導電層
３１８絶縁層
３１９導電層
３２０導電層
３２１導電層
３２２半導体層
３２３導電層
３２４絶縁層
３２５絶縁層
３２６導電層
３２７導電層
３２８絶縁層
３２９導電層
３３０絶縁層
３３１ＥＬ層
３３２導電層
３３３接着層
３３４着色層
３３５スペーサ
３３６遮光層
３４０導電層
３４１絶縁層
３４２半導体層
３４３絶縁層
３４４導電層
３４５絶縁層
３４６導電層
３４７導電層
３４８導電層
３４９導電層
３６０絶縁層
３６１導電層
３６２接着層
３６３絶縁層
３６４配向膜
３６５配向膜
３６６液晶層
４００コントローラＩＣ
４００ＡコントローラＩＣ
４３０レジスタ
４３１レジスタ
４４０ホスト装置
４４３光センサ
４４４開閉センサ
４４５外光
４５０インターフェース
４５１フレームメモリ
４５２デコーダ
４５３センサコントローラ
４５４コントローラ
４５５クロック生成回路
４６０画像処理部
４６１ガンマ補正回路
４６２調光回路
４６３調色回路
４６４ＥＬ補正回路
４７０メモリ
４７３タイミングコントローラ
４７５レジスタ
４７５Ａスキャンチェーンレジスタ部
４７５Ｂレジスタ部
４８４タッチセンサコントローラ
４９０領域
４９１領域
５０４センスアンプ回路
５０５ドライバ
５０６メインアンプ
５０７入出力回路
５０８周辺回路
５１３画素
５１４表示領域
５１５表示領域
５１６表示領域
５１７表示領域
５１８表示領域
６００レベルシフタ
６１０回路
６２０レベルシフタ
６２１バッファ回路
６２２差動アンプ
６２２＿１差動アンプ
６２２＿２差動アンプ
６３０ロジック回路
７１０ＬＶＤＳレシーバ
７２０シリアルパラレル変換回路
７３０シフトレジスタ回路
７４０ラッチ回路
７５０レベルシフタ
７６０パストランジスタ論理回路
７７０抵抗ストリング回路
７８０外部補正回路
７９０ＢＧＲ回路
８００バイアスジェネレータ
９００バッファアンプ
１００１ディスプレイインターフェース
１００２ＧＰＵ
１００３プロセッサ
１００４デバイスインターフェース
１００５メモリ
１０５０データバス
１１００デバイス
５１０１筐体
５１０２筐体
５１０３表示部
５１０４表示部
５１０５マイクロフォン
５１０６スピーカ
５１０７操作キー
５１０８スタイラス
５２００情報端末
５２２１筐体
５２２２表示部
５２２３操作ボタン
５２２４スピーカ
５３００情報端末
５３２１ａ筐体
５３２１ｂ筐体
５３２１ｃヒンジ部
５３２２表示部
５３２３操作ボタン
５３２４スピーカ
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５５０１筐体
５５０２表示部
５５０３マイク
５５０４スピーカ
５５０５操作ボタン
５６０１第１筐体
５６０２第２筐体
５６０３第１表示部
５６０４第２表示部
５６０５接続部
５６０６操作キー
５７０１表示パネル
５７０２表示パネル
５７０３表示パネル
５７０４表示パネル
５８０１第１筐体
５８０２第２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部
５９０１筐体
５９０２表示部
５９０３操作ボタン
５９０４操作子
５９０５バンド
６００１筐体
６００２ハウジング
６００３配線
６００４ヘッドセット
６００５接続部
６００６イヤーパッド
６００７表示部
６００８クッション部

Claims

基材と、表示部と、第１回路と、第２回路と、第１集積回路と、を有し、
前記表示部は、前記基材上に形成され、
前記第１回路は、前記基材上に形成され、
前記第２回路は、前記基材上に形成され、
前記第１集積回路は、前記基材上に実装され、
前記第１回路は、前記表示部のゲードドライバとして動作する機能を有し、
前記第２回路は、前記第２回路に入力された電位をレベルシフトする機能と、前記レベルシフトした電位を前記第１回路に供給する機能と、を有し、
前記第１集積回路は、前記表示部のソースドライバとして動作する機能を有し、
前記第２回路は、第３回路を有し、
前記第３回路は、第３乃至第８トランジスタと、第１容量素子と、第２容量素子と、を有し、
前記第３乃至第８トランジスタは、チャネル形成領域に金属酸化物を有し、
前記第３トランジスタの第１端子は、前記第３トランジスタのゲートと電気的に接続され、
前記第４トランジスタの第１端子は、前記第４トランジスタのゲートと電気的に接続され、
前記第５トランジスタのゲートは、前記第４トランジスタの第１端子と電気的に接続され、
前記第５トランジスタの第１端子は、前記第３トランジスタの第２端子と電気的に接続され、
前記第５トランジスタの第２端子には、低レベル電位が与えられ、
前記第６トランジスタのゲートは、前記第３トランジスタの第１端子と電気的に接続され、
前記第６トランジスタの第１端子は、前記第４トランジスタの第２端子と電気的に接続され、
前記第６トランジスタの第２端子には、低レベル電位が与えられ、
前記第７トランジスタの第１端子は、出力端子と電気的に接続され、
前記第８トランジスタの第１端子は、前記出力端子と電気的に接続され、
前記第７トランジスタのゲートは、前記第３トランジスタの第２端子と電気的に接続され、
前記第７トランジスタの第２端子には、高レベル電位が与えられ、
前記第８トランジスタのゲートは、前記第４トランジスタの第２端子と電気的に接続され、
前記第８トランジスタの第２端子には、低レベル電位が与えられ、
前記第１容量素子の第１端子は、前記第７トランジスタのゲートと電気的に接続され、
前記第１容量素子の第２端子は、前記第７トランジスタの第１端子と電気的に接続され、
前記第２容量素子の第１端子は、前記第８トランジスタのゲートと電気的に接続され、
前記第２容量素子の第２端子には、低レベル電位が与えられ、
前記第３トランジスタの第１端子は、第１入力端子と電気的に接続され、
前記第４トランジスタの第１端子は、第２入力端子と電気的に接続され、
前記第２回路は、第１差動アンプと、第２差動アンプと、バッファ回路と、を有し、
前記バッファ回路は、前記第１入力端子と、前記第２入力端子と、前記第３回路と、を有し、
前記第１入力端子は、前記第３トランジスタの第１端子と電気的に接続され、
前記第２入力端子は、前記第４トランジスタの第１端子と電気的に接続され、
第１差動アンプと、第２差動アンプとは、それぞれ第９トランジスタを有し、
前記第９トランジスタは、チャネル形成領域に金属酸化物を有し、
前記第１差動アンプの入力端子には、第１のパルス信号が入力され、
前記第１差動アンプの出力端子は、前記バッファ回路の前記第１入力端子と電気的に接続され、
前記第２差動アンプの入力端子には、第２のパルス信号が入力され、
前記第２差動アンプの出力端子は、前記バッファ回路の前記第２入力端子と電気的に接続されることを特徴とする表示装置。
請求項１において、
第２集積回路を有し、
前記第２集積回路は、前記基材上に実装され、
前記第２集積回路は、記憶回路と、画像処理部と、コントローラと、を有し、
前記記憶回路は、画像データを保持する機能を有し、
前記画像処理部は、前記画像データを処理する機能を有し、
前記コントローラは、前記第１回路、前記第２回路、前記第１集積回路、前記記憶回路、前記画像処理部の少なくとも一に対する電源供給を制御する機能を有することを特徴とする表示装置。
請求項２において、
前記第２集積回路は、第１トランジスタを有し、
前記第１トランジスタは、チャネル形成領域に、シリコンを有することを特徴とする表示装置。
請求項２、又は請求項３において、
前記第２集積回路は、第２トランジスタを有し、
前記第２トランジスタは、チャネル形成領域に、金属酸化物を有することを特徴とする表示装置。
請求項２乃至請求項４のいずれか一項において、
前記第２集積回路は、ロジック回路を有し、
前記ロジック回路の第１出力端子は、前記第１差動アンプの入力端子と電気的に接続され、
前記ロジック回路の第２出力端子は、前記第２差動アンプの入力端子と電気的に接続され、
前記ロジック回路は、
前記ロジック回路の入力端子に入力された信号が低レベル電位から高レベル電位に遷移したとき、前記第１出力端子からパルス信号を出力する機能と、
前記ロジック回路の入力端子に入力された信号が高レベル電位から低レベル電位に遷移したとき、前記第２出力端子からパルス信号を出力する機能と、を有することを特徴とする表示装置。
請求項１乃至請求項５のいずれか一項において、
前記表示部と、前記第１回路と、は、それぞれ第１０トランジスタを有し、
前記第１０トランジスタは、チャネル形成領域に、金属酸化物を有することを特徴とする表示装置。
請求項１乃至請求項６のいずれか一項において、
前記第１集積回路は、第１１トランジスタを有し、
前記第１１トランジスタは、チャネル形成領域に、シリコンを有することを特徴とする表示装置。
請求項１乃至請求項７のいずれか一項において、
前記表示部は、第１表示素子と、第２表示素子と、を有し、
前記第１表示素子は、光の反射によって、画像を表示する機能を有し、
前記第２表示素子は、自発光によって、画像を表示する機能を有することを特徴とする表示装置。
請求項１乃至請求項８のいずれか一項に記載の表示装置と、タッチセンサユニットと、筐体と、を有する電子機器。
請求項１乃至請求項８のいずれか一項に記載の表示装置と、頭に装着可能な構造体と、を有する頭装着型電子機器。