JP6980444B2 - 積層型素子の製造方法 - Google Patents

Description

本発明は、積層型素子の製造方法に関する。

特許文献１には、半導体ウェハを切断する方法が記載されている。この方法では、半導体ウェハがチャックテーブルに吸着保持されている状態において、チャックテーブルを往復移動させつつ、高速回転する切削ブレードを下降させて半導体ウェハのストリートを切削する。半導体ウェハは、全てのストリートに対して上記の切削が行われることによりダイシングされ、個々の半導体チップに分割される。

特開２００６−０１３３１２号公報

ところで、現在、例えばＤＲＡＭ（Dynamic Random Access Memory）といった半導体メモリの分野において、複数の素子を積層して構成される積層型素子の開発が進められつつあり、積層型素子の薄化及び歩留まりの向上の両立の実現が期待されている。

そこで、本発明は、積層型素子の薄化及び歩留まりの向上の両立が可能な積層型素子の製造方法を提供することを目的とする。

本発明者は、上記課題を解決するために鋭意検討を重ねた結果、次の知見を得るに至った。すなわち、半導体ウェハの積層体の切断に際して、積層体を構成する半導体ウェハの基板部分に対してレーザ光を照射し、改質領域を形成すると共に当該改質領域から亀裂を伸展させることにより、半導体ウェハの接合界面でのチッピングを抑制しつつ積層体を切断可能となる。本発明は、このような知見に基づいてなされたものである。

すなわち、本発明に係る積層型素子の製造方法は、表面及び裏面を有する半導体基板と、表面に沿って２次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハの積層体を構成する積層工程と、積層工程の後に、積層体にレーザ光を照射することにより、積層体に改質領域及び亀裂を形成するレーザ光照射工程と、を備え、積層工程は、半導体ウェハとして、第１ウェハ及び第２ウェハを用意すると共に、第１ウェハの機能素子のそれぞれと第２ウェハの機能素子のそれぞれとが互いに対応するように、第１ウェハの回路層に第２ウェハの回路層を接合する第１接合工程と、第１接合工程の後に、第２ウェハの半導体基板を研削する研削工程と、研削工程の後に、半導体ウェハとして第３ウェハを用意すると共に、第２ウェハの機能素子のそれぞれと第３ウェハの機能素子のそれぞれとが互いに対応するように、第２ウェハの半導体基板に第３ウェハの回路層を接合する第２接合工程と、を有し、レーザ光照射工程においては、第１ウェハの半導体基板に対して、機能素子の間を通るように設定された切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って改質領域を形成すると共に、積層体の積層方向に沿って改質領域から亀裂を伸展させる。

或いは、本発明に係る積層型素子の製造方法は、表面及び裏面を有する半導体基板と、表面に沿って２次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハの積層体を構成する積層工程と、積層工程の後に、積層体にレーザ光を照射することにより、積層体に改質領域及び亀裂を形成するレーザ光照射工程と、を備え、積層工程は、半導体ウェハとして、第１ウェハ及び第２ウェハを用意すると共に、第１ウェハの機能素子のそれぞれと第２ウェハの機能素子のそれぞれとが互いに対応するように、第１ウェハの半導体基板に第２ウェハの回路層を接合する第１接合工程と、第１接合工程の後に、第２ウェハの半導体基板を研削する研削工程と、研削工程の後に、半導体ウェハとして第３ウェハを用意すると共に、第２ウェハの機能素子のそれぞれと第３ウェハの機能素子のそれぞれとが互いに対応するように、第２ウェハの半導体基板に第３ウェハの回路層を接合する第２接合工程と、を有し、レーザ光照射工程においては、第３ウェハの半導体基板に対して、機能素子の間を通るように設定された切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って改質領域を形成すると共に、積層体の積層方向に沿って改質領域から亀裂を伸展させる。

これらの方法においては、半導体ウェハの積層体の構成に際して、半導体ウェハ（ここでは第２ウェハ）の半導体基板を研削して薄化する研削工程を実施する。これにより、薄化された積層体を得ることができる。このような積層体の切断にブレードダイシングを利用すると、チッピングにより歩留まりの低下が顕著となる。これに対して、この方法にあっては、半導体ウェハの半導体基板に対して、切断予定ラインに沿ってレーザ光を照射することにより、改質領域を形成すると共に改質領域から積層方向に亀裂を伸展させる。これにより、半導体ウェハの接合界面でのチッピングを抑制しつつ積層体を切断することができる。よって、この方法によれば、積層型素子の薄化及び歩留まりの向上の両立が可能となる。

なお、上記の方法のうち、第１接合工程において、第１ウェハの半導体基板に第２ウェハの回路層を接合する方法にあっては、積層工程は、第１接合工程の前に、サポート基板及び第１ウェハを用意すると共に、サポート基板に第１ウェハの回路層を接合する準備工程を有し、第１接合工程においては、第２ウェハ、及び、サポート基板に接合された第１ウェハを用意してもよい。この場合、第１接合工程における第１ウェハの取り扱いが容易となる。また、この場合には、積層工程の後であってレーザ光照射工程の前、または、レーザ光照射工程の後に、サポート基板を除去するサポート基板除去工程をさらに備えてもよい。なお、このサポート基板除去工程は、後述する切断工程の前に行うことができる。

本発明に係る積層型素子の製造方法においては、レーザ光照射工程においては、積層体における積層方向の両端に亀裂が至るように改質領域を形成してもよい。この場合、積層体の反りを抑制可能となる。

本発明に係る積層型素子の製造方法においては、レーザ光照射工程は、半導体基板に対して、裏面側からレーザ光を照射して改質領域としての第１改質領域を形成する第１レーザ光照射工程と、半導体基板に対して、裏面側からレーザ光を照射して第１改質領域と裏面との間に改質領域としての第２改質領域を形成することにより、両端に至るように亀裂を伸展させる第２レーザ光照射工程と、を有してもよい。この場合、積層体の両端に確実に至るように亀裂を伸展させることが可能となる。

本発明に係る積層型素子の製造方法は、レーザ光照射工程の後に、改質領域が形成された半導体基板を研削することにより、改質領域を除去する改質領域除去工程をさらに備えてもよい。この場合、抗折強度が向上する。

本発明に係る積層型素子の製造方法は、レーザ光照射工程の後に、積層体に応力を印加することにより、切断予定ラインに沿って積層体を切断する切断工程をさらに備えてもよい。この場合、積層体を確実に切断可能となる。

本発明によれば、歩留まりの低下を抑制可能な積層型素子の製造方法を提供できる。

改質領域の形成に用いられるレーザ加工装置の概略構成図である。 改質領域の形成の対象となる加工対象物の平面図である。 図２の加工対象物のIII−III線に沿っての断面図である。 レーザ加工後の加工対象物の平面図である。 図４の加工対象物のV−V線に沿っての断面図である。 図４の加工対象物のVI−VI線に沿っての断面図である。 加工対象物としての積層体を示す平面図である。 図７に示された積層体の一部を拡大して示す概略平面図である。 図８のIX−IX線に沿っての概略断面図である。 図９に示された一部の領域の拡大図である。 積層型素子の製造方法の主要な工程を示す図である。 積層型素子の製造方法の主要な工程を示す図である。 積層型素子の製造方法の主要な工程を示す図である。 積層型素子の製造方法の主要な工程を示す図である。 積層型素子の製造方法の主要な工程を示す図である。 下端距離とスプラッシュダメージとの関係を示す表である。 積層型素子の製造方法の別の態様の主要な工程を示す図である。 積層型素子の製造方法の別の態様の主要な工程を示す図である。 積層型素子の製造方法の別の態様の主要な工程を示す図である。 積層型素子の製造方法の別の態様の主要な工程を示す図である。

以下、本発明の一実施形態について、図面を参照して詳細に説明する。なお、各図において、同一の要素同士、又は相当する要素同士には同一の符号を付し、重複する説明を省略する場合がある。

本実施形態に係る積層型素子の製造方法においては、加工対象物（一例として半導体ウェハの積層体）にレーザ光を集光することにより、切断予定ラインに沿って加工対象物に改質領域を形成する。そこで、まず、改質領域の形成について、図１〜図６を参照して説明する。

図１に示されるように、レーザ加工装置１００は、レーザ光Ｌをパルス発振するレーザ光源１０１と、レーザ光Ｌの光軸（光路）の向きを９０°変えるように配置されたダイクロイックミラー１０３と、レーザ光Ｌを集光するための集光用レンズ１０５と、を備えている。また、レーザ加工装置１００は、集光用レンズ１０５で集光されたレーザ光Ｌが照射される加工対象物１を支持するための支持台１０７と、支持台１０７を移動させるためのステージ１１１と、レーザ光Ｌの出力やパルス幅、パルス波形等を調節するためにレーザ光源１０１を制御するレーザ光源制御部１０２と、ステージ１１１の移動を制御するステージ制御部１１５と、を備えている。

レーザ加工装置１００においては、レーザ光源１０１から出射されたレーザ光Ｌは、ダイクロイックミラー１０３によってその光軸の向きを９０°変えられ、支持台１０７上に載置された加工対象物１の内部に集光用レンズ１０５によって集光される。これと共に、ステージ１１１が移動させられ、加工対象物１がレーザ光Ｌに対して切断予定ライン５に沿って相対移動させられる。これにより、切断予定ライン５に沿った改質領域が加工対象物１に形成される。なお、ここでは、レーザ光Ｌを相対的に移動させるためにステージ１１１を移動させたが、集光用レンズ１０５を移動させてもよいし、或いはこれらの両方を移動させてもよい。

加工対象物１としては、半導体材料で形成された半導体基板や圧電材料で形成された圧電基板等を含む板状の部材（例えば、基板、ウェハ等）が用いられる。図２に示されるように、加工対象物１には、加工対象物１を切断するための切断予定ライン５が設定されている。切断予定ライン５は、直線状に延びた仮想線である。加工対象物１の内部に改質領域を形成する場合、図３に示されるように、加工対象物１の内部に集光点（集光位置）Ｐを合わせた状態で、レーザ光Ｌを切断予定ライン５に沿って（すなわち、図２の矢印Ａ方向に）相対的に移動させる。これにより、図４、図５及び図６に示されるように、改質領域７が切断予定ライン５に沿って加工対象物１に形成され、切断予定ライン５に沿って形成された改質領域７が切断起点領域８となる。

集光点Ｐとは、レーザ光Ｌが集光する箇所のことである。切断予定ライン５は、直線状に限らず曲線状であってもよいし、これらが組み合わされた３次元状であってもよいし、座標指定されたものであってもよい。切断予定ライン５は、仮想線に限らず加工対象物１の表面３に実際に引かれた線であってもよい。改質領域７は、連続的に形成される場合もあるし、断続的に形成される場合もある。改質領域７は列状でも点状でもよく、要は、改質領域７は少なくとも加工対象物１の内部に形成されていればよい。また、改質領域７を起点に亀裂が形成される場合があり、亀裂及び改質領域７は、加工対象物１の外表面（表面３、裏面、若しくは外周面）に露出していてもよい。改質領域７を形成する際のレーザ光入射面は、加工対象物１の表面３に限定されるものではなく、加工対象物１の裏面であってもよい。

ちなみに、加工対象物１の内部に改質領域７を形成する場合には、レーザ光Ｌは、加工対象物１を透過すると共に、加工対象物１の内部に位置する集光点Ｐ近傍にて特に吸収される。これにより、加工対象物１に改質領域７が形成される（すなわち、内部吸収型レーザ加工）。この場合、加工対象物１の表面３ではレーザ光Ｌが殆ど吸収されないので、加工対象物１の表面３が溶融することはない。一方、加工対象物１の表面３に改質領域７を形成する場合には、レーザ光Ｌは、表面３に位置する集光点Ｐ近傍にて特に吸収され、表面３から溶融され除去されて、穴や溝等の除去部が形成される（表面吸収型レーザ加工）。

改質領域７は、密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域をいう。改質領域７としては、例えば、溶融処理領域（一旦溶融後再固化した領域、溶融状態中の領域及び溶融から再固化する状態中の領域のうち少なくとも何れか一つを意味する）、クラック領域、絶縁破壊領域、屈折率変化領域等があり、これらが混在した領域もある。更に、改質領域７としては、加工対象物１の材料において改質領域７の密度が非改質領域の密度と比較して変化した領域や、格子欠陥が形成された領域がある。加工対象物１の材料が単結晶シリコンである場合、改質領域７は、高転位密度領域ともいえる。

溶融処理領域、屈折率変化領域、改質領域７の密度が非改質領域の密度と比較して変化した領域、及び、格子欠陥が形成された領域は、更に、それら領域の内部や改質領域７と非改質領域との界面に亀裂（割れ、マイクロクラック）を内包している場合がある。内包される亀裂は、改質領域７の全面に渡る場合や一部分のみや複数部分に形成される場合がある。加工対象物１は、結晶構造を有する結晶材料からなる基板を含む。例えば加工対象物１は、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＬｉＴａＯ_３、及び、サファイア（Ａｌ_２Ｏ_３）の少なくとも何れかで形成された基板を含む。換言すると、加工対象物１は、例えば、窒化ガリウム基板、シリコン基板、ＳｉＣ基板、ＬｉＴａＯ_３基板、又はサファイア基板を含む。結晶材料は、異方性結晶及び等方性結晶の何れであってもよい。また、加工対象物１は、非結晶構造（非晶質構造）を有する非結晶材料からなる基板を含んでいてもよく、例えばガラス基板を含んでいてもよい。

実施形態では、切断予定ライン５に沿って改質スポット（加工痕）を複数形成することにより、改質領域７を形成することができる。この場合、複数の改質スポットが集まることによって改質領域７となる。改質スポットとは、パルスレーザ光の１パルスのショット（つまり１パルスのレーザ照射：レーザショット）で形成される改質部分である。改質スポットとしては、クラックスポット、溶融処理スポット若しくは屈折率変化スポット、又はこれらの少なくとも１つが混在するもの等が挙げられる。改質スポットについては、要求される切断精度、要求される切断面の平坦性、加工対象物１の厚さ、種類、結晶方位等を考慮して、その大きさや発生する亀裂の長さを適宜制御することができる。また、実施形態では、切断予定ライン５に沿って、改質スポットを改質領域７として形成することができる。
［第１実施形態］

引き続いて、第１実施形態に係る積層型素子の製造方法の一例について説明する。この製造方法は、半導体ウェハの積層体を構成する積層工程を含み、積層工程により構成された積層体を上記の加工対象物１としてレーザ加工を行う。そこで、まず、積層体の構成、及び、製造される積層型素子の一例について説明する。

図７は、加工対象物としての積層体を示す平面図である。図８は、図７に示された積層体の一部を拡大して示す概略平面図である。図９は、図８のIX−IX線に沿っての概略断面図である。図７〜９に示されるように、積層体１０（加工対象物１）は、アクティブ領域１１と、切断領域１２と、を含む。アクティブ領域１１は、オリエンテーションフラット６に沿った第１方向Ｄ１と、第１方向Ｄ１に交差（直交）する第２方向Ｄ２と、に沿って２次元状に配列されている。切断領域１２は、第１方向Ｄ１及び第２方向Ｄ２に交差（直交）する第３方向Ｄ３からみて、アクティブ領域１１を囲うように格子状に形成されている。

積層体１０は、第３方向Ｄ３に沿って互いに積層された複数（ここでは１０個）の半導体ウェハ２０を含む。半導体ウェハ２０は、それぞれ、半導体基板２１と回路層２２とを有する。半導体基板２１は、表面２１ｓと裏面２１ｒとを含む。回路層２２は、表面２１ｓ上に形成されており、表面２１ｓに沿って２次元状に配列された複数の機能素子２３を含む。１つのアクティブ領域１１は、第３方向Ｄ３に沿って１列に積層された複数（ここでは１０個）の機能素子２３を含むように、全ての半導体ウェハ２０にわたって設定されている。この製造方法においては、積層体１０を切断領域１２において切断することにより、それぞれのアクティブ領域１１が切り出される。

そのために、積層体１０には、上述した切断予定ライン５として、第１方向Ｄ１に沿った切断予定ライン５ａと、第２方向Ｄ２に沿った切断予定ライン５ｂと、が設定されている。切断予定ライン５ａ，５ｂは、第１方向Ｄ１及び第２方向Ｄ２のそれぞれに沿って互いに隣り合う機能素子２３の間を通るように切断領域１２に設定されている。より具体的には、切断領域１２には、回路層２２において、機能素子２３を囲うように環状のストリート部２５が設けられており、且つ、機能素子２３及びストリート部２５を囲うように格子状の金属配線部２６が設けられている。金属配線部２６は、例えばＴＥＧ配線である。

そして、切断予定ライン５ａは、第２方向Ｄ２に沿って互いに隣り合う機能素子２３の間においてストリート部２５を通りつつ、第１方向Ｄ１に沿って互いに隣り合うストリート部２５の間において金属配線部２６を通るように、第１方向Ｄ１に沿って設定されている。また、切断予定ライン５ｂは、第１方向Ｄ１に沿って互いに隣り合う機能素子２３の間においてストリート部２５を通りつつ、第２方向Ｄ２に沿って互いに隣り合うストリート部２５の間において金属配線部２６を通るように、第２方向Ｄ２に沿って設定されている。なお、ここでは、回路層２２においては、機能素子２３とストリート部２５との間に、金属製のガードリング２７が設けられている。また、図８においては、積層体１０の表層の半導体基板２１の図示が省略されている。

ここで、積層体１０は、半導体ウェハ２０として、後述する半導体メモリとしての機能素子２３を含む半導体ウェハ２０Ａと、半導体メモリのドライバＩＣとしての機能素子２３を含む半導体ウェハ２０Ｂと、を有する。ここでは、積層体１０は、その積層方向（第３方向Ｄ３）における一端１０ａ及び他端１０ｂを有し、一端１０ａを構成する半導体ウェハ２０のみが半導体ウェハ２０Ｂである。そして、他端１０ｂを構成する半導体ウェハ２０を含む他の半導体ウェハ２０は、半導体ウェハ２０Ａである。

引き続いて、積層型素子１５について説明する。積層型素子１５は、主に、上述した切断予定ライン５ａ，５ｂに沿った積層体１０の切断によりアクティブ領域１１が切り出されることにより製造される。したがって、積層型素子１５は、それぞれ、互いに一列に積層された複数（積層体１０における半導体ウェハ２０の数と同数）の半導体基板２１及び回路層２２を含む。積層型素子１５においては、１つの回路層２２が１つの機能素子２３を含む。

したがって、積層型素子１５の全体にあっては、回路層２２の数と同数の機能素子２３が含まれる。機能素子２３同士は、例えば、半導体基板２１及び回路層２２に形成された貫通電極（不図示）を介して電気的に接続されている。機能素子２３は、ＤＲＡＭといった半導体メモリのための機能素子、及び、半導体メモリのドライバＩＣのための機能素子を含む。貫通電極は、例えばＴＳＶ（Through-Silicon Via）構造によって形成される。貫通電極は、各層の機能素子２３等（例えば半導体メモリ及びドライバＩＣ）に対する電源供給用いられる。なお、積層型素子１５は、例えば、磁界伝送により高速無線通信を行うための回路（不図示）をさらに有しており、当該回路を用いて信号の送受信を行うことができる。

図１０の（ａ）は、図９の領域Ａ１の拡大図であって、半導体メモリのための機能素子２３を有する回路層２２、及び対応する半導体基板２１を示す拡大断面図である。図１０の（ｂ）は、図９の領域Ａ２の拡大図であって、ストリート部２５、及び対応する半導体基板２１の拡大断面図である。図１０の（ａ）に示されるように、機能素子２３は、複数のメモリセル２２ａを含む。メモリセル２２ａとメモリセル２２ａの周囲の領域は、例えば、ＳｉＯ_２膜等の層間絶縁膜、配線層等から構成されている。半導体基板２１における機能素子２３に対応する部分には、表面２１ｓから裏面２２ｒ側に拡がる第１導電型領域（例えば、Ｐ−ｗｅｌｌ）２１ａ，２１ｂ、及び、第２導電型領域（例えば、Ｎ−ｗｅｌｌ）２１ｃと、第１導電型領域２１ａを囲うように拡がる第２導電型領域（例えば、Ｄｅｅｐ Ｎ−ｗｅｌｌ）２１ｄと、が形成されている。第１導電型領域２１ａは、メモリセル２２ａに対応する位置に形成されている。半導体基板２１は、例えばシリコン基板である。

一方、図１０の（ｂ）に示されるように、ストリート部２５においては、回路層２２は、半導体基板２１の表面２１ｓ上に順に積層された絶縁層２８，２９を含む。絶縁層２８は、例えばシリコン酸化物（例えばＳｉＯ_２）からなる。絶縁層２９は、例えばシリコン窒化物（例えばＳｉＮ）からなる。第１方向Ｄ１における積層型素子１５の寸法は、例えば１０ｍｍ程度である。第２方向Ｄ２における積層型素子１５の寸法は、例えば１０ｍｍ程度である。第３方向Ｄ３における積層型素子１５の寸法は、例えば３００μｍ程度である。

引き続いて、第１実施形態に係る積層型素子の製造方法の各工程について説明する。まず、上述した積層体１０を構成する積層工程を行う。より具体的には、まず、図１１の（ａ）に示されるように、半導体ウェハ２０Ｂとして、第１ウェハ３０を用意する（第１接合工程）。第１ウェハ３０の回路層２２は、ドライバＩＣとしての機能素子２３を含む。また、第１ウェハ３０の回路層２２は、ストリート部２５において、表面２１ｆ上に順に積層された絶縁層３１，３２を含む。

絶縁層３１は、例えばシリコン酸化物（例えばＳｉＯ_２）からなる。絶縁層３２は、例えばBlack Diamond系のLow-k膜である。第１ウェハ３０の半導体基板２１の厚さは、一例として６００μｍ以上８００μｍ以下程度である。また、第１ウェハ３０の回路層２２の厚さは、例えば３以上１３μｍ以下程度である。

続いて、図１１の（ｂ）に示されるように、半導体ウェハ２０Ａとして、第２ウェハ４０を用意する（第１接合工程）。ここでは、第２ウェハ４０の回路層２２は、半導体メモリとしての機能素子２３を含む。また、第２ウェハ４０の回路層２２は、ストリート部２５において、絶縁層２８，２９を含む。第２ウェハ４０の半導体基板２１の厚さは、一例として６００μｍ以上８００μｍ以下程度である。また、第２ウェハ４０の回路層２２の厚さは、例えば３μｍ以上１３μｍ以下程度である。

続いて、第２ウェハ４０を第１ウェハ３０に積層して接合する（第１接合工程）。ここでは、第１ウェハ３０の回路層２２に、第２ウェハ４０の回路層２２を直接接合する。また、このとき、第１ウェハ３０の機能素子２３のそれぞれと第２ウェハ４０の機能素子２３のそれぞれとが、表面２１ｓ及び裏面２１ｒに交差する第３方向Ｄ３に沿って互いに対応するようにする。すなわち、第１ウェハ３０の機能素子２３のそれぞれと第２ウェハ４０の機能素子２３のそれぞれとが、第３方向Ｄ３に沿って並ぶようにする（換言すれば、第３方向Ｄ３に沿って互いに対向するようにする）。なお、直接接合の一例としては、常温接合等が挙げられる。

続いて、図１２の（ａ）に示されるように、第２ウェハ４０の半導体基板２１を研削する（研削工程）。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち第２ウェハ４０）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、第２ウェハ４０の全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。

続いて、図１２の（ｂ）に示されるように、半導体ウェハ２０Ａとして、第３ウェハ５０を用意する（第２接合工程）。続いて、第３ウェハ５０を第２ウェハ４０に接合する（第２接合工程）。ここでは、第２ウェハ４０の半導体基板２１に、第３ウェハ５０の回路層２２を直接接合する。また、このとき、第２ウェハ４０の機能素子２３のそれぞれと第３ウェハ５０の機能素子２３のそれぞれとが、第３方向Ｄ３に沿って互いに対応するようにする。

続いて、図１３の（ａ）に示されるように、第３ウェハ５０の半導体基板２１を、その裏面２１ｒ側から研削し、半導体基板２１（すなわち第３ウェハ５０）を薄化する。ここでは、第２ウェハ４０の場合と同様に、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、第３ウェハ５０の全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。

その後、図１３の（ｂ）に示されるように、第２接合工程と同様に、複数（例えば７つ）の半導体ウェハ２０Ａを順次積層、接合、及び研削し、積層体１０を構成する。これにより、例えば、ドライバＩＣとしての機能素子２３を含む１つの半導体ウェハ２０Ａ（第１ウェハ３０）と、半導体メモリとしての機能素子２３を含む複数（ここでは９つ）の半導体ウェハ２０Ｂ（第２ウェハ４０、第３ウェハ５０、及び、それ以降のウェハ）と、が積層され、複数（ここでは１０個）の半導体ウェハ２０からなる積層体１０が得られる。

図１３の（ｂ）においては、後のレーザ光照射工程に備えて、上記のように得られた積層体１０を反転した状態において保持具Ｈにより保持している。すなわち、ここでは、積層体１０の他端１０ｂが保持具Ｈ側に向けられると共に、一端１０ａを含む第１ウェハ３０が最も保持具Ｈと反対側に望み、その半導体基板２１の裏面２１ｒが露出されている。なお、以降の工程の説明においては、積層体１０の積層構造を省略し、アクティブ領域１１と切断領域１２とを代表的に図示する。

引き続いて、積層体１０にレーザ光Ｌを照射することにより、積層体１０に改質領域７及び亀裂９を形成するレーザ光照射工程を行う。すなわち、図１４に示されるように、第１ウェハ３０の半導体基板２１に対して、機能素子２３の間を通るように設定された切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌを照射することにより、切断予定ライン５ａ，５ｂに沿って改質領域７を形成すると共に、積層体１０の積層方向（第３方向Ｄ３）に沿って改質領域７から亀裂９を伸展させる。この工程について、より具体的に説明する。

この工程では、まず、図１４の（ａ）に示されるように、第１ウェハ３０の半導体基板２１の裏面２１ｒをレーザ光入射面としつつ、第１ウェハ３０の半導体基板２１の内部にレーザ光Ｌの集光点Ｐを位置させる。その状態において、レーザ光Ｌを照射しながらレーザ光の集光点Ｐを切断予定ライン５ａ，５ｂのそれぞれに沿って相対移動させる（スキャンする）。これにより、第１ウェハ３０の半導体基板２１の内部に、改質領域７としての第１改質領域７１が切断予定ライン５ａ，５ｂに沿って形成される。これと共に、第１改質領域７１から生じた亀裂９が第３方向Ｄ３に沿って部分的に伸展する。

続いて、図１４の（ｂ）に示されるように、第１ウェハ３０の半導体基板２１の裏面２１ｒをレーザ光入射面としつつ、第１ウェハ３０の半導体基板２１の内部にレーザ光Ｌの集光点Ｐを位置させる。このとき、集光点Ｐの位置を、第１改質領域７１を形成するときの集光点Ｐの位置よりも裏面２１ｒ側（レーザ光入射面側）とする。その状態において、レーザ光Ｌを照射しながらレーザ光Ｌの集光点Ｐを切断予定ライン５ａ，５ｂのそれぞれに沿って相対移動させる（スキャンする）。

これにより、第１ウェハ３０の半導体基板２１の内部に、改質領域７としての第２改質領域７２が切断予定ライン５ａ，５ｂに沿って形成される。ここでは、第２改質領域７２は、集光点Ｐの位置の違いに対応して、第１改質領域７１と裏面２１ｒとの間に形成される。第２改質領域７２の形成により、第３方向Ｄ３に沿って亀裂９をさらに伸展させ、亀裂９が積層体１０の両端（一端１０ａ及び他端１０ｂ）に至るようにする（すなわち、所謂フルカットの状態とする）。このときのレーザ光Ｌの照射条件については、後に詳述する。

このように、ここでは、積層体１０における積層方向（第３方向Ｄ３）の両端に亀裂９が至るように改質領域７を形成する。すなわち、レーザ光照射工程においては、第１ウェハ３０の半導体基板２１に対して、裏面２１ｒ側からレーザ光Ｌを照射して改質領域７としての第１改質領域７１を形成する（第１レーザ光照射工程）。そして、第１ウェハ３０の半導体基板２１に対して、裏面２１ｒ側からレーザ光Ｌを照射して第１改質領域７１と裏面２１ｒとの間に改質領域７としての第２改質領域７２を形成することにより、積層体１０の両端に至るように亀裂９を伸展させる（第２レーザ光照射工程）。

続いて、図１５の（ａ）に示されるように、第１ウェハ３０の半導体基板２１を裏面２１ｒ側から研削することにより、改質領域７（第１改質領域７１及び第２改質領域７２）を除去する（改質領域除去工程）。ここでは、例えば半導体基板２１の厚さが２００μｍ程度となるように、半導体基板２１を研削する。第１ウェハ３０の半導体基板２１の厚さを他の半導体基板２１よりも厚く残すのは、第１ウェハ３０の半導体基板２１が積層型素子１５においてサポート基板となるためである。

その後、図１５の（ｂ）に示されるように、積層体１０をエキスパンドテープ等の拡張可能な支持部材Ｓにより支持した状態とする。このとき、第１ウェハ３０の半導体基板２１の裏面２１ｒを支持部材Ｓ側に配置する。その状態において、支持部材Ｓを拡張することにより積層体１０に対して亀裂９が開く方向に応力を印加し、切断予定ライン５ａ，５ｂに沿って積層体１０を切断する（切断工程）。これにより、積層体１０からアクティブ領域１１が切り出され、複数の積層型素子１５が得られる。そして、各切断予定ライン５ａ，５ｂに沿って積層体１０が切断されることにより得られた複数の積層型素子１５を互いに離間させ、各積層型素子１５をピックアップする（ピックアップ工程）。

以上説明したように、第１実施形態に係る積層型素子１５の製造方法においては、半導体ウェハ２０の積層体１０の構成に際して、半導体ウェハ２０の半導体基板を研削して薄化する研削工程を実施する。これにより、薄化された積層体１０を得ることができる。上述したように、このような積層体１０の切断にブレードダイシングを利用すると、チッピングにより歩留まりの低下が顕著となる。これに対して、この方法にあっては、半導体ウェハ２０の半導体基板２１に対して、切断予定ライン５に沿ってレーザ光Ｌを照射することにより、改質領域７を形成すると共に改質領域７から積層方向に亀裂９を伸展させる。これにより、半導体ウェハ２０の接合界面でのチッピングを抑制しつつ積層体１０を切断することができる。よって、この方法によれば、積層型素子１５の薄化及び歩留まりの向上の両立が可能となる。

また、第１実施形態に係る積層型素子１５の製造方法は、レーザ光照射工程の後に、改質領域７が形成された半導体基板２１を研削することにより、改質領域７を除去する改質領域除去工程をさらに備えている。このため、抗折強度が向上する。さらに、本実施形態に係る積層型素子１５の製造方法は、レーザ光照射工程及び改質領域除去工程の後に、積層体１０に応力を印加することにより、切断予定ライン５に沿って積層体１０を切断する切断工程をさらに備えるので、積層体１０を確実に切断できる。

ここで、第１実施形態に係る積層型素子１５の製造方法においては、レーザ光照射工程において、積層体１０における積層方向の両端（一端１０ａ及び他端１０ｂ）に亀裂９が至るように（すなわち、積層体１０のフルカットを生じさせように）改質領域７を形成する。そのために、レーザ光照射工程は、半導体基板２１に対して、裏面２１ｒ側からレーザ光Ｌを照射して改質領域７としての第１改質領域７１を形成する第１レーザ光照射工程と、半導体基板２１に対して、裏面２１ｒ側からレーザ光Ｌを照射して第１改質領域７１と裏面２１ｒとの間に改質領域７としての第２改質領域７２を形成することにより、積層体１０の両端に至るように亀裂９を伸展させる第２レーザ光照射工程と、を有している。

この点について詳細に説明する。図１４に示されるレーザ光照射工程においては、積層体１０にフルカットを生じさせるためのレーザ光Ｌの照射条件を制御することができる。ここでは、半導体基板２１がシリコンからなる場合について説明する。積層体１０にフルカットを生じさせるためには、まず、半導体基板２１におけるレーザ光入射面である裏面２１ｒの反対の表面２１ｓから第１改質領域７１の表面２１ｓ側の端部の距離（以下、「下端距離ＢＬ」という）を、ある程度大きくした状態において、尚且つ、第２改質領域７２を形成したときに第１改質領域７１から表面２１ｓ側に延びる亀裂９（初亀裂）が、表面２１ｓに至るようにする。

ここでは、一例として、厚さが７７５μｍの半導体基板２１に対して下端距離ＢＬを２００μｍ以上とした状態において、初亀裂が表面２１ｓに至るようにする。これにより、２００μｍ以上伸展して表面２１ｓに至った初亀裂の影響により、亀裂９が積層体１０の端部までさらに伸展し、フルカットが生じる。そのためには、レーザ光Ｌの波長を１１７０ｎｍ以上１８００ｎｍ以下の範囲とすることができる。

レーザ光Ｌの波長が１１７０ｎｍ以上であれば、ノンドープ且つ欠陥無しの理想的なシリコンにおいて、レーザ光Ｌの内部透過率が理論上１００％となる。一方、レーザ光Ｌの波長が１８００ｎｍ以下であれば、半導体基板２１において確実に２光子吸収を生じさせて改質領域７を形成可能である。さらに、レーザ光Ｌのパルス幅を３５０ｎｓｅｃ以上とし、パルスエネギーを２５μＪ以上とし、パルスピッチを６．５μｍ以上４５μｍ以下とすることにより、より確実にフルカットを生じさせ得る。

下端距離ＢＬが２００μｍ以上である第１改質領域７１から延びる初亀裂が表面２１ｓに至ったレーザ光Ｌの照射条件の例（すなわち、積層体１０にフルカットを生じさせ得る条件の例）を示す。

［第１例］
レーザ光Ｌの波長：１５００ｎｍ。
パルス幅：５００ｎｓｅｃ。
パルス周波数：４０ｋＨ。
集光用レンズ１０５下の出力値：１．４８ｗ。
パルスエネルギー：３７.０μＪ。
パルスピッチ：１５μｍ。
半導体基板２１の厚さ：７７９μｍ。
第１改質領域７１の表面２１ｓからの距離（下端距離ＢＬ）：２６２μｍ。
第２改質領域７２の表面２１ｓからの距離：３７０μｍ。
第１改質領域７１の形成時の集光用レンズ１０５の移動距離Ｄｚ１：１４２μｍ。
第２改質領域７２の形成時の集光用レンズ１０５の移動距離Ｄｚ２：１１２μｍ。
［第２例］
レーザ光Ｌの波長：１３４２ｎｍ。
パルス幅：３５０ｎｓｅｃ。
パルス周波数：６０ｋＨ。
集光用レンズ１０５下の出力値：２．６０ｗ。
パルスエネルギー：４３．３μＪ。
パルスピッチ：８．３０μｍ。
半導体基板２１の厚さ：６２５μｍ。
第１改質領域７１の表面２１ｓからの距離（下端距離ＢＬ）：２１８μｍ。
第２改質領域７２の表面２１ｓからの距離：３４６μｍ。
第１改質領域７１の形成時の集光用レンズ１０５の移動距離Ｄｚ１：９２μｍ。
第２改質領域７２の形成時の集光用レンズ１０５の移動距離Ｄｚ２：６０μｍ。

なお、移動距離Ｄｚ１は、半導体基板２１の裏面２１ｒ（レーザ光入射面）に集光点Ｐを形成するような集光用レンズ１０５の初期位置から、第１改質領域７１を形成するための位置に集光点Ｐを形成するように集光用レンズ１０５を第３方向Ｄ３に沿って移動させた距離である（図１４の（ａ）参照）。同様に、移動距離Ｄｚ２は、集光用レンズ１０５を、初期位置から第２改質領域７２を形成するための位置に集光点を形成するように第３方向Ｄ３に沿って移動させた距離である（図１４の（ｂ）参照）。

以上のように積層体１０にフルカットを生じさせることにより、積層体１０を確実に切断可能として歩留まりをさらに向上可能である。また、積層体１０の反りを抑制することができる。積層体１０の反りを抑制することにより、上述したように、改質領域７を除去するように半導体基板２１を研削することが可能となる。これにより、抗折強度が向上する。

ここで、上記の観点とは別の観点からも、下端距離ＢＬを２００μｍ以上とすることができる。すなわち、下端距離ＢＬを小さくすると、半導体基板２１のレーザ光入射面である裏面２１ｒの反対の表面２１ｓ側への漏れ光によって、表面２１ｓ側にダメージが生じるおそれがある。このように、レーザ光入射面とは反対側の面に生じるダメージを「スプラッシュダメージ」と称する。図１６は、下端距離とスプラッシュダメージとの関係を示す表である。図１６の例では、半導体基板２１のレーザ光入射面と反対側の端面（表面２１ｓ）にＳｎ膜を形成してスプラッシュダメージを観察した。

図１６の表の「ダメージ」の欄の「あり」及び「なし」は、レーザ光Ｌの集光点Ｐの直下の位置（切断予定ライン５に対応する位置）にダメージがあるか否かを示しており、「距離」の欄は、当該位置からスプラッシュダメージが生じた位置までの最大の距離である。図１６に示されるように、下端距離ＢＬが１０７μｍ以上では、集光点Ｐの直下の位置でのダメージが生じなくなる。一方、スプラッシュダメージが生じるか否かの下端距離ＢＬの閾値は、１８９μｍと２２０μｍとの間に存在する。このように、スプラッシュダメージの低減の観点からも、下端距離ＢＬを２００μｍ以上とすることができる。これにより、デバイス特性の劣化を抑制できる。
［第２実施形態］

引き続いて、第２実施形態に係る積層型素子の製造方法の一例について説明する。この製造方法においては、半導体ウェハ２０の積層体を構成する積層工程の前に、準備工程が行われる。すなわち、ここでは、まず、図１７の（ａ）に示されるように、サポート基板６０を用意する（準備工程）。サポート基板６０は、ガラス基板又は半導体基板等の任意の基板である。サポート基板６０は、例えば、研削前の半導体基板２１の厚さと同程度の厚さ（例えば６００μｍ以上８００μｍ以下程度の厚さ）を有する。続いて、図１７の（ｂ）に示されるように、半導体ウェハ２０Ａとして、第１ウェハ７０を用意する（準備工程）。続いて、第１ウェハ７０の回路層２２をサポート基板６０の表面５０ａに接合する（準備工程）。この接合には、例えば樹脂接合を用いることができる。

続いて、図１８の（ａ）に示されるように、第１ウェハ７０の半導体基板２１を研削する。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち第１ウェハ７０）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、第１ウェハ７０の全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。

続いて、積層工程が行われる。すなわち、図１８の（ｂ）に示されるように、半導体ウェハ２０Ａとして、第２ウェハ８０を用意する（第１接合工程）。これと共に、上述したように、サポート基板６０に接合された第１ウェハ７０を用意する（第１接合工程）。続いて、第２ウェハ８０を第１ウェハ７０に接合する（第１接合工程）。ここでは、第１ウェハ７０の半導体基板２１に、第２ウェハ８０の回路層２２を直接接合する。また、このとき、第１ウェハ７０の機能素子２３のそれぞれと第２ウェハ８０の機能素子２３のそれぞれとが、第３方向Ｄ３に沿って互いに対応するようにする。

続いて、図１９の（ａ）に示されるように、第２ウェハ８０の半導体基板２１を研削する（研削工程）。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち第２ウェハ８０）を薄化する。ここでは、第１ウェハ７０の場合と同様に、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、第２ウェハ８０の全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。

続いて、図１９の（ｂ）及び図２０の（ａ）に示されるように、半導体ウェハ２０Ａとしての第２ウェハ８０の積層、接合、及び、研削を、上記の第１接合工程及び研削工程と同様にして繰り返し行うことにより、サポート基板６０上に積層された複数（ここでは９つ）の半導体ウェハ２０Ａを含む積層体を構成する。

続いて、図２０の（ｂ）に示されるように、半導体ウェハ２０Ｂとして、第３ウェハ９０を用意すると共に、第２ウェハ８０の機能素子２３のそれぞれと第３ウェハ９０の機能素子２３のそれぞれとが互いに対応するように、第２ウェハ８０の半導体基板２１に第３ウェハ９０の回路層２２を直接接合する（第２接合工程）。これにより、本実施形態に係る積層体１０が得られる。ここでの積層体１０は、第１実施形態に係る積層体１０と比較して、半導体基板２１と回路層２２とが積層体１０の全体にわたって交互に積層されている点で相違している。

その後、図１４に示されるように、第１実施形態に係るレーザ光照射工程と同様に、積層体１０にレーザ光Ｌを照射することにより、積層体１０に改質領域７（第１改質領域７１及び第２改質領域７２）及び亀裂９を形成するレーザ光照射工程を行う。ただし、本実施形態においては、第３ウェハ９０の半導体基板２１に対して、機能素子２３の間を通るように設定された切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌを照射することにより、切断予定ライン５ａ，５ｂに沿って改質領域７を形成すると共に、積層体１０の積層方向（第３方向Ｄ３）に沿って改質領域７から亀裂９を伸展させる。

ここでも、積層体１０における積層方向の両端（一端１０ａ及び他端１０ｂ）に亀裂９が至るように改質領域７を形成する。そして、図１５に示されるように、第１実施形態に係る切断工程と同様に、亀裂９が開く方向に積層体１０に応力を印加することにより、切断予定ライン５ａ，５ｂに沿って積層体１０を切断する切断工程を行う。これにより、積層体１０から複数の積層型素子１５が切り出される。また、第１実施形態と同様に、ピックアップ工程を行う。なお、本実施形態に係る積層型素子の製造方法は、積層工程の後であってレーザ光照射工程の前、または、レーザ光照射工程の後に、積層体１０からサポート基板６０を除去するサポート基板除去工程をさらに備えてもよい。ただし、サポート基板除去工程は、切断工程の前に行われる。以上の第２実施形態に係る積層型素子の製造方法によっても、第１実施形態に係る効果と同様の効果を奏することが可能である。

以上の実施形態は、本発明に係る積層型素子の製造方法の一実施形態について説明したものである。したがって、本発明に係る積層型素子の製造方法は、上記の実施形態に限定されず、各請求項の要旨を変更しない範囲において、任意の変形が可能である。

例えば、半導体基板２１において機能素子２３に対応する部分（より詳細には、当該部分のうち、第２導電型領域２１ｄに対して裏面２１ｒ側の領域）には、裏面２１ｒに露出するようにゲッタリング領域４を形成してもよい。ゲッタリング領域は、半導体基板２１の内部において、重金属等の不純物を集めて捕獲するゲッタリング効果を発揮する領域である。ゲッタリング領域は、レーザ光の照射によって半導体基板２１が改質された領域（密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域）であり、例えば溶融処理領域である。ゲッタリング領域４は、機能素子２３（より詳細には、メモリセル２２ａ）に対向していれば、連続的に形成されていてもよいし、或いは、断続的に形成されていてもよい。

ゲッタリング領域を形成する場合には、レーザ光のパルス幅を、改質領域７を形成するためのレーザ光Ｌのパルス幅よりも短くすることができる。これにより、改質領域７よりもサイズが小さく且つ改質領域７よりも亀裂を発生させ難いゲッタリング領域を形成することができる。

ゲッタリング領域は、例えば次のような手順によって形成され得る。すなわち、図１１の（ｂ）に示されるように、第２ウェハ４０を第１ウェハ３０に積層して接合した後に、第２ウェハ４０の半導体基板２１の裏面２１ｒをレーザ光入射面として半導体基板２１にレーザ光を照射することによりゲッタリング領域を形成する。その後、図１２の（ａ）に示されるように半導体基板２１を研削することにより、ゲッタリング領域を残存させつつ半導体基板２１を薄化する。このとき、ゲッタリング領域を裏面２１ｒに露出させる。これにより、半導体基板２１において機能素子２３に対応する部分には、裏面２１ｒに露出するようにゲッタリング領域が形成される。このようなゲッタリング形成工程を、各半導体ウェハ２０の積層後であって研削前に行うことができる。

なお、上記実施形態において、２つの半導体ウェハ２０の接合に際し、それぞれの機能素子２３が互いに対応するように積層している。一方の半導体ウェハ２０の各機能素子２３と他方の半導体ウェハ２０の各機能素子とが互いに対応するとは、１つのアクティブ領域１１において、一方の半導体ウェハ２０の少なくとも１つの機能素子２３と、他方の半導体ウェハ２０の少なくとも１つの機能素子２３と、が所定の位置関係を有することを意味する。したがって、例えば、機能素子２３のメモリセル２２ａ同士が一対一に対応する場合に限定されず、一対多に対応する場合もある。また、メモリセル２２ａ同士が一対一に対応する場合であっても、第３方向Ｄ３に沿って並ぶ場合に限らず、第１方向Ｄ１及び第２方向Ｄ２における位置が互いに異なる場合もある。

また、上記実施形態においては、回路層２２を半導体基板２１や別の回路層２２に直接接合する一例について説明した。回路層２２を直接接合する場合には、回路層２２の表面に対して平坦化処理を施し得るが、この平坦化処理としては、回路層２２の表面の絶縁膜等を平坦化処理する場合に加えて、回路層２２の表面に樹脂等からなる平坦化膜を形成する場合等がある。すなわち、回路層２２は、膜状の他の層が介在する状態において、半導体基板２１や回路層２２に接合される場合もある。したがって、回路層２２の接合は、上記の直接接合の例に限定されない。

５，５ａ，５ｂ…切断予定ライン、７…改質領域、９…亀裂、１０…積層体、１５…積層型素子、２０，２０Ａ，２０Ｂ…半導体ウェハ、２１…半導体基板、２１ｓ…表面、２１ｒ…裏面、２２…回路層、２３…機能素子、３０，７０…第１ウェハ、４０，８０…第２ウェハ、５０，９０…第３ウェハ、６０…サポート基板、７１…第１改質領域、７２…第２改質領域、Ｌ…レーザ光。

Claims (7)

1. 表面及び裏面を有する半導体基板と、前記表面に沿って２次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハの積層体を構成する積層工程と、
   前記積層工程の後に、前記積層体にレーザ光を照射することにより、前記積層体に改質領域及び亀裂を形成するレーザ光照射工程と、
   を備え、
   前記積層工程は、
   前記半導体ウェハとして、第１ウェハ及び第２ウェハを用意すると共に、前記第１ウェハの前記機能素子のそれぞれと前記第２ウェハの前記機能素子のそれぞれとが互いに対応するように、前記第１ウェハの前記回路層に前記第２ウェハの前記回路層を接合する第１接合工程と、
   前記第１接合工程の後に、前記第２ウェハの前記半導体基板を研削する研削工程と、
   前記研削工程の後に、前記半導体ウェハとして第３ウェハを用意すると共に、前記第２ウェハの前記機能素子のそれぞれと前記第３ウェハの前記機能素子のそれぞれとが互いに対応するように、前記第２ウェハの前記半導体基板に前記第３ウェハの前記回路層を接合する第２接合工程と、
   を有し、
   前記半導体基板はシリコンを含み、
   前記レーザ光のパルスピッチは、６．５μｍ以上４５μｍ以下であり、
   前記レーザ光のパルス幅は、３５０ｎｓｅｃ以上であり、
   前記レーザ光の波長は、１１７０ｎｍ以上１８００ｎｍ以下であり、
   前記レーザ光照射工程においては、前記第１ウェハの前記半導体基板に対して、前記機能素子の間を通るように設定された切断予定ラインに沿って前記レーザ光を照射することにより、前記切断予定ラインに沿って前記改質領域を形成すると共に、前記積層体の積層方向に沿って前記積層体の積層方向の両端に至るように前記改質領域から前記亀裂を伸展させ、
   前記レーザ光照射工程では、前記積層体における前記レーザ光の入射面と反対の面から前記改質領域の当該面側の端部までの下端距離を２００μｍ以上とし、
   前記レーザ光照射工程の後に、前記第１ウェハの前記半導体基板を研削する、
   積層型素子の製造方法。
2. 表面及び裏面を有する半導体基板と、前記表面に沿って２次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハの積層体を構成する積層工程と、
   前記積層工程の後に、前記積層体にレーザ光を照射することにより、前記積層体に改質領域及び亀裂を形成するレーザ光照射工程と、
   を備え、
   前記積層工程は、
   前記半導体ウェハとして、第１ウェハ及び第２ウェハを用意すると共に、前記第１ウェハの前記機能素子のそれぞれと前記第２ウェハの前記機能素子のそれぞれとが互いに対応するように、前記第１ウェハの前記半導体基板に前記第２ウェハの前記回路層を接合する第１接合工程と、
   前記第１接合工程の後に、前記第２ウェハの前記半導体基板を研削する研削工程と、
   前記研削工程の後に、前記半導体ウェハとして第３ウェハを用意すると共に、前記第２ウェハの前記機能素子のそれぞれと前記第３ウェハの前記機能素子のそれぞれとが互いに対応するように、前記第２ウェハの前記半導体基板に前記第３ウェハの前記回路層を接合する第２接合工程と、
   を有し、
   前記半導体基板はシリコンを含み、
   前記レーザ光のパルスピッチは、６．５μｍ以上４５μｍ以下であり、
   前記レーザ光のパルス幅は、３５０ｎｓｅｃ以上であり、
   前記レーザ光の波長は、１１７０ｎｍ以上１８００ｎｍ以下であり、
   前記レーザ光照射工程においては、前記第３ウェハの前記半導体基板に対して、前記機能素子の間を通るように設定された切断予定ラインに沿って前記レーザ光を照射することにより、前記切断予定ラインに沿って前記改質領域を形成すると共に、前記積層体の積層方向に沿って前記積層体の積層方向の両端に至るように前記改質領域から前記亀裂を伸展させ、
   前記レーザ光照射工程では、前記積層体における前記レーザ光の入射面と反対の面から前記改質領域の当該面側の端部までの下端距離を２００μｍ以上とし、
   前記レーザ光照射工程の後に、前記第３ウェハの前記半導体基板を研削する、
   積層型素子の製造方法。
3. 前記積層工程は、前記第１接合工程の前に、サポート基板及び前記第１ウェハを用意すると共に、前記サポート基板に前記第１ウェハの前記回路層を接合する準備工程を有し、
   前記第１接合工程においては、前記第２ウェハ、及び、前記サポート基板に接合された前記第１ウェハを用意する、
   請求項２に記載の積層型素子の製造方法。
4. 前記積層工程の後であって前記レーザ光照射工程の前、または、前記レーザ光照射工程の後に、前記サポート基板を除去するサポート基板除去工程をさらに備える、
   請求項３に記載の積層型素子の製造方法。
5. 前記レーザ光照射工程は、
   前記半導体基板に対して、前記裏面側から前記レーザ光を照射して前記改質領域としての第１改質領域を形成する第１レーザ光照射工程と、
   前記半導体基板に対して、前記裏面側から前記レーザ光を照射して前記第１改質領域と前記裏面との間に前記改質領域としての第２改質領域を形成することにより、前記両端に至るように前記亀裂を伸展させる第２レーザ光照射工程と、
   を有する、
   請求項１〜４のいずれか一項に記載の積層型素子の製造方法。
6. 前記レーザ光照射工程の後に、前記改質領域が形成された前記半導体基板を研削することにより、前記改質領域を除去する改質領域除去工程をさらに備える、
   請求項１〜５のいずれか一項に記載の積層型素子の製造方法。
7. 前記レーザ光照射工程の後に、前記積層体に応力を印加することにより、前記切断予定ラインに沿って前記積層体を切断する切断工程をさらに備える、
   請求項１〜６のいずれか一項に記載の積層型素子の製造方法。

Images