JP6988902B2 - 交直変換回路 - Google Patents

Description

本発明は、交直変換回路に関する。

従来、入力された交流電圧を、当該交流電圧のピーク電圧よりも低い電圧を有する直流電圧に変換する降圧型の交直変換回路が知られている。例えば、特許文献１には、ブリッジダイオードにて全波整流された交流電圧を、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御されたスイッチ要素により「切り刻む」ことにより、ＰＷＭ制御におけるパルスのデューティ比にて決定される大きさを有する直流電圧を出力する回路が開示されている。

特開２０１２−１６９１２６号公報

特許文献１の降圧型の交直変換回路においては、特に交流入力を整流する整流回路の存在により、当該回路に入力される交流入力の電圧の絶対値が、当該回路にて出力される直流電圧よりも低くなった場合に、入力側において電流が流れなくなる。

その結果、交流入力の電圧波形と電流波形とが一致しなくなり、交流入力の力率が低くなる。特に、出力する直流電圧が交流入力のピーク電圧に近くなればなるほど、交流入力の力率は低下する。

本発明は、降圧型の交直変換回路を用いて高い直流電圧を出力しつつ、交流入力の力率を高く維持することを目的とする。

本願の例示的な一実施形態の交直変換回路は、入力部と、出力部と、第１副交直変換回路と、第２副交直変換回路と、を備える。入力部は、第１入力端子と第２入力端子とを有する。出力部は、第１出力端子と第２出力端子とを有する。

第１副交直変換回路は、インダクタ素子と、第１キャパシタ素子と、第１整流素子と、を有する。インダクタ素子は、スイッチング素子を介して一端を第１入力端子に接続する。第１キャパシタ素子は、一端をインダクタ素子の他端に接続し、他端を第１出力端子に接続する。第１整流素子は、カソード側の一端を第２入力端子に接続し、アノード側の他端を第１出力端子に接続する。

第２副交直変換回路は、インダクタ素子と、スイッチング素子と、第２キャパシタ素子と、第２整流素子と、を有する。第２キャパシタ素子は、一端をインダクタ素子の他端に接続し、他端を第２出力端子に接続する。第２整流素子は、アノード側の一端を第２入力端子に接続し、カソード側の他端を第２出力端子に接続する。

本願の例示的な一実施形態の交直変換回路では、降圧型の交直変換回路である第１副交直変換回路の第１キャパシタ素子と、降圧型の交直変換回路である第２副交直変換回路の第２キャパシタ素子とが、第１出力端子と第２出力端子との間において直列接続されている。そのため、２つの降圧型の副交直変換回路のそれぞれが、出力部に出力する直流電圧を分圧する。これにより、１つの副交直変換回路にて同一の直流電圧を出力する場合と比較して、入力部に入力する交流入力の一周期に対して各副交直変換回路の整流素子がオン状態となる時間を長くできる。その結果、交流入力の力率をより高くできる。

図１は、実施の形態１に係る交直変換回路の構成を示す図である。 図２は、交流電源のライブ側の電位と、ニュートラル側の電位のタイムチャートである。 図３は、スイッチング素子のスイッチング信号を示すタイムチャートである。 図４Ａは、交流入力電圧が正であり、かつ、スイッチング素子がオン状態のときの電流の流れを示す図である。 図４Ｂは、交流入力電圧が正であり、かつ、スイッチング素子がオフ状態のときの電流の流れを示す図である。 図５Ａは、交流入力電圧が負であり、かつ、スイッチング素子がオン状態のときの電流の流れを示す図である。 図５Ｂは、交流入力電圧が負であり、かつ、スイッチング素子がオフ状態のときの電流の流れを示す図である。 図６は、実施の形態１に係る交直変換回路に流れる入力電流を示す図である。 図７は、実施の形態１に係る交直変換回路の出力電圧を示す図である。 図８は、比較例の交直変換回路の構成を示す図である。 図９は、比較例の交直変換回路に流れる入力電流を示す図である。 図１０は、実施の形態２に係る交直変換回路の構成を示す図である。 図１１は、実施の形態３に係る交直変換回路の構成を示す図である。 図１２は、実施の形態４に係る交直変換回路の構成を示す図である。 図１３は、実施の形態５に係る交直変換回路の構成を示す図である。 図１４は、実施の形態６に係る交直変換回路の構成を示す図である。

以下、図面を参照しながら、本発明の実施形態について説明する。なお、本発明の範囲は、以下の実施形態に限定されず、本発明の技術的思想の範囲内で任意に変更可能である。

以下の説明において、電位又は電圧の「ゼロクロス点」とは、交流電位又は電圧が０Ｖとなるタイミングを言う。「交流周期」とは、正弦波状に変化する電圧又は電流の位相が基準の位相から２π（ラジアン）だけ進むまでにかかる時間を言う。電圧、電流などの「符号」とは、電圧、電流などの正負を言う。例えば、「負電圧」の符号は「−（マイナス）」であり、「正電圧」の符号は「＋（プラス）」となる。

「スイッチング周期」とは、スイッチング素子などにおいて、オン状態とオフ状態とを周期的に切り替えるときの周期のことを言う。「デューティ比」とは、スイッチング素子などがオン状態である時間長さのスイッチング周期に対する比率のことを言う。

図面を用いた説明において、「上側」とは図面を表す紙面の上方を言い「下側」とは図面を表す紙面の下方を言う。

（実施の形態１）

［１−１．全体構成］

図１は、実施の形態１に係る交直変換回路の全体構成を示す図である。交直変換回路１は、入力部１１と、第１副交直変換回路１３と、第２副交直変換回路１５と、出力部１７と、制御回路１９と、を備える。

入力部１１は、第１副交直変換回路１３及び第２副交直変換回路１５に交流電源ＰＳを接続する接続端子である。本実施形態において、交流電源ＰＳは、第１極Ｐ１と、第２極Ｐ２との２つの極を有する単相の交流電源である。

本実施形態において、交流電源ＰＳの第１極Ｐ１は、図２の上図に示すように、電位が所定の交流周期にて正弦波状に変化するライブ側の極である。以後、ライブ側の電位を「ＶＬ」とする。従って、ライブ側の電位ＶＬは、Ａ＊ｓｉｎ｛（２π／Ｔ）＊ｔ｝との式で表現できる。ここで、「Ｔ」は交流周期である。「ｔ」は任意の時間である。「Ａ」はライブ側の電位ＶＬの振幅である。

一方、第２極Ｐ２は、図２の下図に示すように、時間に対して電位が変化しないニュートラル側の極である。以後、ニュートラル側の電位を「ＶＮ」とする。ニュートラル側の電位ＶＮは、例えば、常時一定電位Ｂ（Ｖ）に維持される。例えば、ニュートラル側の電位ＶＮは、常時０Ｖに維持される。

交流電源ＰＳは、例えば、一般に供給される家庭用又は商用の交流電源、インバータ電源、交流発電機などである。なお、入力部１１は、変圧器（図示せず）を介して交流電源ＰＳを接続してもよい。この場合、入力部１１は、交流電源ＰＳから出力される電圧よりも低い又は高い電圧を入力する。

交流電源ＰＳが２つの極を有しているので、本実施形態の入力部１１は、第１入力端子Ｉ１と第２入力端子Ｉ２との２つの端子を有する。第１入力端子Ｉ１は、交流電源ＰＳの第１極Ｐ１を接続する。一方、第２入力端子Ｉ２は、交流電源ＰＳの第２極Ｐ２を接続する。

これにより、交流電源ＰＳは、ライブ側の電位ＶＬとニュートラル側の電位ＶＮとの電位差（ＶＬ−ＶＮ）で決まる交流入力電圧Ｖ_ｉｎを、第１入力端子Ｉ１と第２入力端子Ｉ２との間に出力する。ライブ側の電位ＶＬ及びニュートラル側の電位ＶＮを表す上記の式を用いて、交流入力電圧Ｖ_ｉｎは、例えば、Ａ＊ｓｉｎ｛（２π／Ｔ）＊ｔ｝−Ｂとの数式で表現できる。

第１副交直変換回路１３は、図１においては二点鎖線にて囲まれた箇所に存在する回路であり、第１入力端子Ｉ１の電位が第２入力端子Ｉ２の電位よりも高い（ＶＬ＞ＶＮ）とき、すなわち、交流入力電圧Ｖ_ｉｎが正の電圧のときに、入力部１１から入力した交流入力電圧Ｖ_ｉｎを直流電圧に変換し第１直流出力電圧Ｖ_ｏｕｔ１として出力する。

第２副交直変換回路１５は、図１においては一点鎖線にて囲まれた箇所に存在する回路であり、第１入力端子Ｉ１の電位が第２入力端子Ｉ２の電位よりも低い（ＶＬ＜ＶＮ）とき、すなわち、交流入力電圧Ｖ_ｉｎが負の電圧のときに、入力部１１から入力した交流入力電圧Ｖ_ｉｎを直流電圧に変換し第２直流出力電圧Ｖ_ｏｕｔ２として出力する。

本実施形態に係る第１副交直変換回路１３及び第２副交直変換回路１５の回路構成は、後ほど詳しく説明する。

出力部１７は、第１出力端子Ｏ１と第２出力端子Ｏ２とを有し、その間に、交直変換回路１にて駆動する負荷ＬＯを接続する。負荷ＬＯは、例えば、モータ、照明機器、各種電子機器、蓄電池などである。負荷ＬＯがモータの場合には、第１出力端子Ｏ１、第２出力端子Ｏ２と負荷ＬＯとの間に適宜、インバータ回路を接続してもよい。また負荷ＬＯが電子機器あるいは蓄電池の場合は、第１出力端子Ｏ１、第２出力端子Ｏ２と負荷ＬＯとの間に適宜、コンバータ回路を接続してもよい。

制御回路１９は、例えば、ＰＷＭ信号発生回路と、電位測定回路及び／又は電流測定回路と、を含んだハードウェア、又は、これらの回路をチップ上に形成したＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）である。制御回路１９は、第１副交直変換回路１３及び第２副交直変換回路１５を制御する。また、制御回路１９は、第１入力端子Ｉ１の電位、すなわち、交流入力電圧Ｖ_ｉｎを測定してもよい。

または、制御回路１９は、ＣＰＵ、記憶素子（ＲＡＭ、ＲＯＭなど）、Ａ／Ｄインターフェース、Ｄ／Ａインターフェースなどを含んだコンピュータシステムであってもよい。この場合、制御回路１９により実行可能なプログラムが、スイッチング回路ＳＷのオン状態とオフ状態を制御してもよい。また、制御回路１９の記憶素子が、当該プログラムを記憶してもよい。

さらに、制御回路１９は、外部の装置と接続可能なインターフェースを有してもよい。この場合、当該インターフェースに接続された外部の装置が、制御回路１９を介して、スイッチング回路ＳＷのオン状態とオフ状態を制御してもよい。

［１−２．第１副交直変換回路の構成］

以下、第１副交直変換回路１３の回路構成について、図１を用いて説明する。図１に示すように、第１副交直変換回路１３は、インダクタ素子Ｌと、スイッチング回路ＳＷと、第１キャパシタ素子Ｃ１と、第１整流素子Ｄ１と、を有する。

インダクタ素子Ｌは、インダクタンス成分を有する素子である。インダクタ素子Ｌは、例えばコイルである。インダクタ素子Ｌは、スイッチング回路ＳＷを介して、その一端を第１入力端子Ｉ１に接続する。

インダクタ素子Ｌが、スイッチング回路ＳＷを介して第１入力端子Ｉ１（交流電源ＰＳ）と接続されることにより、インダクタ素子Ｌと、スイッチング回路ＳＷと、第１入力端子Ｉ１が直列接続される。

スイッチング回路ＳＷは、オン状態とオフ状態とを交流入力電圧Ｖ_ｉｎの周波数よりも高周波数にて繰り返し切り替えて、インダクタ素子Ｌと第１入力端子Ｉ１との間を高速に接続又は切断する素子である。本実施形態のスイッチング回路ＳＷは、双方向に高耐圧を有する双方向スイッチであることが好ましい。従って、本実施形態のスイッチング回路ＳＷとしては、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ以外の電界効果トランジスタ、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、サイリスタなどのスイッチング特性を有する半導体素子及び／又はダイオードを、複数個組み合わせる等により双方向動作可能であるように構成されたスイッチング回路が使用される。スイッチング回路ＳＷにＭＯＳＦＥＴを用いる場合、ゲート極がスイッチング回路ＳＷの制御極となる。

また、例えば、交直変換回路１の動作電力が小さい場合など、双方向に対して高耐圧を必要としない場合などには、スイッチング回路ＳＷは、上記のスイッチング特性を有する半導体素子のみにて構成されていてもよい。

第１キャパシタ素子Ｃ１は、例えば電解コンデンサなどの比較的大きなキャパシタンスを有するコンデンサである。第１キャパシタ素子Ｃ１は、その一端を、インダクタ素子Ｌのスイッチング回路ＳＷと接続された側とは反対側に接続する。一方、第１キャパシタ素子Ｃ１は、その他端を第１出力端子Ｏ１に接続する。

第１キャパシタ素子Ｃ１は、交流電源ＰＳからインダクタ素子Ｌを介して供給される電流により充電し、負荷ＬＯに電力を供給するなどして放電することを繰り返すことで、両端に概ね一定となる第１直流出力電圧Ｖ_ｏｕｔ１を発生する。すなわち、第１キャパシタ素子Ｃ１は、第１副交直変換回路１３において「平滑コンデンサ」として機能する。

第１整流素子Ｄ１は、カソード側を第２入力端子Ｉ２に接続し、アノード側を第１出力端子Ｏ１に接続する。従って、第１整流素子Ｄ１は、第１入力端子Ｉ１の電位が第２入力端子Ｉ２の電位よりも高いとき、すなわち、交流入力電圧Ｖ_ｉｎが正のときに、導通状態となり、第１副交直変換回路１３を動作させる。

第１副交直変換回路１３は、第３整流素子Ｄ３をさらに有する。第３整流素子Ｄ３は、カソード側をスイッチング回路ＳＷとインダクタ素子Ｌとの間に接続する。また、アノード側を第１出力端子Ｏ１に接続する。

これにより、第３整流素子Ｄ３は、第１副交直変換回路１３が動作中にスイッチング回路ＳＷがオフ状態となった場合に、インダクタ素子Ｌと第１キャパシタ素子Ｃ１とともに閉回路を形成する。その結果、スイッチング回路ＳＷがオフ状態のときに、インダクタ素子Ｌ、第１キャパシタ素子Ｃ１、及び第３整流素子Ｄ３にて形成される閉回路に、電流を流すことができる。

第１整流素子Ｄ１及び第３整流素子Ｄ３は、例えば、例えば、ＰＮダイオード、ショットキーバリアダイオードなどのダイオードである。

上記の構成を有することにより、第１副交直変換回路１３は、交流入力電圧Ｖ_ｉｎが正のときに動作する降圧チョッパ型の交直変換回路を構成できる。すなわち、第１副交直変換回路１３は、交流入力電圧Ｖ_ｉｎが正の電圧であるときに、交流入力電圧Ｖ_ｉｎを、交流入力電圧Ｖ_ｉｎのピーク値の絶対値以下の直流電圧である第１直流出力電圧Ｖ_ｏｕｔ１に変換できる。

降圧チョッパ型である第１副交直変換回路１３においては、第１直流出力電圧Ｖ_ｏｕｔ１を出力する第１キャパシタ素子Ｃ１、及び、インダクタ素子Ｌは、スイッチング回路ＳＷを介して交流電源ＰＳに接続される。これにより、第１副交直変換回路１３の動作を開始する際に、第１キャパシタ素子Ｃ１などに突入電流が流れることを回避できる。

例えば、交直変換回路１が動作を開始する際にはスイッチング回路ＳＷはオフ状態である。従って、交流電源ＰＳをオンしたときに交流入力電圧Ｖ_ｉｎよりも大きな過電圧が入力部１１に印加されても、当該過電圧が第１キャパシタ素子Ｃ１などに印加されることはない。これにより、当該過電圧により発生する突入電流が第１副交直変換回路１３に含まれる素子に流れることを回避できる。

［１−３．第２副交直変換回路の構成］

以下、第２副交直変換回路１５の回路構成について、図１を用いて説明する。図１に示すように、第２副交直変換回路１５は、第２キャパシタ素子Ｃ２と、第２整流素子Ｄ２と、上記のインダクタ素子Ｌと、スイッチング回路ＳＷを有する。

第２キャパシタ素子Ｃ２は、例えば電解コンデンサなどの比較的大きなキャパシタンスを有するコンデンサである。第２キャパシタ素子Ｃ２は、その一端を、インダクタ素子Ｌのスイッチング回路ＳＷと接続された側とは反対側に接続する。一方、第２キャパシタ素子Ｃ２は、その他端を第２出力端子Ｏ２に接続する。

第２キャパシタ素子Ｃ２は、交流電源ＰＳからインダクタ素子Ｌを介して供給される電流により充電し、負荷ＬＯに電力を供給するなどして放電することを繰り返すことで、両端に概ね一定となる第２直流出力電圧Ｖ_ｏｕｔ２を発生する。すなわち、第２キャパシタ素子Ｃ２は、第２副交直変換回路１５において「平滑コンデンサ」として機能する。

第２キャパシタ素子Ｃ２の一端がインダクタ素子Ｌに接続され、他端が第２出力端子Ｏ２に接続されることにより、第１副交直変換回路１３の第１キャパシタ素子Ｃ１と第２キャパシタ素子Ｃ２は、第１出力端子Ｏ１と第２出力端子Ｏ２との間で直列接続される。

第２整流素子Ｄ２は、アノード側を第２入力端子Ｉ２に接続し、カソード側を第２出力端子Ｏ２に接続する。従って、第２整流素子Ｄ２は、第１入力端子Ｉ１の電位が第２入力端子Ｉ２の電位よりも低いとき、すなわち、交流入力電圧Ｖ_ｉｎが負のときに、導通状態となり、第２副交直変換回路１５を動作させる。

第２副交直変換回路１５は、第４整流素子Ｄ４をさらに有する。第４整流素子Ｄ４は、アノード側をスイッチング回路ＳＷとインダクタ素子Ｌとの間に接続する。また、カソード側を第２出力端子Ｏ２に接続する。

これにより、第４整流素子Ｄ４は、第２副交直変換回路１５が動作中にスイッチング回路ＳＷがオフ状態となった場合に、インダクタ素子Ｌと第２キャパシタ素子Ｃ２とともに閉回路を形成する。その結果、スイッチング回路ＳＷがオフ状態のときに、インダクタ素子Ｌ、第２キャパシタ素子Ｃ２、及び第４整流素子Ｄ４にて形成される閉回路に、電流を流すことができる。

第２整流素子Ｄ２及び第４整流素子Ｄ４は、例えば、例えば、ＰＮダイオード、ショットキーバリアダイオードなどのダイオードである。

上記の構成を有することにより、第２副交直変換回路１５は、交流入力電圧Ｖ_ｉｎが負のときに動作する降圧チョッパ型の交直変換回路を構成できる。すなわち、第２副交直変換回路１５は、交流入力電圧Ｖ_ｉｎが負の電圧であるときに、交流入力電圧Ｖ_ｉｎを、交流入力電圧Ｖ_ｉｎのピーク値の絶対値以下の直流電圧である第２直流出力電圧Ｖ_ｏｕｔ２に変換できる。

降圧チョッパ型である第２副交直変換回路１５においても第１副交直変換回路１３と同様に、交流電源ＰＳをオンとして第２副交直変換回路１５の動作を開始する際に、第２キャパシタ素子Ｃ２などに突入電流が流れることを回避できる。

図１に示すように、インダクタ素子Ｌ及びスイッチング回路ＳＷは、第１副交直変換回路１３と第２副交直変換回路１５にて共有されている。これにより、交直変換回路１の素子数を減少できる。

［１−４．実施の形態１に係る交直変換回路の効果］

交直変換回路１においては、第１キャパシタ素子Ｃ１と第２キャパシタ素子Ｃ２とが直列接続されている。また、第１キャパシタ素子Ｃ１には第１直流出力電圧Ｖ_ｏｕｔ１が発生し、第２キャパシタ素子Ｃ２には第２直流出力電圧Ｖ_ｏｕｔ２が発生している。これにより、交直変換回路１は、第１出力端子Ｏ１と第２出力端子Ｏ２との間に、第１直流出力電圧Ｖ_ｏｕｔ１と第２直流出力電圧Ｖ_ｏｕｔ２とを合計した電圧Ｖ_ｏｕｔ１＋Ｖ_ｏｕｔ２を、出力電圧Ｖ_ｏｕｔとして出力できる。

また、交直変換回路１では、第１副交直変換回路１３は交流入力電圧Ｖ_ｉｎが正のときに動作すればよく、また、第２副交直変換回路１５は交流入力電圧Ｖ_ｉｎが負のときに動作すればよい。これは、各副交直変換回路においては、交流入力電圧Ｖ_ｉｎを半波整流すればよいことを意味する。従って、第１副交直変換回路１３及び第２副交直変換回路１５のそれぞれには、これらの副交直変換回路における電流の向きを決定する整流素子は１つしか存在しない。

これにより、交直変換回路１は、ブリッジダイオードを有する交直変換回路と比較して、整流素子に所定の値以上の電圧が印加された状態で電流が流れることにより発生する導通損を減少できる。

さらに、図１に示すように、交直変換回路１においては、インダクタ素子Ｌの一端、第３整流素子Ｄ３のカソード側、及び第４整流素子Ｄ４のアノード側は、スイッチング回路ＳＷを介して、交流電源ＰＳの第１極Ｐ１を接続する第１入力端子Ｉ１に接続されている。

これにより、スイッチング回路ＳＷがオン状態とオフ状態との間で切り替わったときに、第３整流素子Ｄ３のアノード側を接続する第１出力端子Ｏ１、又は、第４整流素子Ｄ４のカソード側を接続する第２出力端子Ｏ２の電位が急激に変化して、コモンノードノイズが発生することを回避できる。

［１−５．実施の形態１に係る交直変換回路の動作］

以下、実施の形態１に係る交直変換回路１の動作について説明する。本実施形態では、制御回路１９が、図３の上図に示す交流入力電圧Ｖ_ｉｎに対して、図３の下図に示すような交流周期よりも短い周期のパルス状のスイッチング信号をスイッチング回路ＳＷの制御極に入力する。これにより、スイッチング回路ＳＷは、オン状態とオフ状態とを交流周期よりも短い周期にて繰り返し切り替える。すなわち、スイッチング回路ＳＷのオン状態とオフ状態は、交流入力電圧Ｖ_ｉｎの周波数よりも高周波数にて切り替わる。本実施形態において、スイッチング回路ＳＷをオン状態にするスイッチング信号は、所定の電圧値を有する正電圧である。一方、スイッチング回路ＳＷをオフ状態にするスイッチング信号は、０電圧である。

また、制御回路１９は、図３の下図に示すようなスイッチング信号を出力することにより、ＰＷＭ制御にてスイッチング回路ＳＷのオン状態とオフ状態とを切り替える。具体的には、制御回路１９は、交流入力電圧Ｖ_ｉｎの絶対値が小さいときにはデューティ比を大きくし、交流入力電圧Ｖ_ｉｎの絶対値が大きいときにはデューティ比を小さくしたスイッチング信号を、スイッチング回路ＳＷに含まれるスイッチング素子の制御極に出力する。

なお、制御回路１９は、交流入力電圧Ｖ_ｉｎが正のときの半周期においては、交流入力電圧Ｖ_ｉｎの絶対値が第１直流出力電圧Ｖ_ｏｕｔ１より大きいときに、上記のスイッチング信号を出力することが好ましい。一方、交流入力電圧Ｖ_ｉｎが負のときの半周期においては、交流入力電圧Ｖ_ｉｎの絶対値が第２直流出力電圧Ｖ_ｏｕｔ２より大きいときに、上記のスイッチング信号を出力することが好ましい。

交流入力電圧Ｖ_ｉｎの絶対値が第１直流出力電圧Ｖ_ｏｕｔ１又は第２直流出力電圧Ｖ_ｏｕｔ２よりも小さいときにスイッチング信号が出力されてスイッチング回路ＳＷがオン状態となっても、第１整流素子Ｄ１及び第２整流素子Ｄ２が、第１キャパシタ素子Ｃ１又は第２キャパシタ素子Ｃ２から交流電源ＰＳへの電流の逆流を阻止できるが、交流入力電圧Ｖ_ｉｎの絶対値が第１直流出力電圧Ｖ_ｏｕｔ１又は第２直流出力電圧Ｖ_ｏｕｔ２よりも小さいときにスイッチング信号を出力しないことにより、無駄にスイッチング回路ＳＷを動作させることを回避できる。

［１−５−１．交流入力電圧が正のときの動作］

以下、交流入力電圧Ｖ_ｉｎが正のときの交直変換回路１の動作について説明する。交流入力電圧Ｖ_ｉｎが正（ＶＬ＞ＶＮ）であるときに、第１入力端子Ｉ１の電位ＶＬが第１キャパシタ素子Ｃ１のインダクタ素子Ｌに接続された側の電位Ｖ_ｏｕｔ１＋ＶＮよりも高くなると、第１整流素子Ｄ１のアノード側の電位がカソード側の電位（ＶＮ）よりも大きくなる。その結果、第１整流素子Ｄ１が導通状態となり、第１副交直変換回路１３が動作する。

一方、交流入力電圧Ｖ_ｉｎが正であるとき、第２整流素子Ｄ２のアノード側の電位（ＶＮ）はカソード側の電位よりも小さくなるので、第２整流素子Ｄ２は非導通状態となる。すなわち、第２副交直変換回路１５は動作を停止する。

第１入力端子Ｉ１の電位ＶＬが第１キャパシタ素子Ｃ１のインダクタ素子Ｌに接続された側の電位Ｖ_ｏｕｔ１＋ＶＮよりも高くなったときにスイッチング回路ＳＷがオン状態となると、交流電源ＰＳは、図４Ａに示すように、第１極Ｐ１から、（１）第１入力端子Ｉ１、（２）スイッチング回路ＳＷ、（３）インダクタ素子Ｌ、（４）第１キャパシタ素子Ｃ１、（５）第１整流素子Ｄ１、（６）第２入力端子Ｉ２、を順に通過して第２極Ｐ２へと入力電流ｉ_ｉｎを流す。インダクタ素子Ｌが存在しているため、この場合の入力電流ｉ_ｉｎの絶対値は、時間に対してほぼリニアに増加する。

一方、交流入力電圧Ｖ_ｉｎが正でありかつその絶対値がＶ_ｏｕｔ１よりも大きいときにスイッチング回路ＳＷがオフ状態となると、インダクタ素子Ｌは交流電源ＰＳから切断されるため、交流電源ＰＳは入力電流ｉ_ｉｎを出力しなくなる。

その一方で、インダクタ素子Ｌと第１キャパシタ素子Ｃ１と第３整流素子Ｄ３とにより形成される閉回路において、図４Ｂに示すように、（１）インダクタ素子Ｌ、（２）第１キャパシタ素子Ｃ１、（３）第３整流素子Ｄ３、の順に環流電流が流れる。この環流電流は、スイッチング回路ＳＷがオン状態である間にインダクタ素子Ｌに蓄積されたエネルギーにより流れる。上記の環流電流が流れるとインダクタ素子Ｌに蓄積されたエネルギーが消費されるので、当該環流電流は時間と共に減少する。

上記のようにスイッチング回路ＳＷのオン状態とオフ状態を高速に切り替える際に、オン状態である時間とオフ状態である時間との比を調整することによって、入力電流ｉ_ｉｎを調整できる。すなわち、デューティ比を調整することによって、入力電流ｉ_ｉｎを調整することができ、特に、入力電圧波形に比例させるように入力電流ｉ_ｉｎを制御すれば、入力力率を改善できる。

また、上記の入力電流ｉ_ｉｎ及び環流電流により第１キャパシタ素子Ｃ１が充電される一方、第１キャパシタ素子Ｃ１に蓄積された電荷は、第２キャパシタ素子Ｃ２を通じて負荷ＬＯにて消費される。充電電荷量の時間平均が負荷消費の時間平均よりも大きければ、第１キャパシタ素子Ｃ１の両端の電位差（電圧）は増加し、充電電荷量の時間平均が負荷消費の時間平均よりも小さければ、第１キャパシタ素子Ｃ１の両端の電位差（電圧）は低下する。

従って、入力電流ｉ_ｉｎが流れる時間と流れない時間との比率、すなわち、スイッチング回路ＳＷがオン状態とオフ状態とを高速に切り替えるときのデューティ比が、第１キャパシタ素子Ｃ１の両端に発生する電圧を決定する。

短期的には入力電流波形が高力率となるようにディーティ比を調整しつつ、長期的な時間平均では第１直流出力電圧Ｖ_ｏｕｔ１がほぼ一定となるようにデューティ比を調整することにより、力率の高い交直変換制御を行うことができる。

図６の下図に示すように、交流入力電圧Ｖ_ｉｎが正である半周期の交流入力電圧Ｖ_ｉｎが第１直流出力電圧Ｖ_ｏｕｔ１よりも大きい期間において、交流電源ＰＳから出力される入力電流ｉ_ｉｎの平均値は、交流入力電圧Ｖ_ｉｎに対応して増減する。その一方、交流入力電圧Ｖ_ｉｎが正である半周期の他の期間において、入力電流ｉ_ｉｎは０となる。

［１−５−２．交流入力電圧が負のときの動作］

次に、交流入力電圧Ｖ_ｉｎが負のときの交直変換回路１の動作について説明する。交流入力電圧Ｖ_ｉｎが負（ＶＬ＜ＶＮ）であるときに、第２入力端子Ｉ２の電位ＶＮが第２キャパシタ素子Ｃ２の第２出力端子Ｏ２に接続された側の電位Ｖ_ｏｕｔ２＋ＶＬよりも高くなると、第２整流素子Ｄ２のアノード側の電位（ＶＮ）がカソード側の電位よりも大きくなる。その結果、第２整流素子Ｄ２が導通状態となり、第２副交直変換回路１５が動作する。

一方、交流入力電圧Ｖ_ｉｎが負であるとき、第１整流素子Ｄ１のカソード側の電位（ＶＮ）はアノード側の電位よりも大きくなるので、第１整流素子Ｄ１は非導通状態となる。すなわち、第１副交直変換回路１３は動作を停止する。

第２入力端子Ｉ２の電位ＶＮが第２キャパシタ素子Ｃ２の第２出力端子Ｏ２に接続された側の電位Ｖ_ｏｕｔ２＋ＶＬよりも高くなったときにスイッチング回路ＳＷがオン状態となると、交流電源ＰＳは、図５Ａに示すように、第２極Ｐ２から、（１）第２入力端子Ｉ２、（２）第２整流素子Ｄ２、（３）第２キャパシタ素子Ｃ２、（４）インダクタ素子Ｌ、（５）スイッチング回路ＳＷ、（６）第１入力端子Ｉ１、を順に通過して第１極Ｐ１へと入力電流ｉ_ｉｎを流す。インダクタ素子Ｌが存在しているため、この場合の入力電流ｉ_ｉｎの絶対値は、時間に対してほぼリニアに増加する。

一方、交流入力電圧Ｖ_ｉｎが負でありかつその絶対値がＶ_ｏｕｔ２よりも大きいときにスイッチング回路ＳＷがオフ状態となると、インダクタ素子Ｌは交流電源ＰＳから切断されるため、交流電源ＰＳは入力電流ｉ_ｉｎを出力しなくなる。

その一方で、インダクタ素子Ｌと第４整流素子Ｄ４と第２キャパシタ素子Ｃ２とにより形成される閉回路において、図５Ｂに示すように、（１）インダクタ素子Ｌ、（２）第４整流素子Ｄ４、（３）第２キャパシタ素子Ｃ２、の順に環流電流が流れる。この環流電流は、スイッチング回路ＳＷがオン状態である間にインダクタ素子Ｌに蓄積されたエネルギーにより流れる。上記の環流電流が流れるとインダクタ素子Ｌに蓄積されたエネルギーが消費されるので、当該環流電流は時間と共に減少する。

上記のようにスイッチング回路ＳＷのオン状態とオフ状態を高速に切り替える際に、オン状態である時間とオフ状態である時間との比を調整することによって、入力電流ｉ_ｉｎを調整できる。すなわち、デューティ比を調整することによって、入力電流ｉ_ｉｎを調整することができ、特に、入力電圧波形に比例させるように入力電流ｉ_ｉｎを制御すれば、入力力率を改善できる。

また、上記の入力電流ｉ_ｉｎ及び環流電流により第２キャパシタ素子Ｃ２は充電される一方、第２キャパシタ素子Ｃ２に蓄積された電荷は、第１キャパシタ素子Ｃ１を通じて負荷ＬＯにて消費される。充電電荷量の時間平均が負荷消費の時間平均よりも大きければ、第２キャパシタ素子Ｃ２の両端の電位差（電圧）は増加し、充電電荷量の時間平均が負荷消費の時間平均よりも小さければ、第２キャパシタ素子Ｃ２の両端の電位差（電圧）は低下する。

従って、入力電流ｉ_ｉｎが流れる時間と流れない時間との比率、すなわち、スイッチング回路ＳＷがオン状態とオフ状態とを高速に切り替えるときのデューティ比が、第２キャパシタ素子Ｃ２の両端に発生する電圧を決定する。

短期的には入力電流波形が高力率となるようにディーティ比を調整しつつ、長期的な時間平均では第２直流出力電圧Ｖ_ｏｕｔ２がほぼ一定となるようにデューティ比を調整することにより、力率の高い交直変換制御を行うことができる。

なお、本実施形態においては、交流入力電圧Ｖ_ｉｎが正のときのデューティ比の平均値と、交流入力電圧Ｖ_ｉｎが負のときのデューティ比の平均値と、を同一としている。しかし、これに限られず、当該デューティ比の平均値を交流入力電圧Ｖ_ｉｎの正負で異ならせてもよい。

一方、交流入力電圧Ｖ_ｉｎが負である半周期において、交流電源ＰＳから出力される入力電流ｉ_ｉｎの平均値は、図６の下図に示すように、交流入力電圧Ｖ_ｉｎに対応して増減する。ただし、交流入力電圧Ｖ_ｉｎの絶対値が第２直流出力電圧Ｖ_ｏｕｔ２よりも小さい時間においては、入力電流ｉ_ｉｎは流れない。

上記のように、本実施形態の交直変換回路１において、第１出力端子Ｏ１と第２出力端子Ｏ２との間で第１キャパシタ素子Ｃ１と第２キャパシタ素子Ｃ２は直列接続されている。従って、第１キャパシタ素子Ｃ１に一定の第１直流出力電圧Ｖ_ｏｕｔ１が発生し、第２キャパシタ素子Ｃ２に一定の第２直流出力電圧Ｖ_ｏｕｔ２が発生することにより、交直変換回路１は、図７に示すように、交流入力電圧Ｖ_ｉｎの一周期にわたり、第１出力端子Ｏ１と第２出力端子Ｏ２との間に、第１直流出力電圧Ｖ_ｏｕｔ１と第２直流出力電圧Ｖ_ｏｕｔ２とを合計した一定の電圧（Ｖ_ｏｕｔ１＋Ｖ_ｏｕｔ２）を出力電圧Ｖ_ｏｕｔとして出力できる。

なお、上記においては、交流入力電圧Ｖ_ｉｎが正のときには、第１直流出力電圧Ｖ_ｏｕｔ１の時間平均値がほぼ一定となるように制御し、交流入力電圧が負のときには、第２直流出力電圧Ｖ_ｏｕｔ２の時間平均値がほぼ一定となるように制御する方法を述べた。が、ただし、他の方法として、交流入力電圧Ｖ_ｉｎの正負によらず、出力電圧Ｖ_ｏｕｔの時間平均値がほぼ一定となるように制御してもよい。この方法の場合、Ｖ_ｏｕｔ１とＶ_ｏｕｔ２との両方をモニタする必要がなく、Ｖ_ｏｕｔのみをモニタすればよいため、電圧検出回路を簡略化することができる。

また、降圧チョッパ回路である第１副交直変換回路１３及び第２副交直変換回路１５は、それぞれ、最大で交流入力電圧Ｖ_ｉｎのピーク電圧と等しい第１直流出力電圧Ｖ_ｏｕｔ１及び第２直流出力電圧Ｖ_ｏｕｔ２を出力できる。その結果、実施の形態１に係る交直変換回路１は、第１出力端子Ｏ１と第２出力端子Ｏ２との間に、最大で交流入力電圧Ｖ_ｉｎのピーク電圧の２倍の直流電圧を出力電圧Ｖ_ｏｕｔとして出力できる。

上記のように交流入力電圧Ｖ_ｉｎよりも大きな直流電圧を出力できる回路としては、例えば、昇圧チョッパ型の交直変換回路がある。昇圧チョッパ型の交直変換回路において、出力端子に並列接続されるキャパシタ素子は、インダクタ素子を介して交流電源に接続される。このため、昇圧チョッパ型の交直変換回路において交流電源をオンとしたときに、交流電源からインダクタ素子を介して、キャパシタ素子及び／又は出力端子に接続された負荷に突入電流が流れることがある。突入電流が回路を構成する素子又は負荷に流れることを回避するために、一般的な昇圧チョッパ型の交直変換回路は、例えば、突入電流を抑制するためのサーミスタを有する。

一方、降圧チョッパ回路である第１副交直変換回路１３及び第２副交直変換回路１５においては、図１に示すように、インダクタ素子Ｌ、第１キャパシタ素子Ｃ１、及び第２キャパシタ素子Ｃ２は、スイッチング回路ＳＷを介して、交流電源ＰＳと接続されている。従って、第１副交直変換回路１３及び第２副交直変換回路１５においては、交流電源ＰＳをオンしたときに、インダクタ素子Ｌ、第１キャパシタ素子Ｃ１、及び第２キャパシタ素子Ｃ２に突入電流は流れない。

従って、実施の形態１に係る交直変換回路１は、サーミスタなどの突入電流を抑制するための素子を必要とすることなく突入電流の発生を回避しつつ、交流入力電圧Ｖ_ｉｎのピーク電圧よりも高い直流電圧を、第１出力端子Ｏ１と第２出力端子Ｏ２の間に出力できる。

さらに、後ほど詳しく説明するように、実施の形態１に係る交直変換回路１と従来の降圧チョッパ型の交直変換回路との比較において、同一のピーク値を有する交流入力電圧Ｖ_ｉｎに対して同一の直流電圧を出力する場合、交直変換回路１において入力電流ｉ_ｉｎが流れる期間は、従来の降圧チョッパ型の交直変換回路において入力電流が流れる期間よりも長くなっている。

なぜなら、同一の交流入力電圧Ｖ_ｉｎを入力する第１副交直変換回路１３と第２副交直変換回路１５が、出力電圧Ｖ_ｏｕｔを第１直流出力電圧Ｖ_ｏｕｔ１と第２直流出力電圧Ｖ_ｏｕｔ２に分圧するからである。その結果、交流入力電圧Ｖ_ｉｎの一周期に対して、本実施形態の交直変換回路１において交流入力電圧Ｖ_ｉｎが第１直流出力電圧Ｖ_ｏｕｔ１又は第２直流出力電圧Ｖ_ｏｕｔ２よりも大きくなる時間を、従来の降圧チョッパ型の交直変換回路において交流入力電圧Ｖ_ｉｎが出力電圧Ｖ_ｏｕｔ（Ｖ_ｏｕｔ１＋Ｖ_ｏｕｔ２）よりも大きくなる時間より長くできるからである。

上記のように、入力電流ｉ_ｉｎは交流入力電圧Ｖ_ｉｎの増減に対応して増減するので、入力電流ｉ_ｉｎをより長時間流すことにより、実施の形態１に係る交直変換回路１は、入力電流ｉ_ｉｎの波形を交流入力電圧Ｖ_ｉｎの波形により近づけることができる。すなわち、同一の入力電圧に対して同一の出力電圧を出力する場合において、実施の形態１に係る交直変換回路１は、従来の降圧チョッパ型の交直変換回路よりも高力率にて動作できる。

（２．比較例）

以下、図８に示すような一般的な降圧チョッパ型の交直変換回路において、実施の形態１において説明したのと同一の交流入力電圧Ｖ_ｉｎを入力し、同一の大きさの出力電圧Ｖ_ｏｕｔ１＋Ｖ_ｏｕｔ２を出力する場合の動作について説明する。

図８に示す降圧チョッパ型の交直変換回路は、交流電源ＰＳ’が出力する交流入力電圧Ｖ_ｉｎを全波整流するブリッジダイオードＢＤ’と、スイッチング回路ＳＷ’を介してブリッジダイオードＢＤ’を接続するインダクタ素子Ｌ’と、一端を第１出力端子Ｏ１’に接続し他端を第２出力端子Ｏ２’に接続するキャパシタ素子Ｃ’と、アノード側を第１出力端子Ｏ１’に接続しカソード側をインダクタ素子Ｌ’とスイッチング回路ＳＷ’との間に接続する整流素子Ｄ’と、を有する。

図８に示す降圧チョッパ型の交直変換回路において、交流入力電圧Ｖ_ｉｎをブリッジダイオードＢＤ’に入力して第１出力端子Ｏ１’と第２出力端子Ｏ２’との間にＶ_ｏｕｔ１＋Ｖ_ｏｕｔ２の直流の出力電圧を出力する場合、図９の下図の太実線にて示すように、交流入力電圧Ｖ_ｉｎの絶対値がＶ_ｏｕｔ１＋Ｖ_ｏｕｔ２よりも大きいときに入力電流が流れる。

従って、図８に示す降圧チョッパ型の交直変換回路において、入力電流が流れる時間の交流入力電圧Ｖ_ｉｎの一周期に対する割合は、実施の形態１に係る交直変換回路１よりも小さくなっている。その結果、図８に示す降圧チョッパ型の交直変換回路において流れる入力電流の波形は、実施の形態１に係る交直変換回路１において流れる入力電流ｉ_ｉｎの波形（図９の下図において点線にて表す）よりも、交流入力電圧Ｖ_ｉｎとはかけ離れている。すなわち、同一の入力電圧に対して同一の出力電圧を出力する場合、図８に示す降圧チョッパ型の交直変換回路における力率は、実施の形態１に係る交直変換回路１の力率よりも低くなっている。

（３．実施の形態２）

上記の実施の形態１において、スイッチング回路ＳＷは、第１副交直変換回路１３と第２副交直変換回路１５とにより共有されていた。そのため、実施の形態１に係る交直変換回路１は、１つのスイッチング回路ＳＷのみを備えていた。しかし、これに限られず、第１副交直変換回路１３と第２副交直変換回路１５とに対して個別にスイッチング素子を設けてもよい。

具体的には、図１０に示すように、実施の形態２に係る交直変換回路２は、直列接続された第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２とを有するスイッチング回路ＳＷ’’を備える。また、スイッチング回路ＳＷ’’は、第１スイッチング素子ＳＷ１に並列接続された第５整流素子Ｄ５と、第２スイッチング素子ＳＷ２に並列接続された第６整流素子Ｄ６と、を有する。

第５整流素子Ｄ５は、アノード側の一端を第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２との間に接続し、カソード側の他端を第１スイッチング素子ＳＷ１の第１入力端子Ｉ１が接続された側に接続する。第６整流素子Ｄ６は、アノード側の一端を第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２との間に接続し、カソード側の他端を第２スイッチング素子ＳＷ２のインダクタ素子Ｌに接続された側に接続する。この結果、図１０に示すように、第５整流素子Ｄ５のアノード側と第６整流素子Ｄ６のアノード側とが、第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２との間において共通に接続される。

第５整流素子Ｄ５及び第６整流素子Ｄ６は、それぞれ、個別の素子（例えば、ダイオード）であってもよいし、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２内部に形成された整流素子（本体ダイオード、寄生ダイオードなどと呼ばれる）であってもよい。第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２がＮＭＯＳ−ＦＥＴである場合、第５整流素子Ｄ５のアノード側、及び、第６整流素子Ｄ６のアノード側は、それぞれ、第１スイッチング素子ＳＷ１のソース極及び第２スイッチング素子ＳＷ２のソース極に接続される。これにより、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のソース極同士が共通ノードに接続されることになる。

このため、第５整流素子Ｄ５のアノード側と第６整流素子Ｄ６のアノード側とを第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２との間において共通に接続することにより、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のゲート駆動電源を共通とできる。なぜなら、第１スイッチング素子ＳＷ１のソース極と第２スイッチング素子ＳＷ２のソース極とを共通に接続することにより、ゲート駆動電源のグラウンドを第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２にて共通とできるからである。

図１０に示すスイッチング回路ＳＷ’’において、上記とは逆に、第５整流素子Ｄ５のカソード側と第６整流素子Ｄ６のカソード側が、第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２との間にて共通に接続されてもよい。この場合、第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２との接続順を、図１０に示す場合とは逆にしてもよい。具体的には、第２スイッチング素子ＳＷ２を、第１スイッチング素子ＳＷ１よりも第１入力端子Ｉ１により近い側に配置してもよい。

実施の形態２において、第１副交直変換回路１３を動作させるとき、すなわち、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも高いとき、制御回路１９は、第１スイッチング素子ＳＷ１のオン状態とオフ状態とをＰＷＭ制御にて高速に切り替える。一方、第２副交直変換回路１５を動作させるとき、すなわち、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも低いとき、第２スイッチング素子ＳＷ２のオン状態とオフ状態とをＰＷＭ制御にて高速に切り替える。

上記のスイッチング回路ＳＷ’’において、一方のスイッチング素子のオン状態とオフ状態とを切り替える間、他方のスイッチング素子は、オン状態を維持していてもよいし、オフ状態を維持していてもよい。

交流入力電圧Ｖ_ｉｎが正（ＶＬ＞ＶＮ）のときに第１スイッチング素子ＳＷ１がオン状態となると、第２スイッチング素子ＳＷ２がオフ状態を維持する場合には、第１スイッチング素子ＳＷ１と第６整流素子Ｄ６に入力電流ｉ_ｉｎが流れる。一方、第２スイッチング素子ＳＷ２がオン状態を維持する場合には、第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２に入力電流ｉ_ｉｎが流れる。

一方、交流入力電圧Ｖ_ｉｎが負（ＶＬ＜ＶＮ）のときに第２スイッチング素子ＳＷ２がオン状態となると、第１スイッチング素子ＳＷ１がオフ状態を維持する場合には、第２スイッチング素子ＳＷ２と第５整流素子Ｄ５に入力電流ｉ_ｉｎが流れる。一方、第１スイッチング素子ＳＷ１がオン状態を維持する場合には、第２スイッチング素子ＳＷ２と第１スイッチング素子ＳＷ１に入力電流ｉ_ｉｎが流れる。

上記のように、一方のスイッチング素子をＰＷＭ制御する間に他方のスイッチング素子をオン状態に維持することにより、第５整流素子Ｄ５又は第６整流素子Ｄ６に入力電流ｉ_ｉｎが流れることにより発生する導通損を低減できる。

また、一方のスイッチング素子をＰＷＭ制御する間に他方のスイッチング素子をオン状態に維持する場合、交流入力電圧Ｖ_ｉｎがゼロクロス点に到達した所定の時間後、あるいは交流入力電圧Ｖ_ｉｎがゼロクロス点通過後所定の電圧に達したときにオン状態にし、かつ、次のゼロクロス点に到達する手前のタイミングにおいてオフ状態とすることが好ましい。これにより、ゼロクロス点の検知に誤差が生じていても、ゼロクロス点の到達前にオン状態を開始し、及び／又は、ゼロクロス点の到達後にオン状態を終了するといった誤動作を防止できる。

スイッチング回路ＳＷ’’において、第１スイッチング素子ＳＷ１のスイッチング動作により電気的に接続又は切断される両端に第５整流素子Ｄ５を並列接続し、第２スイッチング素子ＳＷ２のスイッチング動作により電気的に接続又は切断される両端に第６整流素子Ｄ６を並列接続することにより、交流入力電圧Ｖ_ｉｎのゼロクロス点近傍において、入力電流ｉ_ｉｎは、第５整流素子Ｄ５または第６整流素子Ｄ６を通過して流れることができる。その結果、交流入力電圧Ｖ_ｉｎのゼロクロス点において、交直変換回路２のスムーズな制御を実現できる。

なお、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２の「スイッチング動作により電気的に接続又は切断される両端」とは、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２がＭＯＳＦＥＴである場合には、これらのスイッチング素子のソース極とドレイン極のことを言う。

（４．実施の形態３）

実施の形態３において、交直変換回路３は、図１１に示すように、第３スイッチング素子ＳＷ３と、第５スイッチング素子ＳＷ５と、をさらに備えていてもよい。第３スイッチング素子ＳＷ３は、スイッチング動作により電気的に接続又は切断される両端のうちの一端を第１出力端子Ｏ１に接続し、他端を第３整流素子Ｄ３のアノード側に接続する。すなわち、第３スイッチング素子ＳＷ３は、インダクタ素子Ｌと第１出力端子Ｏ１との間において、第３整流素子Ｄ３に直列接続される。制御回路１９は、第２副交直変換回路１５が動作中、すなわち、交流入力電圧Ｖ_ｉｎが負のときに、第３スイッチング素子ＳＷ３をオフ状態とする。

一方、第５スイッチング素子ＳＷ５は、スイッチング動作により電気的に接続又は切断される両端のうちの一端を第２出力端子Ｏ２に接続し、他端を第４整流素子Ｄ４のカソード側に接続する。すなわち、第５スイッチング素子ＳＷ５は、インダクタ素子Ｌと第２出力端子Ｏ２との間において、第４整流素子Ｄ４に直列接続される。制御回路１９は、第１副交直変換回路１３が動作中、すなわち、交流入力電圧Ｖ_ｉｎが正のときに、第５スイッチング素子ＳＷ５をオフ状態とする。

上記の第３スイッチング素子ＳＷ３と第５スイッチング素子ＳＷ５とを備えることにより、交直変換回路３は、第１出力端子Ｏ１と第２出力端子Ｏ２との間に、交流入力電圧Ｖ_ｉｎの絶対値のピーク値よりも小さな出力電圧Ｖ_ｏｕｔを出力できる。

以下、例として、第３スイッチング素子ＳＷ３と第５スイッチング素子ＳＷ５を有しない交直変換回路において、交流入力電圧Ｖ_ｉｎの絶対値のピーク値よりも小さな出力電圧Ｖ_ｏｕｔを出力する場合を考える。交流入力電圧Ｖ_ｉｎが正（ＶＬ＞ＶＮ）であり第１副交直変換回路１３が動作中に、交流電源ＰＳの第１極Ｐ１の電位ＶＬが第２出力端子Ｏ２の電位（Ｖ_ｏｕｔ＋ＶＮ）よりも大きくなると、第４整流素子Ｄ４を電流が流れて第２キャパシタ素子Ｃ２を充電する。その結果、交流入力電圧Ｖ_ｉｎの絶対値のピーク値よりも小さな電圧を、第１出力端子Ｏ１と第２出力端子Ｏ２との間に出力できなくなる。

一方、交流入力電圧Ｖ_ｉｎが負（ＶＬ＜ＶＮ）であり第２副交直変換回路１５が動作中に、第１極Ｐ１の電位ＶＬが第１出力端子Ｏ１に電位（ＶＮ−Ｖ_ｏｕｔ）よりも小さくなると、第３整流素子Ｄ３を電流が流れて第１キャパシタ素子Ｃ１を充電する。その結果、交流入力電圧Ｖ_ｉｎの絶対値のピーク値よりも小さな電圧を、第１出力端子Ｏ１と第２出力端子Ｏ２との間に出力できなくなる。

従って、実施の形態３に係る交直変換回路３において、交流入力電圧Ｖ_ｉｎが正であり第１副交直変換回路１３が動作中に第５スイッチング素子ＳＷ５をオフ状態とすることにより、第１極Ｐ１の電位ＶＬがＶ_ｏｕｔ＋ＶＮよりも大きくなったときに第４整流素子Ｄ４に電流が流れることを回避できる。また、交流入力電圧Ｖ_ｉｎが負であり第２副交直変換回路１５が動作中に第３スイッチング素子ＳＷ３をオフ状態とすることにより、第１極Ｐ１の電位ＶＬがＶＮ−Ｖ_ｏｕｔよりも小さくなったときに第３整流素子Ｄ３に電流が流れることを回避できる。

第１極Ｐ１の電位ＶＬがＶ_ｏｕｔ＋ＶＮよりも大きくなったときに第４整流素子Ｄ４に電流を流さず、かつ、ＶＮ−Ｖ_ｏｕｔよりも小さくなったときに第３整流素子Ｄ３に電流を流さないことにより、第１キャパシタ素子Ｃ１及び第２キャパシタ素子Ｃ２がインダクタ素子Ｌ以外の経路で充電されることを回避して、第１出力端子Ｏ１と第２出力端子Ｏ２との間に、交流入力電圧Ｖ_ｉｎの絶対値のピーク値よりも小さな出力電圧Ｖ_ｏｕｔを出力できる。

図１１に示すように、第３スイッチング素子ＳＷ３には、第７整流素子Ｄ７が並列接続されていてもよく、第５スイッチング素子ＳＷ５には、第８整流素子Ｄ８が並列接続されていてもよい。この場合、第７整流素子Ｄ７及び第８整流素子Ｄ８は、それぞれ、個別の素子であってもよいし、第３スイッチング素子ＳＷ３及び第５スイッチング素子ＳＷ５内部に形成された整流素子（寄生ダイオード、本体ダイオード）であってもよい。

また、第３整流素子Ｄ３と第３スイッチング素子ＳＷ３は直列接続されていれば、その接続関係は図１１とは逆であってもよい。すなわち、第３整流素子Ｄ３のアノード側が第１出力端子Ｏ１に接続され、カソード側が第３スイッチング素子ＳＷ３の一端と接続され、第３スイッチング素子ＳＷ３の他端がインダクタ素子Ｌに接続されてもよい。

上記と同様に、第４整流素子Ｄ４と第５スイッチング素子ＳＷ５は直列接続されていれば、その接続関係は図１１とは逆であってもよい。すなわち、第４整流素子Ｄ４のカソード側が第２出力端子Ｏ２に接続され、アノード側が第５スイッチング素子ＳＷ５の一端と接続され、第５スイッチング素子ＳＷ５の他端がインダクタ素子Ｌに接続されていてもよい。

さらに、第３スイッチング素子ＳＷ３及び第５スイッチング素子ＳＷ５は、実施の形態１のスイッチング回路ＳＷ、及び／又は、実施の形態２の第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２よりも低速にてスイッチング動作が可能であってもよい。第３スイッチング素子ＳＷ３及び第５スイッチング素子ＳＷ５として、低速動作のスイッチング素子を用いることにより、交直変換回路３を安価にできる。

（５．実施の形態４）

実施の形態４において、交直変換回路４は、図１２に示すように、第４スイッチング素子ＳＷ４と、第６スイッチング素子ＳＷ６と、をさらに備えていてもよい。第４スイッチング素子ＳＷ４は、スイッチング動作により電気的に接続又は切断される両端のうちの一端を第３整流素子Ｄ３のアノード側に接続し、他端を第３整流素子Ｄ３のカソード側に接続する。すなわち、第４スイッチング素子ＳＷ４は、第３整流素子Ｄ３に並列接続される。

第６スイッチング素子ＳＷ６は、スイッチング動作により電気的に接続又は切断される両端のうちの一端を第４整流素子Ｄ４のアノード側に接続し、他端を第４整流素子Ｄ４のカソード側に接続する。すなわち、第６スイッチング素子ＳＷ６は、第４整流素子Ｄ４に並列接続される。

実施の形態４に係る交直変換回路４において、制御回路１９は、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも高い場合に、すなわち、交流入力電圧Ｖ_ｉｎが正のときに、第１スイッチング素子ＳＷ１がオン状態からオフ状態に遷移した後の所定のタイミングにて、第４スイッチング素子ＳＷ４をオン状態とする。また、第１スイッチング素子ＳＷ１がオフ状態からオン状態に遷移する前の所定のタイミングにて、第４スイッチング素子ＳＷ４をオフ状態とする。

これにより、交流入力電圧Ｖ_ｉｎが正のときに第１副交直変換回路１３が動作中に、第１スイッチング素子ＳＷ１がオフ状態となり、インダクタ素子Ｌと、第１キャパシタ素子Ｃ１と、第３整流素子Ｄ３（第４スイッチング素子ＳＷ４）と、により形成される閉回路に環流電流が流れるときに、当該環流電流は第４スイッチング素子ＳＷ４を通過する。その結果、当該環流電流が第３整流素子Ｄ３に流れることにより発生する導通損を低減できる。

一方、制御回路１９は、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも低い場合に、すなわち、交流入力電圧Ｖ_ｉｎが負のときに、第２スイッチング素子ＳＷ２がオン状態からオフ状態に遷移した後の所定のタイミングにて、第６スイッチング素子ＳＷ６をオン状態とする。また、第２スイッチング素子ＳＷ２がオフ状態からオン状態に遷移する前の所定のタイミングにて、第６スイッチング素子ＳＷ６をオフ状態とする。

これにより、交流入力電圧Ｖ_ｉｎが負のときに第２副交直変換回路１５が動作中に、第２スイッチング素子ＳＷ２がオフ状態となり、インダクタ素子Ｌと、第２キャパシタ素子Ｃ２と、第４整流素子Ｄ４（第６スイッチング素子ＳＷ６）と、により形成される閉回路に環流電流が流れるときに、当該環流電流は第６スイッチング素子ＳＷ６を通過する。その結果、当該環流電流が第４整流素子Ｄ４に流れることにより発生する導通損を低減できる。

上記の交直変換回路４において、第３整流素子Ｄ３及び第４整流素子Ｄ４は、それぞれ、個別の素子（例えば、ダイオード）であってもよいし、第４スイッチング素子ＳＷ４及び第６スイッチング素子ＳＷ６内部に形成された整流素子（本体ダイオード、寄生ダイオード）であってもよい。

（６．実施の形態５）

実施の形態５において、交直変換回路５は、図１３に示すように、第７スイッチング素子ＳＷ７と、第８スイッチング素子ＳＷ８と、をさらに備えていてもよい。第７スイッチング素子ＳＷ７は、スイッチング動作により電気的に接続又は切断される両端のうちの一端を第１整流素子Ｄ１のアノード側に接続し、他端を第１整流素子Ｄ１のカソード側に接続する。すなわち、第７スイッチング素子ＳＷ７は、第１整流素子Ｄ１に並列接続される。

第８スイッチング素子ＳＷ８は、スイッチング動作により電気的に接続又は切断される両端のうちの一端を第２整流素子Ｄ２のアノード側に接続し、他端を第２整流素子Ｄ２のカソード側に接続する。すなわち、第８スイッチング素子ＳＷ８は、第２整流素子Ｄ２に並列接続される。

実施の形態５に係る交直変換回路５において、制御回路１９は、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも高くなり、すなわち、交流入力電圧Ｖ_ｉｎが正となり、第１整流素子Ｄ１が非導通状態から導通状態となった後の所定のタイミングにて、第７スイッチング素子ＳＷ７をオン状態とする。また、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも低くなり第１整流素子Ｄ１が導通状態から非導通状態となる前の所定のタイミングにて、第７スイッチング素子ＳＷ７をオフ状態とする。

これにより、交流入力電圧Ｖ_ｉｎが正のときに第１副交直変換回路１３が動作中に、入力電流ｉ_ｉｎは第７スイッチング素子ＳＷ７を通過する。その結果、入力電流ｉ_ｉｎが第１整流素子Ｄ１に流れることにより発生する導通損を低減できる。

一方、制御回路１９は、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも低くなり、すなわち、交流入力電圧Ｖ_ｉｎが負となり、第２整流素子Ｄ２が非導通状態から導通状態となった後の所定のタイミングにて、第８スイッチング素子ＳＷ８をオン状態とする。また、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも高くなり第２整流素子Ｄ２が導通状態から非導通状態となる前の所定のタイミングにて、第８スイッチング素子ＳＷ８をオフ状態とする。

これにより、交流入力電圧Ｖ_ｉｎが負のときに第２副交直変換回路１５が動作中に、入力電流ｉ_ｉｎは第８スイッチング素子ＳＷ８を通過する。その結果、入力電流ｉ_ｉｎが第２整流素子Ｄ２に流れることにより発生する導通損を低減できる。

上記の第７スイッチング素子ＳＷ７及び第８スイッチング素子ＳＷ８を有することにより、交直変換回路５は、第１副交直変換回路１３が動作中に、第２入力端子Ｉ２、すなわち、交流電源ＰＳの第２極Ｐ２と第１出力端子Ｏ１とを導通状態とし、第２副交直変換回路１５が動作中に、交流電源ＰＳの第２極Ｐ２と第２出力端子Ｏ２とを導通状態とできる。その結果、第１出力端子Ｏ１及び第２出力端子Ｏ２の電位を安定させて、ノイズの発生を抑制できる。

図１３に示すように、交直変換回路５を構成する各整流素子に対してスイッチング素子を並列接続することにより、交直変換回路５全体において、整流素子に電流が流れることによる導通損を低減できる。

上記の実施の形態５に係る交直変換回路５において、交流入力電圧Ｖ_ｉｎが正となり第１副交直変換回路１３が動作中に、交流入力電圧Ｖ_ｉｎが第１キャパシタ素子Ｃ１の両端間の電圧を下回った場合には、第２スイッチング素子ＳＷ２又は第７スイッチング素子ＳＷ７のいずれかをオフ状態とする。これにより、交流入力電圧Ｖ_ｉｎが第１キャパシタ素子Ｃ１の両端間の電圧を下回ったときに、第１スイッチング素子ＳＷ１がオフ状態であるにもかかわらず第１キャパシタ素子Ｃ１から第１入力端子Ｉ１に向かう方向の逆電流が流れることを回避できる。

一方、交流入力電圧Ｖ_ｉｎが負となり第２副交直変換回路１５が動作中に、交流入力電圧Ｖ_ｉｎの絶対値が第２キャパシタ素子Ｃ２の両端間の電圧を下回った場合には、第１スイッチング素子ＳＷ１又は第８スイッチング素子ＳＷ８のいずれかをオフ状態とする。これにより、交流入力電圧Ｖ_ｉｎの絶対値が第２キャパシタ素子Ｃ２の両端間の電圧を下回ったときに、第２スイッチング素子ＳＷ２がオフ状態であるにもかかわらず第１入力端子Ｉ１から第２キャパシタ素子Ｃ２に向かう方向の逆電流が流れることを回避できる。

（７．実施の形態６）

上記の実施の形態１〜５において、インダクタ素子Ｌは、第１副交直変換回路１３と第２副交直変換回路１５とにより共有されていた。そのため、実施の形態１〜５に係る交直変換回路１〜５は、１つのインダクタ素子Ｌのみを備えていた。しかし、これに限られず、図１４に示すように、第１副交直変換回路１３’と第２副交直変換回路１５’とに対して個別にインダクタ素子を設けてもよい。この場合、第１副交直変換回路１３’及び第２副交直変換回路１５’が、それぞれ、独立した降圧チョッパ回路を構成する。

具体的には、第１副交直変換回路１３’は、第１スイッチング素子ＳＷ１’と、第１インダクタ素子Ｌ１と、第１キャパシタ素子Ｃ１’と、第１整流素子Ｄ１’と、第３整流素子Ｄ３’と、を有する。第１スイッチング素子ＳＷ１’は、スイッチング動作により電気的に接続又は切断される両端のうちの一端を第１入力端子Ｉ１に接続する。第１インダクタ素子Ｌ１は、第１スイッチング素子ＳＷ１’の第１入力端子Ｉ１と接続された側とは反対側の他端を接続する。

第１キャパシタ素子Ｃ１’は、一端を第１インダクタ素子Ｌ１の第１スイッチング素子ＳＷ１’と接続された側とは反対側の他端に接続し、他端を第１出力端子Ｏ１に接続する。第１整流素子Ｄ１’は、アノード側を第１出力端子Ｏ１に接続し、カソード側を第２入力端子Ｉ２に接続する。

第２副交直変換回路１５’は、第２スイッチング素子ＳＷ２’と、第２インダクタ素子Ｌ２と、第２キャパシタ素子Ｃ２’と、第２整流素子Ｄ２’と、第４整流素子Ｄ４’と、を有する。第２スイッチング素子ＳＷ２’は、スイッチング動作により電気的に接続又は切断される両端のうちの一端を第１入力端子Ｉ１に接続する。第２インダクタ素子Ｌ２は、第２スイッチング素子ＳＷ２’の第１入力端子Ｉ１と接続された側とは反対側の他端を接続する。

第２キャパシタ素子Ｃ２’は、一端を第２インダクタ素子Ｌ２の第２スイッチング素子ＳＷ２’と接続された側とは反対側の他端に接続する。また、第２キャパシタ素子Ｃ２’の当該一端は、第１キャパシタ素子Ｃ１’と接続されている。第２キャパシタ素子Ｃ２’は、その他端を第２出力端子Ｏ２に接続する。これにより、第１キャパシタ素子Ｃ１’と第２キャパシタ素子Ｃ２’は、第１出力端子Ｏ１と第２出力端子Ｏ２との間において直列接続される。

第２整流素子Ｄ２’は、カソード側を第２出力端子Ｏ２に接続し、アノード側を第２入力端子Ｉ２に接続する。

上記の構成を有する交直変換回路６において、制御回路（図１４において図示せず）は、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも高い場合に、ＰＷＭ制御にて第１スイッチング素子ＳＷ１’のオン状態とオフ状態とを切り替える。これにより、第１副交直変換回路１３’が動作する。

具体的には、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも高い場合に第１スイッチング素子ＳＷ１’がオン状態となると、（１）第１入力端子Ｉ１、（２）第１スイッチング素子ＳＷ１’、（３）第１インダクタ素子Ｌ１、（４）第１キャパシタ素子Ｃ１’、（５）第１整流素子Ｄ１’、（６）第２入力端子Ｉ２の順に入力電流ｉ_ｉｎが流れる。一方、第１スイッチング素子ＳＷ１’がオフ状態のときには、第１インダクタ素子Ｌ１と、第１キャパシタ素子Ｃ１’と、第３整流素子Ｄ３’により構成される閉回路に環流電流が流れる。当該環流電流は、絶対値が時間的に減少する。

上記のように第１スイッチング素子ＳＷ１’のオン状態とオフ状態を高速に切り替える際に、オン状態である時間とオフ状態である時間との比を調整することによって、入力電流ｉ_ｉｎを調整できる。特に、入力電圧波形に比例させるように入力電流ｉ_ｉｎを制御すれば、入力力率を改善できる。

また、上記の入力電流ｉ_ｉｎ及び環流電流により第１キャパシタ素子Ｃ１’が充電される一方、第１キャパシタ素子Ｃ１’に蓄積された電荷は、第２キャパシタ素子Ｃ２’を通じて負荷ＬＯにて消費される。充電電荷量の時間平均が負荷消費の時間平均よりも大きければ、第１キャパシタ素子Ｃ１’の両端の電位差（電圧）は増加し、充電電荷量の時間平均が負荷消費の時間平均よりも小さければ、第１キャパシタ素子Ｃ１’の両端の電位差（電圧）は低下する。

従って、入力電流ｉ_ｉｎが流れる時間と流れない時間との比率、すなわち、第１スイッチング素子ＳＷ１’がオン状態とオフ状態とを高速に切り替えるときのデューティ比が、第１キャパシタ素子Ｃ１’の両端に発生する電圧を決定する。

短期的には入力電流波形が高力率となるようにディーティ比を調整しつつ、長期的な時間平均では第１キャパシタ素子Ｃ１’の電圧Ｖ_ｏｕｔ１’がほぼ一定となるようにデューティ比を調整することにより、力率の高い交直変換制御を行うことができる。

一方、制御回路は、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも低い場合に、ＰＷＭ制御にて第２スイッチング素子ＳＷ２’のオン状態とオフ状態とを切り替える。これにより、第２副交直変換回路１５’が動作する。

具体的には、第１入力端子Ｉ１の電位ＶＬが第２入力端子Ｉ２の電位ＶＮよりも低い場合に第２スイッチング素子ＳＷ２’がオン状態となると、（１）第２入力端子Ｉ２、（２）第２整流素子Ｄ２’、（３）第２キャパシタ素子Ｃ２’、（４）第２インダクタ素子Ｌ２、（５）第２スイッチング素子ＳＷ２’、（６）第１入力端子Ｉ１の順に入力電流ｉ_ｉｎが流れる。一方、第２スイッチング素子ＳＷ２’がオフ状態のときには、第２インダクタ素子Ｌ２と、第２キャパシタ素子Ｃ２’と、第４整流素子Ｄ４’により構成される閉回路に環流電流が流れる。当該環流電流は、絶対値が時間的に減少する。

上記のように第２スイッチング素子ＳＷ２’のオン状態とオフ状態を高速に切り替える際に、オン状態である時間とオフ状態である時間との比を調整することによって、入力電流ｉ_ｉｎを調整できる。特に、入力電圧波形に比例させるように入力電流ｉ_ｉｎを制御すれば、入力力率を改善できる。

また、上記の入力電流ｉ_ｉｎ及び環流電流により第２キャパシタ素子Ｃ２’が充電される一方、第２キャパシタ素子Ｃ２’に蓄積された電荷は、第１キャパシタ素子Ｃ１’を通じて負荷ＬＯにて消費される。充電電荷量の時間平均が負荷消費の時間平均よりも大きければ、第２キャパシタ素子Ｃ２’の両端の電位差（電圧）は増加し、充電電荷量の時間平均が負荷消費の時間平均よりも小さければ、第２キャパシタ素子Ｃ２’の両端の電位差（電圧）は低下する。

従って、入力電流ｉ_ｉｎが流れる時間と流れない時間との比率、すなわち、第２スイッチング素子ＳＷ２’がオン状態とオフ状態とを高速に切り替えるときのデューティ比が、第２キャパシタ素子Ｃ２’の両端に発生する電圧を決定する。

短期的には入力電流波形が高力率となるようにディーティ比を調整しつつ、長期的な時間平均では第２キャパシタ素子Ｃ２’の電圧Ｖ_ｏｕｔ２’がほぼ一定となるようにデューティ比を調整することにより、力率の高い交直変換制御を行うことができる。

上記のように、第１出力端子Ｏ１と第２出力端子Ｏ２との間において、第１キャパシタ素子Ｃ１’と第２キャパシタ素子Ｃ２’は直列接続されているので、交直変換回路６は、第１出力端子Ｏ１と第２出力端子Ｏ２との間に、第１キャパシタ素子Ｃ１’の電圧Ｖ_ｏｕｔ１’と第２キャパシタ素子Ｃ２’の電圧Ｖ_ｏｕｔ２’とを合計した一定の電圧Ｖ_ｏｕｔ１’＋Ｖ_ｏｕｔ２’を出力電圧Ｖ_ｏｕｔ’として出力できる。

なお、上記においては、交流入力電圧Ｖ_ｉｎが正のときには、第１直流出力電圧Ｖ_ｏｕｔ１’の時間平均値がほぼ一定となるように制御し、交流入力電圧Ｖ_ｉｎが負のときには、第２直流出力電圧Ｖ_ｏｕｔ２’の時間平均値がほぼ一定となるように制御する方法を述べた。ただし、他の方法として、交流入力電圧Ｖ_ｉｎの正負によらず、出力電圧Ｖ_ｏｕｔ’の時間平均値がほぼ一定となるように制御してもよい。この方法の場合、電圧Ｖ_ｏｕｔ１’と電圧Ｖ_ｏｕｔ２’との両方をモニタする必要がなく、電圧Ｖ_ｏｕｔ’のみをモニタすればよいため、電圧検出回路を簡略化することができる。

（７．その他実施形態）

以上のように、本出願において開示する技術の例示として、上記実施形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、複数の実施の形態の組み合わせ、省略などを行うことは可能である。そこで、以下、他の実施の形態を例示する。

［１］ 交流電源ＰＳは単相の交流電源に限られず、３つの極を有する三相の交流電源であってもよい。この場合、交流電源ＰＳは、当該３つの極のうちの２つの極を、交直変換回路１〜６の第１入力端子Ｉ１及び第２入力端子Ｉ２に接続してもよい。

１〜６ 交直変換回路

１１ 入力部

Ｉ１ 第１入力端子

Ｉ２ 第２入力端子

１３、１３' 第１副交直変換回路

Ｃ１、Ｃ１' 第１キャパシタ素子

Ｌ１ 第１インダクタ素子

Ｄ１、Ｄ１' 第１整流素子

Ｄ３、Ｄ３' 第３整流素子

Ｄ５ 第５整流素子

Ｄ７ 第７整流素子

ＳＷ３ 第３スイッチング素子

ＳＷ４ 第４スイッチング素子

ＳＷ７ 第７スイッチング素子

１５、１５' 第２副交直変換回路

Ｃ２、Ｃ２' 第２キャパシタ素子

Ｌ２ 第２インダクタ素子

Ｄ２、Ｄ２' 第２整流素子

Ｄ４、Ｄ４' 第４整流素子

Ｄ６ 第６整流素子

Ｄ８ 第８整流素子

ＳＷ５ 第５スイッチング素子

ＳＷ６ 第６スイッチング素子

ＳＷ８ 第８スイッチング素子

１７ 出力部

Ｏ１ 第１出力端子

Ｏ２ 第２出力端子１９ 制御回路

Ｌ インダクタ素子

ＳＷ スイッチング回路

ＬＯ 負荷

ＰＳ 交流電源

Ｐ１ 第１極

Ｐ２ 第２極

ＳＷ'、ＳＷ'' スイッチング回路

ＳＷ１、ＳＷ１' 第１スイッチング素子

ＳＷ２、ＳＷ２' 第２スイッチング素子

Ｖ_ｉｎ 交流入力電圧

Ｖ_ｏｕｔ 出力電圧

Ｖ_ｏｕｔ１ 第１直流出力電圧

Ｖ_ｏｕｔ２ 第２直流出力電圧

ｉ_ｉｎ 入力電流

Claims (13)

1. 第１入力端子と第２入力端子とを有する入力部と、
   
   第１出力端子と第２出力端子とを有する出力部と、
   
   スイッチング回路を介して一端を前記第１入力端子に接続するインダクタ素子と、一端を前記インダクタ素子の他端に接続し他端を前記第１出力端子に接続する第１キャパシタ素子と、カソード側の一端を前記第２入力端子に接続しアノード側の他端を前記第１出力端子に接続する第１整流素子と、を有する第１副交直変換回路と、
   
   前記インダクタ素子と、前記スイッチング回路と、一端を前記インダクタ素子の前記他端に接続し他端を前記第２出力端子に接続する第２キャパシタ素子と、アノード側の一端を前記第２入力端子に接続しカソード側の他端を前記第２出力端子に接続する第２整流素子と、を有する第２副交直変換回路と、
   
   を備える、交直変換回路。
2. 前記スイッチング回路は、
   
   前記第１入力端子の電位が前記第２入力端子の電位よりも高い交流入力電圧が前記入力部に入力されたときにオン状態とオフ状態とを高速に切り替えて前記第１副交直変換回路を動作させる第１スイッチング素子と、
   
   前記第１入力端子の電位が前記第２入力端子の電位よりも低い交流入力電圧が前記入力部に入力されたときにオン状態とオフ状態とを高速に切り替えて前記第２副交直変換回路を動作させる第２スイッチング素子と、
   
   を有する、請求項１に記載の交直変換回路。
3. 前記第１副交直変換回路と前記第２副交直変換回路は前記インダクタ素子を共有する、請求項１又は２に記載の交直変換回路。
4. 前記第１副交直変換回路は、カソード側の一端を前記インダクタ素子の前記一端に接続し、アノード側の他端を前記第１出力端子に接続する第３整流素子をさらに有する、請求項１〜３のいずれかに記載の交直変換回路。
5. 前記第１副交直変換回路は、前記第３整流素子と直列接続され、前記第２副交直変換回路の動作中にオフ状態となる第３スイッチング素子をさらに有する、請求項４に記載の交直変換回路。
6. 前記第１副交直変換回路は、前記第３整流素子に並列接続された第４スイッチング素子をさらに有する、請求項４又は５に記載の交直変換回路。
7. 前記第４スイッチング素子は、前記第１入力端子の電位が前記第２入力端子の電位よりも高い場合に、前記スイッチング回路がオン状態からオフ状態に遷移した後の所定のタイミングにてオン状態となり、前記スイッチング回路がオフ状態からオン状態に遷移する前の所定のタイミングにてオフ状態となる、請求項６に記載の交直変換回路。
8. 前記第２副交直変換回路は、アノード側の一端を前記インダクタ素子の前記一端に接続し、カソード側の他端を前記第２出力端子に接続する第４整流素子をさらに有する、請求項１〜７のいずれかに記載の交直変換回路。
9. 前記第２副交直変換回路は、前記第４整流素子と直列接続され、前記第１副交直変換回路の動作中にオフ状態となる第５スイッチング素子をさらに有する、請求項８に記載の交直変換回路。
10. 前記第２副交直変換回路は、前記第４整流素子に並列接続された第６スイッチング素子をさらに有する、請求項８又は９のいずれかに記載の交直変換回路。
11. 前記第６スイッチング素子は、前記第１入力端子の電位が前記第２入力端子の電位よりも低い場合に、前記スイッチング回路がオン状態からオフ状態に遷移した後の所定のタイミングにてオン状態となり、前記スイッチング回路がオフ状態からオン状態に遷移する前の所定のタイミングにてオフ状態となる、請求項１０に記載の交直変換回路。
12. 前記第１副交直変換回路は、前記第１整流素子に並列接続された第７スイッチング素子をさらに有する、請求項１〜１１のいずれかに記載の交直変換回路。
13. 前記第２副交直変換回路は、前記第２整流素子に並列接続された第８スイッチング素子をさらに有する、請求項１〜１２のいずれかに記載の交直変換回路。

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