JP6989214B2 - Current generation circuit - Google Patents
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Description
本発明は、電流生成回路に関する。 The present invention relates to a current generation circuit.
電源電圧の大きさに依存しない電流を生成する電流生成回路に関する技術として、例えば、以下のものが知られている。 As a technique for a current generation circuit that generates a current that does not depend on the magnitude of the power supply voltage, for example, the following is known.
例えば、特許文献１には、電源電圧から互いに対応する複数の第１の微少電流を発生する第１のカレントミラー回路と、ドレインとソースとの間に誘起される電圧に基づいて出力電流を生成するＭＯＳ抵抗と、複数の第１の微少電流のうちの複数の第１の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第１のＭＯＳトランジスタを備え、当該複数の第１の微少電流に基づいて、ＭＯＳ抵抗を強反転線形領域で動作させるようにゲートバイアス電圧を生成し、当該ゲートバイアス電圧をＭＯＳ抵抗のゲートに印加するゲートバイアス電圧生成回路と、複数の第１の微少電流のうちの複数の第１の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第２のＭＯＳトランジスタを備え、当該複数の第１の微少電流に基づいてドレインバイアス電圧を生成し、当該ドレインバイアス電圧をＭＯＳ抵抗のドレインに印加するドレインバイアス電圧生成回路と、複数の第１の微少電流のうちの１つの第１の微少電流に基づいて、出力電流が温度変化に対して一定となるように、所定の温度係数を有し且つ所定のオフセット電圧を含む追加バイアス電圧を生成する追加バイアス電圧生成回路と、を備えた基準電流生成回路が記載されている。この基準電流生成回路において、ドレインバイアス電圧生成回路は、ドレインバイアス電圧に追加バイアス電圧を加算して、加算結果の電圧をドレインバイアス電圧としてＭＯＳ抵抗のドレインに印加する。
For example, in
特許文献１に記載の基準電流生成回路によれば、オフセット電圧を生成するための電流パスを追加する必要があるため消費電流が増加する。また、温度特性を維持しながら電流トリミングを行うことが難しく、基準電流の絶対値を細かく調整することが困難である。
According to the reference current generation circuit described in
本発明は、上記の点に鑑みてなされたものであり、低消費電力を実現しつつ、ＰＶＴ（Process Voltage Temperature）変動に伴う変動が小さい基準電流を生成する電流生成回路を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a current generation circuit that generates a reference current with small fluctuations due to PVT (Process Voltage Temperature) fluctuations while realizing low power consumption. And.
本発明に係る電流生成回路は、第１の導電型の複数のトランジスタを含み且つ一対の電流経路を形成する第１のカレントミラー回路、前記第１の導電型とは異なる第２の導電型の複数のトランジスタを含み且つ前記一対の電流経路に接続された第２のカレントミラー回路、及び前記一対の電流経路のうちの一方の電流経路上に設けられた負荷トランジスタを含む電流生成部と、前記一対の電流経路に流れる電流の温度特性をキャンセルする補償電圧を生成し、前記補償電圧を前記負荷トランジスタのゲートに供給する補償部と、を含む。前記補償部は、差動増幅回路を構成する一対の差動トランジスタと、直列接続された複数のトランジスタを含み且つ前記一対の差動トランジスタの一方に接続されたラダー回路と、を含む。 The current generation circuit according to the present invention is a first current mirror circuit including a plurality of transistors of the first conductive type and forming a pair of current paths, and a second conductive type different from the first conductive type. A current generator including a second current mirror circuit including a plurality of transistors and connected to the pair of current paths, and a load transistor provided on one of the current paths of the pair of current paths, and the above. It includes a compensating unit that generates a compensating voltage that cancels the temperature characteristic of the current flowing through the pair of current paths and supplies the compensating voltage to the gate of the load transistor. The compensation unit includes a pair of differential transistors constituting a differential amplifier circuit, and a ladder circuit including a plurality of transistors connected in series and connected to one of the pair of differential transistors.
本発明によれば、低消費電力を実現しつつ、ＰＶＴ変動に伴う変動が小さい基準電流を生成する電流生成回路が提供される。 According to the present invention, there is provided a current generation circuit that generates a reference current with a small fluctuation due to PVT fluctuation while realizing low power consumption.
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。 Hereinafter, an example of the embodiment of the present invention will be described with reference to the drawings. In each drawing, the same or equivalent components and parts are designated by the same reference numerals, and duplicate description will be omitted as appropriate.
図１は、本発明の第１の実施形態に係る電流生成回路１の構成を示す回路図である。電流生成回路１は、基準電流Ｉｒｅｆを生成する電圧不感型の電流生成部１０と、電流生成部１０において生成される基準電流Ｉｒｅｆの温度特性をキャンセルする補償電圧Ｖｃｏｍを生成する補償部３０と、を含んで構成されている。なお、電圧不感型とは、基準電流Ｉｒｅｆの大きさが、電源ラインＶｄｄの電圧レベルに依存しない特性を意味する。
FIG. 1 is a circuit diagram showing a configuration of a
電流生成部１０は、複数のＰチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）（以下、Ｐ−ＭＯＳと表記する）１２、１３、１４、１５を含んで構成されるカレントミラー回路２０と、複数のＮチャネル型のＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳと表記する）１６、１７、１８、１９を含んで構成され且つカレントミラー回路２０によって形成される一対の電流経路Ｌ１、Ｌ２に接続されたカレントミラー回路２１と、電流経路Ｌ１上に設けられたＰ−ＭＯＳ１１と、を備えている。
The
Ｐ−ＭＯＳ１１は、強反転線形領域で動作し、抵抗素子として機能する。Ｐ−ＭＯＳ１１は、ソースが電源ラインＶｄｄに接続され、ドレインがカレントミラー回路２０に接続され、ゲートが、補償部３０から出力される補償電圧Ｖｃｏｍの出力ラインＬｏｕｔに接続されている。なお、電流生成回路１を構成するトランジスタのうち、Ｐ−ＭＯＳ１１以外の各トランジスタは、弱反転領域で動作する。Ｐ−ＭＯＳ１１は、本発明における負荷トランジスタの一例である。
The P-MOS 11 operates in a strongly inverted linear region and functions as a resistance element. In the P-
カレントミラー回路２０は、カスコードカレントミラー回路の形態を有し、４つのＰ−ＭＯＳ１２、１３、１４、１５を含んで構成されている。Ｐ−ＭＯＳ１２は、ソースがＰ−ＭＯＳ１１のドレインに接続され、ドレインがＰ−ＭＯＳ１４のソースに接続され、ゲートがＰ−ＭＯＳ１３のゲートに接続されている。Ｐ−ＭＯＳ１３は、ソースが電源ラインＶｄｄに接続され、ドレインがＰ−ＭＯＳ１５のソースに接続されている。Ｐ−ＭＯＳ１４は、ドレインがＮ−ＭＯＳ１６のドレインに接続され、ゲートがＰ−ＭＯＳ１１のゲート（補償電圧Ｖｃｏｍの出力ラインＬｏｕｔ）に接続されている。Ｐ−ＭＯＳ１５は、ドレインがＮ−ＭＯＳ１７のドレイン及びＰ−ＭＯＳ１２及び１３の各ゲートに接続され、ゲートがＰ−ＭＯＳ１１のゲート（補償電圧Ｖｃｏｍの出力ラインＬｏｕｔ）に接続されている。
The
カレントミラー回路２０のミラー比は、一例として１：２であり、Ｐ−ＭＯＳ１２の並列数は例えば８であり、Ｐ−ＭＯＳ１３の並列数は例えば４であり、Ｐ−ＭＯＳ１４の並列数は例えば４であり、Ｐ−ＭＯＳ１５の並列数は例えば２である。なお、カレントミラー回路２０のミラー比は適宜変更することが可能である。カレントミラー回路２０は、本発明における第１のカレントミラー回路の一例である。
The mirror ratio of the
カレントミラー回路２１は、カスコードカレントミラー回路の形態を有し、４つのＮ−ＭＯＳ１６、１７、１８、１９を含んで構成されている。本実施形態において、Ｎ−ＭＯＳ１６及び１７は、デプレッション型のＭＯＳＦＥＴで構成され、電流生成部１０を構成するトランジスタのうち、Ｎ−ＭＯＳ１６及び１７以外の各トランジスタは、エンハンスメント型のＭＯＳＦＥＴで構成されている。Ｎ−ＭＯＳ１６及び１７をデプレッション型のＭＯＳＦＥＴで構成することで、電流生成部１０の低電圧駆動が可能となる。なお、Ｎ−ＭＯＳ１６及び１７をエンハンスメント型のＭＯＳＦＥＴで構成することも可能である。
The
Ｎ−ＭＯＳ１６は、ドレインがＰ−ＭＯＳ１４のドレイン及びＮ−ＭＯＳ１８及び１９の各ゲートに接続され、ソースがＮ−ＭＯＳ１８のドレインに接続され、ゲートがグランドラインに接続されている。Ｎ−ＭＯＳ１７は、ドレインがＰ−ＭＯＳ１５のドレインに接続され、ソースがＮ−ＭＯＳ１９のドレインに接続され、ゲートがグランドラインに接続されている。Ｎ−ＭＯＳ１８及び１９は、それぞれ、ソースがグランドラインに接続されている。
In the N-
カレントミラー回路２１のミラー比は、一例として１：１であり、Ｎ−ＭＯＳ１６の並列数は例えば１であり、Ｎ−ＭＯＳ１７の並列数は例えば１であり、Ｎ−ＭＯＳ１８の並列数は例えば１６であり、Ｎ−ＭＯＳ１９の並列数は例えば１６である。なお、カレントミラー回路２１のミラー比は適宜変更することが可能である。カレントミラー回路２１は、本発明における第２のカレントミラー回路の一例である。
The mirror ratio of the
補償部３０は、それ自体が差動増幅回路４０を構成しており、Ｐ−ＭＯＳ３１及び３２を含んで構成されるカレントミラー回路４１と、差動増幅回路の差動対を構成するＮ−ＭＯＳ３３及び３４と、Ｎ−ＭＯＳ３３に接続され、それぞれ、抵抗素子として機能する直列接続されたｍ個（ｍ≧１）のＮ−ＭＯＳ３５＿１、３５＿２、・・・、３５＿ｍを含むラダー回路４２と、Ｎ−ＭＯＳ１６及び１８と共にカレントミラー回路を構成するＮ−ＭＯＳ３６及び３７を備えている。Ｎ−ＭＯＳ１６、１８、３６及び３７によって構成されるカレントミラー回路は、本発明における第３のカレントミラー回路の一例である。
The
Ｐ−ＭＯＳ３１は、ソースが電源ラインＶｄｄに接続され、ドレインがラダー回路４２を構成するＮ−ＭＯＳ３５＿１のドレインに接続され、ゲートが自身のソース及びＰ−ＭＯＳ３２のゲートに接続されている。すなわち、Ｐ−ＭＯＳ３１はダイオード接続されている。Ｐ−ＭＯＳ３２は、ソースが電源ラインＶｄｄに接続され、ドレインがＮ−ＭＯＳ３４のドレインに接続されている。カレントミラー回路４１のミラー比は、一例として１：１であり、Ｐ−ＭＯＳ３１の並列数は例えば１であり、Ｐ−ＭＯＳ３２の並列数は例えば１である。
In the P-
ラダー回路４２を構成するＮ−ＭＯＳ３５＿１、３５＿２、・・・、３５＿ｍは、直接接続されており、各ゲートが、Ｐ−ＭＯＳ３１のドレイン及びゲートに接続されている。
The N-MOS35_1, 35_2, ..., 35_m constituting the
差動増幅回路４０の差動対の一方を構成するＮ−ＭＯＳ３３は、ドレインがＮ−ＭＯＳ３５＿ｍのソースに接続され、ソースがＮ−ＭＯＳ３６のドレインに接続され、ゲートがＰ−ＭＯＳ３１のドレイン及びゲートに接続されている。
In the N-
差動増幅回路４０の差動対の他方を構成するＮ−ＭＯＳ３４は、ソースがＮ−ＭＯＳ３６のドレインに接続され、ゲートが自身のドレイン（すなわち、Ｐ−ＭＯＳ３２のドレイン）に接続されている。なお、Ｎ−ＭＯＳ３３及び３４は、本発明における差動トランジスタの一例である。
In the N-
Ｎ−ＭＯＳ３６は、ソースがＮ−ＭＯＳ３７のドレインに接続され、ゲートがグランドラインに接続されている。Ｎ−ＭＯＳ３７は、ソースがグランドラインに接続され、ゲートがＮ−ＭＯＳ１８のゲートに接続されている。本実施形態において、Ｎ−ＭＯＳ３６は、デプレッション型のＭＯＳＦＥＴで構成され、補償部３０を構成するトランジスタのうち、Ｎ−ＭＯＳ３６以外の各トランジスタは、エンハンスメント型のＭＯＳＦＥＴで構成されている。Ｎ−ＭＯＳ３６をデプレッション型のＭＯＳＦＥＴで構成することで、補償部３０の低電圧駆動が可能となる。なお、Ｎ−ＭＯＳ３６をエンハンスメント型のＭＯＳＦＥＴで構成することも可能である
In the N-
Ｎ−ＭＯＳ１６、１８、３６、３７を含んで構成されるカレントミラー回路のミラー比は、一例として１：１であり、Ｎ−ＭＯＳ３６の並列数は例えば１であり、Ｎ−ＭＯＳ３７の並列数は例えば１６である。 The mirror ratio of the current mirror circuit including N-MOS16, 18, 36, and 37 is 1: 1 as an example, the number of parallels of N-MOS36 is 1, for example, and the number of parallels of N-MOS37 is 1. For example, 16.
Ｎ−ＭＯＳ３４のドレインのノードＮ１は、差動増幅回路４０の出力ノードであると共に、補償部３０の出力ノードである。Ｎ−ＭＯＳ３３のゲートは差動増幅回路４０の非反転入力端子を構成し、Ｎ−ＭＯＳ３４のゲートは差動増幅回路４０の反転入力端子を構成する。反転入力端子を構成するＮ−ＭＯＳ３３のゲートには、ダイオード接続されたＰ−ＭＯＳ３１のゲート閾値電圧に依存する電圧がラダー回路４２を介して供給される。Ｐ−ＭＯＳ３１は、抵抗素子（負荷トランジスタ）として機能するＰ−ＭＯＳ１１の導電型と同じ導電型であり、両者のゲート閾値電圧は、温度特性を含め略同じである。
The drain node N1 of the N-
非反転入力端子を構成するＮ−ＭＯＳ３４のゲートは、差動増幅回路４０の出力ノードであるノードＮ１に接続されており、ボルテージフォロアが構成されている。補償部３０（差動増幅回路４０）は、Ｐ−ＭＯＳ３１のゲート閾値電圧に依存する電圧に、ラダー回路４２によって生じるオフセット電圧を加算した電圧を、電流生成部１０において生成される基準電流Ｉｒｅｆの温度特性をキャンセルする補償電圧Ｖｃｏｍとして生成する。補償部３０によって生成された補償電圧Ｖｃｏｍは、ノードＮ１に接続された出力ラインＬｏｕｔを介してＰ−ＭＯＳ１１のゲートに供給される。
The gate of the N-
図２は、電流生成回路１から電流生成部１０のみを抽出して示した回路図である。以下において、電流生成部１０においてＰ−ＭＯＳ１１以外の各トランジスタを弱反転領域で動作させるための一定電圧ＶｒｅｆをＰ−ＭＯＳ１１のゲートに印加する場合について考える。
FIG. 2 is a circuit diagram showing only the
電流生成部１０において生成される基準電流Ｉｒｅｆは、Ｐ−ＭＯＳ１１のドレイン電流と等しい。Ｐ−ＭＯＳ１１は、強反転線形領域で動作することから、基準電流Ｉｒｅｆは、下記の（１）式によって表わされる。ここで、ＶｇｓｒはＰ−ＭＯＳ１１のゲートソース間電圧、ＶｄｓｒはＰ−ＭＯＳ１１のドレインソース間電圧、μＰは電子移動度、ＣＯＸは酸化膜容量、ＷｍｐｒはＰ−ＭＯＳ１１のチャネル幅、ＬｍｐｒはＰ−ＭＯＳ１１のチャネル長、ＶｔｈｐはＰ−ＭＯＳのゲート閾値電圧である。
Ｐ−ＭＯＳ１１以外の各トランジスタが弱反転領域で動作する場合、Ｐ−ＭＯＳ１１のドレインソース間電圧Ｖｄｓｒは、サブスレッショルドスロープ係数η（＝１＋Ｃｄｍ／ＣＯＸ）、熱電圧ＶＴ及びカレントミラー回路２０のミラー比Ｍに依存し、下記の（２）式によって表わされる。なお、Ｃｄｍは空乏層容量である。
（２）式を（１）式に代入すると（３）式が得られる。ここで、αｍｐｒ及びＫｍｐｒは、それぞれ（４）式及び（５）式によって定義される。
（３）式は、Ｐ−ＭＯＳ１１のゲートに一定電圧Ｖｒｅｆを印加した場合には、電流生成部１０において生成される基準電流Ｉｒｅｆは、ゲート閾値電圧（Ｖｔｈｐ）、Ｐ−ＭＯＳ１１のサイズ（Ｋｍｐｒ）、移動度μＰ及び温度の変動に伴って変動することを示している。
In the equation (3), when a constant voltage V ref is applied to the gate of the P-MOS 11, the reference current I ref generated by the
図３は、電流生成回路１から補償部３０のみを抽出して示した回路図である。補償部３０を構成する差動増幅回路４０の入力電圧Ｖｉｎとして、ダイオード接続されたＰ−ＭＯＳ３１のゲート電圧が印加されている。カレントミラー回路４１のミラー比が１であるとすると、入力電圧Ｖｉｎは、下記に（６）式によって表わされる。ここで、Ｉ０は、サブスレッショルド電流の前置係数である。Ｋｍｐ５は（７）式によって定義される。（７）式において、Ｗｍｐ５はＰ−ＭＯＳ３１のチャネル幅、Ｌｍｐ５はＰ−ＭＯＳ３１のチャネル長である。補償部３０における回路電流をＩｒｅｆとする。
（６）式によって表わされる入力電圧Ｖｉｎが、ボルテージフォロアを構成する差動増幅回路４０に入力されることで、下記の（８）式によって示される温度補償電圧Ｖｃａｌを入力電圧Ｖｉｎから減算した電圧が補償電圧Ｖｃｏｍとして出力ラインＬｏｕｔに出力される。ここで、ΔＴｌａｄｄはラダー回路４２の温度勾配であり、ΔＴｄｉｆｆはＮ−ＭＯＳ３１及び３２によって構成される差動対の温度勾配であり、Ｖｏｆｆは差動増幅回路４０におけるオフセット電圧である。
（８）式に示されるように、補償部３０において、ラダー回路４２の温度勾配ΔＴｌａｄｄと、差動対の温度勾配ΔＴｄｉｆｆを合算した新たな温度勾配を持つ温度補償電圧Ｖｃａｌが生成される。この新たな温度勾配は、ラダー回路４２を構成するＮ−ＭＯＳ３５＿１、３５＿２、・・・、３５＿ｍのサイズや、差動対（Ｎ−ＭＯＳ３１、３２）のサイズ比によって調整することが可能である。
As shown in equation (8), in the
補償部３０によって生成される補償電圧Ｖｃｏｍ（すなわち、差動増幅回路４０の出力電圧）は、下記の（９）式によって表わされる。
補償電圧Ｖｃｏｍは、Ｐ−ＭＯＳ１１のゲートに供給されるので、（９）式を（３）式に代入すると、下記の（１０）式が得られる。ここで、ｑは電気素量、ｋＢはボルツマン定数である。
（１０）式は３つの温度勾配の項を含んでいる。第１項は、自然対数内の係数が１以下となるため、マイナスの温度勾配となる。第２項及び第３項は、プラスの温度勾配となる。従って、第２項と第３の項を合算した温度勾配と、第１項の温度勾配とを互いに近づけることで、電流生成部１０において生成される基準電流Ｉｒｅｆの温度依存性を低く抑えることが可能となる。また、（１０）式には、ゲート閾値電圧の項が存在しない。これは、プロセス変動に対する基準電流Ｉｒｅｆの変動が抑制されることを意味する。 Equation (10) includes three temperature gradient terms. The first term has a negative temperature gradient because the coefficient in the natural logarithm is 1 or less. The second and third terms have a positive temperature gradient. Therefore, by bringing the temperature gradient obtained by adding the second and third terms and the temperature gradient of the first term closer to each other, the temperature dependence of the reference current I ref generated in the current generation unit 10 can be suppressed to a low level. Is possible. Further, the term of the gate threshold voltage does not exist in the equation (10). This means that the fluctuation of the reference current I ref with respect to the process fluctuation is suppressed.
以上のように、本発明の実施形態に係る電流生成回路１によれば、抵抗素子（負荷トランジスタ）として機能するＰ−ＭＯＳ１１の導電型と同じ導電型のＰ−ＭＯＳ３１のゲート閾値電圧に依存し、且つ電流生成部１０において生成される基準電流Ｉｒｅｆの温度特性をキャンセルする補償電圧Ｖｃｏｍが、ラダー回路４２を備えた差動増幅回路４０によって生成され、補償電圧ＶｃｏｍがＰ−ＭＯＳ１１のゲートに供給される。これにより、ＰＶＴ変動に伴う変動が小さい基準電流Ｉｒｅｆを生成することが可能となる。また、本発明の実施形態に係る電流生成回路１によれば、特許文献１に記載されている、追加バイアス電圧生成回路に相当する回路が不要であり、低消費電力を実現することが可能である。
As described above, according to the
電流生成回路１によって生成される基準電流Ｉｒｅｆの、ＰＶＴ変動に伴う変動をＳＰＩＣＥシミュレータを用いて検証した。電流生成回路１を構成する各トランジスタのサイズは、下記の表１に示す通りである。
図４は、電源ラインＶｄｄにおける電源電圧を１．８Ｖとした場合の、各プロセスコーナ（ｆｆ、ｓｆ、ｆｓ、ｓｓ）における基準電流Ｉｒｅｆの温度特性を、ＳＰＩＣＥシミュレータによって取得した結果を示すグラフである。ｆｆは、各Ｎ−ＭＯＳ及び各Ｐ−ＭＯＳのゲート閾値電圧がそれぞればらつきの下限である場合に対応する。ｓｆは、各Ｎ−ＭＯＳのゲート閾値電圧がばらつきの上限であり且つ各Ｐ−ＭＯＳのゲート閾値電圧がばらつきの下限である場合に対応する。ｆｓは、各Ｎ−ＭＯＳのゲート閾値電圧がばらつきの下限であり且つ各Ｐ−ＭＯＳのゲート閾値電圧がばらつきの上限である場合に対応する。ｓｓは、各Ｎ−ＭＯＳ及び各Ｐ−ＭＯＳのゲート閾値電圧がそれぞればらつきの上限である場合に対応する。ｔｔは、各Ｎ−ＭＯＳ及び各Ｐ−ＭＯＳのゲート閾値電圧がばらつきの中央である場合に対応する。２７℃付近において基準電流Ｉｒｅｆは、ｓｆの場合に最大となり、ｆｓの場合に最小となり、その差は１．２４ｎＡであった。全温度範囲では、基準電流Ｉｒｅｆは、７０℃、ｆｆの場合に最大となり、−２０℃、ｆｓの場合に最小となり、その差は２．０２ｎＡであった。すなわち、プロセス変動及び温度変動に伴う基準電流Ｉｒｅｆの変動は、±８．３５％程度であった。 FIG. 4 is a graph showing the results obtained by the SPICE simulator for the temperature characteristics of the reference current I ref at each process corner (ff, sf, fs, ss) when the power supply voltage in the power supply line Vdd is 1.8 V. Is. ff corresponds to the case where the gate threshold voltage of each N-MOS and each P-MOS is the lower limit of the variation. sf corresponds to the case where the gate threshold voltage of each N-MOS is the upper limit of the variation and the gate threshold voltage of each P-MOS is the lower limit of the variation. fs corresponds to the case where the gate threshold voltage of each N-MOS is the lower limit of the variation and the gate threshold voltage of each P-MOS is the upper limit of the variation. ss corresponds to the case where the gate threshold voltage of each N-MOS and each P-MOS is the upper limit of the variation. tt corresponds to the case where the gate threshold voltage of each N-MOS and each P-MOS is at the center of the variation. At around 27 ° C., the reference current I ref was maximum in the case of sf and minimum in the case of fs, and the difference was 1.24 nA. In the entire temperature range, the reference current I ref was maximum at 70 ° C. and ff and minimum at −20 ° C. and fs, with a difference of 2.02 nA. That is, the fluctuation of the reference current I ref due to the process fluctuation and the temperature fluctuation was about ± 8.35%.
図５は、温度を２７℃とした場合の、各プロセスコーナにおける基準電流Ｉｒｅｆの電源電圧依存性を、ＳＰＩＣＥシミュレータによって取得した結果を示すグラフである。グラフ内の各マーカはプロセスコーナごとの最低動作電圧を示している。ｓｓの場合に最低動作電圧が最も高く、１．５９２Ｖであった。一方、ｓｆの場合に最低動作電圧から４．２Ｖまでの基準電流Ｉｒｅｆの変動幅が最も大きく、０．７３３ｎＡであった。電源電圧変動に伴う基準電流Ｉｒｅｆの変動は、±３．０５％程度であった。 FIG. 5 is a graph showing the results obtained by the SPICE simulator of the power supply voltage dependence of the reference current I ref at each process corner when the temperature is 27 ° C. Each marker in the graph shows the minimum operating voltage for each process corner. In the case of ss, the lowest operating voltage was the highest, 1.592V. On the other hand, in the case of sf, the fluctuation range of the reference current I ref from the lowest operating voltage to 4.2 V was the largest, which was 0.733 nA. The fluctuation of the reference current I ref due to the fluctuation of the power supply voltage was about ± 3.05%.
以上の２つの評価により、本実施形態に係る電流生成回路１によれば、ＰＶＴ変動に伴う基準電流Ｉｒｅｆの変動を±１１．４％程度に抑制できることが確認された。
From the above two evaluations, it was confirmed that the
また、本実施形態に係る電流生成回路１によれば、図６に示すように、Ｎ−ＭＯＳ３７の並列数を変更して、補償部３０（差動増幅回路４０）に流れる電流の大きさを変化させることで、基準電流Ｉｒｅｆの大きさを変化させることが可能である。すなわち、Ｎ−ＭＯＳ３７の並列数により基準電流Ｉｒｅｆの大きさを調整することが可能である。Ｎ−ＭＯＳ３７の並列数を、Ｎ−ＭＯＳ１８、１９の並列数のＮ倍としたときの基準電流Ｉｒｅｆは、下記の（１１）式によって表わされる。
Ｎ−ＭＯＳ３７の並列数を変化させることで、第１項が変化するので、基準電流Ｉｒｅｆの大きさが変化する。なお、Ｎ−ＭＯＳ３７の並列数を変化させることで、補償部３０（差動増幅回路４０）に流れる電流の大きさが変化し、第２項におけるΔＴｌａｄｄが変化することとなるが、第２項における変化の方向は、第１項における変化の方向と同じ方向であるので、基準電流Ｉｒｅｆの温度特性が大きく悪化することはない。このように、本発明の実施形態に係る電流生成回路１によれば、温度特性を悪化させることなく、容易に基準電流Ｉｒｅｆの調整を行うことも可能である。
By changing the number of parallel lines of N-MOS37, the first term changes, so that the magnitude of the reference current I ref changes. By changing the number of parallels of the N-
図７は、Ｎ−ＭＯＳ３７の並列数を変化させたときの、基準電流Ｉｒｅｆの変化をＳＰＩＣＥシミュレータを用いて検証した結果を示すグラフである。なお、電源ラインＶｄｄにおける電源電圧を１．８Ｖとし、プロセス条件をｔｔとした。電流生成回路１を構成する各トランジスタのサイズは、Ｎ−ＭＯＳ３７を除き、表１に示す通りである。
FIG. 7 is a graph showing the result of verifying the change of the reference current I ref when the number of parallels of the N-
Ｎ−ＭＯＳ３７の並列数が１６の場合、基準電流Ｉｒｅｆは、２７℃において最小値１１．９４ｎＡとなり、７０℃において最大値１２．２２ｎＡとなり、その差は０．２８ｎＡである。Ｎ−ＭＯＳ３７の並列数が２４の場合、基準電流Ｉｒｅｆは、−２０℃において最小値１５．５４ｎＡとなり、７０℃において最大値１６．８１ｎＡとなり、その差は１．２７ｎＡである。このように、Ｎ−ＭＯＳ３７の並列数を変更することで、温度特性を悪化させることなく基準電流Ｉｒｅｆの大きさを調整できることが確認できた。なお、Ｎ−ＭＯＳ３７は、本発明における電流源トランジスタの一例である。
When the number of parallels of the N-
図８は、本発明の第２の実施形態に係る電流生成回路１Ａの構成を示す回路図である。電流生成回路１Ａは、カレントミラー回路２１Ａの構成が、第１の実施形態に係る電流生成回路１におけるカレントミラー回路２１（図１参照）と異なる。具体的には、カレントミラー回路２１Ａは、第１の実施形態に係るカレントミラー回路２１におけるＮ−ＭＯＳ１６、１７が削減された構成を有している。第１の実施形態に係るカレントミラー回路２１において、Ｎ−ＭＯＳ１６、１７は、Ｎ−ＭＯＳ１８及び１９のドレイン電圧を均一にする役割を担うが、Ｎ−ＭＯＳ１６、１７を削除した場合でも、基準電流ＩｒｅｆのＰＶＴ変動に伴う変動を抑制する効果が著しく減退することはなく、第２の実施形態に係る電流生成回路１Ａにおいても第１の実施形態に係る電流生成回路１と同様の効果を得ることができる。
FIG. 8 is a circuit diagram showing the configuration of the current generation circuit 1A according to the second embodiment of the present invention. The current generation circuit 1A differs from the current mirror circuit 21 (see FIG. 1) in the
図９は、本発明の第３の実施形態に係る電流生成回路１Ｂの構成を示す回路図である。電流生成回路１Ｂは、カレントミラー回路２０Ｂ及び２１Ｂの構成が、第１の実施形態に係るカレントミラー回路２０及び２１（図１参照）と異なる。具体的には、カレントミラー回路２０Ｂは、第１の実施形態に係るカレントミラー回路２０におけるＰ−ＭＯＳ１４、１５が削減された構成を有し、カレントミラー回路２１Ｂは、第１の実施形態に係るカレントミラー回路２１におけるＮ−ＭＯＳ１６、１７が削減された構成を有している。第１の実施形態に係るカレントミラー回路２０においてＰ−ＭＯＳ１４、１５は、Ｐ−ＭＯＳ１２、１３のドレイン電圧を均一にする役割を担い、第１の実施形態に係るカレントミラー回路２１においてＮ−ＭＯＳ１６、１７は、Ｎ−ＭＯＳ１８及び１９のドレイン電圧を均一にする役割を担う。しかしながら、Ｐ−ＭＯＳ１４、１５及びＮ−ＭＯＳ１６、１７を削除した場合でも、基準電流ＩｒｅｆのＰＶＴ変動に伴う変動を抑制する効果が著しく減退することはなく、第３の実施形態に係る電流生成回路１Ｂにおいても第１の実施形態に係る電流生成回路１と同様の効果を得ることができる。
FIG. 9 is a circuit diagram showing the configuration of the
図１０は、本発明の第４の実施形態に係る電流生成回路１Ｃの構成を示す回路図である。電流生成回路１Ｃは、第１の実施形態に係る電流生成回路１に対し、各トランジスタの導電型を反転させた構成を有する。
FIG. 10 is a circuit diagram showing the configuration of the current generation circuit 1C according to the fourth embodiment of the present invention. The current generation circuit 1C has a configuration in which the conductive type of each transistor is inverted with respect to the
電流生成部１０Ｃは、第１の実施形態に係る電流生成部１０に対応する。カレントミラー回路２０Ｃは、第１の実施形態に係るカレントミラー回路２０に対応し、Ｎ−ＭＯＳ１２Ｃ、１３Ｃは、それぞれ、第１の実施形態に係るＰ−ＭＯＳ１２、１３に対応する。カレントミラー回路２１Ｃは、第１の実施形態に係るカレントミラー回路２１に対応し、Ｐ−ＭＯＳ１８Ｃ、１９Ｃは、それぞれ、第１の実施形態に係るＮ−ＭＯＳ１８、１９に対応する。なお、カレントミラー回路２０Ｃは、カスコードカレントミラー回路の形態を有していてもよい。抵抗素子（負荷トランジスタ）として機能するＮ−ＭＯＳ１１Ｃは、第１の実施形態に係るＰ−ＭＯＳ１１に対応する。
The
補償部３０Ｃは、第１の実施形態に係る補償部３０に対応する。カレントミラー回路４１Ｃは、第１の実施形態に係るカレントミラー回路４１に対応し、Ｎ−ＭＯＳ３１Ｃ、３２Ｃは、それぞれ、第１の実施形態に係るＰ−ＭＯＳ３１、３２に対応する。ラダー回路４２Ｃは、第１の実施形態に係るラダー回路４２に対応し、Ｐ−ＭＯＳ３６＿１、３６＿２、・・・、３６＿ｍは、それぞれ、第１の実施形態に係るＮ−ＭＯＳ３５＿１、３５＿２、・・・、３５＿ｍに対応する。差動対を構成するＰ−ＭＯＳ３３Ｃ、３４Ｃは、それぞれ、第１の実施形態に係るＮ−ＭＯＳ３３、３４に対応する。Ｐ−ＭＯＳ３７Ｃは、第１の実施形態に係るＮ−ＭＯＳ３７に対応する。第４の実施形態に係る電流生成回路１Ｃにおいても第１の実施形態に係る電流生成回路１と同様の効果を得ることができる。
The
１、１Ａ、１Ｂ、１Ｃ 電流生成回路
１０、１０Ｃ 電流生成部
２０、２０Ｂ、２０Ｃ カレントミラー回路
２１、２１Ａ、２１Ｂ、２１Ｃ カレントミラー回路
３０、３０Ｃ 補償部
４１、４１Ｃ カレントミラー回路
４２、４２Ｃ ラダー回路
1, 1A, 1B, 1C
Claims (5)
前記一対の電流経路に流れる電流の温度特性をキャンセルする補償電圧を生成し、前記補償電圧を前記負荷トランジスタのゲートに供給する補償部と、
を含み、
前記補償部は、
差動増幅回路を構成する一対の差動トランジスタと、
直列接続された複数のトランジスタを含み且つ前記一対の差動トランジスタの一方に接続されたラダー回路と、
を含む
電流生成回路。 A first current mirror circuit containing a plurality of first conductive type transistors and forming a pair of current paths, and the pair of second conductive type transistors different from the first conductive type. A second current mirror circuit connected to the current path, and a current generator including a load transistor provided on one of the pair of current paths.
A compensating unit that generates a compensating voltage that cancels the temperature characteristics of the current flowing through the pair of current paths and supplies the compensating voltage to the gate of the load transistor.
Only including,
The compensation unit
A pair of differential transistors that make up a differential amplifier circuit,
A ladder circuit containing a plurality of transistors connected in series and connected to one of the pair of differential transistors.
Current generation circuit including.
前記一対の差動トランジスタのうちの他方の差動トランジスタのゲートは、前記補償電圧の出力ラインに接続されている
請求項１に記載の電流生成回路。 Of the pair of differential transistors, a voltage depending on the gate threshold voltage of the same conductive type transistor as the conductive type of the load transistor is input to the gate of one of the differential transistors to which the ladder circuit is connected.
The other gate of the differential transistors, the current generation circuit according to claim 1 which is connected to the output line of the compensation voltage of the pair of differential transistors.
前記第１のカレントミラー回路は、カスコードカレントミラー回路の形態を有し、
前記第１のカレントミラー回路を構成する複数のトランジスタのうちの一部のトランジスタのゲートは、前記補償電圧の出力ラインに接続されている
請求項１又は請求項２に記載の電流生成回路。 The load transistor is a first conductive type transistor.
The first current mirror circuit has the form of a cascode current mirror circuit.
The current generation circuit according to claim 1 or 2 , wherein the gate of some of the transistors constituting the first current mirror circuit is connected to the output line of the compensation voltage.
請求項１から請求項３のいずれか１項に記載の電流生成回路。 A second conductivity that constitutes a third current mirror circuit together with a transistor constituting the second current mirror circuit and supplies the current generated by the third current mirror circuit as a circuit current in the compensation unit. The current generation circuit according to any one of claims 1 to 3 , further comprising a type current source transistor.
請求項４に記載の電流生成回路。
The current generation circuit according to claim 4 , wherein the magnitude of the current flowing through the pair of current paths changes according to the number of parallel current source transistors.
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