JP6997990B2 - ｐチャンネル電界効果トランジスタ及び増幅回路用半導体素子 - Google Patents

Description

本発明は、ｐチャンネル電界効果トランジスタ及び増幅回路用半導体素子に関する。

従来、Ｓｉを用いたセンサー素子や制御回路などが１チップ上に集積された半導体ひずみセンサーが知られている（例えば、非特許文献１）。非特許文献１によれば、この半導体ひずみセンサーは、独自開発した耐高温・低クリープ型の金属接合技術を活用することで、マイナス４０度～プラス１２０度の環境下で長期間にわたり高精度な計測が可能となったとされている。

また、従来、ｎ型のＧａ_２Ｏ_３系結晶を用いたｎチャンネル電界効果トランジスタ（ＦＥＴ）が知られている（例えば、特許文献１）。

特許第５８０７２８２号公報

"IoTに対応した半導体ひずみセンサーの量産を開始"、［online］、平成２７年７月３ 日、株式会社日立製作所、日立オートモティブシステムズ株式会社、［平成３０年３月２７日検索］、インターネット〈 URL：http://www.hitachi.co.jp/New/cnews/month/2015/07/0703a.html〉

近年、ＩｏＴ（Internet of Things）技術を用いた省エネ化技術が盛んに研究されており、より多様な機器や設備の省エネ化のために、過酷な環境でも動作可能なセンサーシステムの実現が求められている。

しかしながら、非特許文献１に記載の半導体ひずみセンサーのようなＳｉを用いたセンサーシステムは、Ｓｉの材料物性上、使用可能な上限温度が１２０度程度であり、また、放射線への耐性が低い。このため、例えば、ボイラーやジェットエンジン、地熱発電システム、原子力発電システムへの適用や、宇宙環境での使用は困難である。

一方、Ｇａ_２Ｏ_３はバンドギャップが４．５～４．９ｅＶと非常に大きく、高温環境下や放射線被曝環境下でも半導体として動作することが期待できる。このため、特許文献１に記載のＧａ_２Ｏ_３系結晶を用いたｎチャンネルＦＥＴは、Ｓｉ結晶を用いた素子と比較して、耐熱性や耐放射線特性において格段に優れる。

しかしながら、現在までＧａ_２Ｏ_３へのｐ型ドーピング技術は実現されておらず、Ｇａ_２Ｏ_３中にソース・ドレイン領域が形成されたｐチャンネルＦＥＴを作ることができない。センサーシステムに用いられる増幅回路を構築するためには、その増幅率を上げるためにｎチャンネルＦＥＴとｐチャンネルＦＥＴの両方が必須であるため、現在までＧａ_２Ｏ_３を用いた実用に耐えうる増幅回路は実現されていない。

本発明の目的は、高温環境や放射線被曝のある環境で使用するセンサーシステムに用いることのできる増幅回路用半導体素子、及びその増幅回路用半導体素子に用いることのできるｐチャンネル電界効果トランジスタを提供することにある。

本発明の一態様は、上記目的を達成するために、下記［１］～［３］のｐチャンネル電界効果トランジスタ、及び下記［４］～［６］の増幅回路用半導体素子を提供する。

［１］Ｇａ_２Ｏ_３系材料からなるＧａ_２Ｏ_３系層と、前記Ｇａ_２Ｏ_３系層と接合する、ｐ型のＮｉＯからなるソース領域及びドレイン領域と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型又は絶縁性のチャンネル領域と、を備えた、ｐチャンネル電界効果トランジスタ。

［２］Ｇａ _２ Ｏ _３ 系材料からなるＧａ _２ Ｏ _３ 系層と、前記Ｇａ _２ Ｏ _３ 系層上のｐ型のＮｉＯからなるＮｉＯ層と、前記ＮｉＯ層と接合する、ｐ型のＮｉＯからなるソース領域及びドレイン領域と、前記ＮｉＯ層に含まれる、ｐ型のチャンネル領域と、を備えた、ｐチャンネル電界効果トランジスタ。
［３］前記ソース領域及び前記ドレイン領域が、前記ＮｉＯ層上の膜である、上記［２］に記載のｐチャンネル電界効果トランジスタ。

［４］Ｇａ_２Ｏ_３系材料からなるＧａ_２Ｏ_３系層と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型の第１のソース領域及び第１のドレイン領域と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型又は絶縁性の第１のチャンネル領域とを備えた、ｎチャンネル電界効果トランジスタと、前記Ｇａ_２Ｏ_３系層と、前記Ｇａ_２Ｏ_３系層と接合する、ｐ型のＮｉＯからなる第２のソース領域及び第２のドレイン領域と、前記Ｇａ_２Ｏ_３系層に含まれるｎ型又は絶縁性の第２のチャンネル領域とを備えた、ｐチャンネル電界効果トランジスタと、を備えた、増幅回路用半導体素子。

［５］Ｇａ_２Ｏ_３系材料からなるＧａ_２Ｏ_３系層と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型の第１のソース領域及び第１のドレイン領域と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型又は絶縁性の第１のチャンネル領域とを備えた、ｎチャンネル電界効果トランジスタと、前記Ｇａ_２Ｏ_３系層上の、ｐ型のＮｉＯからなるＮｉＯ層と、前記ＮｉＯ層と接合する、ｐ型のＮｉＯからなる第２のソース領域及び第２のドレイン領域と、前記ＮｉＯ層に含まれる、ｐ型の第２のチャンネル領域とを備えた、ｐチャンネル電界効果トランジスタと、を備えた、増幅回路用半導体素子。
［６］前記第２のソース領域及び前記第２のドレイン領域が、前記ＮｉＯ層上の膜である、上記［５］に記載の増幅回路用半導体素子。

本発明によれば、高温環境や放射線被曝のある環境で使用するセンサーシステムに用いることのできる増幅回路用半導体素子、及びその増幅回路用半導体素子に用いることのできるｐチャンネル電界効果トランジスタを提供することができる。

図１（ａ）、（ｂ）は、第１の実施の形態に係るｐチャンネル電界効果トランジスタ（ＦＥＴ）の垂直断面図である。 図２は、第２の実施の形態に係るｐチャンネル電界効果トランジスタ（ＦＥＴ）の垂直断面図である。 図３は、第３の実施の形態に係る半導体素子の一部の垂直断面図である。 図４は、第３の実施の形態に係る増幅回路の回路構成の一例を示す回路図である。 図５は、第４の実施の形態に係る半導体素子の一部の垂直断面図である。

〔第１の実施の形態〕
（ｐチャンネル電界効果トランジスタの構成）
図１（ａ）、（ｂ）は、第１の実施の形態に係るｐチャンネル電界効果トランジスタ（ＦＥＴ）１０の垂直断面図である。

ｐチャンネルＦＥＴ１０は、Ｇａ_２Ｏ_３系層１２と、Ｇａ_２Ｏ_３系層１２上に形成されたｐ型のソース領域１３及びドレイン領域１４と、Ｇａ_２Ｏ_３系層１２の上面のソース領域１３とドレイン領域１４との間の領域上にゲート絶縁膜１５を介して形成されたゲート電極１６と、ソース領域１３、ドレイン領域１４にそれぞれ接続されたソース電極１７、ドレイン電極１８と、を備える。

Ｇａ_２Ｏ_３系層１２は、Ｇａ_２Ｏ_３系材料からなる層である。Ｇａ_２Ｏ_３系層１２は、絶縁性又は弱いｎ型伝導性を有し、典型的には、意図的に添加される不純物を含まないＧａ_２Ｏ_３系材料からなる。

ここで、Ｇａ_２Ｏ_３系材料とは、Ｇａ_２Ｏ_３、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ_２Ｏ_３をいう。例えば、Ａｌ及びＩｎが添加されたＧａ_２Ｏ_３である（Ｇａ_ｘＡｌ_ｙＩｎ_{（１－ｘ－ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。

ｐチャンネルＦＥＴ１０（及びｐチャンネルＦＥＴ１０を用いた回路）の消費電力を低減するためには、Ｇａ_２Ｏ_３系層１２を構成するＧａ_２Ｏ_３系材料は、単結晶であることが好ましい。Ｇａ_２Ｏ_３系層１２を構成するＧａ_２Ｏ_３系材料が多結晶やアモルファス、もしくはそれらが混合した結晶である場合、単結晶である場合と比べて移動度が低下するため、チャンネルの導通損失が上昇し、ｐチャンネルＦＥＴ１０（及びｐチャンネルＦＥＴ１０を用いた回路）の電力損失が増大するおそれがあるためである。なお、Ｇａ_２Ｏ_３系層１２上に、Ｇａ_２Ｏ_３系層１２中にチャンネルが形成される他のトランジスタ（例えば、後述するｎチャンネルＦＥＴ３０）が形成される場合には、Ｇａ_２Ｏ_３系層１２を構成するＧａ_２Ｏ_３系材料が単結晶であることにより、そのトランジスタの消費電力も低減することができる。

Ｇａ_２Ｏ_３系層１２を構成するＧａ_２Ｏ_３系材料が単結晶である場合、Ｇａ_２Ｏ_３系層１２は、例えば、Ｇａ_２Ｏ_３系基板１１を下地とするエピタキシャル成長により形成されるエピタキシャル層である。Ｇａ_２Ｏ_３系層１２を構成するＧａ_２Ｏ_３単結晶の結晶構造は、典型的には単斜晶系であるβ型である。

Ｇａ_２Ｏ_３系基板１１は、Ｆｅ、Ｍｇなどのアクセプター不純物が添加された、Ｇａ_２Ｏ_３系単結晶からなる基板である。Ｇａ_２Ｏ_３系基板１１は、アクセプター不純物の添加により高抵抗化されている。なお、ＭｇよりもＦｅの方がＧａ_２Ｏ_３系単結晶中での熱拡散が小さく、チャンネル領域まで拡散してデバイス性能を低下させるおそれが少ないため、Ｇａ_２Ｏ_３系基板１１へ添加されるアクセプター不純物として好ましい。

ｐチャンネルＦＥＴ１０は、Ｇａ_２Ｏ_３系層１２の内部の表面近傍のソース領域１３とドレイン領域１４との間に連続する領域、すなわちｐチャンネルＦＥＴ１０の動作時にチャンネルが形成される領域（チャンネル領域）にｎ^－領域１９を有してもよい。ｎ^－領域１９は、イオン注入などによりｎ型不純物が添加された領域であり、Ｇａ_２Ｏ_３系層１２の意図的に添加される不純物を含まない領域が有し得るｎ型伝導性より強い伝導性を有する。また、Ｇａ_２Ｏ_３系層１２にｐ型不純物が含まれている場合は、そのｐ型不純物の濃度よりもｎ^－領域１９に含まれるｎ型不純物の濃度の方が高い。ｎ^－領域１９の有無により、ｐチャンネルＦＥＴ１０の閾値電圧などを調整することができる。

図１（ａ）は、Ｇａ_２Ｏ_３系層１２中にｎ^－領域１９が形成されない場合のｐチャンネルＦＥＴ１０の構成を示す。この場合、チャンネルは絶縁性又は弱いｎ型伝導性を有するＧａ_２Ｏ_３系層１２中に形成される。すなわち、チャンネル領域はＧａ_２Ｏ_３系層１２に含まれる絶縁性又は弱いｎ型の領域であり、絶縁性又は弱いｎ型のＧａ_２Ｏ_３系材料からなる領域である。

図１（ｂ）は、Ｇａ_２Ｏ_３系層１２中にｎ^－領域１９が形成される場合のｐチャンネルＦＥＴ１０の構成を示す。この場合、チャンネルはＧａ_２Ｏ_３系層１２に含まれるｎ型伝導性を有するｎ^－領域１９中に形成される。すなわち、チャンネル領域はＧａ_２Ｏ_３系層１２に含まれるｎ型の領域であり、ｎ型のＧａ_２Ｏ_３系材料からなる領域である。

ソース領域１３及びドレイン領域１４は、ｐ型のＮｉＯからなる膜により構成され、Ｇａ_２Ｏ_３系層１２と良好なヘテロ接合（Ｇａ_２Ｏ_３系層１２がｎ型である場合はヘテロｐｎ接合）を形成する。

従来、バンドギャップの異なる材料により形成されるヘテロｐｎ接合においては、伝導帯、価電子帯、又はその両方にエネルギー障壁が生じるため、ｎ型材料からｐ型材料への電子の注入、及びｐ型材料からｎ型材料へのホールの注入が不可能と考えられてきた。しかしながら、本発明者らは、ｎ型Ｇａ_２Ｏ_３とｐ型ＮｉＯの組み合わせにより、良好なヘテロｐｎ接合が形成可能なことを見出した（Yoshihiro Kokubun et al., “All-oxide p-n heterojunction diodes comprising p-type NiO and n-type β-Ga₂O₃”, Applied Physics Express 9, 091101 (2016) 参照）。この発明者らの見出したヘテロｐｎ接合の挙動は、それまでの常識を覆す大きな発見である。そして、この発見によって、ソース領域及びドレイン領域と、チャンネル領域を含む層として、良好なヘテロｐｎ接合を形成するｐ型のＮｉＯ膜とｎ型のＧａ_２Ｏ_３系層をそれぞれ用いることにより、ｐチャンネルＦＥＴを形成できることを見出し、ｐチャンネルＦＥＴ１０の発明に到った。

ソース領域１３及びドレイン領域１４は、典型的には結晶質のＮｉＯから構成されるが、非晶質のＮｉＯを含んでもよい。また、ＮｉＯはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ等のアクセプター不純物を含んでもよい。ソース領域１３及びドレイン領域１４がＮｉＯ単結晶からなる場合は、Ｇａ_２Ｏ_３系層１２を下地とするエピタキシャル成長により形成することができる。

なお、ｐチャンネルＦＥＴ１０は、Ｇａ_２Ｏ_３系層１２を含まず、Ｇａ_２Ｏ_３系層１２の代わりにＧａ_２Ｏ_３系基板１１の上層をＧａ_２Ｏ_３系層として用いてもよい。その場合、Ｇａ_２Ｏ_３系基板１１中にチャネル領域が形成される。

ゲート絶縁膜１５は、ＳｉＯ_２、ＨｆＯ_２、ＡｌＮ、ＳｉＮ、Ａｌ_２Ｏ_３、β－（Ａｌ_ｘＧａ_１－ｘ）_２Ｏ_３（０≦ｘ≦１）などの絶縁材料からなる。ゲート電極１６は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂなどの金属、これらの金属のうちの２つ以上を含む合金、又は高濃度のドーパントを含む半導体からなる。ソース電極１７及びドレイン電極１８は、ソース領域１３及びドレイン領域１４とオーミック接合を形成するＮｉ等の導電性材料からなる。

（第１の実施の形態の効果）
Ｇａ_２Ｏ_３系材料からなるｐチャンネルＦＥＴ１０は、耐熱性や耐放射線特性に優れる。このため、ｐチャンネルＦＥＴ１０をＧａ_２Ｏ_３系材料からなるｎチャンネルＦＥＴと組み合わせることにより、高温環境や放射線被曝のある環境で使用するセンサーシステムに用いることのできる増幅回路を構成することができる。

具体的には、例えば、ｐチャンネルＦＥＴ１０を増幅回路におけるカレントミラー回路やＣＭＯＳ増幅回路に用いることができる。なお、増幅回路の具体例については後述する。

〔第２の実施の形態〕
第２の実施の形態は、チャネル領域が形成される層の形態において、第１の実施の形態と異なる。なお、第１の実施の形態に含まれるものと同様の部材については、同じ符号を付し、その説明を省略又は簡略化する。

（ｐチャンネル電界効果トランジスタの構成）
図２は、第２の実施の形態に係るｐチャンネル電界効果トランジスタ（ＦＥＴ）２０の垂直断面図である。

ｐチャンネルＦＥＴ２０は、ｐ^－－ＮｉＯ層２１と、ｐ^－－ＮｉＯ層２１上に形成されたｐ型のソース領域１３及びドレイン領域１４と、ｐ^－－ＮｉＯ層２１上のソース領域１３とドレイン領域１４との間にゲート絶縁膜１５を介して形成されたゲート電極１６と、ソース領域１３、ドレイン領域１４にそれぞれ接続されたソース電極１７、ドレイン電極１８と、を備える。

ｐ^－－ＮｉＯ層２１は、ｐ型のＮｉＯからなる膜により構成される。ソース領域１３及びドレイン領域１４は、典型的には結晶質のＮｉＯから構成されるが、非晶質のＮｉＯを含んでもよい。また、ＮｉＯはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ等のアクセプター不純物を含んでもよい。

ｐ^－－ＮｉＯ層２１がＮｉＯ単結晶からなる場合は、例えば、Ｇａ_２Ｏ_３系単結晶からなるＧａ_２Ｏ_３系層１２を下地とするエピタキシャル成長により形成されるエピタキシャル層である。Ｇａ_２Ｏ_３系層１２は、例えば、Ｇａ_２Ｏ_３系基板１１を下地とするエピタキシャル成長により形成されるエピタキシャル層である。

ｐチャンネルＦＥＴ２０の性能を向上させるためには、ｐ^－－ＮｉＯ層２１を構成するＮｉＯが単結晶に近いほどよい。本発明者らのこれまでの研究によって、Ｇａ_２Ｏ_３系単結晶上に成膜したＮｉＯは比較的良好な結晶性を有することが確認されている。このため、ｐ^－－ＮｉＯ層２１をＧａ_２Ｏ_３系層１２以外の部材の上に形成することはできるが、Ｇａ_２Ｏ_３系層１２のようなＧａ_２Ｏ_３系単結晶からなる部材の上に形成されることが好ましい。

ｐチャンネルＦＥＴ２０においては、チャンネルはｐ型のＮｉＯからなるｐ^－－ＮｉＯ層２１中に形成される。すなわち、チャンネル領域はｐ^－－ＮｉＯ層２１に含まれるｐ型の領域であり、ｐ型のＮｉＯからなる領域である。

ソース領域１３及びドレイン領域１４は、ｐ型のＮｉＯからなる膜により構成され、ｐ^－－ＮｉＯ層２１に接続される。ソース領域１３及びドレイン領域１４は、典型的には結晶質のＮｉＯから構成されるが、非晶質のＮｉＯを含んでもよい。ソース領域１３及びドレイン領域１４を構成するＮｉＯ（ｐ^＋－ＮｉＯ）は、Ｌｉ等のアクセプター不純物を含み、その濃度は、ｐ^－－ＮｉＯ層２１を構成するＮｉＯ（ｐ^－－ＮｉＯ）に含まれるアクセプター不純物の濃度よりも高い。

ｐ^－－ＮｉＯ層２１、ソース領域１３及びドレイン領域１４がＮｉＯ単結晶からなる場合は、ソース領域１３及びドレイン領域１４をｐ^－－ＮｉＯ層２１を下地とするエピタキシャル成長により形成することができる。

ｐチャンネルＦＥＴ２０においては、ソース領域１３及びドレイン領域１４を設けずに、ｐ^－－ＮｉＯ層２１にソース電極１７及びドレイン電極１８を直接接続してもよい。しかしながら、その場合、ｐ^－－ＮｉＯ層２１とソース領域１３、ドレイン領域１４との接触抵抗よりもｐ^－－ＮｉＯ層２１とソース電極１７、ドレイン電極１８との接触抵抗の方が高いため、ソース領域１３及びドレイン領域１４を設ける場合と比較して、ｐチャンネルＦＥＴ２０の損失が大きくなる。

なお、ｐチャンネルＦＥＴ２０は、Ｇａ_２Ｏ_３系層１２を含まず、Ｇａ_２Ｏ_３系層１２の代わりにＧａ_２Ｏ_３系基板１１の上層をＧａ_２Ｏ_３系層として用いてもよい。その場合、Ｇａ_２Ｏ_３系基板１１上に直接ｐ^－－ＮｉＯ層２１が形成される。

（第２の実施の形態の効果）
ｐチャンネルＦＥＴ２０のチャンネル領域を構成するＮｉＯのバンドギャップはおよそ３．７ｅＶであり、第１の実施の形態に係るｐチャンネルＦＥＴ１０のチャンネル領域を構成するＧａ_２Ｏ_３系材料のバンドギャップ（例えばＧａ_２Ｏ_３はおよそ４．５～４．９ｅＶ）よりは小さいが、Ｓｉのバンドギャップ（およそ１．１ｅＶ）よりは格段に大きい。このため、ｐチャンネルＦＥＴ２０は、耐熱性や耐放射線特性において、ｐチャンネルＦＥＴ１０には及ばないが、従来のＳｉを用いたｐチャンネルＦＥＴよりは格段に優れる。

このため、ｐチャンネルＦＥＴ１０と同様に、ｐチャンネルＦＥＴ２０をＧａ_２Ｏ_３系材料からなるｎチャンネルＦＥＴと組み合わせることにより、高温環境や放射線被曝のある環境で使用するセンサーシステムに用いることのできる増幅回路を構成することができる。具体的には、例えば、ｐチャンネルＦＥＴ２０を増幅回路におけるカレントミラー回路やＣＭＯＳ増幅回路に用いることができる。なお、増幅回路の具体例については後述する。

〔第３の実施の形態〕
第３の実施の形態は、第１の実施の形態に係るｐチャンネルＦＥＴと、同一基板上に形成されたｎチャンネルＦＥＴを含む、増幅回路用の半導体素子についての形態である。なお、第１、２の実施の形態に含まれるものと同様の部材については、同じ符号を付し、その説明を省略又は簡略化する。

（半導体素子の構成）
図３は、第３の実施の形態に係る半導体素子１の一部の垂直断面図である。半導体素子１は、第１の実施の形態に係るｐチャンネルＦＥＴ１０と、ｎチャンネル電界効果トランジスタ（ＦＥＴ）３０とを含む。ｎチャンネルＦＥＴ３０は、ｐチャンネルＦＥＴ１０と同様にＧａ_２Ｏ_３系材料からなるトランジスタであり、耐熱性や耐放射線特性に優れる。

ｎチャンネルＦＥＴ３０は、Ｇａ_２Ｏ_３系層１２と、Ｇａ_２Ｏ_３系層１２の内部の表面近傍に形成されたソース領域３３及びドレイン領域３４と、Ｇａ_２Ｏ_３系層１２の上面のソース領域３３とドレイン領域３４との間の領域上にゲート絶縁膜３５を介して形成されたゲート電極３６と、ソース領域３３、ドレイン領域３４にそれぞれ接続されたソース電極３７、ドレイン電極３８と、を備える。

ソース領域３３及びドレイン領域３４は、イオン注入などによりｎ型不純物が添加された領域である。ソース領域３３及びドレイン領域３４は、Ｇａ_２Ｏ_３系層１２に含まれるｎ型の領域であり、ｎ型のＧａ_２Ｏ_３系材料からなる領域である。

ｎチャンネルＦＥＴ３０は、Ｇａ_２Ｏ_３系層１２の内部の表面近傍のソース領域３３とドレイン領域３４との間に連続する領域、すなわちｎチャンネルＦＥＴ３０の動作時にチャンネルが形成される領域にｎ^－領域３９を有してもよい。ｎ^－領域３９は、イオン注入などによりｎ型不純物が添加された領域であり、Ｇａ_２Ｏ_３系層１２の意図的に添加される不純物を含まない領域が有し得るｎ型伝導性より強く、ソース領域３３及びドレイン領域３４より弱いｎ型伝導性を有する。ｎ^－領域３９の有無により、ｎチャンネルＦＥＴ３０の閾値電圧などを調整することができる。

Ｇａ_２Ｏ_３系層１２中にｎ^－領域３９が形成されない場合、チャンネルは絶縁性又は弱いｎ型伝導性を有するＧａ_２Ｏ_３系材料中に形成される。すなわち、チャンネル領域は絶縁性又は弱いｎ型伝導性を有するＧａ_２Ｏ_３系材料からなる。

Ｇａ_２Ｏ_３系層１２中にｎ^－領域３９が形成される場合、チャンネルはｎ型伝導性を有するＧａ_２Ｏ_３系材料（ｎ^－領域３９）中に形成される。すなわち、チャンネル領域はｎ型伝導性を有するＧａ_２Ｏ_３系材料からなる。

ｎチャンネルＦＥＴ３０は、ｐチャンネルＦＥＴ１０と同じくＧａ_２Ｏ_３系基板１１上に形成される。すなわち、ｐチャンネルＦＥＴ１０とｎチャンネルＦＥＴ３０は、同一基板上に形成される。また、ｐチャンネルＦＥＴ１０とｎチャンネルＦＥＴ３０は、Ｇａ_２Ｏ_３系層１２を共用する。

半導体素子１においては、ｎチャンネルＦＥＴ３０とｐチャンネルＦＥＴ１０との素子分離のため、Ｇａ_２Ｏ_３系層１２は絶縁性であることが求められる。Ｇａ_２Ｏ_３系層１２を絶縁性にするためには、Ｇａ_２Ｏ_３系層１２を構成するＧａ_２Ｏ_３系材料にＮ、Ｍｇ、Ｆｅ、Ｚｎなどのｐ型不純物を添加する方法や、Ｇａ_２Ｏ_３系層１２を構成するＧａ_２Ｏ_３系材料に意図的に不純物を添加せず、かつ意図せずに混入する不純物の濃度を零に近づける方法がある。

Ｇａ_２Ｏ_３系層１２がｐ型不純物を含む場合は、ｎ^－領域３９において、ｎ型不純物でｐ型不純物を補償しつつ、その差分によりキャリアを発生させることになる。このため、キャリア濃度の制御（差分の制御）が困難にならないように、Ｇａ_２Ｏ_３系層１２に含まれるｐ型不純物の濃度をｎ^－領域３９に含まれるｎ型不純物の濃度よりも低くすることが好ましく、製造安定性の観点からは、Ｇａ_２Ｏ_３系層１２に含まれるｐ型不純物の濃度をｎ^－領域３９に含まれるｎ型不純物の濃度の１／１０以下にすることが好ましい。

なお、ｐチャンネルＦＥＴ１０とｎチャンネルＦＥＴ３０の位置関係は、図３に示されるものに限定されず、半導体素子１が適用される増幅回路の回路構成に依って適宜設定される。また、それぞれ２個以上のｐチャンネルＦＥＴ１０とｎチャンネルＦＥＴ３０が半導体素子１に含まれていてもよい。

また、半導体素子１は、Ｇａ_２Ｏ_３系層１２を含まず、Ｇａ_２Ｏ_３系層１２の代わりにＧａ_２Ｏ_３系基板１１の上層をＧａ_２Ｏ_３系層として用いてもよい。その場合、Ｇａ_２Ｏ_３系基板１１中にｐチャンネルＦＥＴ１０とｎチャンネルＦＥＴ３０のチャネル領域が形成される。

図４は、半導体素子１が適用された増幅回路３の回路構成の一例を示す回路図である。図４に示される増幅回路３は、ｎチャンネルトランジスタＭ１～Ｍ３、Ｍ７、及びｐチャンネルトランジスタＭ４～Ｍ６を有する。

ｎチャンネルトランジスタＭ１～Ｍ３は、作動増幅回路を構成する。ｐチャンネルトランジスタＭ４、Ｍ５は、作動増幅回路の増幅率を向上させるためのカレントミラー回路を構成する。ｐチャンネルトランジスタＭ６、ｎチャンネルトランジスタＭ７は、増幅率をさらに向上させるためのＣＭＯＳ増幅回路を構成する。

この増幅回路３においては、ｎチャンネルトランジスタＭ１～Ｍ３、Ｍ７として半導体素子１のｎチャンネルＦＥＴ３０を用いることができ、ｐチャンネルトランジスタＭ４～Ｍ６として半導体素子１のｐチャンネルＦＥＴ１０を用いることができる。

（第３の実施の形態の効果）
半導体素子１は、耐熱性や耐放射線特性に優れるｐチャンネルＦＥＴ１０とｎチャンネルＦＥＴ３０を用いて構成されるため、高温環境や放射線被曝のある環境で使用するセンサーシステムに用いられる増幅回路に適用することができる。

〔第４の実施の形態〕
第４の実施の形態は、半導体素子を構成するｐチャンネルＦＥＴの構成において第３の実施の形態と異なる。なお、第１～３の実施の形態に含まれるものと同様の部材については、同じ符号を付し、その説明を省略又は簡略化する。

（半導体素子の構成）
図５は、第４の実施の形態に係る半導体素子２の一部の垂直断面図である。半導体素子２は、第２の実施の形態に係るｐチャンネルＦＥＴ２０と、ｎチャンネルＦＥＴ３０とを含む。

ｎチャンネルＦＥＴ３０は、ｐチャンネルＦＥＴ２０と同じくＧａ_２Ｏ_３系基板１１上に形成される。すなわち、ｐチャンネルＦＥＴ２０とｎチャンネルＦＥＴ３０は、同一基板上に形成される。また、ｐチャンネルＦＥＴ２０とｎチャンネルＦＥＴ３０は、Ｇａ_２Ｏ_３系層１２を共用する。

なお、ｐチャンネルＦＥＴ２０とｎチャンネルＦＥＴ３０の位置関係は、図５に示されるものに限定されず、半導体素子２が適用される増幅回路の回路構成に依って適宜設定される。また、それぞれ２個以上のｐチャンネルＦＥＴ２０とｎチャンネルＦＥＴ３０が半導体素子２に含まれていてもよい。

また、半導体素子２は、Ｇａ_２Ｏ_３系層１２を含まず、Ｇａ_２Ｏ_３系層１２の代わりにＧａ_２Ｏ_３系基板１１の上層をＧａ_２Ｏ_３系層として用いてもよい。その場合、Ｇａ_２Ｏ_３系基板１１中にｎチャンネルＦＥＴ３０のチャネル領域が形成され、ｐチャンネルＦＥＴ１０のｐ^－－ＮｉＯ層２１がＧａ_２Ｏ_３系基板１１上に直接形成される。

半導体素子２は、半導体素子１が適用される増幅回路と同様の回路構成を有する増幅回路に適用することができる。例えば、図４に示される増幅回路３に半導体素子２を適用する場合、ｎチャンネルトランジスタＭ１～Ｍ３、Ｍ７としてｎチャンネルＦＥＴ３０を用いることができ、ｐチャンネルトランジスタＭ４～Ｍ６としてｐチャンネルＦＥＴ２０を用いることができる。

（第４の実施の形態の効果）
半導体素子２は、耐熱性や耐放射線特性に優れるｐチャンネルＦＥＴ２０とｎチャンネルＦＥＴ３０を用いて構成されるため、高温環境や放射線被曝のある環境で使用するセンサーシステムに用いられる増幅回路に適用することができる。

以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ｐチャンネルＦＥＴ１０及びｎチャンネルＦＥＴ３０は、ゲート絶縁膜を含まず、ゲート電極１６、３６がＧａ_２Ｏ_３系層１２にショットキー接触したＭＥＳＦＥＴであってもよい。同様に、ｐチャンネルＦＥＴ２０は、ゲート絶縁膜を含まず、ゲート電極１６がｐ^－－ＮｉＯ層２１にショットキー接触したＭＥＳＦＥＴであってもよい。

また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

１、２…半導体素子、 ３…増幅回路、 １０、２０…ｐチャンネルＦＥＴ、 ３０…ｎチャンネルＦＥＴ、 １１…Ｇａ_２Ｏ_３系基板、 １２…Ｇａ_２Ｏ_３系層、 １３、３３…ソース領域、 １４、３４…ドレイン領域、 １７、３７…ソース電極、 １８、３８…ドレイン電極、 １６、３６…ゲート電極、 ２１…ｐ^－－ＮｉＯ層

Claims (6)

1. Ｇａ_２Ｏ_３系材料からなるＧａ_２Ｏ_３系層と、
   前記Ｇａ_２Ｏ_３系層と接合する、ｐ型のＮｉＯからなるソース領域及びドレイン領域と、
   前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型又は絶縁性のチャンネル領域と、
   を備えた、ｐチャンネル電界効果トランジスタ。
2. Ｇａ _２ Ｏ _３ 系材料からなるＧａ _２ Ｏ _３ 系層と、
   前記Ｇａ _２ Ｏ _３ 系層上のｐ型のＮｉＯからなるＮｉＯ層と、
   前記ＮｉＯ層と接合する、ｐ型のＮｉＯからなるソース領域及びドレイン領域と、
   前記ＮｉＯ層に含まれる、ｐ型のチャンネル領域と、
   を備えた、ｐチャンネル電界効果トランジスタ。
3. 前記ソース領域及び前記ドレイン領域が、前記ＮｉＯ層上の膜である、
   請求項２に記載のｐチャンネル電界効果トランジスタ。
4. Ｇａ_２Ｏ_３系材料からなるＧａ_２Ｏ_３系層と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型の第１のソース領域及び第１のドレイン領域と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型又は絶縁性の第１のチャンネル領域とを備えた、ｎチャンネル電界効果トランジスタと、
   前記Ｇａ_２Ｏ_３系層と、前記Ｇａ_２Ｏ_３系層と接合する、ｐ型のＮｉＯからなる第２のソース領域及び第２のドレイン領域と、前記Ｇａ_２Ｏ_３系層に含まれるｎ型又は絶縁性の第２のチャンネル領域とを備えた、ｐチャンネル電界効果トランジスタと、
   を備えた、増幅回路用半導体素子。
5. Ｇａ_２Ｏ_３系材料からなるＧａ_２Ｏ_３系層と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型の第１のソース領域及び第１のドレイン領域と、前記Ｇａ_２Ｏ_３系層に含まれる、ｎ型又は絶縁性の第１のチャンネル領域とを備えた、ｎチャンネル電界効果トランジスタと、
   前記Ｇａ_２Ｏ_３系層上の、ｐ型のＮｉＯからなるＮｉＯ層と、前記ＮｉＯ層と接合する、ｐ型のＮｉＯからなる第２のソース領域及び第２のドレイン領域と、前記ＮｉＯ層に含まれる、ｐ型の第２のチャンネル領域とを備えた、ｐチャンネル電界効果トランジスタと、
   を備えた、増幅回路用半導体素子。
6. 前記第２のソース領域及び前記第２のドレイン領域が、前記ＮｉＯ層上の膜である、
   請求項５に記載の増幅回路用半導体素子。
   

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