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JP7007971B2 - 半導体装置 - Google Patents
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Description

本発明は、スーパージャンクション構造を有する半導体装置に関する。
特許文献１は、第１ベース層と、第１ベース層の裏面に設けられたドレイン層と、第１ベース層の表面に形成された第２ベース層と、第２ベース層の表面に形成されたソース層と、ソース層および第２ベース層の表面上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、第２ベース層およびソース層の下部の第１ベース層内にドレイン層に対向して形成されたコラム層と、ドレイン層に設けられたドレイン電極と、ソース層および第２ベース層に設けられたソース電極とを備える、半導体装置を開示している。
国際公開第２０１０／０２４４３３号
スーパージャンクション構造を有する半導体装置では、適切に空乏層を広げて耐圧を保持する観点から、ｎ型領域とｐ型領域とのチャージバランスを確保する必要がある。チャージバランスを確保するための従来の手法は、たとえば、ｎ型領域およびｐ型領域の不純物濃度や隣り合うセルの幅（セルピッチ）等を精度よく制御することである。
しかしながら、不純物濃度やセルピッチを精度よく制御することは難しく、また、チャージバランスの確保を優先する結果、その他の特性（たとえば、リカバリ特性等）が制約される場合がある。
本発明の目的は、半導体層とコラム層とのチャージバランスを簡単に制御することができる半導体装置を提供することである。
本発明の他の目的は、半導体層とコラム層とのチャージバランスの確保と、リカバリ特性の向上とを両立させることができる半導体装置を提供することである。
本発明の一実施形態に係る半導体装置は、第１面およびその反対側の第２面を有する第１導電型の半導体層と、前記半導体層の前記第１面に選択的に形成された第２導電型のボディ領域と、前記ボディ領域の内方部に形成された第１導電型のソース領域と、ゲート絶縁膜を介して前記ボディ領域の一部に対向するゲート電極と、前記ボディ領域に対して前記半導体層の前記第２面側に配置された第２導電型のコラム層と、前記コラム層から電気的に絶縁された状態で前記コラム層に埋め込まれた埋め込み電極と、前記埋め込み電極に電気的に接続された第１電極とを含む。
この構成によれば、第１電極に電圧を印加することによって、コラム層内のチャージを簡単に制御することができる。しかも、コラム層内のチャージの量を、第１電極へ印加する電圧値の設定の変更によって変更できるので、不純物濃度やセルピッチを制御する場合に比べて誤差も少ない。その結果、従来の構造から、半導体装置のベース層である半導体層の不純物濃度や、隣り合うセルの幅（セルピッチ）に課される制約を少なくすることができる。その結果、たとえば、半導体層とコラム層とのチャージバランスを確保しながら、半導体層の不純物濃度を高くすることによって、半導体層のキャリア移動度を高くできるので、リカバリ特性を向上させることができる。
本発明の一実施形態に係る半導体装置では、前記埋め込み電極は、前記コラム層の深さ方向中央部よりも前記半導体層の前記第１面側に配置されていてもよい。
この構成によれば、埋め込み電極が存在していないコラム層の下方部を、半導体層において電圧降下が激しい部分（たとえば、半導体層とボディ領域とのｐｎ接合による寄生ダイオードの近傍）から離すことができ、電圧降下の影響を小さくすることができる。その結果、半導体層とコラム層との接合界面から発生する空乏層を、半導体層の厚さ方向に良好に伸ばすことができる。
本発明の一実施形態に係る半導体装置では、前記半導体層の不純物濃度は、１．０×１０１０ｃｍ－３～１．０×１０１６ｃｍ－３であり、前記コラム層の不純物濃度は、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３であってもよい。
半導体層およびコラム層の不純物濃度が上記範囲であることによって、リカバリ特性を効果的に向上させることができる。
本発明の一実施形態に係る半導体装置では、前記半導体層は、アクティブ部および前記アクティブ部の周囲の外周部を含み、前記コラム層は、前記アクティブ部と前記外周部との間に跨って形成されており、前記埋め込み電極は、前記アクティブ部と前記外周部との間に跨るように前記コラム層に埋め込まれており、前記第１電極は、前記外周部において前記埋め込み電極に電気的に接続された外周電極を含んでいてもよい。
本発明の一実施形態に係る半導体装置は、前記外周部において前記半導体層上に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーをさらに含み、前記外周電極は、前記ゲートフィンガーよりも外側に配置されていてもよい。
本発明の一実施形態に係る半導体装置は、前記外周部において、前記コラム層から前記半導体層の前記第１面側に向かって延び、前記半導体層の前記第１面に露出するコンタクト層をさらに含み、前記外周電極は、前記半導体層の前記第１面において前記コンタクト層に接続されていてもよい。
本発明の一実施形態に係る半導体装置では、前記コンタクト層は、前記半導体層に埋め込まれ、前記コラム層に接続された導電材料からなる埋め込みコンタクト部材を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記コラム層は、前記ボディ領域から間隔を空けて形成された分断コラムを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記コラム層は、前記ボディ領域に連なって形成された連続コラムを含んでいてもよい。
本発明の一実施形態に係る半導体装置は、前記埋め込み電極を包むように前記コラム層の内部に形成された絶縁膜を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ボディ領域は、互いに間隔を空けてストライプ状に延びる複数のボディ領域を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層は、シリコン基板を含んでいてもよい。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の半導体装置の破線IIで囲まれた部分の断面斜視図である。 図３は、図１のIII－III断面を示す断面図である。 図４Ａは、図３の半導体装置の製造工程の一部を示す図である。 図４Ｂは、図４Ａの次の工程を示す図である。 図４Ｃは、図４Ｂの次の工程を示す図である。 図４Ｄは、図４Ｃの次の工程を示す図である。 図４Ｅは、図４Ｄの次の工程を示す図である。 図４Ｆは、図４Ｅの次の工程を示す図である。 図４Ｇは、図４Ｆの次の工程を示す図である。 図４Ｈは、図４Ｇの次の工程を示す図である。 図４Ｉは、図４Ｈの次の工程を示す図である。 図４Ｊは、図４Ｉの次の工程を示す図である。 図５は、前記半導体装置の変形例を示す図である。 図６は、前記半導体装置の変形例を示す図である。 図７は、前記半導体装置の変形例を示す図である。 図８は、前記半導体装置の変形例を示す図である。 図９は、前記半導体装置の変形例を示す図である。 図１０は、前記半導体装置の変形例を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。なお、図１では、明瞭化のため、電極膜５～８にハッチングを付して示している。
半導体装置１は、平面視四角形状の本発明の半導体層の一例としての半導体基板２を含む。半導体基板２の第１方向の長さＬ１（図１では、半導体基板２の側面２Ａおよび２Ｃに沿う長さ）は、たとえば１．０ｍｍ～９．０ｍｍであり、当該第１方向に直交する第２方向の長さＬ２（図１では、半導体基板２の側面２Ｂおよび２Ｄに沿う長さ）は、たとえば１．０ｍｍ～９．０ｍｍであってもよい。
半導体基板２は、平面視において、その中央領域にアクティブ部３を含む。アクティブ部３は、主に、後述する単位セル２９が形成された領域であり、半導体装置１のソース－ドレイン間が導通状態のとき（オン時）に半導体基板２の厚さ方向に電流が流れる領域である。半導体基板２は、さらに、当該アクティブ部３の周囲に外周部４を含んでいる。
半導体装置１は、アクティブ部３上に形成されたソース電極膜５と、外周部４上に形成されたゲート電極膜６、本発明の第１電極の一例としての外周電極膜７および等電位リング膜８とを含む。これらの電極膜は、共通の電極膜のパターニングによって互いに分離されて形成される。
ソース電極膜５は、アクティブ部３の大部分を覆う平面視略四角形状に形成されている。ソース電極膜５の互いに対向する一対の側部（図１では、半導体基板２の側面２Ａに近い側部および側面２Ｃに近い側部）には、ソース電極膜５の内方に向かって凹むパッド用凹部９，１０が形成されている。パッド用凹部９，１０は、それぞれ、後述する外周パッド１７およびゲートパッド１２の配置スペースを有効に確保するために設けられたものである。パッド用凹部９，１０を互いに比較すると、外周パッド１７用の凹部９が、ゲートパッド１２用の凹部１０に比べて幅広に形成されている。ソース電極膜５は、表面保護膜４８（図３参照）で選択的に覆われており、その一部がソースパッド１１として露出している。ソースパッド１１には、たとえばボンディングワイヤ等の接合部材が接続される。
ゲート電極膜６は、ゲートパッド１２と、ゲートフィンガー１３とを含む。
ゲートパッド１２は、表面保護膜４８（図３参照）で覆われたゲート電極膜６のうち、当該表面保護膜４８から選択的に露出した部分である。ゲートパッド１２には、ボンディングワイヤ等の接合部材が接続される。ゲートパッド１２は、半導体基板２の互いに対向する一対の側面（図１では、側面２Ａおよび側面２Ｃ）の一方の側面側に選択的に配置されている。この実施形態では、ゲートパッド１２は、平面視において、パッド用凹部１０の内方領域に重なるように設けられており、パッド用凹部１０の側部を両側から区画するソース電極膜５の一対の突出部１４，１４によって間隔を空けて挟まれている。
ゲートフィンガー１３は、ゲートパッド１２から半導体基板２の側面２Ａ～２Ｄに沿う直線状に形成されている。この実施形態では、ゲートフィンガー１３は、ソース電極膜５を取り囲む閉環状に形成されている。ゲートフィンガー１３におけるゲートパッド１２に対向する部分（半導体基板２の側面２Ａに近い部分）は、平面視において、その幅方向一方の辺および他方の辺がパッド用凹部９に沿うように形成されている。これにより、パッド用凹部９に、ゲートフィンガー１３の一部によって区画されたフィンガー凹部１５が形成されている。この実施形態では、フィンガー凹部１５は、平面視において、パッド用凹部９の側部を両側から区画するソース電極膜５の一対の突出部１６，１６によって間隔を空けて挟まれている。なお、ゲートフィンガー１３は、閉環状に形成されている必要はなく、一部が開放された形状であってもよい。たとえば、ゲートフィンガー１３は、後述する外周フィンガー１８に倣って、ゲートパッド１２の反対側が開放された形状であってもよい。また、ゲートフィンガー１３は、表面保護膜４８（図３参照）に覆われている。
外周電極膜７は、外周パッド１７と、外周フィンガー１８とを含む。
外周パッド１７は、表面保護膜４８（図３参照）で覆われた外周電極膜７のうち、当該表面保護膜４８から選択的に露出した部分である。外周パッド１７には、ボンディングワイヤ等の接合部材が接続される。外周パッド１７は、半導体基板２の互いに対向する一対の側面（図１では、側面２Ａおよび側面２Ｃ）の一方の側面側に選択的に配置されている。この実施形態では、外周パッド１７は、平面視において、ゲートパッド１２の反対側に配置され、フィンガー凹部１５の内方領域に重なるように設けられている。これにより、外周パッド１７は、フィンガー凹部１５の側部を両側から区画するゲートフィンガー１３の一対の突出部１９，１９によって間隔を空けて挟まれている。なお、図１では、外周パッド１７は、ゲートパッド１２とパッド用凹部１０との関係とは異なり、パッド用凹部９の内方領域に重なるように設けられていない。しかしながら、たとえば、ゲートフィンガー１３のパッド用凹部９側が開放される態様では、パッド用凹部９がパッド用凹部１０とほぼ同じ幅に形成され、外周パッド１７が、当該パッド用凹部９の内方領域に重なるように設けられていてもよい。
外周フィンガー１８は、ゲートフィンガー１３よりも外側において、外周パッド１７から半導体基板２の側面（図１では、側面２Ａ，２Ｂ，２Ｄ）に沿う直線状に形成されている。この実施形態では、外周フィンガー１８は、ソース電極膜５およびゲート電極膜６を取り囲み、外周パッド１７の反対側が開放された形状に形成されている。なお、外周フィンガー１８は、ソース電極膜５およびゲート電極膜６を完全に取り囲む閉環状に形成されていてもよい。また、外周フィンガー１８は、ゲートフィンガー１３と同じ幅で形成され、ゲートフィンガー１３に対して間隔を空けて平行に配置されていてもよい。また、外周フィンガー１８は、表面保護膜４８（図３参照）に覆われている。
等電位リング膜８は、ソース電極膜５、ゲート電極膜６および外周電極膜７を取り囲む閉環状に形成されている。また、等電位リング膜８は、ゲートフィンガー１３および外周フィンガー１８よりも狭い幅で形成されていてもよい。また、等電位リング膜８は、表面保護膜４８（図３参照）に覆われている。
図２は、図１の半導体装置１の破線IIで囲まれた部分の断面斜視図である。図３は、図１のIII－III断面を示す断面図である。なお、図２では、層間絶縁膜４３上の構成を省略して示している。
半導体装置１は、スーパージャンクション構造を有するｎチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
半導体装置１は、ｎ＋型ドレイン層２０と、ｎ－型ベース層２１と、ｐ型ボディ領域２２と、ｐ－型コラム層２３と、ｎ＋型ソース領域２４と、ｐ＋型ボディコンタクト領域２５と、ゲート絶縁膜２６と、ゲート電極２７と、ドレイン電極２８とを含む。図１の半導体基板２は、ｎ＋型ドレイン層２０およびｎ－型ベース層２１を合わせた概念であってもよい。
ｎ＋型ドレイン層２０は、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。その他、ＳｉＣ基板、ＧａＮ基板等、一般的にトランジスタに採用される基板であってもよい。ｎ＋型の半導体基板は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を適用できる。また、ｎ＋型ドレイン層２０の不純物濃度は、たとえば、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３程度である。また、ｎ＋型ドレイン層２０の厚さは、たとえば、１．０×１０１８μｍ～５．０×１０２０μｍである。
ｎ－型ベース層２１は、ｎ型不純物が注入された半導体層である。より具体的には、ｎ＋型ドレイン層２０上に、ｎ型不純物を注入しながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、前述のものを適用できる。また、ｎ－型ベース層２１の不純物濃度は、ｎ＋型ドレイン層２０よりも低く、たとえば、１．０×１０１０ｃｍ－３～１．０×１０１６ｃｍ－３程度である。また、ｎ－型ベース層２１の厚さは、たとえば、１０μｍ～５０μｍである。
ｐ型ボディ領域２２は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ－型ベース層２１の表面（本発明の第１面の一例）に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用できる。また、ｐ型ボディ領域２２の不純物濃度は、たとえば、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３程度である。
ｐ型ボディ領域２２は、ｎ－型ベース層２１の表面部に選択的に形成されている。この実施形態では、図２に示すように、複数のｐ型ボディ領域２２は、互いに平行なストライプ状に形成されており、たとえば、半導体基板２の側面２Ａ，２Ｃに沿う方向に延びている（図１参照）。なお、複数のｐ型ボディ領域２２は、ｎ－型ベース層２１の表面部において行列状に配列されていてもよい。各ｐ型ボディ領域２２の幅は、たとえば、３μｍ～１０μｍである。各ｐ型ボディ領域２２およびその周囲のｎ－型ベース層２１を含む領域は、単位セル２９を形成している。すなわち、この半導体装置１は、図２のレイアウトでは、平面視においてストライプ状に配列された多数（複数）の単位セル２９を有している。また、図２において、隣り合う単位セル２９の幅（セルピッチ）は、たとえば、５μｍ～２０μｍである。
また、各ｐ型ボディ領域２２は、図３に示すように、アクティブ部３と外周部４との間に跨って形成されている。各ｐ型ボディ領域２２の外周部４における端部３６は、半導体基板２の側面２Ｄに対して内側に間隔を空けた位置に配置されており、当該端部３６と側面２Ｄとの間の領域は、ｎ－型ベース層２１の領域となっている。また、各ｐ型ボディ領域２２は、図２に示すように、ｎ－型ベース層２１との界面（ｐｎ接合面）に寄生ダイオード（ボディダイオード）３４を形成している。
ｐ－型コラム層２３は、ｎ－型ベース層２１に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、前述のものを適用できる。また、ｐ－型コラム層２３の不純物濃度は、ｐ型ボディ領域２２よりも低く、たとえば、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３程度である。
図２に示すように、ｐ－型コラム層２３は、各単位セル２９のｐ型ボディ領域２２の内方の領域に形成されている。より具体的には、ｐ－型コラム層２３は、ｐ型ボディ領域２２の幅方向中央の領域においてストライプ状に形成されている。
また、この実施形態では、ｐ－型コラム層２３は、アクティブ部３において、ｐ型ボディ領域２２の下方（ｎ－型ベース層２１の裏面側）に間隔を空けて形成された分断コラム３０を含んでいる。これにより、ｐ型ボディ領域２２と分断コラム３０との間には、ｎ－型ベース層２１の一部からなるｎ－型の分断領域３１が形成されている。分断領域３１の間隔（ｐ型ボディ領域２２の下端と分断コラム３０の上端との距離）は、たとえば、０．５μｍ～５．０μｍであってもよい。
このｐ－型コラム層２３は、図３を参照して、ｐ型ボディ領域２２の下方部においてアクティブ部３と外周部４との間に跨って形成されている。これにより、ｐ－型コラム層２３は、外周部４において、分断コラム３０の延長部からなり、ｐ型ボディ領域２２の外周部４の端部３６よりも外側（側面２Ａ側）に引き出された引き出し部３２をさらに含む。
当該引き出し部３２からは、ｎ－型ベース層２１の表面側に向かって延び、ｎ－型ベース層２１の表面に露出したｐ－型層３３が形成されている。ｐ－型層３３は、ｎ－型ベース層２１に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、前述のものを適用できる。また、ｐ－型層３３の不純物濃度は、ｐ－型コラム層２３と同じで、たとえば、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３程度である。
ｐ－型層３３は、ｐ型ボディ領域２２の端部３６から間隔を空けた位置において、ｎ－型ベース層２１の厚さ方向に延びている。つまり、端的に言えば、ｐ－型コラム層２３およびｐ－型層３３が一体的に形成されてなるｐ型の不純物領域が、外周部４において、ｐ型ボディ領域２２の下方部から側方部に回り込むように形成されており、ｐ型ボディ領域２２の下方部および側方部の両方において、ｎ－型ベース層２１によってｐ型ボディ領域２２から隔てられている。これにより、ｎ－型ベース層２１の表面に沿う方向においては、ｐ型ボディ領域２２、ｎ－型ベース層２１およびｐ－型層３３が順に整列することによるｐｎｐ構造が形成されている。
また、ｐ－型コラム層２３およびｐ－型層３３のｎ－型ベース層２１の深さ方向に沿う側面は、当該方向に沿って周期的に起伏した凹凸面となっている。この凹凸の数は、通常、後述するｎ型半導体層５１（図４Ａおよび図４Ｇ）の段数とほぼ一致する。なお、図２では、明瞭化のため、当該凹凸面を省略したｐ－型コラム層２３を示している。
図２および図３を参照して、ｐ－型コラム層２３には、埋め込み電極３８が埋め込まれている。埋め込み電極３８は、周囲が絶縁膜３９で覆われており、ｐ－型コラム層２３から電気的に絶縁されている。埋め込み電極３８は、たとえば、ポリシリコンからなり、ｎ型またはｐ型の不純物を含有していてもよい。絶縁膜３９は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）からなり、５００Å～２０００Å程度の厚さを有していてもよい。
埋め込み電極３８は、ｐ型ボディ領域２２のストライプを分断する方向の断面（図２）において、ｐ－型コラム層２３の深さ方向に沿って延びる断面視柱状に形成されており、ｐ－型コラム層２３の上端および下端のそれぞれから間隔を空ける上端および下端を有している。また、埋め込み電極３８は、この実施形態では、ｐ型ボディ領域２２のストライプを分断する方向の断面（図２）において、断面視四角形状を有している。
一方、埋め込み電極３８は、ｐ型ボディ領域２２のストライプに沿う方向の断面（図３）において、ｐ－型コラム層２３に沿ってアクティブ部３と外周部４との間に跨って形成され、ｐ－型層３３の下方に位置する端部６４（ｎ－型ベース層２１の厚さ方向においてｐ－型層３３に対向する端部６４）を有している。埋め込み電極３８の端部６４において、絶縁膜３９には、埋め込み電極３８の一部を露出させる開口６５が形成されている。
また、埋め込み電極３８は、この実施形態では、ｐ－型コラム層２３の深さ方向（ｎ－型ベース層２１の厚さ方向）の中央部よりもｎ－型ベース層２１の表面側に配置されている。より具体的には、ｐ－型コラム層２３の深さ方向において、埋め込み電極３８の少なくとも半分を超える領域が、ｐ－型コラム層２３の中央部よりもｎ－型ベース層２１の表面側に形成されている。
図３を参照して、ｐ－型層３３には、埋め込みコンタクト６０が埋め込まれている。埋め込みコンタクト６０とｐ－型層３３との間には絶縁膜６１が介在されており、この絶縁膜６１によって、埋め込みコンタクト６０とｐ－型層３３との間が絶縁されている。埋め込みコンタクト６０は、ｎ－型ベース層２１の裏面側の端部が開口６５を介して埋め込み電極３８の端部６４に接続されており、ｎ－型ベース層２１の表面側の端部が、ｎ－型ベース層２１の表面に露出している。
埋め込みコンタクト６０は、たとえば、タングステン、銅等の埋め込み性に優れる金属材料からなる。埋め込みコンタクト６０として低抵抗な金属材料を用いることによって、埋め込み電極３８に電圧を印加する際の遅延を抑制することができる。むろん、埋め込みコンタクト６０は、金属以外の埋め込みに適した導電材料（たとえば、ポリシリコン等）であってもよい。絶縁膜６１は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）からなり、５００Å～２０００Å程度の厚さを有していてもよい。
なお、図示はしないが、埋め込みコンタクト６０によって、埋め込み電極３８に対するコンタクトをｎ－型ベース層２１の表面側に引き上げる構造は、ソースパッド１１を挟む１対の外周フィンガー１８のどちらにも形成されている。つまり、単位セル２９のストライプの両端部に埋め込みコンタクト６０が配置されているため、埋め込み電極３８に対しては、ストライプ方向の一端部および他端部の両側から電圧を印加することができ、効率がよい。
ｎ＋型ソース領域２４は、各単位セル２９のｐ型ボディ領域２２の内方領域に形成されている。ｎ＋型ソース領域２４は、当該領域において、ｐ型ボディ領域２２の表面部に選択的に形成されている。ｎ＋型ソース領域２４は、ｐ型ボディ領域２２にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。また、ｎ＋型ソース領域２４の不純物濃度は、ｎ－型ベース層２１よりも高く、たとえば、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３程度である。
ｎ＋型ソース領域２４は、ｐ型ボディ領域２２の周縁（ｐ型ボディ領域２２とｎ－型ベース層２１との界面）から所定距離だけ内側に位置するようにｐ型ボディ領域２２内に形成されている。これにより、ｎ－型ベース層２１およびｐ型ボディ領域２２等を含む半導体層の表層領域において、ｎ＋型ソース領域２４とｎ－型ベース層２１との間には、ｐ型ボディ領域２２の表面部が介在し、この介在している表面部がチャネル領域３５を提供する。
この実施形態では、ｎ＋型ソース領域２４は、ストライプ状に形成されており、ｐ－型コラム層２３の側面よりも外側の領域に形成されている。チャネル領域３５は、ｎ＋型ソース領域２４の形状に応じて、ストライプ状の形状を有している。
ｐ＋型ボディコンタクト領域２５は、ｐ－型コラム層２３の直上の領域に形成されている。ｐ＋型ボディコンタクト領域２５は、当該領域において、ｐ型ボディ領域２２の表面部に選択的に形成されている。ｐ＋型ボディコンタクト領域２５は、ｐ型ボディ領域２２にｐ型不純物を選択的にイオン注入することによって形成されてもよい。ｐ型不純物の例は、前述のとおりである。また、ｐ＋型ボディコンタクト領域２５の不純物濃度は、ｐ型ボディ領域２２よりも高く、たとえば、５．０×１０１７ｃｍ－３～１．０×１０１９ｃｍ－３程度である。
ｐ＋型ボディコンタクト領域２５は、ｎ＋型ソース領域２４を通過してｐ型ボディ領域２２の途中の位置までｎ＋型ドレイン層２０に向かって延びている。
この実施形態では、ｐ＋型ボディコンタクト領域２５は、ストライプ状に形成されている。図３を参照して、各ｐ＋型ボディコンタクト領域２５の端部３７はアクティブ部３内に配置されており、ｐ型ボディ領域２２の端部３６に対して内側に間隔を空けた位置に配置されている。これにより、当該端部３７とｐ型ボディ領域２２の端部３６との間の領域は、ｐ型ボディ領域２２の領域となっている。
また、図３を参照して、ｎ－型ベース層２１の表面部には、ｎ－型ベース層２１の端面（半導体基板２の側面）および表面に露出する端面側ｐ型領域４２が形成されている。端面側ｐ型領域４２は、ｐ型ボディ領域２２と同一の工程で形成されるものであり、その深さも同じである。したがって、端面側ｐ型領域４２の不純物濃度は、ｐ型ボディ領域２２と同じで、たとえば、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３程度である。
ゲート絶縁膜２６は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。ゲート絶縁膜２６は、図２を参照して、少なくともチャネル領域３５におけるｐ型ボディ領域２２の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜２６は、ｎ＋型ソース領域２４の一部、チャネル領域３５およびｎ－型ベース層２１の表面を覆うように形成されている。より端的には、ゲート絶縁膜２６は、各単位セル２９のｐ＋型ボディコンタクト領域２５およびこのｐ＋型ボディコンタクト領域２５に連なるｎ＋型ソース領域２４の内縁領域に開口を有するパターンで形成されている。また、図３を参照して、ゲート絶縁膜２６は、アクティブ部３から外周部４に延び、外周部４にも選択的に形成されている。
ゲート電極２７は、ゲート絶縁膜２６を介してチャネル領域３５に対向するように形成されている。ゲート電極２７は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。
図２を参照して、アクティブ部３において、ゲート電極２７は、ゲート絶縁膜２６とほぼ同じパターンに形成されており、ゲート絶縁膜２６の表面を覆っている。すなわち、ゲート電極２７は、ｎ＋型ソース領域２４の一部、チャネル領域３５およびｎ－型ベース層２１の表面の上方に配置されている。より端的には、ゲート電極２７は、各単位セル２９のｐ＋型ボディコンタクト領域２５およびこのｐ＋型ボディコンタクト領域２５に連なるｎ＋型ソース領域２４の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極２７は、複数の単位セル２９を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。
一方、図３を参照して、外周部４において、ゲート電極２７は、ｐ＋型ボディコンタクト領域２５の端部３７とｐ型ボディ領域２２の端部３６との間の領域に対向する位置に配置されたコンタクト部４０を有している。コンタクト部４０には、外部電極であるゲート電極膜６（ゲートフィンガー１３）が接続される。また、外周部４には、ゲート電極２７と同じ材料からなる等電位リング電極４１が、ゲート絶縁膜２６上に設けられている。等電位リング電極４１は、ｐ－型層３３と端面側ｐ型領域４２との間の領域上に配置され、ｐ－型層３３および端面側ｐ型領域４２に重ならないように形成されている。
ｎ－型ベース層２１上には、ゲート電極２７および等電位リング電極４１を覆うように、層間絶縁膜４３が形成されている。層間絶縁膜４３は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなる。
層間絶縁膜４３には、各単位セル２９のｐ＋型ボディコンタクト領域２５およびｎ＋型ソース領域２４を露出させるコンタクト孔４４、ゲート電極２７のコンタクト部４０を露出させるコンタクト孔４５、ｐ－型層３３を露出させるコンタクト孔４６、および等電位リング電極４１を露出させるコンタクト孔４７が形成されている。これらのコンタクト孔４４～４７は、層間絶縁膜４３およびゲート絶縁膜２６を貫通して形成されている。
ソース電極膜５は、アルミニウムその他の金属からなる。ソース電極膜５は、図３を参照して、層間絶縁膜４３の表面を選択的に覆い、かつコンタクト孔４４に埋め込まれるように形成されている。これにより、ソース電極膜５は、ｎ＋型ソース領域２４にオーミック接続されている。したがって、ソース電極膜５は、複数の単位セル２９に並列に接続されており、複数の単位セル２９に流れる全電流が流れるように構成されている。また、ソース電極膜５は、コンタクト孔４４を介して各単位セル２９のｐ＋型ボディコンタクト領域２５およびにオーミック接続されており、ｐ型ボディ領域２２の電位を安定化する。
ゲート電極膜６は、アルミニウムその他の金属からなる。ゲート電極膜６は、図３を参照して、層間絶縁膜４３の表面を選択的に覆い、かつコンタクト孔４５に埋め込まれるように形成されている。これにより、ゲート電極膜６は、ゲート電極２７のコンタクト部４０にオーミック接続されている。
外周電極膜７は、アルミニウムその他の金属からなる。外周電極膜７は、図３を参照して、層間絶縁膜４３の表面を選択的に覆い、かつコンタクト孔４６に埋め込まれるように形成されている。これにより、外周電極膜７は、埋め込みコンタクト６０にオーミック接続されている。
等電位リング膜８は、アルミニウムその他の金属からなる。等電位リング膜８は、図３を参照して、層間絶縁膜４３の表面を選択的に覆い、かつコンタクト孔４７に埋め込まれるように形成されている。これにより、等電位リング膜８は、等電位リング電極４１にオーミック接続されている。
半導体基板２の最表面には、電極膜５～８を覆うように、表面保護膜４８が形成されている。表面保護膜４８は、たとえば、シリコン窒化膜、ポリイミド膜等の絶縁材料からなる。表面保護膜４８には、図３を参照して、ソース電極膜５の一部をソースパッド１１として露出させるパッド開口４９が形成されている。なお、図示しないが、表面保護膜４８には、ゲート電極膜６および外周電極膜７のそれぞれ一部を、ゲートパッド１２および外周パッド１７として露出させるパッド開口が形成されている。一方、ゲート電極膜６および外周電極膜７のフィンガー部分（ゲートフィンガー１３および外周フィンガー１８）については、表面保護膜４８で覆われている。等電位リング膜８に関しては、その全体が表面保護膜４８で覆われている。
ドレイン電極２８は、アルミニウムその他の金属からなる。ドレイン電極２８は、ｎ＋型ドレイン層２０の裏面に接するように形成されている。これにより、ドレイン電極２８は、複数の単位セル２９に並列に接続されており、複数の単位セル２９に流れる全電流が流れるように構成されている。
ドレイン電極２８を高電位側、ソース電極膜５を低電位側として、ソース電極膜５およびドレイン電極２８の間に直流電源を接続すると、寄生ダイオード３４には逆バイアスが与えられる。このとき、ゲート電極２７に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン－ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極２７に閾値電圧以上の制御電圧を与えると、チャネル領域３５の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース領域２４とｎ－型ベース層２１との間が導通する。すなわち、ソース電極膜５から、ｎ＋型ソース領域２４、チャネル領域３５の反転層、ｎ－型ベース層２１を順に通って、ドレイン電極２８に至る電流経路が形成される。すなわち、半導体装置１は、オン状態となる。
図４Ａ～図４Ｊは、半導体装置１の製造工程を工程順に示す図である。なお、図４Ａ～図４Ｊは、図３の断面図に対応するものである。
半導体装置１を製造するには、まず、図４Ａを参照して、ｎ＋型ドレイン層２０上に、初期ベース層５０が形成される。次に、初期ベース層５０の上に、ｐ－型コラム層２３を形成すべき位置にｐ型不純物を選択的に注入しながらｎ型半導体層５１を形成する工程を繰り返すマルチエピタキシャル成長によって、複数層のｎ型半導体層５１を積層させる。これにより、複数枚のｎ型半導体層５１と初期ベース層５０とが一体化されて、ｎ－型ベース層２１が形成される。
次に、アニール処理（１０００℃～１２００℃）を行うことによって、複数枚のｎ型半導体層５１のｐ型不純物をドライブ拡散させる。これにより、図４Ｂを参照して、ｎ－型ベース層２１内に、ｐ－型コラム層２３が形成される。次に、ｐ－型コラム層２３を、埋め込み電極３８に対応するパターンで選択的に除去（たとえば、ドライエッチング）することによって、ｐ－型コラム層２３にトレンチ５２が形成される。
次に、図４Ｃを参照して、たとえばＣＶＤ法によって、トレンチ５２の内面を覆うように絶縁膜３９が形成される。より具体的には、図３の絶縁膜３９の埋め込み電極３８の底面および側面を覆う部分が、埋め込み電極３８の上面を覆う部分に先行して形成される。絶縁膜３９は、トレンチ５２の内面に形成されると共に、ｎ－型ベース層２１上にも形成される。なお、絶縁膜３９は、トレンチ５２の内面を熱酸化することによって形成されてもよい。
次に、図４Ｄを参照して、たとえばＣＶＤ法によって、埋め込み電極３８の材料５３がトレンチ５２に埋め込まれる。材料５３は、トレンチ５２を埋め尽くすと共に、ｎ－型ベース層２１上にも形成される。
次に、図４Ｅを参照して、たとえばエッチバックによって、材料５３の不要部分（トレンチ５２外の部分）が選択的に除去され、埋め込み電極３８が形成される。その後、絶縁膜３９のトレンチ５２外の部分も除去される。
次に、図４Ｆを参照して、たとえばＣＶＤ法によって、絶縁膜３９の残りの部分（埋め込み電極３８の上面を覆う部分）がｎ－型ベース層２１に形成される。
次に、図４Ｇを参照して、埋め込み電極３８を覆うように、ｐ－型コラム層２３の残りの部分（埋め込み電極３８よりもｎ－型ベース層２１の表面側の部分）およびｐ－型層３３を形成すべき位置にｐ型不純物を選択的に注入しながらｎ型半導体層５１を形成する工程を繰り返すマルチエピタキシャル成長によって、複数層のｎ型半導体層５１を積層させる。
次に、アニール処理（１０００℃～１２００℃）を行うことによって、複数枚のｎ型半導体層５１のｐ型不純物をドライブ拡散させる。これにより、図４Ｈを参照して、ｎ－型ベース層２１内に、ｐ－型コラム層２３（の残りの部分）およびｐ－型層３３が同時に形成される。次に、ｐ－型層３３を、埋め込みコンタクト６０に対応するパターンで選択的に除去（たとえば、ドライエッチング）することによって、ｐ－型層３３にトレンチ５４が形成される。トレンチ５４の形成に続いて、絶縁膜３９には開口６５が形成される。
次に、図４Ｉを参照して、たとえばＣＶＤ法によって、トレンチ５４の内面を覆うように絶縁膜６１が形成される。なお、絶縁膜６１は、トレンチ５４の内面を熱酸化することによって形成されてもよい。次に、たとえばＣＶＤ法によって、トレンチ５４に埋め込みコンタクト６０が埋め込まれる。
次に、図４Ｊを参照して、ｎ－型ベース層２１上に、ゲート絶縁膜２６が形成される。ゲート絶縁膜２６は、半導体結晶表面の熱酸化によって形成されてもよい。さらに、ゲート絶縁膜２６上に、ゲート電極２７および等電位リング電極４１が形成される。ゲート電極２７および等電位リング電極４１の形成は、たとえば、不純物を添加して低抵抗化したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。
さらに、図４Ｊを参照して、ゲート電極２７および等電位リング電極４１を覆うように、層間絶縁膜４３が形成され、この層間絶縁膜４３に、フォトリソグラフィによって、コンタクト孔４４～４７が形成される。次に、層間絶縁膜４３上に、ソース電極膜５、ゲート電極膜６、外周電極膜７および等電位リング膜８が形成される。
次に、図４Ｊを参照して、ソース電極膜５、ゲート電極膜６、外周電極膜７および等電位リング膜８を覆うように、表面保護膜４８が形成され、この表面保護膜４８に、フォトリソグラフィによって、パッド開口４９が形成される。こうして、半導体装置１のＭＩＳ構造が形成される。
この後、ｎ＋型ドレイン層２０の裏面にドレイン電極２８が形成されることによって、図１～図３の半導体装置１を得ることができる。
以上、この半導体装置１によれば、ｐ－型コラム層２３に絶縁膜３９を介して埋め込み電極３８が埋め込まれている。埋め込み電極３８は、埋め込みコンタクト６０を介して外周電極膜７に電気的に接続されている。外周電極膜７に電圧を印加することによって、埋め込みコンタクト６０を介して埋め込み電極３８に電圧を印加することができる。これにより、ｐ－型コラム層２３内の負側のチャージを簡単に制御することができる。つまり、ｐ－型コラム層２３に相対するｎ－型ベース層２１の不純物濃度が比較的濃くても、ｐ－型コラム層２３内の負側のチャージを制御することによって、チャージバランスを簡単に確保することができる。
しかも、ｐ－型コラム層２３内のチャージの量を、外周電極膜７へ印加する電圧値の設定の変更によって変更できるので、ｎ－型ベース層２１およびｐ－型コラム層２３の不純物濃度や、単位セル２９のピッチを制御する場合に比べて誤差も少ない。その結果、従来の構造から、ｎ－型ベース層２１の不純物濃度や、単位セル２９のピッチに課される制約を少なくすることができる。その結果、たとえば、ｎ－型ベース層２１とｐ－型コラム層２３とのチャージバランスを確保しながら、ｎ－型ベース層２１の不純物濃度を高くすることによって、ｎ－型ベース層２１のキャリア移動度（この実施形態では、ホール移動度）を高くできるので、リカバリ特性を向上させることができる。
また、この実施形態では、埋め込み電極３８は、ｐ－型コラム層２３の深さ方向（ｎ－型ベース層２１の厚さ方向）の中央部よりもｎ－型ベース層２１の表面側に配置されている。これにより、埋め込み電極３８が存在していないｐ－型コラム層２３の下方部を、半導体基板２において電圧降下が激しい部分（たとえば、寄生ダイオード３４の近傍）から離すことができ、電圧降下の影響を小さくすることができる。その結果、ｎ－型ベース層２１とｐ－型コラム層２３との接合界面から発生する空乏層を、ｎ－型ベース層２１の厚さ方向に良好に伸ばすことができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、外周フィンガー１８は、ソースパッド１１を挟むようにソースパッド１１の両側（半導体基板２の側面２Ｂおよび側面２Ｄ側）に形成されていたが、図５を参照して、ソースパッド１１の片側のみに形成されていてもよい。
また、前述の実施形態では、埋め込み電極３８は、ｐ－型コラム層２３の深さ方向の中央部よりもｎ－型ベース層２１の表面側に配置されていたが、図６を参照して、ｐ－型コラム層２３の深さ方向の中央部よりもｎ－型ベース層２１の裏面側に配置されていてもよい。
また、前述の実施形態では、すべてのｐ－型コラム層２３に埋め込み電極３８が形成されていたが、図７を参照して、一部のｐ－型コラム層２３に埋め込み電極３８が形成され、その他のｐ－型コラム層２３には、埋め込み電極３８が形成されていなくてもよい。
また、前述の実施形態では、ｐ－型コラム層２３は、ｐ型ボディ領域２２から間隔を空けて形成された分断コラム３０であったが、図８を参照して、ｐ型ボディ領域２２の下方に連なって形成された連続コラム５５を含んでいてもよい。図８では、分断コラム３０および連続コラム５５を、それぞれ１つずつしか示していないが、分断コラム３０および連続コラム６３は、たとえば、ストライプ方向に直交する方向に、交互に配列されていてもよい。また、この場合、図９を参照して、分断コラム３０のみに選択的に埋め込み電極３８が形成されていてもよいし、図１０を参照して、連続コラム５５のみに選択的に埋め込み電極３８が形成されていてもよい。
また、前述の実施形態では、埋め込み電極３８に対するコンタクトは、埋め込みコンタクト６０によって確保されたが、埋め込み電極３８からコンタクトをｎ－型ベース層２１の表面側に引き上げる構造であれば、特に制限されない。
また、前述の実施形態では、ｐ－型コラム層２３は、マルチエピタキシャル成長によって形成したが、たとえば、ｎ－型ベース層２１にディープトレンチを形成し、当該ディープトレンチにｐ型半導体層を埋め込むことによっても形成することができる。
また、単位セル２９の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。
また、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体基板
３ アクティブセル部
４ 外周部
５ ソース電極膜
６ ゲート電極膜
７ 外周電極膜
１１ ソースパッド
１２ ゲートパッド
１３ ゲートフィンガー
１７ 外周パッド
１８ 外周フィンガー
２０ ｎ＋型ドレイン層
２１ ｎ－型ベース層
２２ ｐ型ボディ領域
２３ ｐ－型コラム層
２４ ｎ＋型ソース領域
２６ ゲート絶縁膜
２７ ゲート電極
２９ 単位セル
３０ 分断コラム
３８ 埋め込み電極
３９ 絶縁膜
６０ 埋め込みコンタクト
６３ 連続コラム

Claims (12)

  1. 第１面およびその反対側の第２面を有する第１導電型の半導体層と、
    前記半導体層の前記第１面に選択的に形成された第２導電型のボディ領域と、
    前記ボディ領域の内方部に形成された第１導電型のソース領域と、
    ゲート絶縁膜を介して前記ボディ領域の一部に対向するゲート電極と、
    前記ボディ領域に対して前記半導体層の前記第２面側に配置された第２導電型のコラム層と、
    前記コラム層から電気的に絶縁された状態で前記コラム層に埋め込まれた埋め込み電極と、
    前記埋め込み電極に電気的に接続された第１電極とを含む、半導体装置。
  2. 前記埋め込み電極は、前記コラム層の深さ方向中央部よりも前記半導体層の前記第１面側に配置されている、請求項１に記載の半導体装置。
  3. 前記半導体層の不純物濃度は、１．０×１０１０ｃｍ－３～１．０×１０１６ｃｍ－３であり、
    前記コラム層の不純物濃度は、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３である、請求項１または２に記載の半導体装置。
  4. 前記半導体層は、アクティブ部および前記アクティブ部の周囲の外周部を含み、
    前記コラム層は、前記アクティブ部と前記外周部との間に跨って形成されており、
    前記埋め込み電極は、前記アクティブ部と前記外周部との間に跨るように前記コラム層に埋め込まれており、
    前記第１電極は、前記外周部において前記埋め込み電極に電気的に接続された外周電極を含む、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記外周部において前記半導体層上に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーをさらに含み、
    前記外周電極は、前記ゲートフィンガーよりも外側に配置されている、請求項４に記載の半導体装置。
  6. 前記外周部において、前記コラム層から前記半導体層の前記第１面側に向かって延び、前記半導体層の前記第１面に露出するコンタクト層をさらに含み、
    前記外周電極は、前記半導体層の前記第１面において前記コンタクト層に接続されている、請求項４または５に記載の半導体装置。
  7. 前記コンタクト層は、前記半導体層に埋め込まれ、前記コラム層に接続された導電材料からなる埋め込みコンタクト部材を含む、請求項６に記載の半導体装置。
  8. 前記コラム層は、前記ボディ領域から間隔を空けて形成された分断コラムを含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 前記コラム層は、前記ボディ領域に連なって形成された連続コラムを含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記埋め込み電極を包むように前記コラム層の内部に形成された絶縁膜を含む、請求項１～９のいずれか一項に記載の半導体装置。
  11. 前記ボディ領域は、互いに間隔を空けてストライプ状に延びる複数のボディ領域を含む、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 前記半導体層は、シリコン基板を含む、請求項１～１１のいずれか一項に記載の半導体装置。
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