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JP7014751B2 - 半導体装置及び半導体装置の電界効果トランジスタを制御する回路 - Google Patents
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半導体装置及び半導体装置の電界効果トランジスタを制御する回路 Download PDF

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Description

実施形態は、半導体装置構造の概念に関し、且つ詳しくは半導体装置に関する。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（例えば、二重拡散ＭＯＳＦＥＴなど）は、ソース領域とボディ領域との間で短絡されている。ＭＯＳＦＥＴ構造のソース領域とドレイン領域との間において、ＭＯＳＦＥＴ構造のボディ領域とドリフト領域との間の接合又は境界面にｐ－ｎダイオード構造が存在している。ｐ－ｎダイオードは、例えば、ＭＯＳＦＥＴ構造のＭＯＳチャネルと逆並列にスイッチングされる。広バンドギャップのコンポーネント（例えば、炭化ケイ素に基づいたコンポーネント）の場合、ｐ－ｎダイオードは、（半導体の広バンドギャップに起因して）フォワード動作におけるＭＯＳコンポーネント上での電圧降下を大幅に上回る大きいフォワード閾値電圧又はフォワード電圧を（リバース動作において）有しており、この結果、例えば、構成の電流搬送容量が熱の観点で制限される場合がある。
リバース動作における低減されたオン状態損失及び／又は低減されたスイッチング損失を有する半導体装置の概念を提供することが求められている。
このような目的は、請求項の主題によって満たされうる。
いくつかの実施形態は、半導体装置に関する。半導体装置は、半導体基板内に配置された複数の電界効果トランジスタ構造の複数のドリフト領域を含む。複数のドリフト領域は、第１導電型を含む。半導体装置は、半導体基板内に配置された複数の補償領域を更に含む。複数の補償領域は、第２導電型を含む。複数のドリフト領域のうちのそれぞれのドリフト領域は、複数の補償領域のうちの少なくとも１つの補償領域に隣接して配置されている。半導体装置は、半導体基板に配置された少なくとも１つのショットキーダイオード構造又は金属－絶縁－半導体ゲート制御ダイオード構造を更に含む。
いくつかの実施形態は、更なる半導体装置に関する。半導体装置は、半導体基板に配置された電界効果トランジスタ構造を含む。半導体装置は、半導体基板の表面から半導体基板内に延在するトレンチ構造を更に含む。トレンチ構造は、トレンチ構造内においてショットキーダイオード構造のショットキー接触界面又は金属－絶縁－半導体ゲート制御ダイオード構造のゲートを含む。半導体装置は、トレンチ構造の少なくとも１つの側壁の一部分から電界効果トランジスタ構造のチャネル領域に向かって延在する遮蔽ドーピング領域を更に含む。
いくつかの実施形態は、更なる半導体装置に関する。半導体装置は、半導体基板に配置された接合型電界効果トランジスタ構成の複数の接合型電界効果トランジスタ構造を含む。半導体装置は、少なくとも１つの金属－絶縁－半導体ゲート制御ダイオード構造を更に含む。
以下、例示のみを目的として、且つ以下の添付図面を参照して、装置及び／又は方法のいくつかの実施形態について説明することとする。
半導体装置の概略図を示す。 ショットキー接触界面を有する半導体装置の一部分の概略図を示す。 複数の補償領域を有する半導体装置の一部分の概略図を示す。 複数の補償領域の概略図を平面図で示す。 補償領域の概略図を平面図で示す。 補償領域の概略図を平面図で示す。 複数の接合型電界効果トランジスタ構造を有する半導体装置の概略図を示す。 複数の接合型電界効果トランジスタ構造を有する更なる半導体装置の概略図を示す。 金属酸化物半導体電界効果トランジスタ構造及び金属－絶縁－半導体ゲート制御ダイオード構造を有する更なる半導体装置の概略図を示す。 少なくとも１つの金属酸化物半導体電界効果トランジスタ構造及び少なくとも１つのショットキーダイオード構造を有する半導体装置の概略図を示す。 少なくとも１つの接合型電界効果トランジスタ構造及び少なくとも１つのショットキーダイオード構造を有する半導体装置の概略図を示す。 少なくとも１つの接合型電界効果トランジスタ構造及び少なくとも１つのショットキーダイオード構造を有する更なる半導体装置の概略図を示す。 少なくとも１つの接合型電界効果トランジスタ構造及び少なくとも１つの更なる遮蔽ドーピング領域を有する更なる半導体装置の概略図を示す。 半導体装置の可能なレイアウトの概略図を示す。 半導体装置の可能なレイアウトの概略図を示す。 半導体装置の可能なレイアウトの概略図を示す。 トレンチ構造を有する半導体装置の概略図を示す。 金属－絶縁－半導体ゲート制御ダイオード構造を有する半導体装置の概略図を示す。 金属－絶縁－半導体ゲート制御ダイオード構造を有する更なる半導体装置の概略図を示す。 電極構造を有する半導体装置の概略図を示す。 複数の接合型電界効果トランジスタ構造及び少なくとも１つの金属－絶縁－半導体ゲート制御ダイオード構造を有する半導体装置の概略図を示す。 複数の接合型電界効果トランジスタ構造及び垂直チャネル領域を有する半導体装置の概略図を示す。 複数の接合型電界効果トランジスタ構造及び少なくとも１つのショットキーダイオード構造を有する半導体装置の概略図を示す。 接合型電界効果トランジスタ構造及びショットキーダイオード構造を有する半導体装置の概略図を示す。
以下、いくつかの例示用の実施形態が示されている添付図面を参照して、様々な例示用の実施形態について更に詳細に説明することとする。図では、わかりやすさを目的として、線、層、及び／又は領域の厚さが誇張されている場合がある。
相応して、例示用の実施形態は、様々な変更形態及び代替形態を有しうるが、これらの実施形態は、例示を目的として図に示されており、且つ本明細書では、これらの実施形態について詳細に説明することとする。但し、例示用の実施形態を開示されている特定の形態に限定するという意図は存在しておらず、逆に、例示用の実施形態は、本開示の範囲に含まれるすべての変更形態、均等物、及び代替形態を含むことに留意されたい。同一の符号は、図の説明の全体を通じて同一又は類似の要素を意味している。
要素が別の要素に対して「接続されている」又は「結合されている」ものとして参照された際には、その要素は、他の要素に対して直接的に接続又は結合されることが可能であり、又は介在する要素が存在してもよいことを理解されたい。対照的に、要素が別の要素に対して「直接的に接続されている」又は「直接的に結合されている」ものとして参照された際には、介在する要素は存在していない。要素間の関係を説明するために使用される他の単語（例えば、「～の間」との対比での「直接的に～の間」、「隣接している」との対比での「直接的に隣接している」など）は同様に解釈されるべきである。
本明細書で使用されている用語は、特定の実施形態の説明を目的としたものに過ぎず、且つ例示用の実施形態を限定することを意図したものではない。本明細書で使用されている単数形である「１つの（ａ）」、「１つの（ａｎ）」及び「その」は、文脈が明瞭にそうではない旨を示していない限り、複数形も同様に含むことが意図されている。「含む」、「含んでいる」、「包含する」及び／又は「包含している」という用語は、本明細書で使用された際には、記述されている特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を規定しているが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はこれらの群の存在又は追加を排除するものではないことを更に理解されたい。
そうではない旨が定義されていない限り、本明細書で使用されているすべての用語（技術及び科学用語を含む）は、例示用の実施形態が属する技術分野の当業者によって一般に理解されているものと同一の意味を有する。例えば、一般に使用されている辞書で定義されているものなどの用語は、関連技術分野の環境におけるその意味と一貫性を有する意味を有するものと解釈するべきであることを更に理解されたい。但し、本開示が、当業者によって一般に理解されている意味を逸脱した特定の意味を用語に対して付与している場合、その定義が本明細書で付与されている特定の文脈においてその意味を考慮する必要がある。
図１Ａは、一実施形態による半導体装置１００の概略図を示す。
半導体装置１００は、半導体基板１０２内に配置された複数の電界効果トランジスタ構造の複数のドリフト領域１０１を含む。複数のドリフト領域１０１は、第１導電型を含む。
半導体装置１００は、半導体基板１０２内に配置された複数の補償領域１０３を更に含む。複数の補償領域１０３は、第２導電型を含む。
複数のドリフト領域１０１のうちのそれぞれのドリフト領域１０１は、複数の補償領域１０３のうちの少なくとも１つの補償領域１０３に隣接して配置されている。
半導体装置１００は、半導体基板１０２に配置された少なくとも１つのショットキーダイオード構造又は金属－絶縁－半導体ゲート制御ダイオード構造１０４を更に含む。
半導体装置１００が、半導体基板１０２に配置された少なくとも１つのショットキーダイオード（ＳＤ）構造又は金属－絶縁－半導体ゲート制御ダイオード（ＭＧＤ）構造１０４を含むことに起因して、ＳＤ構造又はＭＧＤ構造は、ドリフト領域とボディ領域との間においてバイポーラ／ｐ－ｎボディダイオードよりも小さいフォワード電圧を有するユニポーラ電流経路を提供しうる。これは、ボディダイオード動作でのフォワード（又は導電）損失の低減をもたらしうる。半導体基板内に配置された複数の補償領域１０３は、ボディダイオード動作でフォワード電圧が大幅に増大した際に電荷担体を注入し、これにより、ドリフトゾーンにおける導電性の改善の実現をもたらしうる。半導体装置１００の全体的なスイッチング及び／又はオン状態損失を低減することができ、且つ／又は半導体装置１００のスイッチング速度を増大させることができる。
ＳＤ構造は、例えば、半導体基板１０２の一部分との間にショットキー接触界面（例えば、ショットキー接合）を形成するショットキー接触を含みうる。ショットキー接触は、半導体基板１０２の表面から半導体基板１０２内に延在するトレンチ構造内に形成されてもよい。例えば、ＳＤ構造又はＭＧＤ構造１０４の少なくとも一部分がその内部に形成されるトレンチ構造は、半導体基板１０２の第１横方向側面又は表面（例えば、前部表面）から垂直に半導体基板１０２内に延在してもよい。この代わりに、又は任意選択により、ショットキー接触は、半導体基板１０２の表面に又はその上部に形成されてもよい。例えば、ショットキー接触は、（半導体基板１０２内に垂直に延在していない）横方向電極又は接点であってもよい。
ショットキー接触の材料は、ショットキー接触と半導体基板１０２との間にショットキー障壁が形成されるように選択されうる。ショットキー界面は、半導体基板１０２内でショットキー接触とショットキーダイオード構造のドリフト領域との間に配置されてもよい。ＳＤ構造のドリフト領域は、半導体基板１０２の共通ドリフトゾーンの一部分であってもよい。共通ドリフトゾーンは、接続された（又は共通の）ドリフトゾーンを形成するために相互に接続された複数の電界効果トランジスタ構造の複数のドリフト領域１０１（且つ／又は他のＳＤ構造のドリフト領域及び／若しくはＭＧＤ構造のドリフト領域）を含んでもよい。
ショットキー接触は、半導体基板１０２がｎ型ドーピング半導体基板である場合、半導体基板１０２の電子親和力よりも小さい仕事関数を有する材料を含んでもよい（又はこれから形成されてもよい）。例えば、半導体基板１０２が、ｎ型ドーピングの炭化ケイ素に基づいた基板である場合、ショットキーダイオード構造のショットキー接触の材料は、例えば、アルミニウム、アルミニウム－銅、銅、タングステン、窒化タングステン、チタニウム、窒化チタニウム、モリブデン、窒化モリブデン、窒化ボロン、窒化炭素であってもよい。炭化ケイ素は、高い破壊又は阻止電圧を有する装置を提供するために使用されてもよい。炭化ケイ素装置の動作の際には、非常に高い電界が炭化ケイ素基板内で発生しうる。ショットキーダイオード構造のショットキー接触は、炭化ケイ素装置の動作の際に発生する最大電界よりも格段に小さい（最大電界の７０％、５０％、又は３０％未満の）電界に曝露される炭化ケイ素基板のエリア内に配置されてもよい。例えば、ショットキー接触界面を形成するショットキー接触は、隣接する補償領域１０３の上方に（炭化ケイ素基板の前部側面の表面に相対的に近接して）配置されてもよい（例えば、図１ｂ又は図１ｃ）。この結果、炭化ケイ素装置の阻止状態において、ショットキーダイオード構造上での大きい漏洩電流を回避することができる。
ＭＧＤ構造１０４は、（垂直の）トレンチ構造内に配置されたゲート電極材料及びゲート絶縁層を含んでもよい。ＭＧＤ構造は、半導体基板１０２の（第１横方向）表面から半導体基板１０２内に延在するトレンチ構造内に形成されてもよい。ゲート絶縁（例えば、酸化ケイ素）層は、例えば、トレンチ構造の側壁上に（例えば、第１垂直側壁及び第２垂直側壁上に）且つ下部に配置されてもよい。導電性ゲート電極材料（例えば、ポリシリコン）は、例えば、ゲート絶縁層がゲート電極材料と半導体基板１０２との間に配置されるように、トレンチ構造内に配置されてもよい（又はこれを少なくとも部分的に充填してもよい）。ＭＧＤ構造１０４のゲート絶縁層は、例えば、１０ｎｍ～１５０ｎｍ（又は例えば２０ｎｍ～１００ｎｍ、又は例えば３０ｎｍ～６０ｎｍ）の最大厚さを有してもよい。最大厚さは、例えば、トレンチの側壁（又は下部）とゲート電極材料との間におけるゲート絶縁層の最大厚さであってもよい。ＭＧＤ構造１０４のゲート絶縁層は、トレンチの側壁とゲート電極材料との間において、且つトレンチの下部とゲート電極材料との間において異なる厚さを有してもよい。例えば、ＭＧＤ構造１０４のゲート絶縁の厚さは、トレンチの側壁におけるよりもトレンチの下部で大きくてもよい。
ＭＧＤダイオード構造の場合、トレンチ構造の（第１）側壁の少なくとも一部分は、ＭＧＤダイオード構造のドリフト領域（ｎ型ドーピング）及び／又はＭＧＤダイオード構造１０４のボディ領域（ｐ型ドーピング）に隣接して配置されてもよい。例えば、ＭＧＤダイオード構造１０４のドリフト領域及び／又はＭＧＤダイオード構造のボディ領域は、トレンチ構造の（第１）側壁に隣接して配置されてもよい。ＭＧＤ構造のドリフト領域は、半導体基板１０２の共通ドリフトゾーンの一部分であってもよい（又はこれに接続されてもよい）。
トレンチ構造の最大横方向寸法は、例えば、０．５μｍ～６μｍ（又は例えば１μｍ～３μｍ）であってもよい。トレンチ構造の最大横方向寸法は、半導体基板１０２の第１横方向表面に対して水平又は平行な方向におけるトレンチ構造の第１の（実質的に）垂直の側壁と第２の（反対側の）側壁との間の最大距離であってもよい。トレンチ構造の最大垂直寸法は、例えば、２００ｎｍ～６μｍ（又は例えば５００ｎｍ～２μｍ）であってもよい。トレンチ構造の最大垂直寸法は、半導体基板１０２の第１横方向表面と直交するか又はこれに対して垂直の方向における半導体基板の第１横方向表面とトレンチ構造の下部との間の最大距離であってもよい。
ショットキーダイオード（ＳＤ）構造又は金属－絶縁－半導体ゲート制御ダイオード（ＭＧＤ）構造１０４は、少なくとも部分的に半導体基板１０２内に形成されてもよい。例えば、ＳＤ構造の少なくとも一部分又はＭＧＤ構造の少なくとも一部分は、半導体基板１０２内に形成されてもよい。
それぞれのダイオード構造１０４（これは、例えば、ＳＤ構造又はＭＧＤ構造であってもよい）は、例えば、半導体基板１０２の（第１横方向）表面と複数の補償領域１０３のうちの補償領域１０３との間に配置されてもよい。任意選択により、ＳＤ構造又はＭＧＤ構造１０４は、補償領域１０３に隣接して（例えば、直接的に隣接して）配置されてもよい。この代わりに、又は任意選択により、例えば、他のドーピング領域又は層がＳＤ構造又はＭＧＤ構造１０４と補償領域１０３との間に配置されてもよい。任意選択により、ＳＤ構造又はＭＧＤ構造１０４の少なくとも一部分は、半導体基板１０２の（第１横方向）表面に配置されてもよい。
ダイオード構造１０４は、例えば、ＳｉＣのｐ－ｎダイオードよりも小さいフォワード閾値電圧を有してもよい。例えば、ショットキーダイオード構造又は金属－絶縁－半導体ゲート制御ダイオード構造のフォワード閾値電圧は、ＳｉＣのｐ－ｎダイオードでの１．５Ｖ～６Ｖの又は２．８Ｖ超のフォワード電圧と比較して、０．２Ｖ～１Ｖであってもよい。
複数の補償領域１０３は、半導体装置１００の平面図において、ストライプの形状、円形の形状、六角形の形状、又は多角形の形状を含む半導体基板１０２の領域であってもよい。ストライプ形状は、直交する第１横方向におけるよりも格段に離れた第２横方向に延在している形状であってもよい。例えば、補償領域１０３は、「１０超×（又は１００超×、又は１０００超×）複数の補償領域の補償領域１０３の横方向幅」という横方向長さを含んでもよい。補償領域１０３の横方向長さは、半導体基板の前部表面に沿った最大範囲であってもよく、且つ補償領域の横方向幅（例えば、１μｍ～５μｍ又は２μｍ～３μｍ）は、半導体基板の前部表面に沿った補償領域１０３の最短寸法であってもよい。複数の補償領域のうちの補償領域は、そのすべてが同一の横方向長さ及び／又は同一の横方向幅を含んでもよい。この代わりに、複数の補償領域１０３のうちの補償領域の横方向長さ及び／又は横方向幅は、少なくとも部分的に相互に異なっていてもよい。複数の補償領域１０３のうちの隣接する補償領域１０３は、例えば、２０μｍ未満（又は１０μｍ未満、又は５μｍ未満、又は例えば約４μｍ）の横方向距離だけ、少なくとも１つの横方向（例えば、第１横方向）に分離されていてもよい。
更に、複数の補償領域１０３のうちの補償領域１０３は、垂直範囲（例えば、垂直深さ）を含む。換言すれば、補償領域１０３は、例えば、（薄層状の）プレーン構造であってもよく、又は柱、壁、プレート、六角形プリズムの形状若しくは楕円の形状、（交差した）楕円若しくは立方体の積層体を（それぞれが）含んでもよい。垂直範囲は、例えば、横方向の幅より長くてもよく、且つ横方向の長さより短くてもよい。例えば、複数の補償領域１０３のうちの補償領域１０３は、半導体基板１０２の前部表面から５μｍ超（又は１０μｍ超、又は２０μｍ超、又は５０μｍ超）の深さで延在してもよい。例えば、複数の補償領域１０３のうちの補償領域１０３は、ＦＥＴ構造のボディ領域１０４から、又は（ダイオード構造の少なくとも一部分がその内部に形成される）トレンチから、半導体基板１０２の後部表面に向かって半導体基板１０２内に垂直に延在してもよい。炭化ケイ素半導体基板の場合、臨界電界は、阻止電圧領域が同一の阻止電圧でシリコン半導体基板よりも薄くなることを許容しうる、シリコン半導体基板のものを上回る大きさのレベルであってもよい。例えば、炭化ケイ素半導体基板内での２０μｍのドリフトゾーンの厚さは、例えば、２０００Ｖの阻止電圧をサポートするのに十分でありうる。
複数の補償領域１０３のうちの補償領域１０３は、例えば、複数のＦＥＴ構造のうちの垂直のＦＥＴ構成を通じた１つの方向において、横方向に延在してもよい。任意選択により、複数の補償領域１０３のうちの補償領域１０３は、１つの方向において、エッジ終端領域内に延在してもよい。この代わりに、複数の補償領域１０３のうちの補償領域１０３は、垂直のＦＥＴ構成のＦＥＴ構造の横方向範囲よりも格段に小さくてもよい（例えば、いくつかの補償構造が一列に配置されてもよく、且つ補償構造のいくつかの列が相互に平行に配置されてもよい）。例えば、複数の補償領域のうちの補償領域１０３の少なくとも一部分は、（例えば、製造公差を無視した場合に）実質的に相互に平行に配置されてもよい。
複数の補償領域１０３の横方向の長さに直交する断面において、補償領域１０３は、例えば、柱の形状、支柱の形状、壁の形状、プレートの形状、六角形プリズムの形状、楕円の形状、又は立方体の形状を含んでもよい。複数の補償領域１０３は、（補償領域の横方向の長さに直交する断面において）垂直のＦＥＴ構成の複数のドリフト領域１０１に対して交互に変化する状態で配置されてもよい。例えば、複数の補償領域１０３は、（第１）横方向において複数のドリフト領域１０１に対して交互に変化する状態で配置されてもよい。例えば、垂直のＦＥＴ構造のドリフト領域１０１は、半導体装置１００内で２つの補償領域１０３の間で半導体基板１０２内に延在してもよい。
補償領域１０３は、第２導電型のドーピングを有してもよい。例えば、補償領域のドーピング型は、例えば、ドリフト領域１０１のドーピング型の反対であってもよい。補償領域１０３は、例えば、少なくとも１×１０１７ドーパント原子／ｃｍ３（又は例えば１×１０１７ドーパント原子／ｃｍ３～１×１０１９ドーパンド原子／ｃｍ３）の平均ドーピング濃度を有してもよい。平均ドーピング濃度は、例えば、補償領域１０３にわたって平均化された容積当たりのドーパンド原子（例えば、アクセプタドーパンド原子）の計測数であってもよい。
複数のＦＥＴ構造の複数のドリフト領域１０１は、垂直のＦＥＴ構成の共通ドリフトゾーンの一部分であってもよい。例えば、複数のＦＥＴ構造の複数のドリフト領域１０１は、例えば、半導体基板１０２内に配置された共通ドリフトゾーンの一部分であってもよい。例えば、複数のドリフト領域１０１は、同一のドーピング濃度及び同一の導電型を有する共通の方式でドーピングされたドリフトゾーンを形成するために、相互に接続又は結合されてもよい。ドリフト領域１０１は、ドリフトゾーンの共通の又は共有された部分により、補償領域１０３の下方に相互に接続されてもよい。任意選択により、ドリフト領域１０１は、例えば、複数のＦＥＴ構造のチャネル領域とドレイン又はコレクタ領域との間で（例えば、補償領域１０３の間で又は補償領域１０３の下方で）、ＳＤ構造１０４のドリフト領域及び／又はＭＧＤ構造１０４のドリフト領域に接続されてもよい。
複数のＦＥＴ構造の複数のドリフト領域１０１は、補償領域１０３の間における複数の（垂直の）ＦＥＴのボディ領域又はチャネル領域から、半導体基板１０２内に垂直に延在してもよい。例えば、複数のドリフト領域１０１のうちのそれぞれのドリフト領域１０１は、半導体基板内で隣接する補償領域１０３の間に配置されてもよく、且つボディ領域又はチャネル領域から半導体基板１０２内に垂直に延在してもよい。
複数のＦＥＴ構造のドリフト領域１０１は、例えば、複数のＦＥＴ構造のオン状態では、半導体基板１０２の前部側面と後部側面との間を流れる電流の大部分又はすべてを搬送してもよい。例えば、ＦＥＴ構造のそれぞれのドリフト領域１０１は、ＦＥＴ構造のチャネルと半導体基板１０２の後部表面に配置された電極との間で電荷担体（又は電流）を搬送してもよい。ドリフト領域１０１は、例えば、高度に（又は相対的に高度に）ドーピングされた半導体基板１０２上に（又はその内部に）配置された低ドーピング領域であってもよい。任意選択により、第１導電型（例えば、ｎドーピング）と、ドリフト領域１０１よりも高いドーピング濃度とを有するフィールド停止領域が、ドリフト領域とＦＥＴ構造の後部表面又は基板との間に配置されてもよい。
複数のＦＥＴ構造の複数のドリフト領域１０１は、第１導電型のドーピングを有してもよい。ドリフト領域１０１は、少なくとも１×１０１７ドーパント原子／ｃｍ３（又は例えば１×１０１７ドーパント原子／ｃｍ３～１×１０１９ドーパント原子／ｃｍ３）の平均ドーピング濃度を有してもよい。平均ドーピング濃度は、例えば、ドリフト領域１０１にわたって平均化された容積当たりのドーパンド原子（例えば、アクセプタドーパント原子）の計測数であってもよい。
複数のドリフト領域１０１のうちのそれぞれのドリフト領域１０１は、複数の補償領域１０３のうちの少なくとも１つの補償領域１０３に隣接して配置されている。これに加えて、又は任意選択により、それぞれのドリフト領域１０１は、例えば、隣接する補償領域１０３の間に配置されてもよい。これに加えて、又は任意選択により、半導体基板１０２内のドリフト領域１０１は、補償領域１０３の深さに至るまで補償領域１０３によって相互に分離されていてもよい。
半導体装置１００は、例えば、補償装置であってもよい。補償装置は、垂直の電界効果トランジスタ（ＦＥＴ）構成のドリフト領域内におけるｎ型及びｐ型ドーピングエリアの電荷の少なくとも一部分の相互補償に基づいたものであってもよい。例えば、垂直のＦＥＴ構成では、交互に変化するｐ及びｎ柱又はプレート（例えば、横方向に交互に変化する構成を有する複数のドリフト領域１０１及び複数の補償領域１０３）は、対となるように配置されてもよい。複数の補償領域１０３のうちの補償領域１０３は、補償領域１０３が有する第１導電型のドーパントの横方向における合計数／単位面積の±２５％未満（又は±１５％未満、又は±１０％未満、又は±５％未満、又は±２％未満、又は±１％未満）だけ、補償領域の反対側面に隣接して配置された２つのドリフト領域１０１が有する第１導電型（ｎ又はｐ）のドーパントの横方向の合計数／単位面積の半分を逸脱した第２導電型（ｐ又はｎ）のドーパントの横方向の合計数／単位面積を含んでもよい。ドーパントの横方向の合計数／単位面積は、実質的に一定であってもよく、又は異なる深さで変化してもよい。ドーパントの横方向の合計数／単位面積は、例えば、特定の深さで補償を要する補償領域１０３又はドリフト領域１０１内の自由電荷担体の数に等しくてもよく、又はこれに比例していてもよい。任意選択により、又はこの代わりに、半導体基板の横方向表面に対して平行であると共にドリフト領域１０１及び補償領域１０３と交差する平坦な断面が定義されてもよく、且つこの断面プレーン内でのドーピングが、正しい符号を伴って追加されてもよい。結果は、正しい符号を伴う追加が、個々のドーピング種（ｎ又はｐ）の追加の±２５％（など）未満でありうる場合に類似したものになりうる。
複数のＦＥＴ構造のうちのそれぞれのＦＥＴ構造は、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）構造、又は接合型電界効果トランジスタ（ＪＦＥＴ）構造であってもよい。例えば、例は、（例えば、ＳｉＣのＭＯＳトランジスタ、ＳｉＣの補償トランジスタ、ＳｉＣのＭＯＳＦＥＴ、ＳｉＣの補償ＭＯＳＦＥＴ、ＳｉＣのＪＦＥＴ、及びＳｉＣの補償ＪＦＥＴなどのように）ＳｉＣ半導体回路に関係したものであってもよい。
それぞれのＭＯＳＦＥＴ構造又はＩＧＢＴ構造は、第１導電型（例えば、ｎ＋ドーピング）を有するソース又はエミッタ領域と、第２導電型（例えば、ｐ型ドーピング）を有するボディ領域と、トランジスタゲート又はトランジスタゲートトレンチ構造に隣接して配置されたドリフト領域（例えば、ｎ型ドーピング）とを含んでもよい。
ＦＥＴ構造がＭＯＳＦＥＴ構造である場合、ＭＯＳＦＥＴ構造のドリフト領域１０１は、半導体基板１０２の第２横方向側面（例えば、後部表面）に配置されたＭＯＳＦＥＴ構造のボディ領域とＭＯＳＦＥＴ構造のドレイン領域との間に配置されてもよい。ＭＯＳＦＥＴ構造のドレイン領域は、例えば、第１導電型（例えば、ｎ＋ドーピング）を有してもよい。
ＦＥＴ構造がＩＧＢＴ構造である場合、ＩＧＢＴ構造のドリフト領域１０１は、半導体基板１０２の第２横方向側面（例えば、後部表面）に配置されたＩＧＢＴ構造のボディ領域とＩＧＢＴ構造のコレクタ領域との間に配置されてもよい。ＩＧＢＴ構造のコレクタ領域は、第２導電型（例えば、ｐ＋ドーピング）を有してもよい。任意選択により、第１導電型（例えば、ｎ＋ドーピング）と、ドリフト領域１０１よりも高度なドーピングとを有するフィールド停止領域が、ＩＧＢＴ構造のドリフト領域とコレクト領域との間に配置されてもよい。
第１ゲート電圧がＭＯＳＦＥＴ又はＩＧＢＴのＦＥＴ構造のトランジスタゲートに印加された際に、ＦＥＴ構造は、オン状態にスイッチングされうる。ＭＯＳＦＥＴ又はＩＧＢＴのＦＥＴ構造がオン状態にある際には、ＭＯＳＦＥＴ又はＩＧＢＴのＦＥＴ構造のソース領域とドリフト領域との間において、ボディ領域内に導電性チャネル（例えば、ｎ－チャネル）が形成（又は誘発）されうる。導電性チャネルは、例えば、反転チャネルを形成することにより、トランジスタゲートに隣接するボディ領域の一部分内に形成されてもよく、且つ電流フローがＦＥＴ構造のソース領域とドリフト領域との間に発生しうる。
第２ゲート電圧がＭＯＳＦＥＴ又はＩＧＢＴのＦＥＴ構造のトランジスタゲートに印加された際に、ＦＥＴ構造は、オフ状態にスイッチングされうる。ＭＯＳＦＥＴ又はＩＧＢＴのＦＥＴ構造がオフ状態にある際には、例えば、ＭＯＳＦＥＴ又はＩＧＢＴのＦＥＴ構造のドリフト領域１０１内に欠乏領域が部分的に形成されることになり、従って、ＦＥＴ構造のソース領域とドリフト領域との間における電流フローが低減又は終了することになる。
ＦＥＴ構造がＪＦＥＴ構造である場合、ＪＦＥＴ構造のドリフト領域１０１は、半導体基板１０２の第２横方向側面（例えば、後部表面）に配置されたＪＦＥＴ構造のチャネル領域とＪＦＥＴ構造のドレイン領域との間に配置されてもよい。ＪＦＥＴ構造のドレイン領域は、例えば、第１導電型（例えば、ｎ＋ドーピング）を有してもよい。ＪＥＦＴ構造のチャネル領域は、半導体基板１０２の第１横方向側面に配置されたＪＥＦＴ構造のドリフト領域１０１とＪＦＥＴ構造のソース領域との間に配置されてもよい。ＪＦＥＴ構造のチャネル領域及びＪＦＥＴ構造のドリフト領域１０１は、例えば、同一の（例えば、第１の）導電型（例えば、ｎ型ドーピング）及び／又はドーピング濃度を有してもよい。ＪＦＥＴ構造のトランジスタゲートは、チャネル領域の導電性又は抵抗値を制御するために、且つ従って、ＪＦＥＴ構造のソース領域からＪＦＥＴ構造のドレイン領域に向かってチャネル領域を通じて伝導される電流を制御するために使用されてもよい。例えば、少なくとも１つのｐ－ｎ接合は、チャネル領域（ｎ型ドーピング）の側面とチャネル領域に隣接して配置されたゲートドーピング領域（例えば、ｐ型ドーピング）との間に形成されてもよい。トランジスタゲートは、ゲートドーピング領域とチャネル領域との間のｐ－ｎ接合を制御してもよく、且つ従って、ｐ－ｎ接合によって生成される欠乏領域のサイズを制御することにより、チャネル領域の導電性又は抵抗値を制御してもよい。例えば、ｎ型ドーピング領域内の導電チャネル領域（即ち、例えば、ｎ－チャネル）が、移動可能な担体が欠乏した状態とされてもよく、又はｐ－ｎ接合によって狭窄状態とされてもよい。
第１ゲート電圧がＪＦＥＴ構造のトランジスタゲートに印加された場合、ＦＥＴ構造は、（例えば、順バイアスされるなどのように）オン状態にスイッチングされうる（即ち、オン状態となりうる）。ＪＦＥＴ構造がオン状態にある際には、ＪＦＥＴ構造のソース領域とドリフト領域との間に導電性チャネル（例えば、ｎ－チャネル）が形成されうる（又は存在しうる）。例えば、ＪＦＥＴ構造のソース領域とＪＦＥＴ構造のドリフト領域との間に電流フローが発生しうる。
第２ゲート電圧がＪＦＥＴ構造のトランジスタゲートに印加された場合、ＦＥＴ構造は、オフ状態にスイッチングされうる。ＪＦＥＴ構造がオフ状態にある際には、ｐ－ｎ接合の欠乏領域が増大することになり、且つＪＦＥＴ構造のチャネル領域内に延在し、これにより、導電性を低減又は制限しうる、即ち、ＪＦＥＴ構造のチャネル領域の抵抗値を増大させうる。チャネル領域で電荷担体が欠乏することに起因して、例えば、ＪＦＥＴ構造のソース領域とＪＦＥＴ構造のドリフト領域との間における電流フローが低減又は終了されうる。
ＦＥＴ構造（例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、又はＪＦＥＴ構造）のソース又はエミッタ領域は、１×１０１８ドーパント原子／ｃｍ３超（又は例えば１×１０１８ドーパント原子／ｃｍ３～１×１０２０ドーパント原子／ｃｍ３）の平均ドーピング濃度を有してもよい。平均ドーピング濃度は、例えば、ＦＥＴ構造１０２のソース又はエミッタ領域にわたって平均化された容積当たりのドーパント原子の計測数であってもよい。
ＦＥＴ構造（例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、又はＪＦＥＴ構造）のドレイン又はコレクタ領域は、１×１０１７ドーパント原子／ｃｍ３超（又は例えば１×１０１７ドーパント原子／ｃｍ３～１×１０２０ドーパント原子／ｃｍ３）の平均ドーピング濃度を有してもよい。平均ドーピング濃度は、例えば、ＦＥＴ構造１０２のドレイン又はコレクタ領域にわたって平均化された容積当たりのドーパント原子の計測数であってもよい。
ＭＯＳＦＥＴ又はＩＧＢＴ構造のボディ領域は、５×１０１６ドーパント原子／ｃｍ３～１×１０１９ドーパント原子／ｃｍ３（又は例えば２×１０１７ドーパント原子／ｃｍ３～１×１０１８ドーパント原子／ｃｍ３）の平均ドーピング濃度を有してもよい。平均ドーピング濃度は、例えば、ＦＥＴ構造１０２のボディ領域にわたって平均化された容積当たりのドーパント原子の計測数であってもよい。
第１導電型を含む領域は、（例えば、アルミニウムイオン又はボロンイオンを内蔵することによって生成された）ｐ型ドーピング領域又は（例えば、窒素イオン、リンイオン、又はヒ素イオンを内蔵することによって生成された）ｎ型ドーピング領域であってもよい。この結果、第２導電型は、反対のｎ型ドーピング領域又はｐ型ドーピング領域を意味している。換言すれば、第１導電型は、ｎ型ドーピングを意味してもよく、且つ第２導電型は、ｐ型ドーピングを意味してもよく、この逆も真である。
半導体装置１００は、複数のＦＥＴ構造のソース又はエミッタ領域に電気的に接続されたソース又はエミッタ接触構造を含んでもよい。ボディ領域の短絡接続に対するソースを生成するために、ソース又はエミッタ接触構造は、複数のＦＥＴ構造のボディ領域に対して更に電気的に接続されてもよい。半導体装置１００は、複数のＦＥＴ構造のドレイン又はコレクタ領域に電気的に接続されたドレイン又はコレクタ接触構造を更に含んでもよい。半導体装置１００は、ＦＥＴ構造のトランジスタゲートに電気的に接続されたトランジスタゲート接触構造を更に含んでもよい。ソース又はエミッタ接触構造、ドレイン又はコレクタ接触構造、及びトランジスタゲート接触構造のそれぞれは、半導体基板１０２の表面に形成されうる１つ又は複数の金属化層を含んでもよく、又はこれから形成されてもよい。ソース又はエミッタ接触構造、ドレイン又はコレクタ接触構造、及びトランジスタ接触構造のそれぞれは、例えば、半導体基板の外部で相互に電気的に絶縁されてもよい。
複数のＦＥＴ構造は、例えば、少なくとも１つのＳＤ構造又はＭＧＤ構造１０４に対して並列に電気的に接続されてもよい。例えば、複数のＦＥＴ構造のうちのＦＥＴ構造は、ダイオード構造１０４に対して並列に（例えば、逆並列に）接続されてもよい。ダイオード構造１０４は、本明細書に記述されているショットキーダイオード構造又は金属－絶縁－半導体ゲート制御ダイオード構造１０４（のうちのいずれか）であってもよい。
ダイオード構造１０４は、ＦＥＴ構造が順バイアスされた際に（例えば、オン状態にスイッチングされるか又はオフ状態にスイッチングされた際に）ダイオード構造１０４が逆バイアスされうるように（オフ状態にスイッチングされうるように）、ＦＥＴ構造に対して逆並列に接続されてもよく、且つこの逆も真である。この結果、ダイオード構造１０４は、フリーホイーリングダイオードであってもよく、これは、ＦＥＴ構造が逆バイアスされた際に、ＦＥＴ構造のドレイン領域又はドリフト領域からの電荷担体用の経路を提供しうる。順バイアス動作中（例えば、正の電圧がトランジスタのドレインにおいて印加された際など）のｎ－チャネルトランジスタの場合、フリーホイーリングダイオードは阻止極性を有してもよい（なぜなら、例えば、正の電圧がカソードで印加され、且つ負の電圧がフリーホイーリングダイオードのアノードで印加されているためである）。逆バイアス動作（又はボディダイオード動作）中のｎ－チャネルトランジスタの場合、ソースにおけるよりも大きい負の電圧がドレインに印加された際に、フリーホイーリングダイオードは、トランジスタが導電オン状態にあるか又は阻止オフ状態にあるかとは無関係に、電流を引き受けてもよい（又は伝導してもよい）。トランジスタの順バイアス動作又はトランジスタの逆バイアス動作を実現するために、（ｎ－チャネルトランジスタに印加された電圧極性と比較して）逆の電圧極性が、ｐ－チャネルトランジスタのドレイン及びソースに対して提供されうることが理解されよう。
ソース又はエミッタ接触構造は、ダイオード構造１０４がＳＤ構造である場合、ＳＤ構造のショットキー接触界面（又は例えばショットキー接触）に、又はダイオード構造１０４がＭＧＤ構造である場合、ＭＧＤ構造のゲート電極に更に電気的に接続されてもよい。ソース又はエミッタ接触構造は、例えば、ＭＧＤ構造のボディ領域に更に電気的に接続されてもよい。ソース又はエミッタ接触構造は、複数の補償領域に更に電気的に接続されてもよい。任意選択により、ソース又はエミッタ接触構造は、例えば、ソース又はエミッタ接触構造と複数の補償領域１０３との間に配置されたＳＤ構造又はＭＧＤ構造１０４を介して（又は通じて）、複数の補償領域１０３に電気的に接続されてもよい。
ドレイン又はコレクタ接触構造は、ＳＤ構造又はＭＧＤ構造１０４のドリフト領域及び／又はＦＥＴ構造のドリフト領域に電気的に接続されてもよい。例えば、ドレイン又はコレクタ接触構造は、共通ドリフトゾーンに電気的に接続されてもよい。
それぞれの半導体装置１００は、例えば、１０Ｖ超（例えば、１０Ｖ、２０Ｖ、又は５０Ｖの破壊電圧）、１００Ｖ超（例えば、２００Ｖ、３００Ｖ、４００Ｖ、又は５００Ｖの破壊電圧）、若しくは５００Ｖ超（例えば、６００Ｖ、７００Ｖ、８００Ｖ、又は１０００Ｖ）の破壊電圧、又は１０００Ｖ超（例えば、１２００Ｖ、１５００Ｖ、１７００Ｖ、２０００Ｖ、３３００Ｖ、若しくは６５００Ｖの破壊電圧）の破壊電圧又は阻止電圧を有するパワー半導体装置であってもよい。
半導体基板１０２は、シリコンに基づいた半導体基板（例えば、シリコン基板）であってもよい。例えば、半導体基板１０２は、シリコンのバンドギャップ（１．１ｅＶ）を上回るバンドギャップを有する広バンドギャップ半導体基板であってもよい。例えば、半導体基板１０２は、二元又は三元ＩＩＩ－Ｖ族半導体基板、又は二元又は三元ＩＩ－ＶＩ族半導体基板、又はダイアモンド又は炭化ケイ素（ＳｉＣ）に基づいた半導体基板、又はヒ化ガリウム（ＧａＡｓ）に基づいた半導体基板、又は窒化ガリウム（ＧａＮ）に基づいた半導体基板であってもよい。
半導体基板１０２の第１横方向表面又は前部表面は、基板の表面の上部における金属層、絶縁層、及び／又はパッシベーション層又はこれらの層のうちの１つの層の表面に対向する半導体基板１０２の表面であってもよい。これらの層は、それぞれ、例えば、半導体基板１０２の表面の一部分又は一部をカバーしてもよい。例えば、半導体基板１０２の前部側面は、チップの能動要素が形成される側面であってもよい。例えば、パワー半導体チップでは、チップの前部側面は、ソース領域及びゲート領域が形成されるチップの側面であってもよく、且つチップの後部側面は、ドレイン領域が形成されるチップの側面であってもよい。例えば、相対的に複雑な構造は、チップの後部側面よりもチップの前部側面に配置されてもよい。また、他の構成も可能でありうることが理解されよう。例えば、ソースが下部に位置した構成では、ソース領域及びゲート領域は、チップの後部側面に配置されてもよく、且つドレイン領域は、チップの前部側面に配置されてもよい。
半導体基板１０２の横方向表面は、（例えば、製造プロセスに起因した半導体構造の凹凸、又は例えば構造化された層及び／若しくは構造化されたトレンチを無視した場合に）実質的に平らなプレーンであってもよい。例えば、半導体基板１０２の横方向表面の横方向寸法は、１００倍超だけ（又１０００倍超若しくは１００００倍超だけ）、主表面上の構造の最大高さを上回ってもよい。半導体基板１０２の（例えば、他のものからチップの基板を分離することの結果としての）基本的に垂直のエッジと比較して、横方向表面は、横方向に延在する基本的に水平の表面であってもよい。半導体基板１０２の横方向表面の横方向寸法は、例えば、２倍超（又は１０倍超、又は１００倍超）だけ、半導体基板１０２の基本的に垂直のエッジを上回ってもよい。
第１横方向は、例えば、半導体基板の横方向表面に対して実質的に平行な方向であってもよい。第２横方向は、例えば、半導体基板の横方向表面に対して実質的に平行であり、且つ第１横方向表面に対して直交する（又は垂直である）方向であってもよい。垂直方向は、例えば、半導体基板の横方向表面に対して実質的に直交する（又は垂直である）方向であってもよい。
半導体装置は、（例えば、図２Ａに示されているように）少なくとも１つの（例えば、１つ又は複数の）遮蔽ドーピング領域を更に含んでもよい。少なくとも１つの遮蔽ドーピング領域は、第２導電型（例えば、ｐ型ドーピング）を含んでもよい（又はこれを有してもよい）。少なくとも１つの遮蔽ドーピング領域のドーピング濃度は、例えば、複数の補償領域１０３のドーピング濃度を上回ってもよい。例えば、遮蔽ドーピング領域は、１×１０１６ドーパント原子／ｃｍ３超（又は例えば１×１０１７ドーパント原子／ｃｍ３超、又は例えば１×１０１８ドーパント原子／ｃｍ３超）の平均ドーピング濃度を有してもよい。平均ドーピング濃度は、例えば、遮蔽ドーピング領域にわたって平均化された容積当たりのドーパント原子（例えば、アクセプタドーパント原子）の計測数であってもよい。
それぞれの遮蔽ドーピング領域は、ダイオード構造１０４に隣接して配置されてもよい。例えば、遮蔽ドーピング領域は、ダイオード構造１０４とＦＥＴ構造のドリフト領域１０１との間に配置されてもよい。この代わりに、これに加えて、又は任意選択により、遮蔽ドーピング領域は、例えば、複数の補償領域のうちの補償領域１０３とダイオード構造１０４との間に配置されてもよい。この代わりに、これに加えて、又は任意選択により、遮蔽ドーピング領域は、（例えば、図２Ａに示されているように）ダイオード構造１０４から、複数のＦＥＴ構造のうちのＦＥＴ構造のチャネル領域に向かって延在してもよい。
遮蔽ドーピング領域は、例えば、８００ｎｍ未満（又は例えば５００ｎｍ未満、又は例えば１０ｎｍ～４００ｎｍ、又は例えば５０ｎｍ～１００ｎｍ）の最大横方向寸法を有してもよい。例えば、遮蔽ドーピング領域の最大横方向寸法は、例えば、半導体基板１０２の第１横方向表面に対して平行な方向において、遮蔽ドーピング領域の第１の（実質的に）垂直側面と遮蔽ドーピング領域の第２の（実質的に垂直の）側面との間で計測された最大距離であってもよい。遮蔽ドーピング領域の最大垂直寸法は、例えば、２００ｎｍ～４μｍ（又は例えば５００ｎｍ～３μｍ）であってもよい。遮蔽ドーピング領域の最大垂直寸法は、例えば、半導体基板１０２の第１横方向表面に直交するか又はこれに対して垂直である方向における半導体基板の第１横方向表面と遮蔽ドーピング領域の下部との間の最大距離であってもよい。
遮蔽ドーピング領域は、例えば、半導体基板１０２の第１横方向表面において、ソース又はエミッタ接触構造に又はゲート接触構造に電気的に接続されてもよい。
ＦＥＴ構造のボディ領域とドリフト領域との間のｐ－ｎ接合は、例えば、（例えば、ＳｉＣに基づいた半導体基板内での）半導体基板１０２の大きいバンドギャップに起因して、相対的に大きいフォワード閾値電圧（例えば、フォワード電圧）を有してもよい。閾値電圧は、例えば、フォワード動作では、ＭＯＳコンポーネント上での電圧降下よりも格段に大きくてもよい。ＳｉＣに基づいた半導体装置の場合、ｐ型ドーピング領域（例えば、ボディ領域）内の導電性は、ｐ型導電のためのドーパントの高活性化エネルギーと、ＳｉＣ基板内における正孔の低移動度とに起因して乏しくなりうる。これに加えて、ＳｉＣ構造のバイポーラ動作は、結晶の安定性に関する更なる課題に直面する。ダイオード構造１０４は、ＳｉＣ半導体基板内で（ＦＥＴ構造のボディ領域とドリフト領域との間の）ｐ－ｎ接合のフォワード電圧を下回る（又はこれよりも小さい）正常動作でのフォワード電圧を有しうる、ＳｉＣ半導体回路（又は装置）のボディダイオード機能を提供する。
相対的に小さいフォワード閾値電圧を有する別個のダイオード構造１０４（例えば、ＳｉＣショットキーダイオード又はＭＧＤダイオード）は、ＳｉＣ（ＦＥＴ構造）半導体回路に対して逆並列に実装されてもよい。第２チップの構成を通じて、合計チップ面積及び／又は費用が増大しうると共に、合計エリアの一部分のみが熱散逸のために使用されうることから、同一の合計半導体面積を有する並列回路において、（例えば、インバータのモーター動作（ｃｏｓφ≒１）且つ発電機動作（ｃｏｓφ≒－１）での）熱利用可能性が相対的に悪くなりうる。例えば、ダイオード構造１０４は、ＦＥＴ構造と同一の（又は共通の）半導体基板１０２内にモノリシックに実装されることから、第２チップ（又は半導体基板）は不要である。従って、製造費用が低く維持されうる。更に、熱能力も（例えば、モーター動作又は発電機動作において）改善されうる。更に、同一の合計半導体面積を有する並列回路を有することと、熱散逸のために合計エリアの一部分のみを使用することとが回避されうる。
本明細書に記述されている例は、ＳｉＣのｐ－ｎダイオードよりも小さいフォワード閾値電圧を有するＳｉＣ半導体回路（例えば、ＳｉＣのＭＯＳＦＥＴ、ＳｉＣの補償ＭＯＳＦＥＴ、ＳｉＣのＪＦＥＴ、及び／又はＳｉＣの補償ＪＦＥＴ）内におけるモノリシックに統合された（ボディ）ダイオード構造１０４の機能に関係しうる。また、ボディダイオード構造１０４は、更なる補償領域を伴って又は伴うことなく、ソース電位でＳｉＣのＪＦＥＴのｐ－領域（遮蔽ドーピング領域）と統合されてもよい。ＭＧＤ及び／又はＳＤボディダイオード構造１０４の統合は、場合により、例えば、ＳｉＣトランジスタの順バイアス動作のために、ＪＦＥＴチャネルとの間におけるものであってもよい。
いくつかの例では、ボディダイオード機能は、（例えば、構造化を簡単にするために）チップ内でスイッチング領域から空間的に分離されてもよい。例えば、ボディダイオード構造１０４は、セル又はトレンチ領域の周りにリングの形態で構成されてもよい。両方の領域の間の距離は、例えば、領域内での電力散逸が他の領域において拡散することができ、その結果、チップエリア全体が熱について使用されうるように十分に小さいものであってもよい。数μｍの適切な厚さを有するＣｕ層のような半導体ボディでの高熱伝導性を伴う接続では、領域の間の距離は、チップの厚さに匹敵しうるものであってよい。相対的に高度な熱伝導性の場合、距離は、例えば、熱拡散効果に起因して相対的に大きいものであってもよい。
本明細書に記述されている様々な例は、パワー半導体に印加される外部電圧が、「正常」な順バイアス動作と比較して逆極性を有しており、且つこの結果、制御回路の信号を通じて、パワー半導体を順バイアス及び阻止動作の間にスイッチングする動作状態に関するものである。逆動作状態（例えば、逆バイアス又は「バックワード」動作）では、パワー半導体内に構造的に（常に）存在しているボディダイオードは、例えば、フロー方向に分極化される。
本明細書に記述されている例では、ユニポーラ電流経路が示唆され、これは、例えば、ｐ－ｎボディダイオードに対して並列に位置している。ユニポーラ電流経路は、ｐ－ｎ拡散電圧よりも小さいフォワード電圧を有してもよく、これは、広バンドギャップ半導体（例えば、炭化ケイ素）の場合、２．８Ｖ以上であってもよい。従って、主にボディダイオード動作でのフォワード（導電）損失が低減されうる。このユニポーラ電流経路は、例と関連して記述されているショットキー構造を通じて又はＭＧＤ構造を通じて実装されてもよい。ショットキーダイオード構造又はＭＧＤ構造は、担体のフラッディングをもたらさず、且つ従って、正常動作において電荷担体の除去が不要である。
正常動作では、例えば、ｐ－ｎダイオード上に電流フローが発生せず、そのため、ドリフトゾーン内で電荷担体の注入が発生せず、且つドリフトゾーンがフラッディングされない。フラッディング電荷の欠如に起因して、（例えば、負荷端子の極性の外部的な反転から）ボディダイオードのフロー動作の阻止動作に戻る外部的に誘発されたスイッチングの際に、ボディダイオード内でのスイッチング損失が低減されうる。
担体注入の欠如に起因して、ドリフトゾーン内の導電性が制限される。これは、装置が（例えば、エラーの場合に）ボディダイオード動作において高電流密度を伝導できないことを意味している。従って、ソース電極にオーム接続された深く到達するｐ－領域（例えば、補償領域）は、ドリフトゾーン内に延在してもよい。これらの補償領域は、ボディダイオードのフォワード電圧の大きい増大を結果的にもたらすボディダイオードを通じて流れるフォワード電流の大きい増大の際に、電荷担体の注入をもたらし、且つ従って、ドリフトゾーン内の導電性の改善をもたらし、且つ（例えば、補償領域とドリフト領域との間のｐ－ｎ接合及びＳＤ又はＭＧＤ構造を含むボディダイオード構造の相対的に高度な全体的導電性などの）ボディダイオードの相対的に高度な導電性をもたらす。これらの対策を通じて、ユニポーラボディダイオードがもたらす欠陥が改善されうる。また、補償領域は、バイポーラ電荷担体の相対的に高速の横方向除去をもたらしうると共に、従って（他の動作状態での）相対的に大きい逆電流スパイク及びハードスイッチング動作をもたらしうる。
遮蔽構造（例えば、遮蔽ドーピング領域）は、（例えば、過電圧を通じた）ショットキーダイオード又はＭＧＤダイオードの過負荷を防止又は低減しうる。これに加えて、又は任意選択により、遮蔽ドーピング領域は、ゲート領域に向かう方向において高電界によって生成されるブレークスルーから、半導体装置のゲート領域を保護しうる。
図１Ｂは、一実施形態による半導体装置１２０の一部分の概略図を示す。
半導体装置１２０は、図１Ａと関連して記述されている半導体装置１００に類似したものであってもよい。
ダイオード構造１０４は、図１Ｂに示されているように、モノリシックに統合されたショットキーダイオード構造であってもよい。ＳＤ構造１０４は、（例えば、ｐ型ドーピング柱状体などの）補償領域１０３上に直接的に配置されたショットキー接触１２３（例えば、ショットキー接触材料）を含んでもよい。例えば、ＳＤ接触１２３がその内部に形成されるトレンチ構造の下部は、補償領域１０３の上部側面に隣接していてもよい。ショットキー接触１２３の少なくとも一部分は、例えば、半導体基板１０２の一部分との間に少なくとも１つのショットキー接触界面１２１を形成してもよい。ショットキー界面１２１は、例えば、ＳＤ接触１２３がその内部に形成されるトレンチ構造の側壁に配置されてもよい。ショットキー界面１２１は、例えば、ＳＤ構造１０４のショットキー接触１２３とドリフト領域１２２との間でトレンチ構造の側壁に配置されてもよい。ＳＤ構造１０４のドリフト領域１２２は、例えば、半導体基板１０２の共通ドリフトゾーンの一部分であってもよい。例えば、ショットキー界面であるトレンチ構造の側壁の面積は、ショットキー界面であるトレンチ構造の下部の面積を上回っている（例えば、１．５倍だけ、２倍だけ、又は３倍だけ上回っている）。例えば、ショットキー界面は、トレンチ構造の下部では配置されておらず、又はトレンチ構造の下部の面積の５０％未満（又は７０％未満）は、ショットキー界面として実装されている。例えば、ドリフト領域に対するｐｎ－接合又は補償領域に対するオーム接触が、ショットキー接触を含むトレンチ構造の下部に配置されてもよい。この結果、ショットキー界面での高電界が回避されうるが、トレンチ構造の下部が高電界の領域内に到達しうる。ショットキー界面は、垂直に配置されてもよく、且つ補償領域によって電界から遮蔽された位置に配置されてもよい。
トレンチ構造（垂直配置）の側壁にショットキー界面を実装することにより、横方向の空間の需要が電流搬送容量から結合解除されうるか、又はこれから独立しうる。セル密度を低減することなく、相対的に大きいトレンチ深さにより、電流搬送容量を増大させることができる。
任意選択により、ショットキー接触材料１２３は、トレンチ構造の下部ではなく、トレンチの側壁（又はその上部）にのみ形成されてもよい。異なる（又は第２の）導電性材料（又は導電性材料の層積層体）が、トレンチ構造内でトレンチ構造の側壁に又はその上部に形成されたショットキー接触材料１２３の間に形成されてもよい。第２導電性材料は、例えば、トレンチ構造の下部で補償領域１０３の上部側面に対する接触を形成してもよい。任意選択により、トレンチ構造の異なる表面における障壁の高さは異なっていてもよい。例えば、トレンチ構造の側壁における障壁の高さは、トレンチ構造の下部における障壁の高さを上回っていてもよい。例えば、トレンチ構造の側壁上のショットキー接触材料１２３は、相対的に小さい厚さと、強化導電性材料とを有する層であってもよい。
ＳＤ構造１０４（例えば、ｎ－ＳｉＣ）のドリフト領域１２２に対してショットキー接触１２３によって提供されるショットキー界面１２１は、トレンチ構造の側壁に位置してもよい。電界を阻止するための（ｐ型ドーピング）遮蔽ドーピング領域は、トレンチ構造の下部の下方に（又はトレンチ構造の下部に）配置されてもよい。ｐ型ドーピングの遮蔽ドーピング領域は、例えば、フラットな構造であってもよく、又は補償構造（又は補償領域１０３）のｐ型柱状体であってもよい。トレンチ構造の下部における電界は、ｐ型ドーピングの遮蔽ドーピング領域に起因して低減されうる。ｐ型柱状体の上部領域内でのショットキーダイオードの配置に起因して、例えば、阻止動作におけるフィールド強度が低減されうる。
ショットキー接触１２３のショットキー金属内の漏洩電流を低減するための様々な方法は、例えば、異なる材料又は金属の選択及び／又はショットキーダイオード構造１０４の閾値電圧の選択的な設定を含みうる。例えば、漏洩電流を低減するために、相対的に高い障壁を有するショットキー接触のショットキー金属が選択されてもよい。この代わりに、これに加えて、又は任意選択により、ショットキー障壁における電界を減衰又は低減させるために遮蔽ｐドーピング領域が実装されてもよい。
ソース電位に位置した深く到達するｐ型ドーピング柱状体１０３（例えば、補償領域）に起因して、ドリフトゾーン全体での電圧降下は、例えば、ｐ－ｎ接合上での順バイアス状態にある。従って、ｐ－ｎ接合は、低電流密度で注入し、これにより、高電流密度での（ボディ）ダイオード構造１０４の相対的に良好な導電性をもたらしうる。これは、マージされたピンショットキー構造と比較して、相対的に良好なサージ電流強度をもたらすことができ、この結果、ｐ－ｎ接合は、ｐ－領域に沿ったｎ－領域内の低トラック電圧降下と関連したショットキー接触にわたる電圧降下が十分に大きい際にのみ、注入しうる。これは、構造に応じて、非常に大きい電流に到達した場合にのみ発生しうる。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図１Ｂに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ）の又は後述（図１Ｃ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでよい。
図１Ｃは、一実施形態による半導体装置１３０の一部分の概略図を示す。図１Ｃに示されているように、半導体装置１３０は、例えば、複数の補償領域１０３と、複数のＳＤ構造１０４とを含んでもよい。半導体装置１３０は、図１Ａ及び／又は図１Ｂと関連して記述されている半導体装置と類似したものであってもよい。
任意選択により、複数の補償領域１０３のうちの補償領域１０３は、補償領域１０３とＳＤ接触１２３との間の界面に配置された界面領域１２４を含んでもよい。界面領域１２４は、例えば、高ドーピング領域（ｐ＋ドーピング領域）を含んでもよい（又はこの領域であってもよい）。補償領域１０３の高ドーピング界面領域１２４のドーピング濃度は、例えば、ＳＤ接触１２３と補償領域１０３との間の接触抵抗値を制御又は変更するように選択されてもよい。高ドーピング界面領域１２４は、少なくとも１×１０１８ドーパンド原子／ｃｍ３（又は例えば１×１０１８ドーパント原子／ｃｍ３～１×１０１９ドーパンド原子／ｃｍ３）の平均ドーピング濃度を有してもよい。平均ドーピング濃度は、例えば、界面領域１２４にわたって平均化された容積当たりのドーパント原子（例えば、アクセプタドーパント原子）の計測数であってもよい。高ドーピング界面領域１２４のドーピング濃度は、例えば、補償領域１０３のドーピング濃度を上回っていてもよい。
図１Ｃに示されているように、第１導電型（例えば、ｎ＋ドーピング）を有する複数のＦＥＴ構造のドレイン領域１２５は、例えば、半導体基板１０２の第２横方向側面（例えば、後部表面）に配置されてもよい。
ＳＤ接触１２３と、ＳＤ接触１２３の下方の補償領域１０３とは、例えば、２０００Ｖ超の高阻止電圧を有する半導体装置の場合に使用されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図１Ｃに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ及び図１Ｂ）の又は後述（図２Ａ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図１Ｄは、一実施形態による半導体装置１４０の一部分の平面図の概略図を示す。図１Ｄに示されているように、半導体装置１４０は、複数の補償領域１０３を含んでもよい。
半導体装置の複数のＦＥＴ構造及びダイオード構造１０４は、半導体基板１０２の能動部分（又は領域）１５１内に配置されてもよい。エッジ終端部分１５３は、例えば、平面図において、半導体基板１０２の能動部分を横方向に取り囲んでいてもよい（またはこれを横方向に包囲していてもよく、若しくはその周囲に形成されていてもよい）。
複数の補償領域１０３は、半導体基板１０２の能動部分１５１内に形成されてもよい。これに加えて、又は任意選択により、複数の補償領域１０３は、半導体基板のエッジ終端部分１５３に向かって又はこの内部に延在してもよい。任意選択により、すべての補償領域１０３は、半導体基板のエッジ終端部分１５３に向かって又はこの内部に延在してもよい。
任意選択により、複数の補償領域１０３のうちの補償領域１０３の第１グループは、ＳＤ又はＭＧＤ構造に接続されてもよい。例えば、複数の補償領域１０３のうちの補償領域１０３の第１グループは、図１Ｂ又は図１Ｃと関連して記述されているように、ダイオード（ＳＤ又はＭＧＤ）構造がその内部に形成されるトレンチ構造の下部に形成されてもよい。
任意選択により、又はこれに加えて、複数の補償領域１０３のうちの補償領域１０３の第２グループは、それぞれ、ＦＥＴ構造に接続されてもよい。例えば、補償領域１０３のうちの補償領域１０３の第２グループは、それぞれ、ＦＥＴ構造のソース領域又はボディ領域の下方に配置されてもよい。例えば、複数の補償領域１０３のうちの補償領域１０３の第２グループは、図１Ｂ又は図１Ｃと関連して記述されているように、ＳＤ又はＭＧＤ構造を伴っていなくてもよい。
任意選択により、補償領域１０３の第１グループ及び補償領域１０３の第２グループは、第１横方向Ｌ１において相互の関係で交互に変化する方式で配置されてもよい。例えば、補償領域の第１グループからの１つの補償領域１０３（又は例えば２つの、又は例えば３つ以上の補償領域１０３）は、補償領域１０３の第２グループのうちの２つの隣接する補償領域の間に配置されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図１Ｄに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図１Ｃ）の又は後述（図１Ｅ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図１Ｅは、一実施形態による半導体装置１５０の補償領域１０３の概略図を平面図で示す。
図１Ｅに示されているように、補償領域の複数の第１部分は、複数のダイオード（ＳＤ又はＭＧＤ）構造１０４に接続されてもよい。これに加えて、又は任意選択により、補償領域の複数の第２部分は、ＦＥＴ構造に接続されてもよい。例えば、ダイオード構造１０４の代わりに、（ＦＥＴ構造の）複数のソース領域又はボディ領域は、補償領域１０３の複数の第２部分において補償領域１０３上に配置されてもよい。
任意選択により、補償領域の複数の第１（又はダイオード）部分及び補償領域１０３の複数の第２（又はトランジスタ）部分は、第２横方向Ｌ２において相互の関係で交互に変化する方式で配置されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図１Ｅに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図１Ｄ）の又は後述（図１Ｆ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図１Ｆは、一実施形態による半導体装置１６０の補償領域１０３の概略図を平面図で示す。
図１Ｆに示されているように、補償領域１０３は、平面図において針の形状を有してもよい。例えば、第２横方向における補償領域の横方向寸法に対する第１横方向における補償領域１０３の横方向寸法の比率は、例えば、５：１未満であってもよい。
ショットキー接触界面１２１は、補償領域１０３上に（又はこの上方に）配置されたトレンチ構造の側壁の第１ペア上に形成されてもよい。補償領域１０３は、例えば、側壁の第２ペアにおいてＦＥＴ構造に接続されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図１Ｆに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図１Ｅ）の又は後述（図２Ａ～図１０）の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図２Ａは、一実施形態による半導体装置２１０の概略図を示す。半導体装置２１０は、図１Ａと関連して記述されている半導体装置１００に類似したものであってもよい。
半導体装置２１０は、複数のＦＥＴ構造を含んでもよい。図２Ａに示されている例では、複数のＦＥＴ構造は、例えば、複数のＪＦＥＴ構造であってもよい。複数のＪＦＥＴ構造のうちのそれぞれのＪＦＥＴ構造は、ソース領域２３３を含んでもよい。ＪＦＥＴ構造のそれぞれのソース領域２３３は、例えば、半導体基板１０２の第１横方向表面２２９においてソース接触構造２３２に隣接して配置されてもよい。
複数のＪＦＥＴ構造のそれぞれのソース領域２３３は、例えば、ソース接触構造２３２と遮蔽ドーピング領域２２６の少なくとも一部分との間に隣接して配置されてもよい。遮蔽ドーピング領域２２６は、ＪＦＥＴのチャネル２２８を制御する構造の一部分を形成してもよい。例えば、ｎ－チャネル２２８は、ｐ－ドーピングゲートドーピング領域２３１と遮蔽ドーピング領域２２６との間に配置されてもよい。ＪＦＥＴ構造のそれぞれのソース領域２３３は、横方向分離距離により、ＪＦＥＴ構造のゲートドーピング領域２３１から分離されてもよい。ＪＦＥＴ構造のチャネル領域２２８の少なくとも一部分（例えば、チャネル領域の第２部分）は、半導体基板１０２内でＪＦＥＴ構造のソース領域２３３とＪＦＥＴ構造のゲートドーピング領域２３１との間に配置されてもよい。
ｐ－ドーピングゲートドーピング領域２３１は、例えば、ゲート電極との間におけるオーム接触状態にあってもよく、且つチャネル領域２２８を制御している。オフ状態では、空間－電荷領域は、次のｐ－ｎ接合まで（又はこれに向かって）（例えば、遮蔽ドーピング領域２２６に向かって）延在してもよく、この結果、チャネル領域２２８が欠乏しうると共に電流フローが妨げられうる。
半導体装置２１０は、（補償領域の横方向長さに対して直交する断面において）複数のドリフト領域１０１に対して交互に変化するように配置された複数の補償領域１０３を含んでもよい。
半導体装置２１０は、（ＳＤ構造又はＭＧＤ構造であってもよい）ダイオード構造１０４を含んでもよい。図２Ａに示されている例では、ダイオード構造１０４は、例えば、ＭＧＤ構造である。それぞれのＭＧＤ構造１０４は、トレンチ構造２２７内に配置されたゲート電極材料２３５及びゲート絶縁層２３６を含んでもよい。ゲート絶縁（例えば、酸化物）層２３６は、例えば、トレンチ構造の側壁上に（例えば、第１垂直側壁及び第２垂直側壁上に）且つ下部に配置されてもよい。導電性ゲート電極材料２３５（例えば、ポリシリコン）は、例えば、ゲート絶縁層２３６が、ゲート電極材料２３５と半導体基板１０２との間に配置されるように、トレンチ構造２２７内に配置されてもよい（又はこれを少なくとも部分的に充填してもよい）。
トレンチ構造２２７の（第１）側壁の少なくとも一部分は、例えば、ＭＧＤダイオード構造１０４のドリフト領域２３７（ｎ型ドーピング）及び／又はＭＧＤダイオード構造１０４のボディ領域２３８（ｐ型ドーピング）に隣接して配置されてもよい。例えば、ＭＧＤダイオード構造１０４のドリフト領域２３７及び／又はＭＧＤダイオード構造１０４のボディ領域２３８は、例えば、トレンチ構造２２７の（第１）側壁に隣接して配置されてもよい。ＭＧＤダイオード構造１０４のボディ領域２３８は、例えば、ＭＧＤダイオード構造１０４のソース領域２３９とＭＧＤダイオード構造のドリフト領域２３７との間に配置されてもよい。ＭＧＤダイオード構造１０４のソース領域２３９は、例えば、ＭＧＤダイオード構造１０４のボディ領域２３８と半導体基板１０２の第１横方向表面２２９との間でトレンチ構造２２７の（第１）側壁に配置されてもよい。
半導体装置２１０は、少なくとも１つの（例えば、１つ又は複数の）遮蔽ドーピング領域２２６を更に含んでもよい。この（又はそれぞれの）遮蔽ドーピング領域２２６は、例えば、トレンチ構造２２７の側壁（例えば、第１側壁とは反対の第２側壁）及び／又は下部に隣接して配置されてもよい。遮蔽ドーピング領域２２６は、例えば、トレンチ構造２２７よりも半導体基板内に深く延在してもよい。例えば、遮蔽ドーピング領域２２６は、トレンチ構造２２７の第１側壁に沿って半導体基板１０２の第１横方向表面２２９から、トレンチ構造２２７の下部まで延在してもよく、この場合、遮蔽ドーピング領域２２６の一部分は、トレンチ構造２２７の下部に形成されている。
それぞれの遮蔽ドーピング領域２２６は、複数の補償領域のうちの補償領域１０３とダイオード構造（例えば、ＳＤ構造又はＭＧＤ構造）との間に配置されてもよい。この（又はそれぞれの）遮蔽ドーピング領域２２６の少なくとも一部分は、半導体基板１０２の第１横方向表面２２９と補償領域１０３との間に位置してもよい。例えば、遮蔽ドーピング領域２２６の少なくとも一部分は、半導体基板１０２の第１横方向表面２２９と補償領域１０３の上部側面との間で（直接的に）隣接して配置されてもよい。
遮蔽ドーピング領域２２６の第１部分は、遮蔽ドーピング領域２２６の第２部分よりも小さい横方向寸法を有してもよい。例えば、遮蔽ドーピング領域の第２部分は、遮蔽ドーピング領域２２６の第１部分から（又はこれと比較して）、横方向に突出（又は延在）してもよい。遮蔽ドーピング領域２２６の第２部分は、例えば、遮蔽ドーピング領域２２６の第１部分の横方向寸法及び／又は補償領域の横方向寸法を上回る横方向寸法を有してもよい。例えば、遮蔽ドーピング領域２２６は、Ｔ字又はＬ字の形状であってもよい。任意選択により、遮蔽ドーピング領域２２６の第１部分は、補償領域１０３の横方向寸法を下回る横方向寸法を有してもよい。任意選択により、遮蔽ドーピング領域２２６の少なくとも一部分の（最大）横方向寸法は、例えば、複数の補償領域１０３のうちの補償領域１０３の横方向寸法を上回ってもよい。遮蔽ドーピング領域２２６は、チャネル領域２２８の導電性を制御してもよい。遮蔽ドーピング領域２２６を伴うことなしには、高いゲート阻止電圧がゲートに印加された場合でもチャネルをターンオフすることは不可能でありうる。遮蔽ドーピング領域２２６は、トレンチ構造２２７の少なくとも１つの側壁（例えば、第１側壁）の一部分及び／又は下部から、複数のＦＥＴ構造のうちのＦＥＴ構造のチャネル領域２２８に向かって延在してもよい。例えば、遮蔽ドーピング領域２２６の少なくとも一部分は、ＪＦＥＴ構造のチャネル領域２２８に向かって延在してもよく、又はこれに直接的に隣接して配置されてもよい。例えば、遮蔽ドーピング領域２２６の第２部分は、遮蔽ドーピング領域２２６の第２部分が、ゲートドーピング領域２３１に隣接して（又はこれに対して平行に）配置されるように、ＪＦＥＴ構造のトランジスタゲート接触構造２３４に隣接して配置されたゲートドーピング領域２３１に向かって延在（又は突出）してもよい。
ＪＦＥＴ構造のチャネル領域２２８の少なくとも一部分は、遮蔽ドーピング領域２２６の第２部分とＪＦＥＴ構造のゲートドーピング領域２３１との間に配置されてもよい。例えば、半導体基板１０２内に配置されたチャネル領域２２８の少なくとも一部分は、半導体基板１０２の表面に対して実質的に水平（又は平行）であってもよい。例えば、遮蔽ドーピング領域２２６の第２部分とＪＦＥＴ構造のゲートドーピング領域２３１との間に配置されたチャネル領域２２８の一部分は、半導体基板１０２の表面に対して実質的に水平（又は平行）であってもよい。換言すれば、チャネル領域２２８の水平部分内の電荷担体のフローは、例えば、半導体基板１０２の表面に対して平行な方向におけるものであってもよい。
それぞれのＪＦＥＴ構造は、例えば、隣接するＭＧＤダイオード構造１０４の間に、且つ／又は隣接する（又は連続した）遮蔽ドーピング領域２２６の間に、且つ／又は複数の補償領域１０３の隣接する補償領域１０３の間に配置されてもよい。
半導体装置２１０は、半導体基板１０２の第１横方向表面２２９において複数のＪＦＥＴ構造の複数のソース領域２３３に電気的に接続されたソース接触構造２３２を含んでもよい。遮蔽ドーピング領域２２６、ＭＧＤ構造１０４のゲート電極材料２３５、ＭＧＤ構造１０４のソース領域、及び／又はＭＧＤ構造１０４のボディ領域は、例えば、半導体基板１０２の第１横方向表面２２９においてソース又はエミッタ接触構造２３２に電気的に接続されてもよい。
第１導電型（例えば、ｎドーピング）を有する複数のＦＥＴ構造のドレイン領域１２５は、例えば、半導体基板１０２の第２横方向側部（例えば、後部表面）に配置されてもよい。複数のＦＥＴ構造のドレイン領域１２５は、半導体基板１０２の第２横方向表面においてドレイン接触構造に電気的に接続されてもよい。
任意選択により、補償領域１０３の間のドリフト領域１０１の横方向寸法は、相対的に狭くなるように製造されてもよい。例えば、ＦＥＴ構造のドリフト領域の最大横方向寸法は、例えば、補償領域１０３の最大横方向寸法と等しくてもよい。
ＪＦＥＴチャネル領域２２８は、ＪＦＥＴ構造のトランジスタゲート２３４（又はゲートドーピング領域２３１）とソース電位でのｐ型ドーピング遮蔽ドーピング領域２２６との間に位置してもよい。半導体装置２１０は、アバランシェに対して安定性を有することができ、なぜなら、ゲート２３４（及びゲートドーピング領域２３１）が、ゲートドーピング領域２３１及びトランジスタゲート２３４に向かう方向において高電界によって生成される破過から、遮蔽ドーピング領域２２６によって保護されうるからである。
ＪＦＥＴ構造は、チャネル内の移動度が順バイアス動作のオン状態で制限されているＳｉＣのＭＯＳＦＥＴとは対照的に、チャネルが、ドーピング領域を含むと共に基板の高電子移動度を有することから、ＳｉＣ技術において使用されうる。従って、装置は、相対的に小さいターンオン抵抗値を有しうる。ドレイン電極がソース電極よりも低い電位にあることを意味するボディダイオードのフォワード動作では、ドレインからの電子は、負のゲートソース電圧（ＪＦＥＴチャネルカットオフ）でのｐ型ＳｉＣ（ソース電位での遮蔽ドーピング領域２２６）に対する高い障壁を克服しなければならず、この結果、バンドギャップに起因して大きい導電損失が生成されうる。
低フォワード閾値電圧を有するＭＧＤ構造１０４は、ドレイン領域１２５からの電子の除去を支援しうる。ＭＧＤ構造１０４のゲート電極材料２３５は、トレンチ構造２２７内に形成されてもよく、且つソース電位がゲート電極材料２３５に印加されてもよい。ＭＧＤ構造１０４のゲート電極材料２３５は、ゲート絶縁層２３６（例えば、誘電体層）により、ＭＧＤ構造１０４の第２導電型（例えば、ｐ型ドーピング）の材料によってドーピングされたボディ領域２３８から、且つｐ型領域（ボディ領域）の上方の（又はこれに隣接する）ＭＧＤ構造１０４の第１導電型（例えば、ｎ型ドーピング）の材料によってドーピングされたソース領域２３９から分離されてもよい。ＭＧＤ構造１０４のボディ領域２３８及びＭＧＤ構造１０４のソース領域２３９は、例えば、ソース接触構造２３２（ソース電極）に接続されてもよい。
また、ドリフトゾーン内の電位が低減された際に、ソース電位での（ＭＧＤ構造のボディ領域２３８とＭＧＤ構造のドリフト領域２３７との間の）直接的にｐ－ｎ接合での電位は低減されうる。従って、ｎ－チャネルは、ＭＧＤ構造のｐ型ドーピングボディ領域２３８の適切なドーピングにより、且つゲート絶縁層２３６（誘電体）の厚さの適切な寸法設定により、形成又は制御されうる。ｎ－チャネルは、例えば、ｐ－ｎ接合のフォワード方向における動作及び正孔の注入を伴うことなく、電子をドレイン（例えば、ドレイン領域）から直接的にｎ－ソース領域（ソース領域）に伝導しうる。
ＳｉＣの使用は、シリコン（Ｓｉ）と比較して大きいバンドギャップに起因して、ＭＧＤセルの寸法設定を更に容易にしうる。ボディダイオード構造１０４の高電流密度において、且つ大きいチャネル電圧降下及びチャネル移動度により、相対的に大きいフォワード電流でのフォワード電圧の増大の低減と、ボディダイオード構造１０４の良好なサージ電流強度とをもたらしうるｐ－ｎ接合を確立することができる。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図２Ａに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図１Ｃ）の又は後述（図２Ｂ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図２Ｂは、一実施形態による半導体装置２２０の概略図を示す。半導体装置２２０は、図２Ａと関連して記述されている半導体装置に類似したものであってもよい。例えば、半導体装置２２０は、図２Ａの半導体装置と関連して記述されている特徴のうちの１つ若しくは複数又はすべてを含んでもよい。
半導体装置２２０は、横方向に連続的に配置された連続的な（又は隣接する）ダイオード構造１０４の間に配置された２つのＪＦＥＴ構造を含んでもよい。例えば、半導体装置２２０は、横方向に連続的に配置された隣接する遮蔽ドーピング領域２２６の間に配置された２つのＪＦＥＴ構造を含んでもよい。例えば、２つのＪＦＥＴ構造は、共通の（又は共有された）トランジスタゲート及び／又は共通の（又は共有された）ゲートドーピング領域２３１を有してもよい。例えば、第１ＪＦＥＴ構造のチャネル領域２２８及び第２ＪＦＥＴ構造のチャネル領域２２８は、第１ＪＦＥＴ構造のソース領域２３３と第１ＪＦＥＴ構造の第１ソース領域２３３との間に配置されてもよい。例えば、第２ＪＦＥＴ構造のチャネル領域２２８は、ゲートドーピング領域２３１の第１部分と第１遮蔽ドーピング領域２２６との間に配置されてもよい。例えば、第２ＪＦＥＴ構造のチャネル領域２２８は、同一のゲートドーピング領域２３１の第２（異なる）部分と第２（異なる）遮蔽ドーピング領域２２６との間に形成されてもよい。第１ＪＦＥＴ構造のソース領域２３３及び第２ＪＦＥＴ構造のソース領域２３３は、例えば、第１横方向において、第１遮蔽ドーピング領域２２６と第２の（隣接するか又は連続的である）遮蔽ドーピング領域２２６との間に配置されてもよい。任意選択により、ＪＦＥＴ構造のペアは、半導体基板内で横方向に反復的に配置されてもよい。任意選択により、ＭＧＤダイオード構造１０４のボディ領域２３８及び隣接するＭＧＤダイオード構造１０４のボディ領域２３８は、ＪＦＥＴ構造のそれぞれのペアの間でオーバーラップしてもよい。例えば、第１ＭＧＤダイオード構造１０４及び第２ＭＧＤダイオード構造１０４の連続したボディ領域２３８は、ＪＦＥＴ構造のそれぞれのペアの間に配置されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図２Ｂに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図２Ａ）の又は後述（図２Ｃ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図２Ｃは、一実施形態による半導体装置２３０の概略図を示す。図２Ｃに示されている例では、複数のＦＥＴ構造は、例えば、複数のＭＯＳＦＥＴ又はＩＧＢＴ構造であってもよい。
それぞれのＭＯＳＦＥＴ構造は、トランジスタゲート２４４を含んでもよい。トランジスタゲート２４４は、ゲートトレンチ構造２４８内に配置されたトランジスタゲート電極材料２４５及びトランジスタゲート絶縁層２４６を含んでもよい。トランジスタゲート絶縁（例えば、酸化物）層２４６は、ゲートトレンチ構造２４８の側壁上に（例えば、第１垂直側壁及び第２垂直側壁上に）且つ下部に配置されてもよい。導電性トランジスタゲート電極材料２４５（例えば、ポリシリコン）は、例えば、トランジスタゲート絶縁層２４６が、トランジスタゲート電極材料２４５と半導体基板１０２との間に配置されるように、ゲートトレンチ構造２４８内に配置されてもよい（又はこれを少なくとも部分的に充填してもよい）。ＭＯＳＦＥＴ構造のトランジスタゲート２４４は、（相対的に厚い）ゲート誘電体によってソース領域から隔離されてもよく、且つ外部的にプレーン内で電極（例えば、ゲート接触構造）と接続されてもよい。
ゲートトレンチ構造２４８の少なくとも１つの側壁の少なくとも一部分は、ＭＯＳＦＥＴ又はＩＧＢＴ構造の第１導電型（例えば、ｎ型ドーピング）のドリフト領域１０１及び／又はＭＯＳＦＥＴ又はＩＧＢＴ構造の第２導電型（例えば、ｐ型ドーピング）のボディ領域２４１に隣接して配置されてもよい。例えば、ＭＯＳＦＥＴ又はＩＧＢＴ構造のドリフト領域１０１及び／又はＭＯＳＦＥＴ又はＩＧＢＴ構造のボディ領域２４１は、ゲートトレンチ構造２４８の（第１）側壁に隣接して配置されてもよい。ＭＯＳＦＥＴ又はＩＧＢＴ構造のボディ領域２４１は、ＭＯＳＦＥＴ又はＩＧＢＴ構造のソース又はエミッタ領域２４２とＭＯＳＦＥＴ又はＩＧＢＴ構造のドリフト領域１０１との間に配置されてもよい。ＭＯＳＦＥＴ又はＩＧＢＴ構造のソース又はエミッタ領域２４２は、ＭＯＳＦＥＴ又はＩＧＢＴ構造のボディ領域２４１と半導体基板１０２の第１横方向表面２２９との間でゲートトレンチ構造２４８の（第１）側壁に配置されてもよい。
任意選択により、ＭＯＳＦＥＴ又はＩＧＢＴ構造のボディ領域２４１は、トレンチ構造２２７の側壁に配置された遮蔽ドーピング領域２２６に接続されてもよい（例えば、電気的に接続されてもよい）。例えば、ＭＯＳＦＥＴ又はＩＧＢＴ構造のボディ領域２４１及び遮蔽ドーピング領域２２６は、互いに隣接して配置されてもよく、又は共通ドーピング領域を形成してもよい。任意選択により、ＭＯＳＦＥＴ又はＩＧＢＴ構造のボディ領域２４１及び遮蔽ドーピング領域２２６は、同一のドーピング濃度を有してもよい。
半導体装置２３０は、少なくとも１つの（例えば、１つ又は複数の）トランジスタゲート遮蔽ドーピング領域２４７を更に含んでもよい。この（又はそれぞれの）トランジスタゲート遮蔽ドーピング領域２４７は、トランジスタゲートトレンチ構造２４８の少なくとも１つの側壁（例えば、第１側壁の反対側の第２側壁）及び／又は下部に隣接して配置されてもよい。トランジスタゲート遮蔽ドーピング領域２４７は、トランジスタゲートトレンチ構造２４８よりも半導体基板１０２内に深く延在してもよい。例えば、トランジスタゲート遮蔽ドーピング領域２４７は、半導体構造１０２の第１横方向表面２２９から、トランジスタゲートトレンチ構造２４８の第１側壁に沿ってトランジスタゲートトレンチ構造２４８の下部まで延在してもよく、この場合、トランジスタゲート遮蔽ドーピング領域２４７の一部分は、トランジスタゲートトレンチ構造２４８の下部に形成される。
トランジスタゲート遮蔽ドーピング領域２４７は、複数の補償領域のうちの補償領域１０３とトランジスタゲートトレンチ構造２４８との間に隣接して配置されてもよい。この（又はそれぞれの）トランジスタゲート遮蔽ドーピング領域２４７の少なくとも一部分は、半導体基板１０２の第１横方向表面２２９と補償領域１０３の上部側面との間に位置してもよい。例えば、トランジスタゲート遮蔽ドーピング領域２４７の少なくとも一部分は、半導体基板１０２の第１横方向表面２２９と補償領域１０３との間で（直接的に）隣接して配置されてもよい。
任意選択により、トランジスタゲート遮蔽ドーピング領域２４７は、遮蔽ドーピング領域２２６と同一の導電型及び／又はドーピング濃度を有してもよい。トランジスタゲート遮蔽ドーピング領域２４７は、遮蔽ドーピング領域２２６と類似の（又は同一の）寸法を有してもよい。
任意選択により、ゲート遮蔽ドーピング領域２４７及び／又は遮蔽ドーピング領域２２６は、トランジスタのボディ及び／又はソース電位とのオーム接触状態にあってもよい。これは、例えば、図２Ｃに示されているように、ゲート遮蔽ドーピング領域２４７及び／又は遮蔽ドーピング領域２２６が、補償領域１０３をソース電位に電気的に接続するように機能しうる際に有益でありうる。但し、これは、必須ではない。ゲート遮蔽ドーピング領域２４７及び／又は遮蔽ドーピング領域２２６は、トランジスタゲート絶縁層２４６及び／又はゲート絶縁層２３６に過大な応力を印加しないように、ＭＧＤ構造のゲート電極２４５及び／又はゲート電極２３５の電圧と大幅に異なっていない電圧においてのみ、維持されうる。また、例えば、これは、例えば、ドリフト領域１０１のドーピングなどの反対の導電型の低ドーピングを伴うゲート遮蔽ドーピング領域２４７及び／又は遮蔽ドーピング領域２２６の間における小さいギャップによってのみ実現されうる。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図２Ｃに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図２Ｂ）の又は後述（図２Ｄ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図２Ｄは、一実施形態による半導体装置２４０の概略図を示す。図２Ｄに示されている例では、複数のＦＥＴ構造は、例えば、複数のＭＯＳＦＥＴ又はＩＧＢＴ構造であってもよい。
図２Ｄには、２つの隣接する（垂直の）ＭＯＳＦＥＴ構造の間に配置されたダイオード構造が示されている。ダイオード構造１０４は、ＳＤ構造１０４であってもよい。ＳＤ構造１０４は、例えば、半導体基板１０２の一部分との間にショットキー接触界面１２１を形成しうるショットキー接触１２３を含んでもよい。ショットキー接触１２３は、半導体基板１０２の第１横方向表面２２９に（又はこの上部又は上方に）配置されてもよい。ショットキー接触界面１２１は、例えば、半導体基板１０２の第１横方向表面２２９に沿って延在してもよい。ショットキー界面１２１は、ショットキー接触１２３とショットキーダイオード構造１０４のドリフト領域１２２との間に配置されてもよい。ショットキー接触界面１２１は、例えば、ショットキー接触１２３と半導体基板１０２との間で半導体基板１０２の第１横方向表面２２９に配置されてもよい。
ショットキー接触１２３及びショットキー接触界面１２１は、半導体基板１０２の第１横方向表面２２９に沿って、第１の（垂直の）ＭＯＳＦＥＴ構造のトランジスタゲートトレンチ構造２４８の少なくとも１つの側壁及び／又は下部に隣接して配置されたゲート遮蔽ドーピング領域２４７から、第２の隣接する（垂直の）ＭＯＳＦＥＴ構造に向かって横方向に延在してもよい。例えば、ショットキー接触１２３及びショットキー接触界面１２１は、第１ＭＯＳＦＥＴ構造のゲート遮蔽ドーピング領域２４７から、第２ＭＯＳＦＥＴ構造のボディ領域２４１に向かって（又はこれまで）横方向に延在してもよい。ショットキー接触１２３の第１部分は、半導体基板１０２の第１横方向表面２２９において第１ＭＯＳＦＥＴ構造のゲート遮蔽ドーピング領域２４７とオーバーラップしてもよい。ショットキー接触１２３の第２部分は、半導体構造１０２の第１横方向表面２２９において第２ＭＯＳＦＥＴ構造のボディ領域２４１とオーバーラップしてもよい。例えば、横方向に延在するショットキー接触１２３の第１部分は、第１ＭＯＳＦＥＴ構造のゲート遮蔽ドーピング領域２４７と半導体基板１０２の第１横方向表面２２９に配置されたソース接触構造２３２との間に（垂直に）配置されてもよい。例えば、横方向に延在するショットキー接触１２３の第２部分は、第２ＭＯＳＦＥＴ構造のボディ領域２４１と半導体基板１０２の第１横方向表面２２９に配置された第１ソース接触構造２３２との間に（垂直に）配置されてもよい。
横方向に延在するショットキー接触１２３の（最大）厚さは、例えば、３００ｎｍ未満（又は例えば２００ｎｍ未満、又は例えば１００ｎｍ未満）であってもよい。ショットキー接触１２３上に又はこの上方に配置された電力金属被覆は、２μｍ～１０μｍの厚さを有してもよい。任意選択により、ショットキー接触１２３は、図１Ａ～図２Ｃと関連して記述されているトレンチ構造内に形成されてもよいことが理解されよう。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図２Ｄに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図２Ｃ）の又は後述（図２Ｅ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図２Ｅは、一実施形態による半導体装置２５０の概略図を示す。図２Ｅに示されている例では、複数のＦＥＴ構造は、例えば、複数のＪＦＥＴ構造であってもよい。
ショットキー接触１２３は、隣接する（垂直の）ＪＦＥＴ構造の間に配置されてもよい。ＪＦＥＴ構造は、例えば、図２Ａと関連して記述されているＪＦＥＴ構造に類似したものであってもよい。例えば、それぞれのＪＦＥＴ構造は、例えば、遮蔽ドーピング領域２２６の少なくとも一部分に隣接して配置された第１ソース領域２３３を含んでもよい。それぞれのＪＦＥＴ構造は、例えば、半導体基板１０２内に配置されたゲートドーピング領域２３１及びチャネル領域２２８を含んでもよい。
ショットキー接触１２３及び／又はショットキー接触界面１２１は、半導体基板１０２の第１横方向表面２２９に沿って、例えば、（第１）遮蔽ドーピング領域２２６と（実質的に）垂直に延在する遮蔽ドーピング領域２４９との間で横方向に延在してもよい。
垂直に延在する遮蔽ドーピング領域２４９は、半導体基板１０２の第１横方向表面２２９から（実質的に）垂直に半導体基板１０２内に延在するドーピング領域であってもよい。垂直に延在する遮蔽ドーピング領域２４９は、第１ダイオード構造１０４と第２の（隣接する）ダイオード構造１０４との間に配置されてもよい。例えば、垂直に延在する遮蔽ドーピング領域２４９は、第１ダイオード構造１０４に隣接して配置された（第１）遮蔽ドーピング領域２２６と隣接する（連続的な）第２ダイオード構造１０４に隣接して配置された（第１）遮蔽ドーピング領域２２６との間に配置されてもよい。垂直に延在する遮蔽ドーピング領域２４９は、第１ＪＦＥＴ構造のゲートドーピング領域２３１と隣接する第２ＪＦＥＴ構造のソース領域２３３に隣接して配置された（第１）遮蔽ドーピング領域２２６との間に配置されてもよい。
ショットキー接触１２３及び／又はショットキー接触界面１２１は、例えば、遮蔽ドーピング領域２２６から、垂直に延在する遮蔽ドーピング領域２４９に向かって（又はこれまで）延在してもよい。第１遮蔽ドーピング領域２２６は、例えば、複数の補償領域の補償領域１０３とダイオード構造１０４との間に配置されてもよい。ショットキー接触１２３の第１部分は、半導体基板１０２の第１横方向表面２２９において遮蔽ドーピング領域２２６とオーバーラップしてもよい。ショットキー接触１２３の第２部分は、半導体基板１０２の第１横方向表面２２９において、垂直に延在する遮蔽ドーピング領域２４９とオーバーラップしてもよい。例えば、横方向に延在するショットキー接触１２３の第１部分は、第１ＭＯＳＦＥＴの遮蔽ドーピング領域２２６と半導体基板１０２の第１横方向表面２２９に配置された第１ソース接触構造２３２との間に（垂直に）配置されてもよい。例えば、横方向に延在するショットキー接触１２３の第２部分は、垂直に延在する遮蔽ドーピング領域２４９と半導体基板１０２の第１横方向表面２２９に配置された第１ソース接触構造２３２との間に（垂直に）配置されてもよい。
垂直に延在する遮蔽ドーピング領域２４９は、第２導電型（例えば、ｐ型ドーピング）を含んでもよい（又はこれを具備してもよい）。垂直に延在するドーピング領域２４９のドーピング濃度は、複数の補償領域のドーピング濃度を上回ってもよい。例えば、垂直に延在する遮蔽ドーピング領域２４９は、１×１０１６ドーパント原子／ｃｍ３超（又は例えば１×１０１７ドーパント原子／ｃｍ３超、又は例えば１×１０１８ドーパント原子／ｃｍ３超）の正味ドーピング濃度を有してもよい。任意選択により、垂直に延在する遮蔽ドーピング領域２４９は、例えば、遮蔽ドーピング領域２２６と同一の（又は類似の）ドーピング濃度を有してもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図２Ｅに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図２Ｄ）の又は後述（図２Ｆ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図２Ｆは、一実施形態による半導体装置２６０の概略図を示す。半導体装置２６０は、図２Ｅと関連して記述されている半導体装置に類似したものであってもよい。
図２Ｅにおいて示されている垂直に延在する遮蔽ドーピング領域２４９は、省略されてもよい。遮蔽ドーピング領域２２６は、例えば、Ｔ字形状の構造であってもよい。遮蔽ドーピング領域２２６は、半導体基板１０２の第１横方向表面２２９から、遮蔽ドーピング領域２２６に隣接する補償領域１０３に向かって（又はこれまで）垂直に延在する第１部分を含んでもよい。遮蔽ドーピング領域２２６の第２部分は、遮蔽ドーピング領域２２６の第１部分から、第１ＪＦＥＴ構造のチャネル領域２２８に向かって横方向に突出（延在）してもよい。ＪＦＥＴ構造のチャネル領域２２８の少なくとも一部分は、遮蔽ドーピング領域２２６の第２部分とＪＦＥＴ構造のゲートドーピング領域２３１との間に配置されてもよい。遮蔽ドーピング領域２２６の第２部分は、遮蔽ドーピング領域２２６の第２部分が、ＪＦＥＴの横方向に延在するゲートドーピング領域２３１の５０％超に対して平行に配置されるように、横方向に延在してもよい。
遮蔽ドーピング領域２２６の第３部分は、任意選択により、遮蔽ドーピング領域２２６の第２部分とは反対の方向において、遮蔽ドーピング領域２２６の第１部分から横方向に突出（又は延在）してもよい。遮蔽ドーピング領域２２６の第３部分は、隣接する遮蔽ドーピング領域２２６及び／又は隣接する第２ＪＦＥＴ構造に向かって延在してもよい。ショットキーダイオード構造１０４の（ｎ－ドーピング）ドリフト領域１２２の少なくとも一部分は、例えば、ショットキー接触１２３と遮蔽ドーピング領域２２６の第３部分との間で横方向に配置されてもよい。
遮蔽ドーピング領域２２６の第３部分は、例えば、補償領域１０３として、更にゲートドーピング領域２３１の方向に延在していない。第１遮蔽ドーピング領域２２６の第２部分と隣接する第２遮蔽ドーピング領域２２６の第３部分との間の横方向距離は、この横方向距離が、ゲート２３４及びショットキー接触１２３の方向において電界の到達範囲（又は破過）を決定するように制御されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図２Ｆに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図２Ｅ）の又は後述（図２Ｇ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図２Ｇは、一実施形態による半導体装置２７０の概略図を示す。
図２Ｂと関連して記述されている半導体装置と同様に、半導体装置２７０は、横方向に連続的に配置された連続的な（又は隣接する）ダイオード構造１０４の間に配置された２つのＪＦＥＴ構造を含んでもよい。例えば、半導体装置２７０は、横方向に連続的に配置された隣接する遮蔽ドーピング領域２２６の間に配置された２つのＪＦＥＴ構造を含んでもよい。例えば、２つのＪＦＥＴ構造は、第１ダイオード構造１０４に隣接する遮蔽ドーピング領域２２６と隣接する第２ダイオード構造１０４に隣接する遮蔽ドーピング領域２２６との間に配置されてもよい。例えば、２つのＪＦＥＴ構造は、共通の（又は共有された）トランジスタゲート及び／又は共通の（又は共有された）ゲートドーピング領域２３１を有してもよい。
図２Ｅと関連して記述されている半導体装置と同様に、ダイオード構造１０４のショットキー接触１２３及び／又はショットキー接触界面１２１は、例えば、半導体基板１０２の第１横方向表面２２９に沿って、（第１）遮蔽ドーピング領域２２６と垂直に延在する遮蔽ドーピング領域２４９との間で横方向に延在してもよい。任意選択により、それぞれの垂直に延在する遮蔽ドーピング領域２４９は、第１ＪＦＥＴ構造の遮蔽ドーピング領域２２６と隣接する第２ＪＦＥＴ構造の遮蔽ドーピング領域２２６との間に配置されてもよい。
図２Ａ～図２Ｇと関連して記述されている様々な例は、それぞれ相互の関係でダイオード構造１０４及びＦＥＴ構造の異なる構成を示す。いくつかの例では、ＭＧＤ／ＳＤセル及びＭＯＳＦＥＴ／ＪＦＥＴセルは、互いに直接的に隣接しているものとして示されている。例えば、それぞれのＭＧＤ／ＳＤ構造１０４は、ＭＯＳＦＥＴ／ＪＦＥＴ構造に隣接していてもよい（ＭＧＤ－ＭＯＳＦＥＴ－ＭＧＤ－ＭＯＳＦＥＴ構成）。いくつかの例では、半導体装置は、１つの（又はこれを上回る数の）横方向に隣接するＭＧＤ／ＳＤ構造１０４ごとに、２つの（又はこれを上回る数の）横方向に隣接するＭＯＳＦＥＴ／ＪＦＥＴセル構造の反復したブロックを含んでもよい（例えば、１つのＭＧＤセルごとに２つのＭＯＳセル、又は例えばＭＯＳＦＥＴ－ＭＯＳＦＥＴ－ＭＧＤ－ＭＯＳＦＥＴ－ＭＯＳＦＥＴ－ＭＧＤ構成）。この代わりに、又は任意選択により、半導体装置は、２つの横方向に隣接するＭＧＤ／ＳＤ構造１０４ごとに、３つの横方向に隣接するＭＯＳＦＥＴ／ＪＦＥＴセル構造の反復したブロックを含んでもよい（例えば、２つのＭＧＤセルごとに３つのＭＯＳセル、又は例えばＭＯＳＦＥＴ－ＭＯＳＦＥＴ－ＭＯＳＦＥＴ－ＭＧＤ－ＭＧＤ－ＭＯＳＦＥＴ－ＭＯＳＦＥＴ－ＭＯＳＦＥＴ－ＭＧＤ－ＭＧＤ構成）。この代わりに、又は任意選択により、半導体装置は、２つの横方向に隣接するＭＧＤ／ＳＤ構造１０４ごとに１つのＭＯＳＦＥＴ／ＪＦＥＴセル構造の反復したブロックを含んでもよい（例えば、２つのＭＧＤセルごとに１つのＭＯＳセル、又は例えばＭＯＳＦＥＴ－ＭＧＤ－ＭＧＤ－ＭＯＳＦＥＴ－ＭＧＤ－ＭＧＤ構成）。この代わりに、又は任意選択により、ＭＯＳＦＥＴ／ＪＦＥＴ及びＭＧＤ／ＳＤセルは、横方向において、横方向に交互に変化するように配置されてもよい。この代わりに、又は任意選択により、２つ又は３つ又は４つのＭＯＳＦＥＴ／ＪＦＥＴセルが、複数のＭＧＤ／ＳＤセルに横方向に隣接して配置されてもよい。
ＭＯＳＦＥＴ／ＪＦＥＴ及びＭＧＤ／ＳＤダイオードセルのピッチは、例えば、ＭＯＳＦＥＴ又はＪＦＥＴ構造と比較して、ダイオードの必要とされる電流搬送容量に応じて変化してもよい。そのそれぞれが交互に変化するように起動されうると共に、チップの隣接する非活動部分が、例えば、熱拡散のために使用されうることから、ＭＯＳＦＥＴ／ＪＦＥＴ及びＭＧＤ／ＳＤセルの混合した配置は、トランジスタの熱能力を改善しうる。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図２Ｇに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図２Ｆ）の又は後述（図３Ａ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図３Ａ～図３Ｃは、様々な実施形態による半導体装置用の可能なレイアウトの概略平面図を示す。例えば、図３Ａ～図３Ｃは、ＭＯＳＦＥＴ／ＪＦＥＴ構造及びＭＧＤ／ＳＤ構造が、半導体基板１０２の異なる領域内での大きいブロックとして分離されうることを示す。
図３Ａは、半導体装置３１０のレイアウトの概略平面図を示す。
半導体装置３１０の複数のＦＥＴ構造は、半導体基板１０２の第１部分３５１（例えば、トランジスタセル領域）内に配置されてもよい。半導体装置３１０のダイオード構造１０４は、半導体基板１０２の第２部分３５２内に形成されてもよい。半導体基板１０２の第２部分３５２は、平面図において、半導体基板１０２の第１部分を横方向に取り囲んでいてもよい。エッジ終端部分３５３は、例えば、平面図において、半導体基板１０２の第２部分を横方向に取り囲んでいてもよい（又は横方向に包囲していてもよく、若しくはその周囲を取り囲むように形成されていてもよい）。
図３Ｂは、半導体装置３２０のレイアウトの概略平面図を示す。
半導体装置３１０の複数のＦＥＴ構造は、半導体基板１０２の第１部分３５１（例えば、トランジスタセル領域）内に配置されてもよい。半導体装置３１０のダイオード構造１０４は、半導体基板１０２の第２部分３５２Ａ及び半導体基板の第３部分３５２Ｂ内に形成されてもよい。半導体基板１０２の第２部分３５２Ａは、平面図において、半導体基板１０２の第１部分３５１の第１横方向側面において（又はこれに隣接して）形成されてもよい。半導体基板１０２の第３部分３５２Ｂは、平面図において、半導体基板１０２の第１部分の第２横方向側面（第１横方向側部の反対）において（又はこれに隣接して）形成されてもよい。エッジ終端部分３５３は、例えば、平面図において、半導体基板１０２の第２部分３５２Ａ、半導体基板１０２の第３部分３５２Ｂ、及び半導体基板１０２の第１部分３５１を横方向に取り囲んでいてもよい（又は横方向に包囲していてもよく、若しくはその周囲を取り囲むように形成されていてもよい）。
図３Ｃは、半導体装置３３０のレイアウトの概略平面図を示す。
半導体装置３１０の複数のＦＥＴ構造は、半導体基板１０２の第１部分３５１（例えば、トランジスタセル領域）内に配置されてもよい。半導体装置３１０のダイオード構造１０４は、半導体基板１０２の第２部分３５２内に形成されてもよい。半導体基板１０２の第１部分３５１は、平面図において、半導体基板１０２の第２部分を横方向に取り囲んでいてもよい。エッジ終端部分３５３は、例えば、平面図において、半導体基板１０２の第１部分を横方向に取り囲んでいてもよい（又は横方向に包囲していてもよく、若しくはその周囲を取り囲むように形成されていてもよい）。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図３Ａ～図３Ｃに示されている実施形態は、それぞれ、提案された概念又は上述（例えば、図１Ａ～図２Ｇ）の又は後述（図４～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図４は、一実施形態による半導体装置４００の概略図を示す。
半導体装置４００は、半導体基板１０２に配置された電界効果トランジスタ構造４６１を含む。
半導体装置４００は、半導体基板１０２の表面２２９から半導体基板１０２内に延在するトレンチ構造２２７を更に含む。トレンチ構造２２７は、トレンチ構造２２７内においてショットキーダイオード構造のショットキー接触界面又は金属－絶縁－半導体ゲート制御ダイオード構造のゲートを含む。
半導体装置４００は、トレンチ構造２２７の少なくとも１つの側壁４６２から、電界効果トランジスタ構造４６１のチャネル領域２２８に向かって延在する遮蔽ドーピング領域２２６を更に含む。
半導体装置４００がショットキーダイオード構造のショットキー接触界面又は金属－絶縁－半導体ゲート制御ダイオード構造のゲートを含むことに起因して、ドリフト領域とボディ領域との間のバイポーラ／ｐ－ｎボディダイオードよりも小さいフォワード電圧を有するユニポーラ電流経路が提供されうる。これは、例えば、半導体装置４００のスイッチング損失の低減、スイッチング速度の増大、及び／又はフォワード電圧降下又はフォワード損失の改善をもたらしうる。遮蔽ドーピング領域２２６がトレンチ構造２２７の少なくとも１つの側壁４６２の一部分から電界効果トランジスタ構造４６１のチャネル領域２２８に向かって延在していることに起因して、電界効果トランジスタ構造４６１のゲートは、ゲートに向かう方向において高電界によって生成される破過から、遮蔽ドーピング領域２２６によって保護されうる。
半導体装置４００は、図１Ａ～図３Ｃと関連して記述されている半導体装置に類似したものであってもよい。
電界効果トランジスタ構造４６１は、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）構造、又は接合型電界効果トランジスタ（ＪＦＥＴ）構造であってもよい。
ショットキーダイオード構造は、例えば、半導体基板１０２の一部分との間にショットキー接触界面（例えば、ショットキー接合）を形成するショットキー接触を含んでもよい。ショットキー界面は、例えば、ショットキー接触と（トレンチ構造２２７の第１側壁での）ショットキーダイオード構造のドリフト領域との間に配置されてもよい。ＳＤ構造のドリフト領域は、例えば、半導体基板１０２の共通ドリフトゾーンの一部分であってもよい。
ＭＧＤ構造のゲートは、（トレンチ構造２２７の第１側壁での）ＭＧＤ構造１０４の第１導電型（例えば、ｎ型ドーピング）のドリフト領域及び／又はＭＧＤダイオード構造１０４の第２導電型（例えば、ｐ型ドーピング）のボディ領域に隣接して配置されてもよい。ＭＧＤ構造１０４のドリフト領域は、例えば、半導体基板１０２の共通ドリフトゾーンの一部分であってもよい。
トレンチ構造２２７の（第１）側壁は、例えば、ＳＤ構造のドリフト領域又はＭＧＤ構造１０４のドリフト領域に隣接して配置されてもよい。遮蔽ドーピング領域２２６は、例えば、トレンチ構造２２７の少なくとも１つの側壁（例えば、第１側壁の反対側の第２側壁）及び／又は下部に隣接して配置されてもよい。遮蔽ドーピング領域２２６は、例えば、トレンチ構造２２７よりも深く半導体基板内に延在してもよい。
半導体基板１０２内に配置されたチャネル領域２２８の少なくとも一部分は、例えば、半導体基板１０２の表面２２９に対して実質的に水平であってもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図４に示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図２Ｃ）の又は後述（図５Ａ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図５Ａは、一実施形態による半導体装置５１０の概略図を示す。
半導体装置５１０は、トレンチ構造２２７内において金属－絶縁－半導体ゲート制御ダイオード構造１０４を含むトレンチ構造２２７を含んでもよい。ＭＧＤ構造１０４のゲートは、例えば、トレンチ構造２２７内に配置されたゲート電極材料２３５及びゲート絶縁層２３６を含んでもよい。
トレンチ構造２２７の第１側壁の少なくとも一部分は、ＭＧＤダイオード構造１０４の第１導電型（例えば、ｎ型ドーピング）のドリフト領域２３７及び／又はＭＧＤダイオード構造１０４の第２導電型（例えば、ｐ型ドーピング）のボディ領域２３８に隣接して配置されてもよい。ＭＧＤダイオード構造１０４のボディ領域２３８は、例えば、ＭＧＤダイオード構造１０４のソース領域２３９とＭＧＤダイオード構造のドリフト領域２３７との間に配置されてもよい。
第１ソース接触構造２３２は、例えば、ＭＧＤ構造１０４のソース領域及びＭＧＤ構造１０４のゲート（例えば、ゲート電極２３５）に電気的に接続されてもよい。ＭＧＤ構造１０４は、トレンチ構造２２７内に配置されると共にソース電位において接続されたゲート電極２３５を含んでもよい。ゲート電極２３５は、ゲート絶縁層２３６（例えば、誘電材料）により、ＭＧＤ構造１０４のボディ領域２３８から分離されてもよい。ＭＧＤ構造１０４のｎ－チャネルは、例えば、ＭＯＳＦＥＴの閾値電圧よりも小さい閾値電圧を有してもよい。
半導体装置５１０は、例えば、トレンチ構造２２７の少なくとも１つの側壁（例えば、第１側壁の反対側の第２側壁）及び／又は下部に隣接して配置された遮蔽ドーピング領域２２６を含んでもよい。ｐ－遮蔽ドーピング領域２２６は、相対的に大きい電界からゲート絶縁層２３６（例えば、ゲート誘電体）を保護しうる。
任意選択により、遮蔽ドーピング領域２２６のドーピング濃度は、横方向に変化してもよい。例えば、遮蔽ドーピング領域２２６のドーピング濃度は、遮蔽ドーピング領域２２６が、ＭＧＤ構造１０４のチャネル又はボディ領域に向かって相対的に低いドーピング濃度（例えば、１×１０１６ドーパンド原子ｃｍ３～１×１０１７ドーパント原子／ｃｍ３）を有しうるように、且つ隣接するＦＥＴ構造に向かって、且つ／又は相対的に低いドーピング濃度に隣接して相対的に高いドーピング濃度（例えば、少なくとも１×１０１８ドーパント原子／ｃｍ３）を有しうるように、横方向に変化してもよい。ｐ型ドーピング遮蔽ドーピング領域２２６内のドーピングの横方向の変動に起因して、例えば、阻止状態で電界を遮蔽しうると共にｎソース領域に対する欠乏ゾーンの進入を防止しうる相対的に小さい閾値電圧及び遮蔽ドーピングが可能になりうる。遮蔽ドーピングは、破壊場所を（例えば、チャネルから離隔した状態で）固定するために低下させられてもよく、且つ従って、ＭＯＳＦＥＴのアバランシェ強度を改善しうる。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図５Ａに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図４）の又は後述（図５Ｂ～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図５Ｂは、一実施形態による半導体装置５２０の概略図を示す。
半導体装置５２０は、図５Ａと関連して記述されている半導体装置に類似したものであってもよい。例えば、半導体装置５２０は、図５Ａと関連して記述されているＭＧＤダイオード構造１０４を含んでもよい。半導体装置５２０は、例えば、スーパー接合装置であってもよい。
これに加えて、又は任意選択により、トレンチ構造２２７の第２側壁上に（又はこれに）配置されたゲート絶縁層２３６の厚さは、トレンチ構造２２７の第１側壁上に（又はこれに）配置されたゲート絶縁層２３６の厚さを上回ってもよい。例えば、トレンチ構造２２７の第２側壁におけるゲート電極２３５と遮蔽ドーピング領域２２６との間のゲート絶縁層２３６の厚さは、トレンチ構造２２７の第１側壁上に（又はこれに）配置されたゲート絶縁層２３６の厚さを上回ってもよい。相対的に厚いゲート絶縁層２３６（酸化物）は、例えば、相対的に大きい阻止電圧を許容しうる。
遮蔽ドーピング領域２２６は、例えば、遮蔽ドーピング領域２２６と同一の導電型を有する垂直の柱構造（例えば、補償領域）の一部分であってもよい（又はこれに接続されていてもよい）。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図５Ｂに示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図５Ａ）の又は後述（図６～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図６は、一実施形態による半導体装置６００の一部分の概略図を示す。
半導体装置６００は、半導体基板１０２の第１横方向表面から垂直に、半導体基板１０２内に垂直に延在する電極構造を含んでもよい。電極構造は、例えば、垂直寸法（又は範囲）を有してもよい。例えば、電極構造は、半導体基板１０２の第１横方向表面から、半導体基板１０２内に５μｍ超（又は１０μｍ超、又は２０μｍ超）の深さだけ延在してもよい。
電極構造は、第１部分６２３と、第２部分１２３とを有してもよい。電極構造の第１部分６２３は、電極構造の第２部分１２３よりも小さい横方向寸法を有してもよい。電極構造の第２部分１２３は、半導体基板１０２の第１横方向表面と電極構造の第１部分６２３との間に垂直に配置されてもよい。電極構造の第２部分１２３は、ショットキー接触１２３とＳＤ構造１０４の少なくとも１つのドリフト領域１２２との間にショットキー接触界面１２１を形成する、ショットキーダイオード構造１０４のショットキー接触を形成してもよい（又はこれであってもよい）。例えば、電極構造の第２部分１２３は、ＳＤ構造１０４の（ｎ型ドーピング）ドリフト領域１２２により、横方向に取り囲まれていてもよい。
電極構造の第１部分６２３は、第２部分１２３の下部から垂直に半導体基板１０２内に延在してもよい。電極構造の第１部分６２３は、例えば、ｐ型ドーピング領域６２６によって横方向に取り囲まれていてもよい。ｐ型ドーピング領域６２６は、例えば、電極構造の第１部分６２３と（ｎ型ドーピング）ドリフトゾーンとの間で横方向に配置されてもよい。
（ｐ型ドーピング領域上での）電極構造の第２部分１２３は、ソース電位に接続されることにより、トレンチ構造２２７の１つ又は複数の側壁に少なくとも１つのショットキー接触を形成してもよい。電極構造の第１部分６２３は、オームソース接触を形成してもよく、且つｐ型ドーピング領域６２６内の金属と整列した状態にあってもよく、又はこれによって充填されてもよい（又はこれによって横方向に取り囲まれうる）トレンチ内に埋め込まれた状態で位置してもよい。任意選択により、電極構造の第１部分６２３がその内部に形成されるトレンチは、鋭いエッジを有する必要はない。例えば、トレンチのエッジは、（例えば、調節されたドライエッチングプロセス及び／又は低圧力フローを伴う水素（Ｈ２）雰囲気中での温度プロセスなどの）エッチングプロセスによって丸められてもよい。
オーム接触（例えば、電極構造の第１部分６２３）は、トレンチの下部に沿ってフラットであるだけではなく、ｐ型ドーピング領域６２６内の（又はこれによって横方向に取り囲まれている）トレンチ内に延在していることから、動的動作の更なる改善が実現されうる。トレンチが高導電性材料によって充填された場合、ｐ－ＳｉＣ柱状体内のオーム経路抵抗値が低減されうる。高導電性材料は、金属（例えば、アルミニウム、銅、タングステン、又はモリブデン）、高ドーピングされたポリＳｉ、又は金属ケイ化物（タングステン－チタニウム）であってもよい。従って、（ｐ－遮蔽ドーピング領域とＦＥＴドリフト領域との間における）ｐ－ｎダイオードの直列抵抗値が低減されうる。ボディダイオード構造１０４の高電流動作が改善されうると共に、ＳｉＣ内での乏しい正孔移動度の問題が解決されうる。流れ出る正孔電流が金属内で横方向に流れ、これにより、低オーム領域内で垂直に流れうると共に、従って、ｐ型ドーピング遮蔽ドーピング領域内の電界に影響を及しえないことから、ｐ柱状体の深く到達する接触は、ＦＥＴトランジスタ構造のアバランシェ強度を改善しうる。
深く到達するｐ型ドーピング領域を製造するために、いくつかのプロセスが使用されうる。ｐ型ドーピング領域は、局所的なｐ打込みを使用して形成されてもよい。例えば、深い垂直のｐ型ドーピング領域は、エピタキシャル半導体層の成長と打込みプロセスの間で反復的に交互に変化させることにより形成されてもよい。任意選択により、最も上位の層（又は部分）内での打込みは、（その内部における電極構造の材料の堆積を要する）トレンチ構造を形成するためのマスクを伴うエッチングプロセスの実行前に省略されてもよい。この結果、ショットキー接触の散乱が低減されうる。
任意選択により、トレンチフロア内での高度なｐ型ドーピングがスペーサ（例えば、酸化物層）上に打込まれてもよく、この結果、（例えば、トレンチフロアとの接触の際のアクセプタイオンの横方向散乱などの）側壁内でのドーピング原子の散乱が防止されうる。
この代わりに、又は任意選択により、電極トレンチは、エッチングされてもよい。電極トレンチは、エピタキシャル成長又はプラズマドーピングによる高度なｐ－表面ドーピングを使用することにより、ｐ型Ｅｐｉ（例えば、ｐ型エピタキシャル半導体）と整列した状態にあってもよい。トレンチ構造を形成するために、表面の近傍において、（反応イオンエッチングＲＩＥを使用して）バックエッチングが実行されてもよい。トレンチ構造の下部を保護するために、電極トレンチの上部は、停止層（例えば、ＳｉＯ２、又は例えばポリＳｉ、又は例えば炭素、又は例えばフォトレジスト）と整列した状態にあってもよく、停止層は、ＲＩＥエッチング後に除去されてもよい。
この代わりに、トレンチの完成した側壁及びトレンチ下部は、プラズマドーピングされてもよく、又は打込みであってもよく、且つ上部領域内でｐ型ドーピングを除去するために、電極トレンチの上部部分は、エッチングによって拡張されてもよい（これは、トレンチの拡張された部分内での電極材料の堆積によって後続される）。この代わりに、トレンチの上部部分は、ｐドーピングが柱の下部領域内にのみ位置しうると共に、第２バックエッチングが放棄されうるように、カバー層によって保護されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図６に示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図５Ｂ）の又は後述（図７～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図７は、一実施形態による半導体装置７００の概略図を示す。
半導体装置７００は、半導体基板１０２に配置された接合型電界効果トランジスタ構成の複数の接合型電界効果トランジスタ構造７７１を含む。半導体装置は、少なくとも１つの金属－絶縁－半導体ゲート制御ダイオード構造７０４を更に含む。
半導体装置７００が、ショットキーダイオード構造のショットキー接触界面又は金属－絶縁－半導体ゲート制御ダイオード構造のゲートを含むことに起因して、ドリフト領域とボディ領域の間におけるバイポーラ／ｐ－ｎボディダイオードよりも小さいフォワード電圧を有するユニポーラ電流経路が提供されうる。これは、例えば、半導体装置７００のオン状態損失及び半導体装置７００のスイッチング損失の低減、スイッチング速度の増大、及び／又はフォワード電圧降下又はフォワード損失の改善をもたらしうる。
複数の接合型電界効果トランジスタ構造７７１は、少なくとも１つの金属－絶縁－半導体ゲート制御ダイオード構造７０４と並列に電気的に接続されてもよい。
複数の接合型電界効果トランジスタ構造７７１のうちの接合型電界効果トランジスタ構造７７１のチャネル領域は、半導体基板１０２内に配置されてもよい。チャネル領域の少なくとも一部分は、例えば、半導体基板１０２の表面との関係において実質的に水平に延在してもよい。
半導体装置７００は、例えば、金属－絶縁－半導体ゲート制御ダイオード構造７０４と複数の接合型電界効果トランジスタ構造７７１のうちの接合型電界効果トランジスタ構造７７１のチャネル領域との間に配置された遮蔽ドーピング領域を更に含んでもよい。
半導体装置７００は、例えば、図２Ａと関連して記述されている半導体装置に類似したものであってもよい。但し、例えば、図２Ａと関連して記述されている補償領域は省略されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図７に示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図６）の又は後述（図８～図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図８は、一実施形態による半導体装置８００の概略図を示す。
半導体装置８００は、複数のＪＦＥＴ構造７７１を含んでもよい。それぞれのＪＦＥＴ構造７７１は、半導体基板１０２の第１横方向表面２２９から半導体基板１０２内に垂直に延在するゲートドーピング領域７３１を含んでもよい。ゲートドーピング領域７３１は、半導体基板１０２の第１横方向表面２２９に配置されたＪＦＥＴ構造７７１のソース領域と半導体基板１０２の第２（反対側）横方向表面に配置されたＪＦＥＴ構造７７１のドレイン領域との間におけるチャネル領域７２８の導電性を制御するために、ＪＦＥＴ構造７７１のゲート接触によって制御されてもよく、又はこれに対して接続されてもよい。チャネル領域７２８は、例えば、隣接するゲートドーピング領域７３１の間に、且つ／又はゲートドーピング領域と遮蔽ドーピング領域２２６との間に垂直に配置されてもよい。チャネル領域７２８内の電荷担体は、ＪＦＥＴ構造７７１のソース領域とＪＦＥＴ構造のドリフト領域１０１との間で垂直に流れてもよい。ＪＦＥＴ構造７７１のドリフト領域１０１は、例えば、半導体基板１０２の第２横方向表面において、ＪＦＥＴ構造７７１のドレイン領域に隣接して配置されてもよい。
それぞれの遮蔽ドーピング領域２２６は、ＳＤ構造のショットキー接触界面又はＭＧＤ構造のゲートがその内部に形成されるトレンチ構造の少なくとも１つの側壁及び／又は下部に隣接して配置されてもよい。トレンチ構造２２７の第１側壁の少なくとも一部分は、ＭＧＤダイオード構造１０４のドリフト領域２３７（ｎ型ドーピング）及び／又はＭＧＤダイオード構造１０４のボディ領域２３８（ｐ型ドーピング）に隣接して配置されてもよい。ＭＧＤダイオード構造１０４のボディ領域２３８は、例えば、ＭＧＤダイオード構造１０４のソース領域２３９とＭＧＤダイオード構造のドリフト領域２３７との間に配置されてもよい。
この代わりに、又は任意選択により、遮蔽ドーピング領域２２６は、トランジスタゲート接触構造に電気的に接続されてもよい。トランジスタゲート接触構造は、例えば、（ゲートドーピング領域７３１を制御するために）複数のＦＥＴ構造のトランジスタゲートに接触してもよい（又はこれに電気的に接続されてもよい）。
ＪＦＥＴ構造７７１のチャネル領域７２８は、例えば、隣接する（又は連続した）ダイオード構造１０４の間に配置されてもよい。例えば、少なくとも１つのチャネル領域７２８（例えば、複数のチャネル領域７２８）は、例えば、隣接する（又は連続した）ダイオード構造１０４の間に配置されてもよい。
ＪＦＥＴ構造のソース領域２３３は、空間電荷ゾーンにより、ＪＦＥＴ構造のｐ－ゲート７３１から（部分的に又は完全に）遮蔽されてもよい。ＭＧＤ構造１０４は、例えば、ドレインからの電子がＭＧＤ構造１０４の端子において除去されることを許容している。例えば、低又は中間負荷電流の場合、制御駆動が使用されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細又は態様について説明する。図８に示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図７）の又は後述（図９及び図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図９は、一実施形態による半導体装置９００の概略図を示す。
半導体装置９００は、図８と関連して記述されている半導体装置に類似したものであってもよい。例えば、半導体装置９００は、図８と関連して記述されているように、複数の垂直に延在するゲートドーピング領域７３１及び垂直チャネル領域７２８を含んでもよい。
半導体装置９００は、図２Ｄと関連して記述されているように、１つ又は複数のショットキー接触１２３を含んでもよい。それぞれのショットキー接触１２３の第１部分は、半導体基板１０２の第１横方向表面２２９において、第１の垂直に延在する遮蔽ドーピング領域２４９とオーバーラップしてもよい。ショットキー接触１２３の第２部分は、例えば、半導体基板１０２の第１横方向表面２２９において、第２の垂直に延在する遮蔽ドーピング領域２４９とオーバーラップしてもよい。
任意選択により、ショットキー接触１２３は、半導体基板１０２の第１横方向表面２２９に配置されてもよい。この代わりに、又は任意選択により、ショットキー接触１２３は、例えば、第１の垂直に延在する遮蔽ドーピング領域２４９及び第２の垂直に延在する遮蔽ドーピング領域２４９よりも半導体基板１０２内に深く延在してもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図９に示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図８）の又は後述（図１０）の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
図１０は、一実施形態による半導体装置９１０の概略図を示す。
半導体装置９１０は、半導体基板に配置された電界効果トランジスタ構造７７１を含んでもよい。半導体装置９１０は、ショットキーダイオード構造のショットキー接触１２３を更に含んでもよい。半導体装置９１０は、ショットキーダイオード構造のショットキー界面から電界効果トランジスタ構造７７１のチャネル領域に向かって延在する遮蔽ドーピング領域２２６を更に含んでもよい。
電界効果トランジスタ構造７７１は、図２Ａと関連して記述されているように、ＪＦＥＴ構造７７１であってもよい。
半導体装置９１０は、図２Ｄと関連して記述されているように、横方向に延在するショットキー接触１２３を含んでもよい。ショットキー接触１２３の第１部分は、半導体基板１０２の第１横方向表面２２９において、垂直に延在する遮蔽ドーピング領域２４９とオーバーラップしてもよい。ショットキー接触１２３の第２部分は、半導体基板１０２の第１横方向表面２２９において、遮蔽ドーピング領域２２６とオーバーラップしてもよい。遮蔽ドーピング領域２２６は、半導体基板１０２の第１横方向表面２２９において、ＪＦＥＴ構造７７１のソース領域２３３と横方向に延在するショットキー接触１２３との間に配置されてもよい。
上述の又は後述の実施形態と関連して、更なる詳細及び態様について説明する。図１０に示されている実施形態は、提案された概念又は上述（例えば、図１Ａ～図９）の又は後述の１つ又は複数の実施形態と関連して記述されている１つ又は複数の態様に対応する１つ又は複数の任意選択の更なる特徴を含んでもよい。
様々な例は、低閾値電圧を有するＳｉＣ回路のボディダイオード機能に関する。
１つ又は複数の特定の例と関連して記述されている態様及び特徴（例えば、半導体装置、電界効果トランジスタ構造、半導体基板、遮蔽ドーピング領域、トレンチ構造、トレンチ構造の第１側壁、トレンチ構造の下部、トレンチ構造の第２側壁、ＦＥＴ構造のドリフト領域、ＦＥＴ構造のボディ領域、垂直に延在する遮蔽ドーピング領域、ＦＥＴ構造のソース又はエミッタ領域、ＦＥＴ構造のドレイン又はコレクタ領域、ＭＧＤ構造のドリフト領域、ＳＤ構造のドリフト領域、ＭＧＤ構造のボディ領域、ＭＧＤ構造のソース領域、ショットキー接触、ショットキー接触界面、ＭＧＤ構造のゲート、ＪＦＥＴ構造のチャネル領域）は、他の例のうちの１つ又は複数と組み合わせられてもよい。
例示用の実施形態は、コンピュータプログラムがコンピュータ又はプロセッサ上で実行された際に、上述の方法のうちの１つを実行するためのプログラムコードを有するコンピュータプログラムを更に提供してもよい。当業者は、様々な上述の方法の動作は、プログラムされたコンピュータによって実行されてもよいことを容易に認識するであろう。また、本明細書では、いくつかの例示用の実施形態は、例えば、機械又はコンピュータによる読取りが可能であると共に、命令の機械実行可能な又はコンピュータ実行可能なプログラムをエンコードしたデジタルデータストレージ媒体などのプログラムストレージ装置を含むことが意図されており、この場合、命令は、上述の方法の動作のいくつか又はすべてを実行する。プログラムストレージ装置は、例えば、デジタルメモリ、磁気ディスク及び磁気テープなどの磁気ストレージ媒体、ハードドライブ、又は光学的に読み取り可能なデジタルデータストレージ媒体であってもよい。また、更なる例示用の実施形態は、上述の方法の動作を実行するようにプログラムされたコンピュータ、又は上述の方法の動作を実行するようにプログラムされた（フィールド）プログラム可能なロジックアレイ（（Ｆ）ＰＬＡ）又は（フィールド）プログラム可能なゲートアレイ（（Ｆ）ＰＧＡ）を含むことが意図されている。
説明及び図面は、本開示の原理を例示するものに過ぎない。従って、当業者は、本明細書に明示的に記述又は図示されてはいないが、本開示の原理を実施すると共に、その趣旨及び範囲に含まれる様々な構成を考案できることを理解されたい。更に、本明細書に記述されているすべての例は、主に、本開示の原理及び当技術分野の進歩に対して本発明者によって寄与された概念を理解する際に読者を支援するという教示目的のためのものとなるようにのみ、明示的に意図されており、且つそのような具体的に記述されている例及び条件に対する限定を伴うものではないものと解釈されたい。更に、本開示の原理、態様、及び実施形態、並びにこれらの具体的な例を記述している本明細書中のすべての記述は、その均等物も包含することが意図されている。
「～するための手段」（特定の機能を実行する）と表記されている機能ブロックは、それぞれ、特定の機能を実行するように構成された回路を含む機能ブロックとして理解されるものとする。従って、「～のための手段」も、「～のために構成された又はこれに適した手段」として理解されたい。従って、特定の機能を実行するように構成された手段は、そのような手段が、（所与の時点において）必ずしもその機能を実行していることを意味するものではない。
当業者は、本明細書中の任意のブロック図が本開示の原理を実施する例示用の回路の概念図を表していることを理解するであろう。同様に、任意のフローチャート、フロー図、状態遷移図、疑似コード、及びこれらに類似したものは、コンピュータ可読媒体内で実質的に表現されうると共に、従って、コンピュータ又はプロセッサによって実行されうる様々なプロセスを表しており、これらのコンピュータ又はプロセッサが明示的に示されているかどうかは問わないことを理解されたい。
更に、この結果、添付の請求項は、詳細な説明の節に組み込まれ、この場合、それぞれの請求項は、別個の実施形態としてそれ自体で効力を有している。それぞれの請求項は、別個の実施形態として、それ自体で効力を有しうるが、従属請求項は、請求項において１つ又は複数の他の請求項との特定の組合せを参照する場合があり、他の実施形態もそれぞれの他の従属又は独立請求項の主題と従属請求項との組合せを含みうることに留意されたい。このような組合せは、特定の組合せが意図されてはいないと記述されていない限り、本明細書で提案されている。更に、請求項が、独立請求項に従属して直接的に記述されていない場合にも、その請求項の特徴を任意の他の独立請求項に含めることも意図されている。
本明細書又は請求項において開示されている方法は、これらの方法の個々の動作のそれぞれを実行するための手段を有する装置によって実装されうることに更に留意されたい。
更に、本明細書又は請求項において開示されている複数の動作又は機能の開示は、特定の順序におけるものであると解釈する必要はないことを理解されたい。従って、複数の動作又は機能の開示は、そのような動作又は機能が技術的理由から相互交換可能である限り、これらを特定の順序に限定することにはならない。更に、いくつかの実施形態では、単一の動作は、複数のサブ動作を含んでもよく、又はこれらに分割されてもよい。このようなサブ動作は、明示的に排除されていない限り、この単一の動作の開示に含まれてもよく、又はその一部を構成してもよい。
１００、１２０、１３０、１４０、１５０、１６０、２１０、２２０、２３０、２４０、２５０、２６０、２７０、４００、５１０、５２０、６００、７００、８００ 半導体装置
１０１ ドリフト領域
１０２ 半導体基板
１０３ 補償領域
１０４ ショットキーダイオード構造又は金属－絶縁－半導体ゲート制御ダイオード構造
１２１ ショットキー接触界面
１２２ ドリフト領域
１２３ ショットキー接触
１２４ 界面領域
１２５ ドレイン領域
１５１ 能動部分
１５３ エッジ終端部分
２２６ 遮蔽ドーピング領域
２２７ トレンチ構造
２２８ チャネル領域
２２９ 表面
２３１ ゲートドーピング領域
２３２ ソース又はエミッタ接触構造
２３３ ソース又はエミッタ領域
２３４ ゲート
２３５ ゲート電極材料
２３６ ゲート絶縁層
２３７ ドリフト領域
２３８ ボディ領域
２３９ ソース領域
２４１ ボディ領域
２４２ エミッタ領域
２４４ トランジスタゲート
２４５ ゲート電極
２４６ トランジスタゲート絶縁層
２４７ ゲート遮断ドーピング領域
２４８ ゲートトレンチ構造
２４９ 遮断ドーピング構造
３５１ 第１部分
３５２ 第２部分
３５３ エッジ終端部分
４６１ 電界効果トランジスタ構造
４６２ 側壁
６２３ 第１部分
６２６ ｐ型ドーピング領域
７０４ 金属－絶縁－半導体ゲート制御ダイオード構造
７２８ チャネル領域
７３１ ゲートドーピング領域
７７１ 接合型電界効果トランジスタ構造

Claims (12)

  1. 半導体装置であって、
    炭化ケイ素基板（１０２）内に配置された複数の電界効果トランジスタ構造であって、各電界効果トランジスタ構造がトランジスタゲートと、第１導電型のソース又はエミッタ領域（２４２）と、前記第１導電型のドリフト領域（１０１）と、前記第１導電型と反対の第２導電型のボディ領域（２４１）とを含む複数の電界効果トランジスタ構造と、
    前記炭化ケイ素基板（１０２）内に配置された前記第２導電型の複数の遮蔽ドーピング領域（２４７）と、
    少なくとも１つのショットキーダイオード構造（１０４）とを含み、
    前記電界効果トランジスタ構造の各々について、それぞれの電界効果トランジスタ構造の前記ボディ領域（２４１）がそれぞれの電界効果トランジスタ構造のソース又はエミッタ領域（２４２）とドリフト領域（１０１）との間に位置し、
    前記電界効果トランジスタ構造の各々について、前記トランジスタゲートが、双方がゲートトレンチ構造（２４８）内に配置された、ゲート電極材料（２４５）と、トランジスタゲート絶縁層（２４６）とを含み、前記ゲートトレンチ構造（２４８）が前記炭化ケイ素基板（１０２）の第１横方向表面から前記炭化ケイ素基板（１０２）の中へと延び、
    前記少なくとも１つのショットキーダイオード構造（１０４）の各々が複数の前記ゲートトレンチ構造（２４８）のうちの２つの隣接するゲートトレンチ構造（２４８）の間に配置され、
    前記少なくとも１つのショットキーダイオード構造（１０４）の各々が前記炭化ケイ素基板（１０２）の一部分とのショットキー接触界面（１２１）を形成するショットキー接触（１２３）を含み、
    前記ショットキー接触（１２３）及び／又は前記ショットキー接触界面（１２１）が、前記炭化ケイ素基板（１０２）の前記第１横方向表面に沿って横方向に延び、
    前記電界効果トランジスタ構造の各々について、それぞれの電界効果トランジスタ構造のソース又はエミッタ領域（２４２）とボディ領域（２４１）とが、それぞれの電界効果トランジスタ構造のゲートトレンチ構造（２４８）の第１側壁に隣接して位置し、
    前記トランジスタゲートの各々について、前記遮蔽ドーピング領域（２４７）のそれぞれが、それぞれのトランジスタゲートのゲートトレンチ構造（２４８）の、前記第１側壁と反対の第２側壁に隣接して位置する、半導体装置。
  2. 半導体装置であって、
    炭化ケイ素基板（１０２）内に配置された複数の電界効果トランジスタ構造であって、各電界効果トランジスタ構造がトランジスタゲートと、第１導電型のソース又はエミッタ領域（２４２）と、前記第１導電型のドリフト領域（１０１）と、前記第１導電型と反対の第２導電型のボディ領域（２４１）とを含む複数の電界効果トランジスタ構造と、
    前記炭化ケイ素基板（１０２）内に配置された前記第２導電型の複数の遮蔽ドーピング領域（２４７）と、
    少なくとも１つのショットキーダイオード構造（１０４）とを含み、
    前記電界効果トランジスタ構造の各々について、それぞれの電界効果トランジスタ構造の前記ボディ領域（２４１）がそれぞれの電界効果トランジスタ構造のソース又はエミッタ領域（２４２）とドリフト領域（１０１）との間に位置し、
    前記電界効果トランジスタ構造の各々について、前記トランジスタゲートが、双方がゲートトレンチ構造（２４８）内に配置された、ゲート電極材料（２４５）と、トランジスタゲート絶縁層（２４６）とを含み、前記ゲートトレンチ構造（２４８）が前記炭化ケイ素基板（１０２）の第１横方向表面から前記炭化ケイ素基板（１０２）の中へと延び、
    前記少なくとも１つのショットキーダイオード構造（１０４）の各々が複数の前記ゲートトレンチ構造（２４８）のうちの２つの隣接するゲートトレンチ構造（２４８）の間に配置され、
    前記少なくとも１つのショットキーダイオード構造（１０４）の各々が前記炭化ケイ素基板（１０２）の一部分とのショットキー接触界面（１２１）を形成するショットキー接触（１２３）を含み、
    前記ショットキーダイオード構造（１０４）の少なくとも一部が、前記遮蔽ドーピング領域（２４７）と前記第１横方向表面との間に垂直に配置され、かつ、前記第１横方向表面と直接隣接し、
    前記電界効果トランジスタ構造の各々について、それぞれの電界効果トランジスタ構造のソース又はエミッタ領域（２４２）とボディ領域（２４１）とが、それぞれの電界効果トランジスタ構造のゲートトレンチ構造（２４８）の第１側壁に隣接して位置し、
    前記トランジスタゲートの各々について、前記遮蔽ドーピング領域（２４７）のそれぞれが、それぞれのトランジスタゲートのゲートトレンチ構造（２４８）の、前記第１側壁と反対の第２側壁に隣接して位置する、半導体装置。
  3. 前記炭化ケイ素基板（１０２）内に配置された前記第２導電型の複数の補償領域（１０３）をさらに含み、
    複数の前記ドリフト領域（１０１）のうちのドリフト領域（１０１）が前記複数の補償領域（１０３）の各々に隣接して配置された、請求項１又は２に記載の半導体装置。
  4. 前記少なくとも１つのショットキーダイオード構造（１０４）の各々の前記ショットキー接触界面（１２１）に電気的に接続されたソース又はエミッタ接触構造（２３２）を更に含む、請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記遮蔽ドーピング領域（２４７）の各々のドーピング濃度は、前記複数の補償領域（１０３）のドーピング濃度より高い、請求項３に記載の半導体装置。
  6. 前記遮蔽ドーピング領域（２４７）の各々の横方向寸法は、前記複数の補償領域（１０３）のそれぞれの横方向寸法より大きい、請求項３に記載の半導体装置。
  7. 前記遮蔽ドーピング領域（２４７）の各々が前記補償領域（１０３）のそれぞれと直接的に隣接する、請求項３又は６に記載の半導体装置。
  8. 前記第１横方向表面において、前記ショットキー接触（１２３）が、複数の前記遮蔽ドーピング領域（２４７）のうちの遮蔽ドーピング領域、又は、複数の前記ボディ領域（２４１）のうちのボディ領域の少なくとも１つと部分的に重なる、請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記遮蔽ドーピング領域（２４７）の各々が、前記ソース又はエミッタ領域（２４２）に接触しているソース又はエミッタ接触構造（２３２）に電気的に接続されている、請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記複数の電界効果トランジスタ構造が、前記少なくとも１つのショットキーダイオード構造（１０４）と並列に電気的に接続されている、請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記複数の電界効果トランジスタ構造は、複数の接合型電界効果トランジスタ構造、複数の金属酸化物半導体電界効果トランジスタ構造、又は複数の絶縁ゲートバイポーラトランジスタ構造を含む、請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記半導体装置の阻止電圧は１０Ｖより大きい、請求項１から１１のいずれか一項に記載の半導体装置。
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