JP7033650B2

JP7033650B2 - ２入力２出力超伝導ゲート

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Publication number: JP7033650B2
Application number: JP2020508578A
Authority: JP
Inventors: ピー．ハー、クエンティン
Original assignee: Northrop Grumman Systems Corp
Current assignee: Northrop Grumman Systems Corp
Priority date: 2017-08-23
Filing date: 2018-08-03
Publication date: 2022-03-10
Anticipated expiration: 2038-08-03
Also published as: WO2019040260A1; EP3673579B1; JP2020532105A; EP3673579A1; AU2018321561A1; KR102303501B1; CA3072188A1; AU2018321561B2; KR20200035131A; CA3072188C; US10103735B1

Description

本開示は、概して、量子および古典的回路システムに関し、具体的には、２入力２出力の超伝導ゲートに関する。

デジタルロジックの分野では、既知の高度に開発されたＣＭＯＳ（相補型金属酸化膜半導体）技術が広く使用されている。ＣＭＯＳは、技術として成熟に近づき始めているので、速度、消費電力計算密度、相互接続帯域幅などの点でより高性能をもたらし得る代替手段に関心がある。ＣＭＯＳ技術に対する代替方法は、２０Ｇｂ／ｓ（ギガバイト／秒）以上の典型的なデータレート、および約４°ケルビンの動作温度で、約４ｎＷ（ナノワット）の典型的な信号電力を有する、超伝導ジョセフソン接合を利用する超伝導体ベースの単一磁束量子回路を含む。

一例は、超伝導ゲートシステムを含む。このシステムは、第１の入力パルスを供給するように構成された第１の入力と、第２の入力パルスを供給するように構成された第２の入力とを含む。システムはまた、第１の出力にそれぞれ結合される正のバイアスインダクタおよび第１のジョセフソン接合に基づいて、第１および第２の入力パルスに関する第１の論理関数に対応する第１の出力パルスを第１の出力において提供するように構成されるゲートを含む。ゲートは、第２の出力にそれぞれ結合される負のバイアスインダクタおよび第２のジョセフソン接合に基づいて、第１および第２の入力パルスに関する第２の論理関数に対応する第２の出力パルスを第２の出力において提供するようにも構成される。

別の例は、超伝導ゲートシステムを含む。このシステムは、第１の入力パルスを供給するように構成された第１の入力と、第２の入力パルスを供給するように構成された第２の入力とを含む。システムはまた、第１の出力に結合される第１のジョセフソン接合と、第１の出力と低電圧レールとを相互接続する変圧器の二次巻線とに基づいて、第１および第２の入力パルスに関する論理ＯＲ関数に対応する第１の出力パルスを第１の出力において提供するように構成されたゲートを含む。変圧器は、第１のジョセフソン接合にバイアスを加えるためにバイアス磁束電流が印加される一次巻線をさらに含む。ゲートは、第２の出力に結合された第２のジョセフソン接合と、第２の出力と低電圧レールとを相互接続し、第２のジョセフソン接合に関連するバイアスを減少させるように構成された負のバイアスインダクタに基づいて、第１および第２の入力パルスに関する論理ＡＮＤ関数に対応する第２の出力パルスを第２の出力において提供するようにも構成される。

別の例は、超伝導ゲートシステムを含む。このシステムは、第１の入力パルスを供給するように構成された第１の入力と、第２の入力パルスを供給するように構成された第２の入力とを含む。システムはゲートをも含む。ゲートは、第１のジョセフソン接合と、第１の出力に結合された正のバイアスインダクタ、第１の入力と第１の出力とを相互接続し、第１の入力パルスに応答して第１の持続電流を提供するように構成された第１のストレージインダクタと、第２の入力と第１の出力とを相互接続し、第２の入力パルスに応答して第２の持続電流を提供するように構成された第２のストレージインダクタとを含む。第１のジョセフソン接合は、正のバイアスインダクタと、第１および第２の持続電流の組み合わせとに応答してトリガーするように構成されている。ゲートは、第２のジョセフソン接合と、第２の出力に結合された負のバイアスインダクタと、第１の入力と第２の出力とを相互接続し、第１の入力パルスに応答して第３の持続電流を提供するように構成された第３のストレージインダクタと、第２の入力と第２の出力とを相互接続し、第２の入力パルスに応答して第４の持続電流を提供するように構成された第４のストレージインダクタとをも含む。第２のジョセフソン接合は、負のバイアスインダクタと、第３および第４の持続電流の組み合わせとに応答してトリガーするように構成されている。

超伝導ゲートシステムの例を示す図である。超伝導ゲート回路の例を示す図である。タイミング図の例を示す図である。

本開示は、概して、量子および古典的回路システムに関し、具体的には、２入力２出力の超伝導ゲートに関する。超伝導ゲートは、一対の入力に応答して、２つの異なる論理関数などの２つの論理関数を提供するように構成されたゲートに対応することができる。一例として、２つの論理関数は、個々のペアの入力での論理ＡＮＤ演算および論理ＯＲ演算に対応することができる。一例として、入力は、レシプロカル量子論理（ＲＱＬ：ＲｅｃｉｐｒｏｃａｌＱｕａｎｔｕｍＬｏｇｉｃ）超伝導回路などにおけるジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎｔｒａｎｓｍｉｓｓｉｏｎｌｉｎｅ）を介してそれぞれ供給されることができる。その結果、ペアの入力信号は、正のパルス（例えば、フラクソン）と負のパルス（例えば、反フラクソン）との両方を含むＲＱＬパルスとして供給することができる。従って、超伝導ゲートは、論理ＯＲ出力においてペアの入力に関連する少なくとも１つの入力パルスの存在の表示、および／または論理ＡＮＤ出力においてペアの入力に関連する両方の入力パルスの存在の表示を提供することができる。

一例として、超伝導ゲートは、第１の出力に結合された正のバイアスインダクタと、第２の出力に結合された負のバイアスインダクタを含むことができる。例えば、正のバイアスインダクタは、バイアス磁束電流を提供する変圧器の二次巻線に対応することができ、このため、正のバイアスインダクタは、第１の出力に結合された第１のジョセフソン接合にバイアスを追加する。従って、第１のジョセフソン接合は、個々のペアの入力に供給される入力パルスの少なくとも１つに応答してトリガーして、論理ＯＲ出力を示す出力パルスを提供するように構成することができる。別の例として、負のバイアスインダクタは、第２の出力と低電圧レール（例えば、グランド）とを相互接続するインダクタに対応することができ、このため、負のバイアスインダクタは、第２の出力に結合された第２のジョセフソン接合からバイアスを差し引く。従って、第２のジョセフソン接合は、個々のペアの入力に供給される両方の入力パルスに応答してトリガーして、論理ＡＮＤ出力を示す出力パルスを提供するように構成することができる。

図１は、超伝導ゲートシステム１０の例を示している。超伝導ゲートシステム１０は、古典的および／または超伝導回路においてペアの入力の並行論理関数（ｃｏｎｃｕｒｒｅｎｔｌｏｇｉｃｆｕｎｃｔｉｏｎｓ）を提供するために提供することができる。図１の例では、第１の入力パルス「Ａ」が第１の入力１２において提供され、第２の入力パルス「Ｂ」が第２の入力１４において提供される。図１の例では、入力パルスＡおよびＢは、クロック信号ＣＬＫに基づいて各々動作する第１のジョセフソン伝送線（ＪＴＬ）１６および第２のＪＴＬ１８を介して提供される。一例として、クロック信号ＣＬＫは、レシプロカル量子論理（ＲＱＬ）クロック信号に対応して、ＲＱＬパルス信号として入力パルスＡおよびＢを提供することができる。従って、入力パルスＡおよびＢの各々は、正のパルス（例えば、フラクソン（ｆｌｕｘｏｎ））と、正のパルスに続く負のパルス（例えば、反フラクソン）とを含むことができる。

超伝導ゲートシステム１０は、入力パルスＡおよびＢに関して、第１の出力２２において第１の論理関数を提供し、第２の出力２４において第２の論理関数を提供するように構成された超伝導ゲート２０を含む。図１の例において、第１の論理関数は、「Ａ＋Ｂ」として示される論理ＯＲ関数として示され、第２の論理関数は、「Ａ・Ｂ」として示される論理ＡＮＤ関数として示される。一例として、本明細書でより詳細に説明するように、個々の第１および第２の論理関数を提供するために超伝導ゲート２０に対して入力パルスＡおよびＢが実質的に同時に提供される必要がないように（例えば、入力パルスＡおよびＢは、互いに一致している必要はないが、同じクロックサイクル内で発生する）、超伝導ゲート２０は、入力パルスＡおよびＢを持続電流に変換するように構成することができる。

図１の例では、超伝導ゲート２０は、ジョセフソン接合２６とバイアスインダクタ２８とを含む。一例として、ジョセフソン接合２６は、第１の出力２２に結合された第１のジョセフソン接合と、第２の出力２４に結合された第２のジョセフソン接合とを含むことができる。バイアスインダクタ２８は、第１の出力２２に結合された正のバイアスインダクタと、第２の出力２４に結合された負のバイアスインダクタとを含むことができる。例えば、正のバイアスインダクタは、バイアス磁束電流を供給する変圧器の二次巻線に対応することができ、このため、正のバイアスインダクタは、第１のジョセフソン接合にバイアスを追加する。従って、第１のジョセフソン接合は、入力パルスＡおよびＢのうちの少なくとも１つの存在に応答してトリガーするように構成することができ、従って、正のバイアスインダクタに基づいて、第１および第２の入力パルスＡおよびＢに対する論理ＯＲ演算に対応する出力パルスを提供することができる。負のバイアスインダクタは、第２の出力２４と低電圧レール（例えば、グランド）を相互接続するインダクタに対応することができ、このため、負のバイアスインダクタは、第２のジョセフソン接合からバイアスを差し引く。従って、第２のジョセフソン接合は、入力パルスＡおよびＢの両方に応答してトリガーするように構成することができ、従って、負のバイアスインダクタに基づいて、第１および第２の入力パルスＡおよびＢに対する論理ＡＮＤ演算に対応する出力パルスを提供することができる。本明細書でより詳細に説明するように、正のバイアスインダクタおよび負のバイアスインダクタを実装することによって、超伝導ゲートシステム１０は、一般的な超伝導ゲートシステムと比較して改善されたパラメトリック動作マージン（ｐａｒａｍｅｔｒｉｃｏｐｅｒａｔｉｎｇｍａｒｇｉｎｓ）で動作することができ、かつ関連するストレージインダクタの低減された相互誘導クロスカップリングを具現化して、より物理的にコンパクトな設計を提供することができる。

図２は、超伝導ゲート回路５０の例を示している。超伝導ゲート回路５０は、図１の例の超伝導ゲートシステム１０に対応することができる。従って、図２の例に関する以下の説明では、図１の例を参照する。

超伝導ゲート回路５０は、第１の入力５２および第２の入力５４を含む。第１の入力５２は第１の入力ジョセフソン接合Ｊ_Ｉ１を含み、第２の入力５４は第２のジョセフソン接合Ｊ_Ｉ２を含む。一例として、第１および第２のジョセフソン接合Ｊ_Ｉ１およびＪ_Ｉ２は各々、トリガーに応答して（例えば、単一磁束量子（ＳＦＱ）パルスとしての入力パルスＡおよびＢの伝搬に基づいて）第１の入力パルスＡおよび第２の入力パルスＢをそれぞれ供給するように構成された個々のＪＴＬ（例えば、図１の例における各々のＪＴＬ１６および１８）に関連付けることができる。一例として、入力パルスＡおよびＢは、正のパルス（例えば、フラクソン）の後に負のパルス（例えば、反フラクソン）が続くＲＱＬパルス信号として供給することができる。

超伝導ゲート回路５０は、各々入力パルスＡおよびＢに関して、第１のジョセフソン接合Ｊ_Ｏ１に基づいて第１の出力５８において第１の論理関数を提供し、第２のジョセフソン接合Ｊ_Ｏ２に基づいて第２の出力６０において第２の論理関数を提供するように構成される超伝導ゲート５６を含む。図２の例において、第１の論理関数は、出力パルス「Ａ＋Ｂ」として示される論理ＯＲ関数として示され、第２の論理関数は、出力パルス「Ａ・Ｂ」として示される論理ＡＮＤ関数として示される。本明細書でより詳細に示すように、第１および第２のジョセフソン接合Ｊ_Ｏ１およびＪ_Ｏ２の各々は、持続入力電流の３つの存在の大多数（ｍａｊｏｒｉｔｙ－ｔｈｒｅｅｐｒｅｓｅｎｃｅｏｆｐｅｒｓｉｓｔｅｎｔｉｎｐｕｔｃｕｒｒｅｎｔｓ）に基づいてトリガーするように構成することができる。図２の例では、第１のジョセフソン接合Ｊ_Ｏ１は、入力パルスＡおよびＢのうちの少なくとも１つに応答してトリガーして、論理ＯＲ関数に対応する出力パルスＡ＋Ｂを第１の出力５８に提供するように構成することができる。同様に、第２のジョセフソン接合Ｊ_Ｏ２は、入力パルスＡおよびＢの両方に応答してトリガーして、論理ＡＮＤ関数に対応する出力パルスＡ・Ｂを第２の出力６０に提供するように構成することができる。

超伝導ゲート５６は、第１の入力５２と第１の出力５８とを相互接続する第１のストレージインダクタＬ_１と、第２の入力５４と第１の出力５８とを相互接続する第２のストレージインダクタＬ_２と、第１の入力５２と第２の出力６０とを相互接続する第３のストレージインダクタＬ_３と、第２の入力５４と第２の出力６０とを相互接続する第４のストレージインダクタＬ_４とを含む。第１および第３のストレージインダクタＬ_１およびＬ_３は、各々第１の入力パルスＡに応答して個々の持続電流を提供するように構成され、第２および第４のストレージインダクタＬ_２およびＬ_４は、各々第２の入力パルスＢに応答して個々の持続電流を提供するように構成される。超伝導ゲート回路５０は超伝導回路として構成されるので、ストレージインダクタＬ_１、Ｌ_２、Ｌ_３および／またはＬ_４において生成される持続電流は持続的であり、このため、以下により詳細に説明するように、個々のジョセフソン接合Ｊ_Ｏ１および／またはＪ_Ｏ２がトリガーされるまで持続電流が残存する。従って、入力パルスＡおよびＢは、必ずしも互いに同時である必要はなく、個々の出力パルスＡ・ＢおよびＡ＋Ｂを提供するために有効な入力として提供されるべく、同じクロックサイクル内で発生することができる。

図２の例では、第１および第４のストレージインダクタＬ_１およびＬ_４は、６２で示される相互誘導クロスカップリングを有するものとして示され、第２および第３のストレージインダクタは、６４で示される相互誘導クロスカップリングを有するものとして示される。一例として、第１および第４のストレージインダクタＬ_１およびＬ_４の相互誘導クロスカップリングは、第２および第３のストレージインダクタＬ_２およびＬ_３の相互誘導クロスカップリングにほぼ等しく、かつｋ＜約０．５（例えば、ｋは０．２にほぼ等しい）などの小さな相互誘導クロスカップリング値を有することができる。第１および第４のストレージインダクタＬ_１、Ｌ_４および第２および第３のストレージインダクタＬ_２、Ｌ_３の個々のペアの相互誘導クロスカップリングに基づいて、第１および第２のジョセフソン接合Ｊ_Ｏ１およびＪ_Ｏ２を介して生成された出力パルスＡ・ＢおよびＡ＋Ｂは、個々のストレージインダクタＬ_１、Ｌ_２、Ｌ_３、および／またはＬ_４を介して入力５２および５４に戻るように伝搬することが実質的に防止される。しかしながら、第１および第４のストレージインダクタＬ_１、Ｌ_４および第２および第３のストレージインダクタＬ_２、Ｌ_３の個々のペアの相互誘導クロスカップリングは非常に小さいため、このような相互誘導クロスカップリングを具体化する他の回路に比べて、ストレージインダクタＬ_１、Ｌ_２、Ｌ_３、およびＬ_４のサイズを大幅に小さくすることができる。結果として、超伝導ゲート回路５０は、対向するインダクタの相互誘導クロスカップリングを具体化する一般的な回路よりも実質的によりコンパクトに製造することができる。

さらに、超伝導ゲート５６は、一次巻線Ｌ_Ｐおよび二次巻線Ｌ_Ｓによって形成される変圧器Ｔ_１を含む。一次巻線Ｌ_Ｐは、二次巻線Ｌ_Ｓにバイアス磁束電流Ｉ_Ｂとして誘導されるバイアス磁束電流Ｉ_Ｆを伝導するように構成される。従って、変圧器Ｔ_１の二次巻線Ｌ_Ｓは、バイアス磁束電流Ｉ_Ｂが第１のジョセフソン接合Ｊ_Ｏ１に対するバイアスを増加させるように、第１の出力５６と低電圧レール（例えば、グランド）とを相互接続する正のバイアスインダクタとして構成される。従って、変圧器Ｔ_１の二次巻線Ｌ_Ｓの正のバイアスインダクタ効果は、第１のジョセフソン接合Ｊ_Ｏ１の３入力構成の大多数（ｍａｊｏｒｉｔｙ－ｔｈｒｅｅｉｎｐｕｔａｒｒａｎｇｅｍｅｎｔ）に関する持続電流として動作する。その結果、第１のジョセフソン接合Ｊ_Ｏ１は、第１のジョセフソン接合Ｊ_Ｏ１に３入力の大多数（ｍａｊｏｒｉｔｙ－ｔｈｒｅｅｉｎｐｕｔ）を供給するためのバイアス磁束電流Ｉ_Ｂに加えて、第１のストレージインダクタＬ_１または第２のストレージインダクタＬ_２のいずれかを介して供給される単一の持続電流に応答してトリガーするように構成することができる。従って、第１のジョセフソン接合Ｊ_Ｏ１は、バイアス磁束電流Ｉ_Ｂの持続電流に加えて、第１の入力パルスＡまたは第２の入力パルスＢに応答してそれぞれ生成された、第１のストレージインダクタＬ_１および第２のストレージインダクタＬ_２から供給される持続電流の少なくとも１つに応答してトリガーして、論理ＯＲ関数に対応する出力パルスＡ＋Ｂを提供するように構成されている。

加えて、超伝導ゲート５６は、第２の出力５８と低電圧レール（例えば、グランド）とを相互接続する負のバイアスインダクタＬ_Ｎを含む。負のバイアスインダクタＬ_Ｎは、負のバイアスインダクタＬ_Ｎが第２のジョセフソン接合Ｊ_Ｏ２に関してバイアスを減少させる（例えば、負のバイアスを提供する）ように、第２のジョセフソン接合Ｊ_Ｏ２に対する負荷を増加させるように構成されている。従って、負のバイアスインダクタＬ_Ｎの負のバイアスインダクタ効果は、第２のジョセフソン接合Ｊ_Ｏ２の３入力構成の大多数に関する振幅ゼロの持続電流として動作する。結果として、第２のジョセフソン接合Ｊ_Ｏ２は、負のバイアスインダクタＬ_Ｎに起因する第２のジョセフソン接合Ｊ_Ｏ２のバイアスの減少に基づいて、第２のジョセフソン接合Ｊ_Ｏ２に３入力の大多数を提供するための第３のストレージインダクタＬ_３および第４のストレージインダクタＬ_４を介して提供される２つの持続電流に応答してトリガーするように構成することができる。従って、第２のジョセフソン接合Ｊ_Ｏ２は、第１の入力パルスＡおよび第２の入力パルスＢにそれぞれ応答して生成された、第３のストレージインダクタＬ_３および第４のストレージインダクタＬ_４から供給される持続電流の両方に応答してトリガーして、論理ＡＮＤ関数に対応する出力パルスＡ・Ｂを提供するように構成される。

前述したように、超伝導ゲート回路５０は、入力パルスＡおよびＢが、ＲＱＬクロックに基づいて入力パルスＡおよびＢを伝搬する個々のＪＴＬから提供されるＲＱＬパルスに対応することができるように、ＲＱＬ回路に実装することができる。従って、出力パルス（単数または複数）Ａ・Ｂおよび／またはＡ＋Ｂが提供された後に、入力パルスＡおよびＢからの負のパルスを超伝導ゲート５６に提供して、超伝導ゲート５６をリセットすることができる。例えば、ＲＱＬ入力パルスＡおよびＢに関連するフラクソンに基づくトリガーに応答して、第１および／または第２の入力ジョセフソン接合Ｊ_Ｉ１および／またはＪ_Ｉ２は、ゼロ超伝導相から２π超伝導相に切り替えて、個々の持続電流を提供することができる。同様に、持続電流（単数または複数）に基づくトリガーに応答して、第１および／または第２のジョセフソン接合Ｊ_Ｏ１および／またはＪ_Ｏ２は、ゼロ超伝導相から２π超伝導相に切り替えて、個々の出力パルス（単数または複数）Ａ・Ｂおよび／またはＡ＋Ｂを提供することができる。従って、第１のジョセフソン接合Ｊ_Ｏ１のトリガーは、第１および／または第２のストレージインダクタＬ_１およびＬ_２に関連する個々の１つの持続電流を除去することができ、第２のジョセフソン接合Ｊ_Ｏ２のトリガーは、第３および／または第４のストレージインダクタＬ_３およびＬ_４に関連する個々の１つの持続電流を除去することができる。

続いて、第１および／または第２の入力ジョセフソン接合Ｊ_Ｉ１および／またはＪ_Ｉ２は、「トリガー解除」することができ、従って、ＲＱＬ入力パルスＡおよびＢに関連する後続の負のフラクソンに応答して、２π超伝導相からゼロ超伝導相に切り替えることができる。第１の入力ジョセフソン接合Ｊ_Ｉ１のトリガー解除に応答して、第１および第３のストレージインダクタＬ_１およびＬ_３は、第１の入力ジョセフソン接合Ｊ_Ｉ１に向かって流れる負の持続電流を伝導することができる。同様に、第２の入力ジョセフソン接合Ｊ_Ｉ２のトリガー解除に応答して、第２および第４のストレージインダクタＬ_２およびＬ_４は、第２の入力ジョセフソン接合Ｊ_Ｉ２に向かって流れる負の持続電流を伝導することができる。従って、第１および第２のストレージインダクタＬ_１およびＬ_２に関連する負の持続電流は、第１のジョセフソン接合Ｊ_Ｏ１をトリガー解除して、第１のジョセフソン接合Ｊ_Ｏ１の超伝導相を２πからゼロに切り替えることができ、これにより、第１および第２のストレージインダクタＬ_１およびＬ_２における個々の負の持続電流が除去される。同様に、第３および第４のストレージインダクタＬ_３およびＬ_４に関連する負の持続電流は、第２のジョセフソン接合Ｊ_Ｏ２をトリガー解除して、第２のジョセフソン接合Ｊ_Ｏ２の超伝導相を２πからゼロに切り替えることができ、これにより、第３および第４のストレージインダクタＬ_３およびＬ_４における個々の負の持続電流が除去される。従って、ＲＱＬ入力パルスＡおよびＢの負のフラクソンは、超伝導ゲート５６を中立状態に戻して、後続のＲＱＬ入力パルスＡおよびＢを受信して、出力５８および６０において個々の論理関数を提供することができる。

図３は、タイミング図１００の例を示している。タイミング図１００は、図１の例の超伝導ゲートシステム１０または図２の例の超伝導ゲート回路５０の動作に関連付けることができる。従って、図３の例に関する以下の説明では、図１および２の例を参照する。

タイミング図１００は、図３の例で「Ｊ_Ｉ１」として示される第１の入力ジョセフソン接合Ｊ_Ｉ１の超伝導相、および図３の例で「Ｊ_Ｉ２」として示される第２の入力ジョセフソン接合Ｊ_Ｉ２の超伝導相を示す。さらに、タイミング図１００は、図３の例で「Ｊ_Ｏ１」として示される第１のジョセフソン接合Ｊ_Ｏ１の超伝導相、および図３の例で「Ｊ_Ｏ２」として示される第２のジョセフソン接合Ｊ_Ｏ２の超伝導相を示す。個々のジョセフソン接合Ｊ_Ｉ１、Ｊ_Ｉ２、Ｊ_Ｏ１、およびＪ_Ｏ２の超伝導相は、論理ロー状態に類似したゼロ超伝導相と、論理ハイ状態に類似した２π超伝導相との間で切り替えることができる。従って、タイミング図１００に示されている超伝導相は、個々の入力ジョセフソン接合Ｊ_Ｉ１およびＪ_Ｉ２の超伝導相によって提供される入力パルスＡおよびＢの存在に対応することができ、かつ個々の入力ジョセフソン接合Ｊ_Ｉ１およびＪ_Ｉ２の超伝導相によって提供される出力パルスＡ・ＢおよびＡ＋Ｂに対応することができる。

時間Ｔ_０において、ジョセフソン接合Ｊ_Ｉ１、Ｊ_Ｉ２、Ｊ_Ｏ１、およびＪ_Ｏ２の超伝導相は、ゼロ超伝導相として示され、超伝導ゲート回路５０は入力を待つ定常状態にある。時間Ｔ_１において、入力パルスＡが提供されて第１の入力ジョセフソン接合Ｊ_Ｉ１がトリガーされて、第１の入力ジョセフソン接合Ｊ_Ｉ１がゼロ超伝導相から２π超伝導相に切り替わる。それに応答して、持続電流が、第１のストレージインダクタＬ_１および第３のストレージインダクタＬ_３を介して供給される。第１のストレージインダクタＬ_１を流れる持続電流は、変圧器Ｔ_１の二次巻線Ｌ_Ｓから供給されるバイアス磁束電流Ｉ_Ｂと結合して、第１のジョセフソン接合Ｊ_Ｏ１の３入力構成の大多数の大半（ｍａｊｏｒｉｔｙｏｆｔｈｅｍａｊｏｒｉｔｙ－ｔｈｒｅｅｉｎｐｕｔａｒｒａｎｇｅｍｅｎｔ）を供給して、第１のジョセフソン接合Ｊ_Ｏ１をトリガーする。その結果、ほぼ時間Ｔ_１で、第１のジョセフソン接合Ｊ_Ｏ１がトリガーして、ゼロ超伝導相から２π超伝導相に切り替わり、出力パルスＡ＋Ｂを提供する。従って、出力パルスＡ＋Ｂは、入力パルスＡおよびＢのうちの１つの受信に応答して、論理ＯＲ演算を示すために提供される。

さらに、持続電流が第３のストレージインダクタＬ_３を介して供給されている間、時間Ｔ_１において、第２のジョセフソン接合Ｊ_Ｏ２は、トリガーされず、ゼロ超伝導相から２π超伝導相に切り替わらない。前述したように、第２のジョセフソン接合の負のバイアスインダクタＬ_Ｎの負荷は、第３のストレージインダクタＬ_３を流れる持続電流が、第２のジョセフソン接合Ｊ_Ｏ２の３入力構成の大多数の大半の未到達に基づいて、第２のジョセフソン接合Ｊ_Ｏ２の臨界しきい値を超えるには不十分となるようにするものである。従って、第２のジョセフソン接合Ｊ_Ｏ２は時間Ｔ_１においてトリガーされない。従って、出力パルスＡ・Ｂは、入力パルスＡおよびＢのうちの１つの受信に応答して、論理ＡＮＤ演算を示すために提供されない。

時間Ｔ_２で、入力パルスＡはもはや供給されず、従って、第１の入力ジョセフソン接合Ｊ_Ｉ１は、２π超伝導相からゼロ超伝導相に切り替わる。例えば、入力パルスＡは、時間Ｔ_２において相補的な反フラクソンが提供されて第１の入力ジョセフソン接合Ｊ_Ｉ１をトリガー解除するような、ＲＱＬパルスとすることができる。ＲＱＬパルスに応答して、前述したように、第１のジョセフソン接合Ｊ_Ｏ１も同様に、２π超伝導相からゼロ超伝導相に切り替わるようにトリガーを解除することができ、従って、古典的なデジタルコンピューティングと同様の方法でペアの入力のどちらも提供されないことに応答する論理ＯＲ演算を維持することができる。

時間Ｔ_３において、入力パルスＢが提供されて第２の入力ジョセフソン接合Ｊ_Ｉ２がトリガーされて、第２の入力ジョセフソン接合Ｊ_Ｉ２がゼロ超伝導相から２π超伝導相に切り替わる。それに応答して、持続電流が、第２のストレージインダクタＬ_２および第４のストレージインダクタＬ_４を介して供給される。第２のストレージインダクタＬ_２を流れる持続電流は、変圧器Ｔ_１の二次巻線Ｌ_Ｓから供給されるバイアス磁束電流Ｉ_Ｂと結合し、これにより、第１のジョセフソン接合Ｊ_Ｏ１をトリガーするのに十分な臨界しきい値を超えて、第１のジョセフソン接合Ｊ_Ｏ１の３入力構成の大多数の大半が提供される。その結果、ほぼ時間Ｔ_３で、第１のジョセフソン接合Ｊ_Ｏ１がトリガーして、ゼロ超伝導相から２π超伝導相に切り替わり、出力パルスＡ＋Ｂを提供する。従って、出力パルスＡ＋Ｂは、入力パルスＡおよびＢのうちの１つの受信に応答して、論理ＯＲ演算を示すために提供される。

さらに、持続電流が第４のストレージインダクタＬ_４を介して供給されている間、時間Ｔ_３において、第２のジョセフソン接合Ｊ_Ｏ２はトリガーされず、ゼロ超伝導相から２π超伝導相に切り替わらない。前述したように、第２のジョセフソン接合の負のバイアスインダクタＬ_Ｎの負荷は、第４のストレージインダクタＬ_４を流れる持続電流が、第２のジョセフソン接合Ｊ_Ｏ２の３入力構成の大多数の大半の未到達に基づいて、第２のジョセフソン接合Ｊ_Ｏ２の臨界しきい値を超えるには不十分となるようにするものである。従って、第２のジョセフソン接合Ｊ_Ｏ２は時間Ｔ_３においてトリガーされない。従って、出力パルスＡ・Ｂは、入力パルスＡおよびＢのうちの１つの受信に応答して、論理ＡＮＤ演算を示すために提供されない。

時間Ｔ_４において、入力パルスＢはもはや供給されず、従って、第２の入力ジョセフソン接合Ｊ_Ｉ２は、２π超伝導相からゼロ超伝導相に切り替わる。例えば、入力パルスＢは、時間Ｔ_４において相補的な反フラクソンが提供されて第２の入力ジョセフソン接合Ｊ_Ｉ２をトリガー解除するような、ＲＱＬパルスとすることができる。ＲＱＬパルスに応答して、前述したように、第２のジョセフソン接合Ｊ_Ｏ２も同様に、２π超伝導相からゼロ超伝導相に切り替わるようにトリガーを解除することができ、従って、古典的なデジタルコンピューティングと同様の方法でペアの入力のどちらも提供されないことに応答する論理ＯＲ演算を維持することができる。

時間Ｔ_５において、入力パルスＡが提供されて第１の入力ジョセフソン接合Ｊ_Ｉ１がトリガーされて、第１の入力ジョセフソン接合Ｊ_Ｉ１がゼロ超伝導相から２π超伝導相に切り替わる。それに応答して、時間Ｔ_１において前述したのと同様に、持続電流が第１のストレージインダクタＬ_１および第３のストレージインダクタＬ_３を介して供給されて、第１のジョセフソン接合Ｊ_Ｏ１がトリガーされる。従って、時間Ｔ_５において、入力パルスＡとＢのうちの１つの受信に応答して論理ＯＲ演算を示すように出力パルスＡ＋Ｂが提供される。時間Ｔ_６において、第２の入力ジョセフソン接合Ｊ_Ｉ２をトリガーするために入力パルスＢが提供されて、第２の入力ジョセフソン接合Ｊ_Ｉ２がゼロ超伝導相から２π超伝導相に切り替わる。それに応答して、持続電流が第２のストレージインダクタＬ_２および第４のストレージインダクタＬ_４を介して提供されて、時間Ｔ_３において前述したのと同様に、第２のジョセフソン接合Ｊ_Ｏ２がトリガーされる。

さらに、時間Ｔ_６において、第２のジョセフソン接合Ｊ_Ｏ２は、ゼロ超伝導相から２π超伝導相に切り替わる。前述したように、第２のジョセフソン接合の負のバイアスインダクタＬ_Ｎの負荷は、第２のジョセフソン接合Ｊ_Ｏ２のバイアスが減少するようにするものである。しかしながら、第３のストレージインダクタＬ_３および第４のストレージインダクタＬ_４の両方を流れる結合された持続電流に応答して、第２のジョセフソン接合Ｊ_Ｏ２の３入力構成の大多数の大半が供給されて、第２のジョセフソン接合Ｊ_Ｏ２の臨界しきい値を超えて、第２のジョセフソン接合Ｊ_Ｏ２がトリガーされる。従って、時間Ｔ_６において、第２のジョセフソン接合Ｊ_Ｏ２がトリガーされる。従って、出力パルスＡ・Ｂは、時間Ｔ_６において、入力パルスＡおよびＢの両方の受信に応答する論理ＡＮＤ演算を示すために提供される。さらに、第２のジョセフソン接合Ｊ_Ｏ２のトリガーは、負の持続電流を負のバイアスインダクタＬ_Ｎを介して（例えば、グランドから）流れるように提供する。

時間Ｔ_７において、入力パルスＡはもはや供給されず、従って、第１の入力ジョセフソン接合Ｊ_Ｉ１は、２π超伝導相からゼロ超伝導相に切り替わる。それに応答して、第２のジョセフソン接合Ｊ_Ｏ２も同様にトリガー解除して、２π超伝導相からゼロ超伝導相に切り替わることができる。一例として、負のバイアスインダクタＬ_Ｎを流れる負の持続電流のため、Ａ入力またはＢ入力のいずれかで単一の反フルクソンのみを提供して、第２のジョセフソン接合Ｊ_Ｏ２をトリガー解除することができる。従って、第２のジョセフソン接合Ｊ_Ｏ２の２π超伝導相からゼロ超伝導相への切り替えは、図３の例において、時間Ｔ_７後に供給されるペアの入力のうちの１つのみに応答する論理ＡＮＤ演算として示される。時間Ｔ_８において、入力パルスＢはもはや供給されず、従って、第２の入力ジョセフソン接合Ｊ_Ｉ２は、２π超伝導相からゼロ超伝導相に切り替わる。これに応答して、前述したように、第１のジョセフソン接合Ｊ_Ｏ１も同様に、２π超伝導相からゼロ超伝導相に切り替わるようにトリガーを解除することができ、従って、ペアの入力のどちらのも提供されないことに応答する論理ＯＲ演算を維持することができる。従って、超伝導ゲート回路５０は、個々のジョセフソン接合Ｊ_Ｉ１、Ｊ_Ｉ２、Ｊ_Ｏ１、およびＪ_Ｏ２の超伝導相に基づいて古典的なデジタルコンピューティングと実質的に同様の方法で動作する。

上述したものは、本発明の例である。当然ながら、本発明を説明するために考えられる構成要素または方法のすべての組み合わせを説明することはできないが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲の技術思想および範囲内にあるそのようなすべての変更、修正、および変形を包含することを意図している。さらに、開示または請求項が「ａ」、「ａｎ」、「ａｆｉｒｓｔ」、または「ａｎｏｔｈｅｒ」要素、またはそれらの同等物を記載する場合、１つまたは複数のそのような要素を含むものと解釈されるべきであり、２つ以上のそのような要素を要求も除外もしない。本明細書で使用される場合、「含む」という用語は、限定されるものではないが、含むことを意味し、「含んでいる」という用語は、限定されるものではないが、含んでいることを意味する。「～に基づく」という用語は、少なくとも部分的に基づくことを意味する。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］超伝導ゲートシステムであって、
第１の入力パルスを供給するように構成された第１の入力と、
第２の入力パルスを供給するように構成された第２の入力と、
ゲートであって、
第１のジョセフソン接合と、第１の出力に結合された正のバイアスインダクタと、
前記第１の入力と前記第１の出力とを相互接続し、前記第１の入力パルスに応答して第１の持続電流を提供するように構成される第１のストレージインダクタと、
前記第２の入力と前記第１の出力を相互接続し、前記第２の入力パルスに応答して第２の持続電流を提供するように構成された第２のストレージインダクタと、前記第１のジョセフソン接合は、前記正のバイアスインダクタと前記第１および第２の持続電流の組み合わせとに応答してトリガーするように構成され、
第２のジョセフソン接合と、第２の出力に結合された負のバイアスインダクタと、
前記第１の入力と前記第２の出力とを相互接続し、前記第１の入力パルスに応答して第３の持続電流を提供するように構成される第３のストレージインダクタと、
前記第２の入力と前記第２の出力とを相互接続し、前記第２の入力パルスに応答して第４の持続電流を提供するように構成された第４のストレージインダクタとを含む前記ゲートとを備え、前記第２のジョセフソン接合は、前記負のバイアスインダクタと、前記第３および第４の持続電流の組み合わせとに応答してトリガーするように構成される、超伝導ゲートシステム。
［付記２］前記正のバイアスインダクタは、前記第１の出力と低電圧レールとを相互接続する変圧器の二次巻線であり、前記変圧器は、前記第１のジョセフソン接合にバイアスを加えるためにバイアス磁束電流が印加される一次巻線をさらに含んで、前記第１および第２の持続電流の少なくとも１つに応答して第１のジョセフソン接合をトリガーし、前記負のバイアスインダクタは、前記第２の出力と低電圧レールとを相互接続し、前記第２のジョセフソン接合に関連するバイアスを減少させて、前記第３および第４の持続電流の両方に応答して前記第２のジョセフソン接合をトリガーするように構成される、付記１に記載のシステム。
［付記３］前記第１の入力は、ＲＱＬクロック信号により第１のレシプロカル量子論理（ＲＱＬ）入力パルスとして前記第１の入力パルスを供給するように構成される第１のジョセフソン伝送線（ＪＴＬ）として構成され、前記第２の入力は、前記ＲＱＬクロック信号により第２のＲＱＬ入力パルスとして第２の入力パルスを供給するように構成される第２のＪＴＬとして構成される、付記１に記載のシステム。
［付記４］前記第１のストレージインダクタおよび前記第４のストレージインダクタは相互誘導クロスカップリングされ、前記第２のストレージインダクタおよび前記第３のストレージインダクタは相互誘導クロスカップリングされ、前記第１および第４のストレージインダクタの相互誘導クロスカップリングおよび前記第２および第３のストレージインダクタの相互誘導クロスカップリングの各々は、０．５未満のクロスカップリング係数ｋを有する、付記１に記載のシステム。

Claims

超伝導ゲートシステムであって、
第１の入力パルスを供給するように構成された第１の入力と、
第２の入力パルスを供給するように構成された第２の入力と、
ゲートと、を備え、前記ゲートは、
第１の出力に結合され、かつ正のバイアスインダクタによって供給されるバイアス磁束電流に基づいて、第１および第２の入力パルスに関する第１の論理関数に対応する第１の出力パルスを前記第１の出力において提供するように構成された第１のジョセフソン接合であって、前記正のバイアスインダクタは、前記第１のジョセフソン接合にバイアスを加え、前記正のバイアスインダクタは、前記第１の出力に結合されている、前記第１のジョセフソン接合と、
第２の出力に結合され、かつ負のバイアスインダクタによって供給される電流に基づいて、前記第１および第２の入力パルスに関する第２の論理関数に対応する第２の出力パルスを前記第２の出力において提供するように構成された第２のジョセフソン接合であって、前記負のバイアスインダクタは、前記第２のジョセフソン接合からバイアスを差し引き、前記負のバイアスインダクタは、前記第２の出力に結合されている、前記第２のジョセフソン接合と、
前記正のバイアスインダクタに結合された第１の組のストレージインダクタと、
前記負のバイアスインダクタに結合された第２の組のストレージインダクタと、を含み、
前記第１の組のストレージインダクタは、前記第２の組のストレージインダクタの個々のインダクタと相互誘導クロスカップリングされたインダクタを含む、超伝導ゲートシステム。
前記第１の論理関数は論理ＯＲ関数であり、前記第２の論理関数は論理ＡＮＤ関数である、請求項１に記載のシステム。
前記正のバイアスインダクタは、前記第１の出力と低電圧レールとを相互接続する変圧器の二次巻線であり、前記変圧器は、第１のバイアス磁束電流を伝導し、前記バイアス磁束電流としての第２のバイアス磁束電流を誘導する一次巻線をさらに含み、前記負のバイアスインダクタは、前記第２の出力と低電圧レールとを相互接続し、かつ前記第２のジョセフソン接合に対してバイアスを減少させるように構成される、請求項１に記載のシステム。
前記第１のジョセフソン接合は、前記第１の入力パルスおよび前記第２の入力パルスのうちの少なくとも１つに応答してトリガーされて前記第１の出力パルスを提供し、前記第１の論理関数は、前記第１および第２の入力パルスに関連する論理ＯＲ関数であり、前記第２のジョセフソン接合は、前記第１の入力パルスおよび前記第２の入力パルスの両方に応答してトリガーされて前記第２の出力パルスを提供し、前記第２の論理関数は、前記第１および第２の入力パルスに関連する論理ＡＮＤ関数である、請求項３に記載のシステム。
前記第１の入力は、前記第１の入力パルスを供給するように構成された第１のジョセフソン伝送線（ＪＴＬ）として構成され、前記第２の入力は、前記第２の入力パルスを供給するように構成された第２のＪＴＬとして構成される、請求項１に記載のシステム。
前記第１のＪＴＬは、ＲＱＬクロック信号により第１のレシプロカル量子論理（ＲＱＬ）入力パルスとして前記第１の入力パルスを供給するように構成され、前記第２のＪＴＬは、前記ＲＱＬクロック信号により第２のＲＱＬ入力パルスとして前記第２の入力パルスを供給するように構成される、請求項５に記載のシステム。
前記第１および第２のＲＱＬ入力パルスの各々は、負のパルスが続く正のパルスを含み、前記第１および第２のＲＱＬ入力パルスの少なくとも１つの正のパルスが前記第１のジョセフソン接合をトリガーし、前記第１および第２のＲＱＬ入力パルスの少なくとも１つの負のパルスが前記第１のジョセフソン接合をリセットし、前記第１および第２のＲＱＬ入力パルスの両方の正のパルスが前記第２のジョセフソン接合をトリガーし、前記第１および第２のＲＱＬ入力パルスの少なくとも１つの負のパルスが前記第２のジョセフソン接合をリセットする、請求項６に記載のシステム。
前記第１の組のストレージインダクタの前記インダクタが、
前記第１の入力と前記第１の出力とを相互接続し、前記第１の入力パルスに応答して第１の電流を提供するように構成される第１のストレージインダクタと、
前記第２の入力と前記第１の出力とを相互接続し、前記第２の入力パルスに応答して第２の電流を提供するように構成される第２のストレージインダクタと、を含み、
前記第２の組のストレージインダクタの前記個々のインダクタが、
前記第１の入力と前記第２の出力とを相互接続し、前記第１の入力パルスに応答して第３の電流を提供するように構成される第３のストレージインダクタと、
前記第２の入力と前記第２の出力とを相互接続し、前記第２の入力パルスに応答して第４の電流を提供するように構成される第４のストレージインダクタと、を含み、
前記第１のジョセフソン接合および前記第２のジョセフソン接合の各々が、前記第１、第２、第３、および第４の電流のいずれかの振幅よりも大きいトリガーしきい値を含む、請求項１に記載のシステム。
前記第１のストレージインダクタおよび前記第４のストレージインダクタは相互誘導クロスカップリングされ、前記第２のストレージインダクタおよび前記第３のストレージインダクタは相互誘導クロスカップリングされ、前記第１および第４のストレージインダクタの相互誘導クロスカップリングおよび前記第２および第３のストレージインダクタの相互誘導クロスカップリングの各々は、０．５未満のクロスカップリング係数ｋを有する、請求項８に記載のシステム。
超伝導ゲートシステムであって、
第１の入力パルスを供給するように構成された第１の入力と、
第２の入力パルスを供給するように構成された第２の入力と、
ゲートと、を備え、前記ゲートは、
第１の出力に結合され、かつ前記第１の出力と低電圧レールとを相互接続する変圧器の二次巻線によって供給されるバイアス磁束電流に基づいて、前記第１および第２の入力パルスに関する論理ＯＲ関数に対応する第１の出力パルスを前記第１の出力において提供するように構成された第１のジョセフソン接合であって、前記変圧器は、前記第１のジョセフソン接合にバイアスを追加するために、第１のバイアス磁束電流を伝導し、前記バイアス磁束電流としての第２のバイアス磁束電流を誘導する一次巻線をさらに含む、前記第１のジョセフソン接合と、
第２の出力に結合され、かつ前記第２の出力と低電圧レールを相互接続する負のバイアスインダクタによって供給される電流に基づいて、前記第１および第２の入力パルスに関する論理ＡＮＤ関数に対応する第２の出力パルスを前記第２の出力において提供するように構成された第２のジョセフソン接合であって、前記負のバイアスインダクタは、前記第２のジョセフソン接合に関連するバイアスを減少させるように構成されている、前記第２のジョセフソン接合と、
前記変圧器の前記二次巻線に結合された第１の組のストレージインダクタと、
前記負のバイアスインダクタに結合された第２の組のストレージインダクタと、を含み、
前記第１の組のストレージインダクタは、前記第２の組のストレージインダクタの個々のインダクタと相互誘導クロスカップリングされたインダクタを含む、超伝導ゲートシステム。
前記第１の入力は、前記第１の入力パルスを供給するように構成された第１のジョセフソン伝送線（ＪＴＬ）として構成され、前記第２の入力は、前記第２の入力パルスを供給するように構成された第２のＪＴＬとして構成される、請求項１０に記載のシステム。
前記第１のＪＴＬは、ＲＱＬクロック信号により第１のレシプロカル量子論理（ＲＱＬ）入力パルスとして前記第１の入力パルスを供給するように構成され、前記第２のＪＴＬは、前記ＲＱＬクロック信号により第２のＲＱＬ入力パルスとして前記第２の入力パルスを供給するように構成される、請求項１１に記載のシステム。
前記第１および第２のＲＱＬ入力パルスの各々は、負のパルスが続く正のパルスを含み、前記第１および第２のＲＱＬ入力パルスの少なくとも１つの正のパルスが前記第１のジョセフソン接合をトリガーし、前記第１および第２のＲＱＬ入力パルスの少なくとも１つの負のパルスが前記第１のジョセフソン接合をリセットし、前記第１および第２のＲＱＬ入力パルスの両方の正のパルスが前記第２のジョセフソン接合をトリガーし、前記第１および第２のＲＱＬ入力パルスの少なくとも１つの負のパルスが前記第２のジョセフソン接合をリセットする、請求項１２に記載のシステム。
前記第１の組のストレージインダクタの前記インダクタが、
前記第１の入力と前記第１の出力とを相互接続し、前記第１の入力パルスに応答して第１の電流を提供するように構成される第１のストレージインダクタと、
前記第２の入力と前記第１の出力とを相互接続し、前記第２の入力パルスに応答して第２の電流を提供するように構成される第２のストレージインダクタと、を含み、
前記第２の組のストレージインダクタの前記個々のインダクタが、
前記第１の入力と前記第２の出力とを相互接続し、前記第１の入力パルスに応答して第３の電流を提供するように構成される第３のストレージインダクタと、
前記第２の入力と前記第２の出力とを相互接続し、前記第２の入力パルスに応答して第４の電流を提供するように構成される第４のストレージインダクタと、を含む、請求項１０に記載のシステム。
前記第１のストレージインダクタおよび前記第４のストレージインダクタは相互誘導クロスカップリングされ、前記第２のストレージインダクタおよび前記第３のストレージインダクタは相互誘導クロスカップリングされ、前記第１および第４のストレージインダクタの相互誘導クロスカップリングおよび前記第２および第３のストレージインダクタの相互誘導クロスカップリングの各々は、０．５未満のクロスカップリング係数ｋを有する、請求項１４に記載のシステム。