JP7040339B2

JP7040339B2 - Optical transceiver

Info

Publication number: JP7040339B2
Application number: JP2018139661A
Authority: JP
Inventors: 竜太郎二見
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2018-07-25
Filing date: 2018-07-25
Publication date: 2022-03-23
Anticipated expiration: 2038-07-25
Also published as: JP2020017866A

Description

本発明は、光トランシーバに関する。 The present invention relates to an optical transceiver.

光トランシーバは、入力された電気信号を光信号に変換して送信し、受信した光信号を電気信号に変換して出力する。光トランシーバは、ホスト装置による監視・制御に対応するための通信機能や光トランシーバ内部の複雑化した制御を実現するために、複数の処理部を有することが知られている（例えば特許文献１および２）。 The optical transceiver converts the input electric signal into an optical signal and transmits it, and converts the received optical signal into an electric signal and outputs the signal. An optical transceiver is known to have a plurality of processing units in order to realize a communication function for monitoring and control by a host device and complicated control inside the optical transceiver (for example, Patent Document 1 and Patent Document 1 and). 2).

特開２００４－２９７６８２号公報Japanese Unexamined Patent Publication No. 2004-297682 特開２０１０－７３１２０号公報Japanese Unexamined Patent Publication No. 2010-73120

光トランシーバに複数の処理部を設けることにより、各々の処理部の情報処理の負荷の増大を抑制できる。複数の処理部の分担として、１つの処理部が外部（例えば、ホスト装置）との通信を制御し、他の処理部が内部（例えば、レーザダイオードや受光素子等）の制御することが考えられる。この場合、互いに独立したデータストリームを送受信するためのレーン数（チャネル数）が増加すると他の処理部の負荷が増大する。 By providing a plurality of processing units in the optical transceiver, it is possible to suppress an increase in the information processing load of each processing unit. As a division of a plurality of processing units, it is conceivable that one processing unit controls communication with the outside (for example, a host device) and the other processing unit controls the inside (for example, a laser diode, a light receiving element, etc.). .. In this case, as the number of lanes (number of channels) for transmitting and receiving data streams independent of each other increases, the load on other processing units increases.

本願発明の一実施形態は、複数の処理部を備える光トランシーバの各々の処理部の負荷を低減することを目的とする。 One embodiment of the present invention aims to reduce the load on each processing unit of an optical transceiver including a plurality of processing units.

本願発明の一実施形態は、複数の送信電気信号と、前記複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第１送信レーン、および、前記第１送信レーンと異なる複数の送信電気信号と、前記第１送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第２送信レーンにおいて、それぞれの複数の送信電気信号をそれぞれの複数の送信光信号に変換する送信回路と、複数の受信光信号と、前記複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第１受信レーン、および、前記第１受信レーンと異なる複数の受信光信号と、前記第１受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第２受信レーンにおいて、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する受信回路と、前記送信回路における前記第１送信レーンに関する制御、前記受信回路における前記第１受信レーンに関する制御、および第１通信バスを介して接続された外部装置との通信の制御を実行する第１処理部と、前記送信回路における前記第２送信レーンに関する制御および前記受信回路における前記第２受信レーンに関する制御を実行し、前記第１通信バスおよび前記第１通信バスとの接続または遮断が可能な第２通信バスを介して接続された前記外部装置との通信の制御を実行する第２処理部と、備える光トランシーバである。 One embodiment of the present invention is different from a first transmission lane including a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to the plurality of transmission electric signals on a one-to-one basis, and the first transmission lane. In the second transmission lane including a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to a plurality of transmission electric signals different from the first transmission lane on a one-to-one basis, each of the plurality of transmission electric signals is transmitted. A first reception lane including a transmission circuit for converting into a plurality of transmission optical signals, a plurality of received optical signals, and a plurality of received electric signals corresponding to the plurality of received optical signals on a one-to-one basis, and the first. A plurality of received lights in the second receiving lane including a plurality of received light signals different from the receiving lane and a plurality of received electric signals corresponding to a plurality of received light signals different from the first receiving lane on a one-to-one basis. It is connected via a receiving circuit that converts a signal into a plurality of received electric signals, a control relating to the first transmitting lane in the transmitting circuit, a control relating to the first receiving lane in the receiving circuit, and a first communication bus. A first processing unit that controls communication with an external device, a control related to the second transmission lane in the transmission circuit, and a control related to the second reception lane in the reception circuit are executed, and the first communication bus and the first communication bus and the control are executed. It is an optical transceiver provided with a second processing unit that controls communication with the external device connected via a second communication bus that can be connected to or disconnected from the first communication bus.

本願発明の一実施形態によれば、複数の処理部を備える光トランシーバの各々の処理部の負荷を低減することができる。 According to one embodiment of the present invention, it is possible to reduce the load on each processing unit of the optical transceiver including a plurality of processing units.

図１は、実施例１に係る光トランシーバの構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an optical transceiver according to a first embodiment. 図２は、実施例１に係る光トランシーバの構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of an optical transceiver according to the first embodiment. 図３は、実施例１における光トランシーバの処理部のファームウェアの構成を示す図である。FIG. 3 is a diagram showing the configuration of the firmware of the processing unit of the optical transceiver in the first embodiment. 図４は、実施例１における光トランシーバの処理部の処理を示すシーケンス図である。FIG. 4 is a sequence diagram showing the processing of the processing unit of the optical transceiver in the first embodiment. 図５は、実施例１における光トランシーバの処理部の内部メモリに割り当てられたデータ領域を示す図である。FIG. 5 is a diagram showing a data area allocated to the internal memory of the processing unit of the optical transceiver in the first embodiment. 図６は、実施例１における光トランシーバのメモリ内の領域を示す図である。FIG. 6 is a diagram showing an area in the memory of the optical transceiver according to the first embodiment. 図７は、実施例１における光トランシーバの処理部のファームウェアの実装方法を示すフローチャートである。FIG. 7 is a flowchart showing a method of mounting the firmware of the processing unit of the optical transceiver in the first embodiment. 図８は、実施例１における光トランシーバの処理部と外部の制御装置との接続部分のブロック図である。FIG. 8 is a block diagram of a connection portion between the processing unit of the optical transceiver and the external control device in the first embodiment. 図９は、実施例１の変形例１に係る光トランシーバの構成を示すブロック図である。FIG. 9 is a block diagram showing a configuration of an optical transceiver according to a modification 1 of the first embodiment.

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
（１）本願発明の一実施形態は、複数の送信電気信号と、前記複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第１送信レーン、および、前記第１送信レーンと異なる複数の送信電気信号と、前記第１送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第２送信レーンにおいて、それぞれの複数の送信電気信号をそれぞれの複数の送信光信号に変換する送信回路と、複数の受信光信号と、前記複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第１受信レーン、および、前記第１受信レーンと異なる複数の受信光信号と、前記第１受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第２受信レーンにおいて、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する受信回路と、前記送信回路における前記第１送信レーンに関する制御、前記受信回路における前記第１受信レーンに関する制御、および第１通信バスを介して接続された外部装置との通信の制御を実行する第１処理部と、前記送信回路における前記第２送信レーンに関する制御および前記受信回路における前記第２受信レーンに関する制御を実行し、前記第１通信バスおよび前記第１通信バスとの接続または遮断が可能な第２通信バスを介して接続された前記外部装置との通信の制御を実行する第２処理部と、備える光トランシーバである。これにより、処理部の負荷を低減できる。
（２）前記第１処理部および前記第２処理部は、それぞれ内部メモリを備え、それぞれの内部メモリには、前記送信回路および前記受信回路を制御する機能と前記外部装置との通信を制御する機能とを有する同一のファームウェアが格納されることが好ましい。これにより、ファームウェアの管理が容易となる。
（３）入力された電気信号を処理し前記第１送信レーンの前記複数の送信電気信号および前記第２送信レーンの前記複数の送信電気信号として前記送信回路に出力し、前記第１受信レーンの前記複数の受信電気信号および前記第２受信レーンの前記複数の受信電気信号を処理し出力する信号処理回路を更に備え、前記ファームウェアは、前記信号処理回路を制御する機能を有し、前記第１処理部は、前記信号処理回路を制御する機能が無効化され、前記第２処理部は、前記信号処理回路を制御する機能が有効とされることが好ましい。これにより、処理部の負荷をより低減できる。
（４）電気的スイッチをさらに備え、前記第２通信バスの前記第１通信バスとの接続または切断は前記電気的スイッチにより行われることが好ましい。これにより、第１処理部を介さず第２処理部を調整することができる。
（５）前記第１処理部および前記第２処理部は、シリアル通信バスを介して互いに電気的に接続され、前記シリアル通信バスを使用したシリアル通信によって互いに所定の内部制御に係る情報を同期させることが好ましい。 [Explanation of Embodiments of the present invention]
First, the contents of the embodiments of the present invention will be listed and described.
(1) One embodiment of the present invention includes a first transmission lane including a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to the plurality of transmission electric signals on a one-to-one basis, and the first transmission. A plurality of transmission electric signals in the second transmission lane including a plurality of transmission electric signals different from the lane and a plurality of transmission optical signals corresponding to a plurality of transmission electric signals different from the first transmission lane on a one-to-one basis. A first reception lane including a transmission circuit for converting a plurality of transmission light signals into each of a plurality of transmission light signals, a plurality of reception light signals, and a plurality of reception electric signals corresponding to the plurality of reception light signals on a one-to-one basis. A plurality of each in the second reception lane including a plurality of received optical signals different from the first reception lane and a plurality of received electric signals corresponding to a plurality of received optical signals different from the first reception lane on a one-to-one basis. Via a reception circuit that converts each of the received optical signals into a plurality of received electric signals, control of the first transmission lane in the transmission circuit, control of the first reception lane in the reception circuit, and a first communication bus. The first processing unit that executes communication control with the external device connected to the transmission circuit, controls the second transmission lane in the transmission circuit, and controls the second reception lane in the reception circuit, and the first It is an optical transceiver provided with a second processing unit that controls communication with the external device connected via a communication bus and a second communication bus that can be connected to or disconnected from the first communication bus. As a result, the load on the processing unit can be reduced.
(2) The first processing unit and the second processing unit each include an internal memory, and each internal memory controls a function of controlling the transmission circuit and the reception circuit and communication with the external device. It is preferable that the same firmware having the function is stored. This facilitates firmware management.
(3) The input electric signal is processed and output to the transmission circuit as the plurality of transmission electric signals in the first transmission lane and the plurality of transmission electric signals in the second transmission lane, and is output to the transmission circuit in the first reception lane. Further comprising a signal processing circuit for processing and outputting the plurality of received electric signals and the plurality of received electric signals in the second receiving lane, the firmware has a function of controlling the signal processing circuit, and the first. It is preferable that the processing unit has the function of controlling the signal processing circuit disabled, and the second processing unit has the function of controlling the signal processing circuit enabled. As a result, the load on the processing unit can be further reduced.
(4) It is preferable that an electric switch is further provided, and the connection or disconnection of the second communication bus with the first communication bus is performed by the electric switch. As a result, the second processing unit can be adjusted without going through the first processing unit.
(5) The first processing unit and the second processing unit are electrically connected to each other via a serial communication bus, and synchronize information related to predetermined internal control with each other by serial communication using the serial communication bus. Is preferable.

［本願発明の実施形態の詳細］
本発明の実施形態にかかる光トランシーバの具体例を、以下に図面を参照しつつ説明する。図面の説明において、同一又は相当する要素には同一の符号を付し、重複する説明を省略する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 [Details of Embodiments of the present invention]
Specific examples of the optical transceiver according to the embodiment of the present invention will be described below with reference to the drawings. In the description of the drawings, the same or corresponding elements are designated by the same reference numerals, and duplicate description is omitted. It should be noted that the present invention is not limited to these examples, and is indicated by the scope of claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims.

実施例１として、送信および受信それぞれが８つのレーンを有する光トランシーバを説明する。それぞれのレーンは、他のレーンと互いに独立した一つのデータストリームを扱う。例えば、送信側（送信部）の場合、一つのレーンは、制御装置から一つの電気信号を受信し、それを光信号に変換する。例えば、送信部の８つのレーンは、それぞれ互いに波長の異なる光信号を送信する。８つのレーンから出力される８つの光信号は、後述するように一つの波長分割多重（ＷＤＭ）信号として光ファイバに出力されてもよい。レーン数は８レーン以外でもよく、例えば４レーン、１０レーンまたは１６レーンでもよい。 As Example 1, an optical transceiver having eight lanes each for transmission and reception will be described. Each lane handles one data stream that is independent of the other lanes. For example, in the case of the transmitting side (transmitting unit), one lane receives one electric signal from the control device and converts it into an optical signal. For example, the eight lanes of the transmission unit transmit optical signals having different wavelengths from each other. The eight optical signals output from the eight lanes may be output to the optical fiber as one wavelength division multiplexing (WDM) signal as described later. The number of lanes may be other than 8 lanes, and may be, for example, 4 lanes, 10 lanes or 16 lanes.

［ブロック図の説明］
図１および図２は、実施例１に係る光トランシーバの構成を示すブロック図である。図１は、レーンの構成を主眼にしたブロック図であり、図２は、制御装置による監視・制御のための通信と内部の制御に係る制御信号の通信を主眼にしたブロック図である。図１では、信号処理回路２０を信号処理回路２０ａおよび２０ｂに分割して図示している。 [Explanation of block diagram]
1 and 2 are block diagrams showing the configuration of the optical transceiver according to the first embodiment. FIG. 1 is a block diagram focusing on the configuration of lanes, and FIG. 2 is a block diagram focusing on communication for monitoring and control by a control device and communication of control signals related to internal control. In FIG. 1, the signal processing circuit 20 is divided into signal processing circuits 20a and 20b and shown.

図１および図２に示すように、実施例１に係る光トランシーバ１００は、処理部１０（第１処理部）、処理部１２（第２処理部）、メモリ１４、ＳＷ（スイッチ）１６、信号処理回路（ＰＨＹ）２０ａ、２０ｂ、光送信回路２１および光受信回路２２を備えている。図２では、光送信回路２１は、送信回路２１ａおよび２１ｂに分割して図示され、光受信回路２２は、受信回路２２ａおよび２２ｂに分割して図示されている。処理部１０および１２は、ＣＰＵ（Central Processing Unit）またはマイクロコンピュータ等のプロセッシングユニットであり、光送信回路２１、光受信回路２２、信号処理回路２０ａおよび２０ｂを制御する。処理部１０および１２は内部メモリ５０ａおよび５０ｂを備える。内部メモリ５０ａおよび５０ｂは、揮発性メモリ（例えばＲＡＭ（Random Access Memory））と不揮発性メモリ（例えばフラッシュＲＯＭ(Read Only Memory)）を含んでいる。処理部１０および１２は、内部メモリ５０ａおよび５０ｂの不揮発性メモリにファームウェアを実装（格納）する。 As shown in FIGS. 1 and 2, the optical transceiver 100 according to the first embodiment has a processing unit 10 (first processing unit), a processing unit 12 (second processing unit), a memory 14, a SW (switch) 16, and a signal. It includes processing circuits (PHY) 20a and 20b, an optical transmission circuit 21 and an optical reception circuit 22. In FIG. 2, the optical transmission circuit 21 is divided into transmission circuits 21a and 21b, and the optical reception circuit 22 is divided into reception circuits 22a and 22b. The processing units 10 and 12 are processing units such as a CPU (Central Processing Unit) or a microcomputer, and control an optical transmission circuit 21, an optical reception circuit 22, and signal processing circuits 20a and 20b. The processing units 10 and 12 include internal memories 50a and 50b. The internal memories 50a and 50b include a volatile memory (for example, RAM (Random Access Memory)) and a non-volatile memory (for example, a flash ROM (Read Only Memory)). The processing units 10 and 12 mount (store) firmware in the non-volatile memories of the internal memories 50a and 50b.

メモリ１４は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の不揮発性メモリであり、例えば信号処理回路２０や光送信回路２１および光受信回路２２等の初期設定や制御を行うためのデータを記憶することができる。ＳＷ１６は、処理部１２が制御装置３０と通信するための通信バスを電気的に接続および遮断する。ＳＷ１６は、例えば制御信号に応じて所定の端子間の電気的な接続及び遮断を行うアナログスイッチである。 The memory 14 is a non-volatile memory such as EEPROM (Electrically Erasable Programmable Read-Only Memory), and stores data for initial setting and control of, for example, a signal processing circuit 20, an optical transmission circuit 21, and an optical reception circuit 22. can do. The SW 16 electrically connects and disconnects a communication bus for the processing unit 12 to communicate with the control device 30. The SW 16 is, for example, an analog switch that electrically connects and disconnects between predetermined terminals according to a control signal.

信号処理回路２０ａは、例えばＣＤＲ（Clock Data Recovery）回路であり、制御装置３０から伝送された８つのレーン３１ａおよび３１ｂの電気信号を処理する。電気信号の処理としては、例えば波形整形およびタイミング再生である。光送信回路２１は、信号処理回路２０ａが処理した８つのレーン３１ａおよび３１ｂの電気信号を互いに異なる波長を有する８つの光信号に変換し、例えば光合波器（不図示）によってそれら８つの光信号を１つの波長分割多重（ＷＤＭ：Wavelength Division Multiplexing）信号に波長多重し光ファイバ（不図示）等の光導波路に出力する。 The signal processing circuit 20a is, for example, a CDR (Clock Data Recovery) circuit, and processes the electric signals of the eight lanes 31a and 31b transmitted from the control device 30. The processing of the electric signal is, for example, waveform shaping and timing reproduction. The optical transmission circuit 21 converts the electric signals of the eight lanes 31a and 31b processed by the signal processing circuit 20a into eight optical signals having different wavelengths from each other, and for example, the eight optical signals by an optical combiner (not shown). Is wavelength-multiplexed into one wavelength division multiplexing (WDM) signal and output to an optical waveguide such as an optical fiber (not shown).

光送信回路２１は、４つのレーン３１ａ（第１送信レーン）を扱う送信回路２１ａと、４つのレーン３１ｂ（第２送信レーン）を扱う送信回路２１ｂと、を備える。送信回路２１ａは、例えば４つのレーン３１ａに対応するＬＤＤ（Laser Diode Driver）２３ａとＴＯＳＡ（Transmitter Optical Subassembly）２４ａとを備えている。送信回路２１ｂは、例えば４つのレーン３１ｂに対応するＬＤＤ２３ｂとＴＯＳＡ２４ｂを備えている。 The optical transmission circuit 21 includes a transmission circuit 21a that handles four lanes 31a (first transmission lane) and a transmission circuit 21b that handles four lanes 31b (second transmission lane). The transmitter circuit 21a includes, for example, an LDD (Laser Diode Driver) 23a and a TOSA (Transmitter Optical Subassembly) 24a corresponding to four lanes 31a. The transmission circuit 21b includes, for example, LDD23b and TOSA24b corresponding to four lanes 31b.

ＬＤＤ２３ａおよび２３ｂは、信号処理回路２０ａが処理した電気信号を増幅してＴＯＳＡ２４ａおよび２４ｂを駆動するための駆動信号を生成する。ＴＯＳＡ２４ａおよび２４ｂは、それぞれＬＤＤ２３ａおよび２３ｂから入力された駆動信号によって対応するレーンの光信号を変調し、変調された光信号を多重化して光ファイバ等の光導波路（不図示）に出力する。光信号は波長分割多重信号（ＷＤＭ信号）となる。 The LDDs 23a and 23b amplify the electric signal processed by the signal processing circuit 20a to generate a drive signal for driving the TOSA 24a and 24b. The TOSA 24a and 24b modulate the optical signal of the corresponding lane by the drive signal input from the LDD 23a and 23b, respectively, and multiplex the modulated optical signal and output it to an optical waveguide (not shown) such as an optical fiber. The optical signal is a wavelength division multiplexing signal (WDM signal).

光受信回路２２は、光ファイバ等の光導波路から光信号（波長多重分割信号）を８レーン３２ａおよび３２ｂの電気信号に変換し信号処理回路２０ｂに出力する。信号処理回路２０ｂは、例えばＣＤＲであり、信号処理回路２０ｂが出力した８つのレーン３２ａおよび３２ｂの電気信号を処理し、制御装置３０に出力する。 The optical receiving circuit 22 converts an optical signal (wavelength multiplex division signal) from an optical waveguide such as an optical fiber into an electric signal of 8 lanes 32a and 32b and outputs the signal to the signal processing circuit 20b. The signal processing circuit 20b is, for example, a CDR, and processes the electric signals of the eight lanes 32a and 32b output by the signal processing circuit 20b and outputs them to the control device 30.

光受信回路２２は、４つのレーン３２ａ（第１受信レーン）を扱う受信回路２２ａと４つのレーン３２ｂ（第２受信レーン）を扱う受信回路２２ｂとを備える。受信回路２２ａは、例えば４つのレーン３２ａに対応するＴＩＡ（Transimpedance Amplifier）２５ａとＲＯＳＡ（Receiver Optical Subassembly）２６ａとを備えている。なお、ＴＩＡ２５ａは、ＲＯＳＡ２６ａのパッケージ内に内蔵されていてもよい。受信回路２２ｂは、４つのレーン３２ｂに対応するＴＩＡ２５ｂとＲＯＳＡ２６ｂを備えている。なお、ＴＩＡ２５ｂは、ＲＯＳＡ２６ｂのパッケージ内に内蔵されていてもよい。 The optical reception circuit 22 includes a reception circuit 22a that handles four lanes 32a (first reception lane) and a reception circuit 22b that handles four lanes 32b (second reception lane). The receiving circuit 22a includes, for example, a TIA (Transimpedance Amplifier) 25a and a ROSA (Receiver Optical Subassembly) 26a corresponding to four lanes 32a. The TIA25a may be included in the ROSA26a package. The receiving circuit 22b includes TIA25b and ROSA26b corresponding to the four lanes 32b. The TIA25b may be included in the ROSA26b package.

ＲＯＳＡ２６ａおよび２６ｂは、光導波路を伝送した光信号（波長多重分割信号）を例えば光分波器（不図示）を用いて互いに波長の異なる８個の光信号に分離する。分離されて生成された８個の光信号は、８レーン３２ａおよび３２ｂの電流信号に変換される。ＴＩＡ２５ａおよび２５ｂは、ＲＯＳＡが変換した電流信号（光電流）を電圧信号に変換する。 ROSA26a and 26b separate an optical signal (wavelength multiplex division signal) transmitted through an optical waveguide into eight optical signals having different wavelengths from each other by using, for example, an optical duplexer (not shown). The eight separated optical signals generated are converted into current signals of eight lanes 32a and 32b. The TIA 25a and 25b convert the current signal (photocurrent) converted by ROSA into a voltage signal.

制御装置３０（ホスト装置）と処理部１０および１２とは、通信バスを介し電気的に接続されている。通信バスは例えば、ＭＤＩＯ（Management Data Input/Output）方式またはＩ^２Ｃ（Inter-integrated Circuit）方式等のシリアル通信バスである。ＳＷ１６が通信バスを遮断すると、処理部１２は制御装置３０から遮断される。処理部１２が制御装置３０から遮断されているとき、処理部１０が制御装置３０と通信バスを介して通信を行い、処理部１２は制御装置３０と通信を行わない。 The control device 30 (host device) and the processing units 10 and 12 are electrically connected via a communication bus. The communication bus is, for example, a serial communication bus such as an MDIO (Management Data Input / Output) method or an I ^2C (Inter-integrated Circuit) method. When the SW 16 shuts off the communication bus, the processing unit 12 is shut off from the control device 30. When the processing unit 12 is cut off from the control device 30, the processing unit 10 communicates with the control device 30 via the communication bus, and the processing unit 12 does not communicate with the control device 30.

処理部１０は、送信回路２１ａ内のＬＤＤ２３ａおよびＴＯＳＡ２４ａをＤＡＣ／ＡＤＣ２７ａを介し制御し、受信回路２２ａ内のＴＩＡ２５ａおよびＲＯＳＡ２６ａをＤＡＣ／ＡＤＣ２８ａを介し制御する。処理部１２は、送信回路２１ｂ内のＬＤＤ２３ｂおよびＴＯＳＡ２４ｂをＤＡＣ／ＡＤＣ２７ｂを介し制御し、受信回路２２ｂ内のＴＩＡ２５ｂおよびＲＯＳＡ２６ｂをＤＡＣ／ＡＤＣ２８ｂを介し制御する。処理部１０とＤＡＣ／ＡＤＣ２７ａおよび２８ａとは、例えばＳＰＩ（Serial Peripheral Interface）方式のシリアル通信バスにより接続されている。処理部１２とＤＡＣ／ＡＤＣ２７ｂおよび２８ｂとは、例えばＩ^２ＣまたはＳＰＩ方式のシリアル通信バスにより接続されている。 The processing unit 10 controls the LDD 23a and TOSA 24a in the transmission circuit 21a via the DAC / ADC 27a, and controls the TIA 25a and the ROSA 26a in the reception circuit 22a via the DAC / ADC 28a. The processing unit 12 controls the LDD23b and TOSA24b in the transmission circuit 21b via the DAC / ADC27b, and controls the TIA25b and ROSA26b in the reception circuit 22b via the DAC / ADC28b. The processing unit 10 and the DAC / ADC 27a and 28a are connected by, for example, an SPI (Serial Peripheral Interface) type serial communication bus. The processing unit 12 and the DAC / ADC 27b and 28b ^are connected by, for example, an I2C or SPI type serial communication bus.

なお、送信回路２１ａがシリアル通信バスのインターフェースを備えているときは、処理部１０はシリアル通信バスを介して送信回路２１ａと通信してもよい。受信回路２２ａがシリアル通信バスのインターフェースを備えているときは、処理部１０はシリアル通信バスを介して受信回路２２ａと通信してもよい。また、送信回路２１ｂがシリアル通信バスのインターフェースを備えているときは、処理部１２はシリアル通信バスを介して送信回路２１ｂと通信してもよい。受信回路２２ｂがシリアル通信バスのインターフェースを備えているときは、処理部１２はシリアル通信バスを介して受信回路２２ｂと通信してもよい。 When the transmission circuit 21a is provided with the interface of the serial communication bus, the processing unit 10 may communicate with the transmission circuit 21a via the serial communication bus. When the receiving circuit 22a is provided with the interface of the serial communication bus, the processing unit 10 may communicate with the receiving circuit 22a via the serial communication bus. Further, when the transmission circuit 21b is provided with the interface of the serial communication bus, the processing unit 12 may communicate with the transmission circuit 21b via the serial communication bus. When the receiving circuit 22b is provided with the interface of the serial communication bus, the processing unit 12 may communicate with the receiving circuit 22b via the serial communication bus.

ＤＡＣ／ＡＤＣ２７ａ、２７ｂ、２８ａおよび２８ｂは、各々ＤＡＣ（Digital Analog Convertor）および／またはＡＤＣ（Analog Digital Convertor）を有している。ＤＡＣは、処理部１０および１２が出力したデジタル信号をアナログ信号に変換しＬＤＤ、ＴＯＳＡ、ＴＩＡおよびＲＯＳＡに出力する。ＡＤＣは、ＬＤＤ、ＴＯＳＡ、ＴＩＡおよびＲＯＳＡが出力したアナログ信号をデジタル信号に変換し処理部１０および１２に出力する。ＤＡＣ／ＡＤＣ２７ａ、２７ｂ、２８ａおよび２８ｂから出力されるアナログ信号は、送信回路２１ａおよび２１ｂまたは受信回路２２ａおよび２２ｂに係る電源回路（例えば降圧回路や昇圧回路など）や温度調節回路の制御に使用されてもよい。また、それらの電源回路や温度調節回路からのアナログ信号（例えばモニタ信号）がＤＡＣ／ＡＤＣ２７ａ、２７ｂ、２８ａおよび２８ｂに入力されてもよい。 The DAC / ADC 27a, 27b, 28a and 28b have a DAC (Digital Analog Converter) and / or an ADC (Analog Digital Convertor), respectively. The DAC converts the digital signals output by the processing units 10 and 12 into analog signals and outputs them to the LDD, TOSA, TIA and ROSA. The ADC converts the analog signals output by the LDD, TOSA, TIA and ROSA into digital signals and outputs them to the processing units 10 and 12. The analog signals output from the DACs / ADCs 27a, 27b, 28a and 28b are used to control the power supply circuit (for example, step-down circuit, booster circuit, etc.) and the temperature control circuit related to the transmission circuits 21a and 21b or the reception circuits 22a and 22b. You may. Further, analog signals (for example, monitor signals) from those power supply circuits and temperature control circuits may be input to DAC / ADC 27a, 27b, 28a and 28b.

処理部１０と１２との間は例えばＳＰＩ、Ｉ^２ＣまたはＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）等のシリアル通信バスを介し電気的に接続される。処理部１０と１２とが例えば同一のＬＳＩ（Large Scale Integrated Circuit）であって互いにＳＰＩまたはＩ^２Ｃを介し接続される場合、処理部１０と１２との同じピン同士を接続し、処理部１０および１２の一方をマスタ（master）とし、他方をスレーブ（slave）とする。ただし、これは一例であって、本願発明はそのような特定の構成によって限定されない。処理部１０と１２とがＵＡＲＴを介し接続される場合、双方向通信できるようにクロス接続される。処理部１０および１２とメモリ１４および信号処理回路２０とは例えばＳＰＩまたはＩ^２Ｃ等の通信バスを介し電気的に接続される。 The processing units 10 and 12 are electrically connected via a serial communication bus such as SPI, I ^2C or UART (Universal Asynchronous Receiver / Transmitter). When the processing units 10 and 12 are, for example, the same LSI (Large Scale Integrated Circuit) and are connected to each other via SPI or I ^2C , the same pins of the processing units 10 and 12 are connected to each other, and the processing units 10 are connected to each other. One of the above and twelve is the master, and the other is the slave. However, this is an example, and the invention of the present application is not limited by such a specific configuration. When the processing units 10 and 12 are connected via the UART, they are cross-connected so that bidirectional communication is possible. The processing units 10 and 12 and the memory 14 and the signal processing circuit 20 are electrically connected via a communication bus such as SPI or I ^2C .

［処理部の機能の説明］
図３は、実施例１における処理部のファームウェアの構成を示す図である。図３において、プログラム１０ａは、処理部１０によって実行されるファームウェアであり、プログラム１２ａは、処理部１２によって実行されるファームウェアである。プログラム１０ａおよび１２ａは、それぞれ個別の処理を行う複数のモジュールを含んでいる。プログラム１０ａおよび１２ａの構成において使用されているモジュールを実線で示し、使用されていないモジュールを破線で示す。 [Explanation of processing unit functions]
FIG. 3 is a diagram showing the configuration of the firmware of the processing unit in the first embodiment. In FIG. 3, the program 10a is the firmware executed by the processing unit 10, and the program 12a is the firmware executed by the processing unit 12. The programs 10a and 12a include a plurality of modules each performing individual processing. Modules used in the configurations of programs 10a and 12a are shown by solid lines, and unused modules are shown by dashed lines.

図３に示すように、プログラム１０ａおよび１２ａには、各々ＴＯＳＡ制御モジュール４１ａおよび４１ｂ、ＬＤＤ制御モジュール４２ａおよび４２ｂ、ＲＯＳＡ制御モジュール４３ａおよび４３ｂ、ＴＩＡ制御モジュール４４ａおよび４４ｂ、信号処理制御モジュール４５ａおよび４５ｂ、トランシーバ制御モジュール４６ａおよび４６ｂ、監視制御１モジュール４７ａおよび４７ｂ、監視制御２モジュール４８ａおよび４８ｂ、通信制御モジュール４９ａおよび４９ｂが含まれている。例えばプログラム１０ａおよび１２ａは同じモジュールを有する。したがって、処理部１０および１２には光トランシーバ内部の制御に関して同じファームウェア（プログラム）が実装されてもよい。処理部１０および１２に同一のプログラムを使用することで当該プログラムの開発工数を低減でき、プログラムの更新等の管理を容易にすることができる。 As shown in FIG. 3, the programs 10a and 12a include TOSA control modules 41a and 41b, LDD control modules 42a and 42b, ROSA control modules 43a and 43b, TIA control modules 44a and 44b, and signal processing control modules 45a and 45b, respectively. , Transceiver control modules 46a and 46b, monitoring control 1 modules 47a and 47b, monitoring control 2 modules 48a and 48b, communication control modules 49a and 49b. For example, programs 10a and 12a have the same module. Therefore, the same firmware (program) may be mounted on the processing units 10 and 12 regarding the control inside the optical transceiver. By using the same program for the processing units 10 and 12, the development man-hours for the program can be reduced, and the management such as program update can be facilitated.

処理部１０では、信号処理制御モジュール４５ａおよびトランシーバ制御モジュール４６ａは使用されず、他のモジュールは使用されている。処理部１２では、監視制御２モジュール４８ｂおよび通信制御モジュール４９ｂは使用されず、他のモジュールは使用されている。各モジュールの使用および不使用（すなわち有効および無効）は、例えば各処理部１０および１２の内部メモリ内のフラグに設定されている。 In the processing unit 10, the signal processing control module 45a and the transceiver control module 46a are not used, and other modules are used. In the processing unit 12, the monitoring control 2 module 48b and the communication control module 49b are not used, and other modules are used. The use and non-use (ie, enable and disable) of each module is set, for example, to a flag in the internal memory of each of the processing units 10 and 12.

［シーケンスの説明］
図４は、実施例１における処理部の処理を示すシーケンス図である。図３および図４を参照し、処理部１０および１２の動作を説明する。処理部１０および１２は信号処理回路２０ａ、２０ｂ、光送信回路２１および光受信回路２２の初期状態を設定する（ステップＳ１０ａおよびＳ１０ｂ）。例えば、処理部１０は、信号処理回路２０ａ、送信回路２１ａ、および受信回路２２ａの初期状態を設定する。また、処理部１２は、信号処理回路２０ｂ、送信回路２１ｂ、および受信回路２２ｂの初期状態を設定する。 [Description of sequence]
FIG. 4 is a sequence diagram showing the processing of the processing unit in the first embodiment. The operations of the processing units 10 and 12 will be described with reference to FIGS. 3 and 4. The processing units 10 and 12 set the initial states of the signal processing circuits 20a and 20b, the optical transmission circuit 21 and the optical reception circuit 22 (steps S10a and S10b). For example, the processing unit 10 sets the initial states of the signal processing circuit 20a, the transmission circuit 21a, and the reception circuit 22a. Further, the processing unit 12 sets the initial states of the signal processing circuit 20b, the transmission circuit 21b, and the reception circuit 22b.

ステップＳ１０ａおよびＳ１０ｂにおいて、処理部１０および１２では、ＴＯＳＡ制御モジュール４１ａおよび４１ｂはそれぞれＴＯＳＡ２４ａおよび２４ｂを初期状態に設定する。ＬＤＤ制御モジュール４２ａおよび４２ｂはそれぞれＬＤＤ２３ａおよび２３ｂを初期状態に設定する。ＲＯＳＡ制御モジュール４３ａおよび４３ｂはそれぞれＲＯＳＡ２６ａおよび２６ｂを初期状態に設定する。ＴＩＡ制御モジュール４４ａおよび４４ｂはそれぞれＴＩＡ２５ａおよび２５ｂを初期状態に設定する。 In steps S10a and S10b, in the processing units 10 and 12, the TOSA control modules 41a and 41b set the TOSA 24a and 24b to the initial state, respectively. The LDD control modules 42a and 42b set the LDD 23a and 23b to the initial state, respectively. The ROSA control modules 43a and 43b set the ROSA 26a and 26b to the initial state, respectively. The TIA control modules 44a and 44b set the TIA 25a and 25b to the initial state, respectively.

ステップＳ１０ａおよびＳ１０ｂにおいて、処理部１２の信号処理制御モジュール４５ｂは信号処理回路２０を初期状態に設定する。例えば処理部１２は、メモリ１４に予め格納された信号処理回路２０の初期設定や制御を行うためのデータ（設定情報）を信号処理回路２０に転送する。なお、信号処理回路２０がメモリ１４から直接それらのデータを主体的にまたは自動的に読み出す場合はこの処理は不要である。処理部１０内の信号処理制御モジュール４５ａは使用されず、処理部１０は信号処理回路２０の初期設定を行わない。例えば、信号処理制御モジュール４５ａと信号処理制御モジュール４５ｂが同一とした場合、処理部１２が信号処理回路２０を初期状態に設定して処理部１０が信号処理回路２０を初期状態に設定しないことで、処理部１２の信号処理回路２０との通信と処理部１０の信号処理回路２０との通信とが衝突したり、重複するのを回避することができる。 In steps S10a and S10b, the signal processing control module 45b of the processing unit 12 sets the signal processing circuit 20 to the initial state. For example, the processing unit 12 transfers data (setting information) for performing initial setting and control of the signal processing circuit 20 stored in advance in the memory 14 to the signal processing circuit 20. Note that this processing is not necessary when the signal processing circuit 20 independently or automatically reads out those data directly from the memory 14. The signal processing control module 45a in the processing unit 10 is not used, and the processing unit 10 does not perform the initial setting of the signal processing circuit 20. For example, when the signal processing control module 45a and the signal processing control module 45b are the same, the processing unit 12 sets the signal processing circuit 20 in the initial state, and the processing unit 10 does not set the signal processing circuit 20 in the initial state. It is possible to prevent the communication with the signal processing circuit 20 of the processing unit 12 and the communication with the signal processing circuit 20 of the processing unit 10 from colliding with each other or overlapping.

処理部１０および１２は、それぞれ送信回路２１ａおよび２１ｂを制御する（ステップＳ１２ａおよびＳ１２ｂ）。 The processing units 10 and 12 control the transmission circuits 21a and 21b, respectively (steps S12a and S12b).

ステップＳ１２ａにおいて、ＴＯＳＡ制御モジュール４１ａおよびＬＤＤ制御モジュール４２ａは、それぞれＴＯＳＡ２４ａおよびＬＤＤ２３ａを制御する。例えば、ＴＯＳＡ制御モジュール４１ａおよびＬＤＤ制御モジュール４２ａは、ＬＤ（レーザダイオード）電流値、および光信号の光出力レベルを検出する。ＬＤ電流値は、例えばＴＯＳＡ２４ａ内のレーザダイオードのバイアス電流の大きさを検出した値である。光出力レベルは、例えばＴＯＳＡ２４ａから出力されるレーンごとの光信号の強度を検出した値である。例えば、ＬＤＤ制御モジュール４２ａは、ＴＯＳＡ２４ａから取得した光出力レベルのモニタ信号を、換算式を用い光出力レベルの値に換算する。換算式は、例えば処理部１０の内部メモリ内に格納されている。 In step S12a, the TOSA control module 41a and the LDD control module 42a control the TOSA 24a and the LDD 23a, respectively. For example, the TOSA control module 41a and the LDD control module 42a detect the LD (laser diode) current value and the optical output level of the optical signal. The LD current value is, for example, a value obtained by detecting the magnitude of the bias current of the laser diode in the TOSA24a. The optical output level is, for example, a value obtained by detecting the intensity of the optical signal for each lane output from the TOSA24a. For example, the LDD control module 42a converts the optical output level monitor signal acquired from the TOSA 24a into an optical output level value using a conversion formula. The conversion formula is stored in, for example, the internal memory of the processing unit 10.

例えば、ＴＯＳＡ制御モジュール４１ａは、ＬＤ温度を制御する。ＬＤ温度制御は、ＬＤ温度が所望の値になるように、例えばペルチェ素子等のＬＤの温度を調節する素子を制御する。ＴＯＳＡ制御モジュール４１ａは、ＬＵＴ（ルックアップテーブル）を用い制御を行ってもよいし、ＰＩＤ制御等のフィードバック制御法を用い各制御を行ってもよい。ＬＵＴおよびフィードバック制御のためのパラメータは、例えば処理部１０および１２の内部メモリ内に格納されている。例えば、ＬＤＤ制御モジュール４２ａは、ＬＤバイアス、変調電流を制御する。ＬＤバイアス制御は、ＬＤバイアス電流値が所望の値になるように制御する。変調電流制御は、ＬＤを変調する変調電流が所望の値になるように制御する。あるいは、光出力レベルのモニタ信号を受けて換算した光出力レベルの値が所定の値になるようにフィードバック制御によってＬＤバイアス電流値を制御してもよい。また、例えば、ＬＤＤ制御モジュール４２ａは、ＬＤＤ２３ａ内の特定のレーンを非活性化する。非活性化によって特定のレーンに対応する光信号の送信が停止される。 For example, the TOSA control module 41a controls the LD temperature. The LD temperature control controls an element that adjusts the temperature of the LD, such as a Pelche element, so that the LD temperature becomes a desired value. The TOSA control module 41a may perform control using a LUT (look-up table), or may perform each control using a feedback control method such as PID control. Parameters for LUT and feedback control are stored, for example, in the internal memory of the processing units 10 and 12. For example, the LDD control module 42a controls the LD bias and the modulation current. The LD bias control is controlled so that the LD bias current value becomes a desired value. The modulation current control controls so that the modulation current that modulates the LD becomes a desired value. Alternatively, the LD bias current value may be controlled by feedback control so that the value of the optical output level converted by receiving the monitor signal of the optical output level becomes a predetermined value. Also, for example, the LDD control module 42a deactivates a specific lane in the LDD 23a. Deactivation stops the transmission of the optical signal corresponding to a particular lane.

ステップＳ１２ｂにおいて、ＴＯＳＡ制御モジュール４１ｂおよびＬＤＤ制御モジュール４２ｂは、それぞれＴＯＳＡ２４ｂおよびＬＤＤ２３ｂを制御する。ＴＯＳＡ制御モジュール４１ｂおよびＬＤＤ制御モジュール４２ｂによる制御は、ステップＳ１２ａにおけるＴＯＳＡ制御モジュール４１ａおよびＬＤＤ制御モジュール４２ａの制御と同様に行われる。重複を避けるため説明は省略する。 In step S12b, the TOSA control module 41b and the LDD control module 42b control the TOSA 24b and the LDD 23b, respectively. The control by the TOSA control module 41b and the LDD control module 42b is performed in the same manner as the control of the TOSA control module 41a and the LDD control module 42a in step S12a. The description is omitted to avoid duplication.

処理部１０および１２は、それぞれ受信回路２２ａおよび２２ｂを制御する（ステップＳ１４ａおよびＳ１４ｂ）。 The processing units 10 and 12 control the receiving circuits 22a and 22b, respectively (steps S14a and S14b).

ステップＳ１４ａおよびＳ１４ｂにおいて、ＲＯＳＡ制御モジュール４３ａおよび４３ｂはそれぞれＲＯＳＡ２６ａおよび２６ｂを制御する。例えばＲＯＳＡ制御モジュール４３ａおよび４３ｂは、光信号の光入力レベルを検出する。光入力レベルは、例えばＲＯＳＡ２６ａおよび２６ｂに入力するレーンごとの光信号の強度を検出した値である。ＲＯＳＡ制御モジュール４３ａおよび４３ｂは、ＲＯＳＡ２６ａおよび２６ｂから取得した信号を、換算式を用い光入力レベルに換算する。換算式は、例えば処理部１０および１２の内部メモリ内に格納されている。 In steps S14a and S14b, the ROSA control modules 43a and 43b control the ROSA 26a and 26b, respectively. For example, the ROSA control modules 43a and 43b detect the optical input level of an optical signal. The optical input level is, for example, a value obtained by detecting the intensity of the optical signal for each lane input to ROSA 26a and 26b. The ROSA control modules 43a and 43b convert the signals acquired from the ROSA 26a and 26b into optical input levels using a conversion formula. The conversion formula is stored in, for example, the internal memory of the processing units 10 and 12.

ステップＳ１４ａおよびＳ１４ｂにおいて、ＴＩＡ制御モジュール４４ａおよび４４ｂは、それぞれＴＩＡ２５ａおよび２５ｂを制御する。例えばＴＩＡ制御モジュール４４ａおよび４４ｂは、それぞれＴＩＡ２５ａおよび２５ｂから各レーンのＬＯＳ（Loss of Signal）信号を受信する。ＬＯＳ信号は、光ファイバから受信回路２２ａおよび２２ｂが受信している光信号が消失した（強度が所定の値よりも小さい状態になった）ことを警告するためのものである。なお、上述したように、ＴＩＡ２５ａおよび２５ｂは、それぞれＲＯＳＡ２６ａおよび２６ｂのパッケージ内に含まれていてもよい。その場合には、ＴＩＡ制御モジュール４４ａおよび４４ｂは、それぞれＲＯＳＡ制御モジュール４３ａおよび４３ｂに含まれていてもよい。 In steps S14a and S14b, the TIA control modules 44a and 44b control the TIA 25a and 25b, respectively. For example, the TIA control modules 44a and 44b receive the LOS (Loss of Signal) signal of each lane from the TIA 25a and 25b, respectively. The LOS signal is for warning that the optical signal received by the receiving circuits 22a and 22b has disappeared (the intensity has become smaller than a predetermined value) from the optical fiber. As described above, TIA25a and 25b may be contained in the packages of ROSA26a and 26b, respectively. In that case, the TIA control modules 44a and 44b may be included in the ROSA control modules 43a and 43b, respectively.

処理部１２の信号処理制御モジュール４５ｂは、信号処理回路２０の制御を行う（ステップＳ１６ｂ）。例えば信号処理制御モジュール４５ｂは信号処理回路２０からＬＯＳ信号および／またはＬＯＬ（Loss Of Lock）信号を受信する。ＬＯＬ信号は信号処理回路２０内のＰＬＬ（Phase Locked Loop）において周波数がロックされていないことを示す信号である。 The signal processing control module 45b of the processing unit 12 controls the signal processing circuit 20 (step S16b). For example, the signal processing control module 45b receives a LOS signal and / or a LOL (Loss Of Lock) signal from the signal processing circuit 20. The LOL signal is a signal indicating that the frequency is not locked in the PLL (Phase Locked Loop) in the signal processing circuit 20.

処理部１２のトランシーバ制御モジュール４６ｂは光トランシーバ１００の制御を行う（ステップＳ１８ｂ）。例えばトランシーバ制御モジュール４６ｂは光トランシーバ１００の内部温度および電源電圧を一定時間毎に検出する。トランシーバ制御モジュール４６ｂは、取得した信号を、換算式を用い内部温度および電源電圧に換算する。換算式は、例えば処理部１０および１２の内部メモリ内に格納されている。なお、トランシーバ制御モジュール４６ｂは、検出した内部温度または電源電圧が所定の範囲を超えた場合には、異常時処理等の予め定めた処理を行ってもよい。 The transceiver control module 46b of the processing unit 12 controls the optical transceiver 100 (step S18b). For example, the transceiver control module 46b detects the internal temperature and power supply voltage of the optical transceiver 100 at regular time intervals. The transceiver control module 46b converts the acquired signal into the internal temperature and the power supply voltage using the conversion formula. The conversion formula is stored in, for example, the internal memory of the processing units 10 and 12. When the detected internal temperature or power supply voltage exceeds a predetermined range, the transceiver control module 46b may perform predetermined processing such as abnormal processing.

ステップＳ１０ａからＳ１４ａ内の処理の順番およびステップＳ１０ｂからＳ１８ｂ内の処理の順番は任意に設計できる。例えば、処理部１０および１２はレーンごとに処理を行ってもよい。 The order of processing in steps S10a to S14a and the order of processing in steps S10b to S18b can be arbitrarily designed. For example, the processing units 10 and 12 may perform processing for each lane.

処理部１０および１２は、それぞれ監視情報を取得する（ステップＳ２０ａおよびＳ２０ｂ）。 The processing units 10 and 12 acquire monitoring information, respectively (steps S20a and S20b).

ステップＳ２０ａにおいて、処理部１０の監視制御１モジュール４７ａは、ＴＯＳＡ制御モジュール４１ａ、ＬＤＤ制御モジュール４２ａ、ＲＯＳＡ制御モジュール４３ａおよびＴＩＡ制御モジュール４４ａが検出した値のうち監視情報を取得する。監視情報は、例えば制御装置３０からの求めに応じ制御装置３０に送信する情報である。 In step S20a, the monitoring control 1 module 47a of the processing unit 10 acquires monitoring information among the values detected by the TOSA control module 41a, the LDD control module 42a, the ROSA control module 43a, and the TIA control module 44a. The monitoring information is, for example, information transmitted to the control device 30 in response to a request from the control device 30.

ステップＳ２０ｂにおいて、処理部１２の監視制御１モジュール４７ｂは、ＴＯＳＡ制御モジュール４１ｂ、ＬＤＤ制御モジュール４２ｂ、ＲＯＳＡ制御モジュール４３ｂ、ＴＩＡ制御モジュール４４ｂ、信号処理制御モジュール４５ｂおよびトランシーバ制御モジュール４６ｂが検出した値のうち監視情報を取得する。 In step S20b, the monitoring control 1 module 47b of the processing unit 12 has the values detected by the TOSA control module 41b, the LDD control module 42b, the ROSA control module 43b, the TIA control module 44b, the signal processing control module 45b, and the transceiver control module 46b. Of which, the monitoring information is acquired.

処理部１０のステップＳ１０ａからＳ２０ａの処理と処理部１２のステップＳ１０ｂからＳ２０ｂの処理とは並行して実行される。 The processing of steps S10a to S20a of the processing unit 10 and the processing of steps S10b to S20b of the processing unit 12 are executed in parallel.

処理部１２は通信バスを介し処理部１０に監視情報を送信する（ステップＳ２２）。 The processing unit 12 transmits monitoring information to the processing unit 10 via the communication bus (step S22).

ステップＳ２２において、処理部１２の監視制御１モジュール４７ｂは、取得した監視情報を処理部１０の監視制御２モジュール４８ａに送信する。処理部１０と１２との間の通信バスがＩ^２ＣまたはＳＰＩ等のシリアル通信バスの場合、処理部１０および１２の一方をマスタとし、他方をスレーブとする。例えば処理部１０および１２の内部メモリにマスタとスレーブのいずれに設定されるかのフラグが格納されている。 In step S22, the monitoring control 1 module 47b of the processing unit 12 transmits the acquired monitoring information to the monitoring control 2 module 48a of the processing unit 10. When the communication bus between the processing units 10 and 12 is a serial communication bus such as I ^2C or SPI, one of the processing units 10 and 12 is used as a master and the other is used as a slave. For example, the internal memory of the processing units 10 and 12 stores a flag as to whether the master or the slave is set.

処理部１０は、取得した監視情報を処理部１０の内部メモリに格納する（ステップＳ２４ａ）。ステップＳ２４ａにおいて、処理部１０の監視制御２モジュール４８ａは、監視制御１モジュール４７ａおよび４７ｂから取得した監視情報を処理部１０の内部メモリに格納する。例えば制御装置３０と処理部１０とを接続する通信バスがＭＤＩＯバスの場合、処理部１０内の内部メモリ内にＭＤＩＯレジスタを設ける。監視情報はＭＤＩＯレジスタに格納される。このようにして、処理部１０および１２は、監視情報を互いに同期するようにそれぞれの内部メモリ内に格納することができる。 The processing unit 10 stores the acquired monitoring information in the internal memory of the processing unit 10 (step S24a). In step S24a, the monitoring control 2 module 48a of the processing unit 10 stores the monitoring information acquired from the monitoring control 1 modules 47a and 47b in the internal memory of the processing unit 10. For example, when the communication bus connecting the control device 30 and the processing unit 10 is an MDIO bus, an MDIO register is provided in the internal memory in the processing unit 10. The monitoring information is stored in the MDIO register. In this way, the processing units 10 and 12 can store the monitoring information in their respective internal memories so as to synchronize with each other.

処理部１０は制御装置３０との通信を制御する（ステップＳ２６ａ）。ステップＳ２６ａにおいて、処理部１０の通信制御モジュール４９ａは制御装置３０との通信を制御する。例えば制御装置３０が任意のタイミングで処理部１０に監視情報を要求した場合、処理部１０の通信制御モジュール４９ａは、内部メモリに格納された処理部１０または１２が取得した監視情報を制御装置３０に送信する。また、通信制御モジュール４９ａは、制御装置３０からの指示により処理部１０および１２を制御するための情報を受信する。 The processing unit 10 controls communication with the control device 30 (step S26a). In step S26a, the communication control module 49a of the processing unit 10 controls communication with the control device 30. For example, when the control device 30 requests monitoring information from the processing unit 10 at an arbitrary timing, the communication control module 49a of the processing unit 10 uses the monitoring information acquired by the processing unit 10 or 12 stored in the internal memory as the control device 30. Send to. Further, the communication control module 49a receives information for controlling the processing units 10 and 12 according to an instruction from the control device 30.

処理部１０は、ステップＳ１２ａからＳ２６ａを周期的に実行し、処理部１２は、ステップＳ１２ｂからＳ２０ｂを周期的に実行する。 The processing unit 10 periodically executes steps S12a to S26a, and the processing unit 12 periodically executes steps S12b to S20b.

［内部メモリの領域の説明］
図５は、実施例１における処理部の内部メモリに割り当てられたデータ領域を示す図である。図５において、内部メモリ５０ａおよび５０ｂはそれぞれ処理部１０および１２に設けられた内部メモリである。処理部１０および１２において使用されるモジュールに対応する領域を実線で示し、使用されないモジュールに対応する領域を破線で示す。 [Explanation of internal memory area]
FIG. 5 is a diagram showing a data area allocated to the internal memory of the processing unit in the first embodiment. In FIG. 5, the internal memories 50a and 50b are internal memories provided in the processing units 10 and 12, respectively. The area corresponding to the module used in the processing units 10 and 12 is shown by a solid line, and the area corresponding to the module not used is shown by a broken line.

図５に示すように、内部メモリ５０ａおよび５０ｂのアドレスは例えば８０００からＢＦＦＦである。内部メモリ５０ａには、送信回路制御用領域５２ａ、受信回路制御用領域５４ａ、信号処理制御用領域５５ａ、トランシーバ制御用領域５６ａ、監視制御１用領域５７ａ、監視制御２用領域５８ａ、通信制御用領域５９ａ、およびフラグ領域６０ａが割り当てられている。内部メモリ５０ｂには、送信回路制御用領域５２ｂ、受信回路制御用領域５４ｂ、信号処理制御用領域５５ｂ、トランシーバ制御用領域５６ｂ、監視制御１用領域５７ｂ、監視制御２用領域５８ｂ、通信制御用領域５９ｂ、およびフラグ領域６０ａが割り当てられている。 As shown in FIG. 5, the addresses of the internal memories 50a and 50b are, for example, 8000 to BFFF. The internal memory 50a includes a transmission circuit control area 52a, a reception circuit control area 54a, a signal processing control area 55a, a transceiver control area 56a, a monitoring control 1 area 57a, a monitoring control 2 area 58a, and a communication control area. The area 59a and the flag area 60a are allocated. The internal memory 50b includes a transmission circuit control area 52b, a reception circuit control area 54b, a signal processing control area 55b, a transceiver control area 56b, a monitoring control 1 area 57b, a monitoring control 2 area 58b, and a communication control area. The area 59b and the flag area 60a are allocated.

送信回路制御用領域５２ａには、例えばＴＯＳＡ制御モジュール４１ａおよびＬＤＤ制御モジュール４２ａの実行に必要な制御用データ、ＬＵＴ、換算式および／または検出値が格納されている。送信回路制御用領域５２ｂには、例えばＴＯＳＡ制御モジュール４１ｂおよびＬＤＤ制御モジュール４２ｂの実行に必要な制御用データ、ＬＵＴ、換算式および／または検出値が格納されている。受信回路制御用領域５４ａには、例えばＲＯＳＡ制御モジュール４３ａおよびＴＩＡ制御モジュール４４ａの実行に必要な制御用データ、ＬＵＴ、換算式および／または検出値が格納されている。受信回路制御用領域５４ｂには、例えばＲＯＳＡ制御モジュール４３ｂおよびＴＩＡ制御モジュール４４ｂの実行に必要な制御用データ、ＬＵＴ、換算式および／または検出値が格納されている。 The transmission circuit control area 52a stores, for example, control data, a LUT, a conversion formula, and / or a detection value necessary for executing the TOSA control module 41a and the LDD control module 42a. The transmission circuit control area 52b stores, for example, control data, a LUT, a conversion formula, and / or a detection value necessary for executing the TOSA control module 41b and the LDD control module 42b. The reception circuit control area 54a stores, for example, control data, a LUT, a conversion formula, and / or a detection value necessary for executing the ROSA control module 43a and the TIA control module 44a. The reception circuit control area 54b stores, for example, control data, a LUT, a conversion formula, and / or a detection value necessary for executing the ROSA control module 43b and the TIA control module 44b.

信号処理制御用領域５５ａには、例えば信号処理制御モジュール４５ａの実行に必要な制御用データが格納されている。信号処理制御用領域５５ｂには、例えば信号処理制御モジュール４５ｂのプログラムの実行に必要な制御用データが格納されている。トランシーバ制御用領域５６ａには、例えばトランシーバ制御モジュール４６ａのプログラムの実行に必要な制御用データが格納されている。トランシーバ制御用領域５６ｂには、例えばトランシーバ制御モジュール４６ｂのプログラムの実行に必要な制御用データが格納されている。 In the signal processing control area 55a, for example, control data necessary for executing the signal processing control module 45a is stored. In the signal processing control area 55b, for example, control data necessary for executing the program of the signal processing control module 45b is stored. In the transceiver control area 56a, for example, control data necessary for executing a program of the transceiver control module 46a is stored. The transceiver control area 56b stores, for example, control data necessary for executing a program of the transceiver control module 46b.

監視制御１用領域５７ａには、例えば監視制御１モジュール４７ａの実行に必要な制御用データおよび監視情報が格納されている。監視制御１用領域５７ｂには、例えば監視制御１モジュール４７ｂの実行に必要な制御用データおよび監視情報が格納されている。監視制御２用領域５８ａには、例えば監視制御２モジュール４８ａの実行に必要な制御用データおよび監視情報が格納されている。監視制御２用領域５８ｂには、例えば監視制御２モジュール４８ｂの実行に必要な制御用データが格納されている。通信制御用領域５９ａには、例えば通信制御モジュール４９ａの実行に必要な制御用データが格納されている。通信制御用領域５９ｂには、例えば通信制御モジュール４９ｂの実行に必要な制御用データが格納されている。 The monitoring control 1 area 57a stores, for example, control data and monitoring information necessary for executing the monitoring control 1 module 47a. The monitoring control 1 area 57b stores, for example, control data and monitoring information necessary for executing the monitoring control 1 module 47b. The monitoring control 2 area 58a stores, for example, control data and monitoring information necessary for executing the monitoring control 2 module 48a. In the monitoring control 2 area 58b, for example, control data necessary for executing the monitoring control 2 module 48b is stored. The communication control area 59a stores, for example, control data necessary for executing the communication control module 49a. The communication control area 59b stores, for example, control data necessary for executing the communication control module 49b.

フラグ領域６０ａおよび６０ｂには、各種フラグが格納されている。例えば、図３における各モジュールの使用および不使用を示すフラグ、処理部１０と１２とが通信するときにマスタおよびスレーブを示すフラグが格納されている。 Various flags are stored in the flag areas 60a and 60b. For example, a flag indicating the use and non-use of each module in FIG. 3 and a flag indicating a master and a slave when the processing units 10 and 12 communicate with each other are stored.

送信回路２１ａおよび２１ｂ並びに受信回路２２ａおよび２２ｂの制御は、各種検出値に対しＬＵＴを用いた制御および／またはフィードバック制御等を行う。このため、送信回路制御用領域５２ａおよび５２ｂ並びに受信回路制御用領域５４ａおよび５４ｂには、制御用データとして例えばＴＯＳＡ、ＬＤＤ、ＲＯＳＡおよびＴＩＡの制御するための初期設定値、および制御パラメータ等を格納する。さらに、上述したように、各領域は、ＬＵＴ、換算式、およびモニタ信号の検出値を含んでいてもよい。よって、送信回路制御用領域５２ａおよび５２ｂ並びに受信回路制御用領域５４ａおよび５４ｂの大きさ（データ量）は比較的大きい。 The transmission circuits 21a and 21b and the reception circuits 22a and 22b are controlled by using a LUT and / or feedback control for various detected values. Therefore, the transmission circuit control areas 52a and 52b and the reception circuit control areas 54a and 54b store, for example, initial setting values for controlling TOSA, LDD, ROSA, and TIA as control data, control parameters, and the like. do. Further, as described above, each region may include a LUT, a conversion formula, and a detection value of a monitor signal. Therefore, the size (data amount) of the transmission circuit control areas 52a and 52b and the reception circuit control areas 54a and 54b is relatively large.

信号処理回路２０の制御、光トランシーバの制御、監視情報の制御および通信制御は、上述の送信回路制御および受信回路制御と比較すると複雑な制御を伴わないため、初期値設定、ＬＵＴおよび制御パラメータ等は比較的少ない。よって、信号処理制御用領域５５ａおよび５５ｂ、トランシーバ制御用領域５６ａおよび５６ｂ、監視制御１用領域５７ａおよび５７ｂ、監視制御２用領域５８ａおよび５８ｂ、通信制御用領域５９ａおよび５９ｂの大きさ（データ容量）は比較的小さい。よって、信号処理制御用領域５５ａ、トランシーバ制御用領域５６ａ、監視制御２用領域５８ｂ、通信制御用領域５９ｂの占有するメモリ領域は小さく、これらの機能がそれらに関係するモジュールに使用されなくても実用上問題にはならない。 Since the control of the signal processing circuit 20, the control of the optical transceiver, the control of monitoring information and the communication control do not involve complicated control as compared with the above-mentioned transmission circuit control and reception circuit control, initial value setting, LUT and control parameters, etc. Is relatively few. Therefore, the sizes (data capacity) of the signal processing control areas 55a and 55b, the transceiver control areas 56a and 56b, the monitoring control 1 areas 57a and 57b, the monitoring control 2 areas 58a and 58b, and the communication control areas 59a and 59b. ) Is relatively small. Therefore, the memory areas occupied by the signal processing control area 55a, the transceiver control area 56a, the monitoring control 2 area 58b, and the communication control area 59b are small, and even if these functions are not used in the modules related to them. It does not matter in practice.

［ファームウェアの実装の説明］
実施例１において、処理部１０および１２に実行されるファームウェアが同じ場合の当該ファームウェアの格納について説明する。図６は、実施例１におけるメモリ内の領域を示す図である。図６に示すように、メモリ１４内に処理部１０および１２に格納されるファームウェア（プログラム）７０および信号処理回路用ソフトウェア（ソフトウェア）７２が格納されている。 [Firmware implementation description]
In the first embodiment, the storage of the firmware when the firmware executed by the processing units 10 and 12 is the same will be described. FIG. 6 is a diagram showing an area in the memory in the first embodiment. As shown in FIG. 6, the firmware (program) 70 and the signal processing circuit software (software) 72 stored in the processing units 10 and 12 are stored in the memory 14.

メモリ１４は、上述したように不揮発性メモリであり、例えばソフトウェア７２を格納しておくために必要とされているが、プログラム７０の格納に必要な領域を設けて、プログラム７０をメモリ１４に格納することができる。例えば、ソフトウェア７２を格納する領域をアドレス００００００ｈ～０１ＦＦＦＦｈだとしたら、プログラム７０を格納する領域をアドレス０２００００ｈ～０３ＦＦＦＦｈと設定してもよい。このときに、プログラム７０は、上述したように処理部１０および１２で同じものを使用できるので、それぞれの処理部について必要なモジュールのみを含んだ互いに異なるファームウェアを別々に用意する場合よりもファームウェアの格納に必要なメモリ内の領域を小さくすることができる。これは、図３のプログラム１０ａにおける信号処理制御モジュール４５ａおよびトランシーバ制御モジュール４６ａ並びに図３のプログラム１２ａにおける監視制御２モジュール４８ｂや通信制御モジュール４９ｂなどのいずれか一方の処理部のみが実行するモジュールの大きさがプログラム７０の全体の大きさに対して小さくなっているほど効果が大きくなる。従って、メモリ１４の容量を大きくせずにプログラム７０を格納するのに好適となる。 The memory 14 is a non-volatile memory as described above, and is required for storing the software 72, for example. However, an area necessary for storing the program 70 is provided and the program 70 is stored in the memory 14. can do. For example, if the area for storing the software 72 is the address 0000000h to 01FFFFh, the area for storing the program 70 may be set as the address 020000h to 03FFFFh. At this time, since the same program 70 can be used in the processing units 10 and 12 as described above, the firmware of the program 70 is higher than that in the case of separately preparing different firmware including only the necessary modules for each processing unit. The area in memory required for storage can be reduced. This is a module executed by only one of the processing units such as the signal processing control module 45a and the transceiver control module 46a in the program 10a of FIG. 3, the monitoring control 2 module 48b and the communication control module 49b in the program 12a of FIG. The smaller the size is relative to the total size of the program 70, the greater the effect. Therefore, it is suitable for storing the program 70 without increasing the capacity of the memory 14.

ソフトウェア７２は、例えば図４のステップＳ５０ａの初期状態設定のときに、メモリ１４から読み出されて信号処理回路２０に書き込まれるソフトウェアである。 The software 72 is, for example, software that is read from the memory 14 and written to the signal processing circuit 20 at the time of setting the initial state in step S50a of FIG.

図７は、実施例１における処理部のファームウェア（プログラム）の格納（更新）方法を示すフローチャートである。光トランシーバ１００が稼働している状態で、処理部１０は、制御装置３０から取得したアップグレード（更新）用のファームウェア７０をメモリ１４に格納する（ステップＳ３０）。処理部１０は、メモリ１４に格納されたファームウェア７０を読み出して処理部１０の内部メモリに格納する（ステップＳ３２）。処理部１２は、メモリ１４に格納されたファームウェア７０を読み出して処理部１２の内部メモリに格納する（ステップＳ３４）。このように、処理部１０と１２のファームウェアが同じ場合、それぞれのファームウェアを更新するときにメモリ１４に更新用のファームウェアを１回ダウンロードすればよい。 FIG. 7 is a flowchart showing a method of storing (updating) the firmware (program) of the processing unit in the first embodiment. While the optical transceiver 100 is operating, the processing unit 10 stores the upgrade (update) firmware 70 acquired from the control device 30 in the memory 14 (step S30). The processing unit 10 reads out the firmware 70 stored in the memory 14 and stores it in the internal memory of the processing unit 10 (step S32). The processing unit 12 reads out the firmware 70 stored in the memory 14 and stores it in the internal memory of the processing unit 12 (step S34). As described above, when the firmwares of the processing units 10 and 12 are the same, the firmware for update may be downloaded once to the memory 14 when updating the respective firmwares.

このように、処理部１０に格納されて実行されるプログラム１０ａと処理部１２に格納されて実行されるプログラム１２ａとを同じ更新用プログラム７０’にすることによって、制御装置３０からシリアル通信バスを介して受信するのに必要な時間をほぼ半減することができ、処理部１０および１２は、それぞれ交代して直接メモリ１４にアクセスして更新用プログラム７０’を読み込むことで他の記憶装置に更新用プログラム７０’を格納することなく、ファームウェアの更新を行うことができる。 In this way, by making the program 10a stored and executed in the processing unit 10 and the program 12a stored and executed in the processing unit 12 the same update program 70', the serial communication bus is transmitted from the control device 30. The time required for receiving via can be halved, and the processing units 10 and 12 take turns directly accessing the memory 14 and reading the update program 70'to update to another storage device. The firmware can be updated without storing the program 70'.

［調整方法］
図８は、実施例１における光トランシーバの処理部と外部の制御装置との接続部分のブロック図である。図８に示すように、光トランシーバを出荷する前の工場等における調整のとき、ＳＷ１６を接続状態とする。これにより、制御装置３０ａと処理部１０および１２とがシリアル通信バスにより電気的に接続される。制御装置３０ａは、例えば工場において光トランシーバを調整するためのコンピュータである。処理部１０および１２の一方の内部メモリ５０ａまたは５０ｂのアドレス領域を、稼働時のアドレス領域とは別の領域とする。例えば、処理部１０および１２の一方のＰＨＹアドレスまたはＤＥＶＩＣＥアドレスを一時的に違う番号にする。これにより、制御装置３０ａは、処理部１０および１２を直接制御する。よって、処理部１２の制御を、処理部１０を介して行わなくてもよい。これにより、処理部１０によるレーン３１ａおよび３１ｂの調整と、処理部１２によるレーン３２ａおよび３２ｂの調整を同じシーケンスを用いて行うことができる。 [Adjustment method]
FIG. 8 is a block diagram of a connection portion between the processing unit of the optical transceiver and the external control device in the first embodiment. As shown in FIG. 8, the SW16 is in the connected state at the time of adjustment in a factory or the like before shipping the optical transceiver. As a result, the control device 30a and the processing units 10 and 12 are electrically connected by the serial communication bus. The control device 30a is, for example, a computer for adjusting an optical transceiver in a factory. The address area of one of the internal memories 50a or 50b of the processing units 10 and 12 is set to an area different from the address area during operation. For example, one of the PHY addresses or DEVICE addresses of the processing units 10 and 12 is temporarily set to a different number. As a result, the control device 30a directly controls the processing units 10 and 12. Therefore, the control of the processing unit 12 does not have to be performed via the processing unit 10. Thereby, the adjustment of the lanes 31a and 31b by the processing unit 10 and the adjustment of the lanes 32a and 32b by the processing unit 12 can be performed using the same sequence.

［比較例の説明］
実施例１の効果を比較例と比較し説明する。処理部（例えばＣＰＵ）を複数設けることで、処理部の配置の自由度が増す。これより、光トランシーバ内の高密度実装か可能となる。 [Explanation of comparative example]
The effect of Example 1 will be described in comparison with the comparative example. By providing a plurality of processing units (for example, CPUs), the degree of freedom in arranging the processing units is increased. This allows for high density mounting within optical transceivers.

比較例として、例えば、光トランシーバが２つの処理部を有する場合に、通信機能を担当する処理部とレーンの制御を担当させる処理部とに機能を分担させることを考える。 As a comparative example, for example, when an optical transceiver has two processing units, it is considered that the functions are shared between the processing unit in charge of the communication function and the processing unit in charge of controlling the lane.

最近の光通信規格では信号（レーン）の変調レートを高くするだけでなく、波長分割多重の波長数（レーン数）を増やすことで高速大容量化を実現している。例えば、ＩＥＥＥ規格の１００ＧＢＡＳＥ－ＬＲでは、送信部および受信部にそれぞれ４レーンを含む構成を規定している。さらに、８レーン、１６レーンとレーン数を増やすことが検討されている。 In recent optical communication standards, not only the modulation rate of signals (lanes) is increased, but also the number of wavelengths (number of lanes) of wavelength division multiplexing is increased to realize high-speed and large-capacity. For example, the IEEE standard 100GBASE-LR defines a configuration in which a transmitting unit and a receiving unit each include four lanes. Furthermore, it is being considered to increase the number of lanes to 8 lanes and 16 lanes.

比較例では、レーン数が増えると、レーン担当の処理部に入出力端子およびＤＡＣ／ＡＤＣなどを多数設けることになる。また、レーンを担当する処理部は、各レーンの制御を順に周期的に行う。レーン数が増えると１周期の時間が長くなってしまう。例えば処理部と光送信回路および光受信回路との通信をＩ^２ＣまたはＳＰＩ等のシリアル通信バスを用いる場合、逐次処理となってしまうため、レーンが増えると周期が長くなってしまう。また、初期化の時間が長くなってしまう。 In the comparative example, as the number of lanes increases, a large number of input / output terminals, DACs / ADCs, and the like are provided in the processing unit in charge of the lanes. Further, the processing unit in charge of the lane periodically periodically controls each lane. As the number of lanes increases, the time of one cycle becomes longer. For example, when a serial communication bus such as I ^2C or SPI is used for communication between the processing unit and the optical transmission circuit and the optical reception circuit, the cycle becomes longer as the number of lanes increases because the serial communication is performed. In addition, the initialization time becomes long.

［実施例の効果］
実施例１によれば、光送信回路２１（送信回路）は、レーン３１ａ（複数の送信電気信号と、複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第１送信レーン）およびレーン３１ｂ（第１送信レーンと異なる複数の送信電気信号と、第１送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第２送信レーン）において、それぞれ複数の送信電気信号をそれぞれの複数の送信光信号に変換する。光受信回路２２（受信回路）は、レーン３２ａ（複数の受信光信号と、複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第１受信レーン）およびレーン３２ｂ（第１受信レーンと異なる複数の受信光信号と、第１受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第２受信レーン）において、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する。処理部１０（第１処理部）は、光送信回路２１におけるレーン３１ａに関する制御、光受信回路２２におけるレーン３２ａに関する制御、およびＭＤＩＯ通信バス（第１通信バス）と接続された制御装置３０（外部装置）との通信の制御を実行する。処理部１２（第２処理部）は、光送信回路２１におけるレーン３１ｂに関する制御および光受信回路２２におけるレーン３２ｂに関する制御を実行し、ＭＤＩＯ通信バス（第１通信バスおよび第１通信バスとの接続または遮断が可能な第２通信バス）と接続された制御装置３０との通信の制御を実行する。 [Effect of Examples]
According to the first embodiment, the optical transmission circuit 21 (transmission circuit) includes a lane 31a (a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to a plurality of transmission electric signals on a one-to-one basis). Lane) and lane 31b (second transmission lane including a plurality of transmission electric signals different from the first transmission lane and a plurality of transmission optical signals having a one-to-one correspondence with a plurality of transmission electric signals different from the first transmission lane). In, each of a plurality of transmitted electric signals is converted into each of a plurality of transmitted optical signals. The optical reception circuit 22 (reception circuit) includes lanes 32a (first reception lane including a plurality of received optical signals and a plurality of received electric signals corresponding to a plurality of received optical signals on a one-to-one basis) and lanes 32b (first reception circuit). A plurality of receptions in the second reception lane) including a plurality of received optical signals different from one reception lane and a plurality of received electric signals corresponding to a plurality of received optical signals different from the first reception lane on a one-to-one basis). Converts an optical signal into multiple received electrical signals for each. The processing unit 10 (first processing unit) controls the lane 31a in the optical transmission circuit 21, controls the lane 32a in the optical reception circuit 22, and controls the control device 30 (external) connected to the MDIO communication bus (first communication bus). Controls communication with the device). The processing unit 12 (second processing unit) executes control regarding the lane 31b in the optical transmission circuit 21 and control regarding the lane 32b in the optical reception circuit 22, and connects to the MDIO communication bus (first communication bus and first communication bus). Alternatively, the control of communication between the control device 30 connected to the second communication bus) that can be cut off is executed.

これにより、処理部１０および１２それぞれの入出力端子およびＤＡＣ／ＡＤＣの数を比較例よりも少なくできる。また、レーン３１ａおよび３２ａの制御とレーン３１ｂおよび３２ｂの制御とを並列に行えるため、例えば周期および初期化時間を半分にできる。これにより、１つの処理部に求められる高速性能（処理速度）がほぼ半減する。これにより、より小さな処理部を用いることが可能となる。よって、光トランシーバ１００を小型化できる。 As a result, the number of input / output terminals and DAC / ADC of each of the processing units 10 and 12 can be reduced as compared with the comparative example. Further, since the control of the lanes 31a and 32a and the control of the lanes 31b and 32b can be performed in parallel, for example, the cycle and the initialization time can be halved. As a result, the high-speed performance (processing speed) required for one processing unit is almost halved. This makes it possible to use a smaller processing unit. Therefore, the optical transceiver 100 can be miniaturized.

また、レーン３１ａおよび３２ａを制御する機能と、レーン３１ｂおよび３２ｂを制御する機能と、が独立している。このため、疑似的に４つのレーンの２つの光トランシーバとして用いることができる。これにより、より柔軟な運用が可能となる。このように、１つの筐体の中に２つの光トランシーバが搭載されているように使用することも可能である。 Further, the function of controlling the lanes 31a and 32a and the function of controlling the lanes 31b and 32b are independent. Therefore, it can be used as two optical transceivers in four lanes in a pseudo manner. This enables more flexible operation. In this way, it is also possible to use the two optical transceivers as if they were mounted in one housing.

また、処理部１０および１２は、それぞれ内部メモリ５０ａおよび５０ｂを備え、それぞれの内部メモリ５０ａおよび５０ｂには光送信回路２１および光受信回路２２を制御するモジュールと、制御装置３０との通信を制御するモジュールとを有するファームウェアを実行する。例えば、処理部１０と１２とには同一のファームウェアが格納される。これにより、ファームウェアが１つのため、プログラムの開発および管理が容易となる。例えば比較例では、２つのファームウェアを作成し、維持することになる。処理部１２に実装された通信を制御するモジュールは用いられないが、通信制御用領域５９ｂ（図５）のメモリ容量は小さいため無駄は小さい。 Further, the processing units 10 and 12 include internal memories 50a and 50b, respectively, and the internal memories 50a and 50b control communication between the module that controls the optical transmission circuit 21 and the optical reception circuit 22 and the control device 30. Run the firmware that has the module to do. For example, the same firmware is stored in the processing units 10 and 12. This facilitates program development and management due to the single firmware. For example, in the comparative example, two firmwares will be created and maintained. Although the module for controlling communication mounted on the processing unit 12 is not used, the memory capacity of the communication control area 59b (FIG. 5) is small, so that the waste is small.

さらに、信号処理回路２０は、制御装置３０から入力された電気信号を処理し、レーン３１ａおよび３１ｂの複数の送信電気信号として光送信回路２１に出力し、光受信回路２２が出力したレーン３２ａおよび３２ｂの複数の受信電気信号を処理し制御装置３０に出力する。ファームウェアは、信号処理回路２０を制御するモジュールを有する。処理部１０は信号処理回路を制御する機能が無効とされ、処理部１２は信号処理回路２０を制御する機能が有効とされる。このように、制御の軽い信号処理回路２０の制御を通信制御を行わない処理部１２が実行することで、制御の負担を処理部１０と１２に分担できる。 Further, the signal processing circuit 20 processes the electric signal input from the control device 30 and outputs it to the optical transmission circuit 21 as a plurality of transmission electric signals of the lanes 31a and 31b, and the lane 32a and the lane 32a output by the optical reception circuit 22. The plurality of received electric signals of 32b are processed and output to the control device 30. The firmware has a module that controls the signal processing circuit 20. The function of controlling the signal processing circuit of the processing unit 10 is invalidated, and the function of controlling the signal processing circuit 20 of the processing unit 12 is enabled. In this way, by executing the control of the lightly controlled signal processing circuit 20 by the processing unit 12 that does not perform communication control, the burden of control can be shared between the processing units 10 and 12.

さらに、光トランシーバ１００は、処理部１０と制御装置３０とを接続するＭＤＩＯ通信バス（第１通信バス）と、処理部１２と第１通信バスとを接続するＭＤＩＯ通信バス（第２通信バス）と、を備える。ＳＷ１６（電気的スイッチ）は第２通信バスの第１通信バスとの接続または切断を行う。これにより、光トランシーバ１００の稼働時にはＳＷ１６を遮断状態とすることができる。図８のように、制御装置３０が光トランシーバを調整するときには、ＳＷ１６を接続状態とすることで、処理部１０を介さず処理部１２を直接制御できる。 Further, the optical transceiver 100 includes an MDIO communication bus (first communication bus) that connects the processing unit 10 and the control device 30, and an MDIO communication bus (second communication bus) that connects the processing unit 12 and the first communication bus. And. The SW16 (electrical switch) connects or disconnects the second communication bus from the first communication bus. As a result, the SW 16 can be shut off when the optical transceiver 100 is in operation. As shown in FIG. 8, when the control device 30 adjusts the optical transceiver, the processing unit 12 can be directly controlled without going through the processing unit 10 by setting the SW 16 in the connected state.

図４のステップＳ２２のように、処理部１０および１２は、ＳＰＩ、Ｉ^２ＣまたはＵＡＲＴ等のシリアル通信バスを介して互いに電気的に接続され、シリアル通信バスを使用したシリアル通信によって互いに所定の内部制御に係る情報（例えば監視情報）を同期させる。同期した監視が可能となる。 As in step S22 of FIG. 4, the processing units 10 and 12 are electrically connected to each other via a serial communication bus such as SPI, I2C or UART, and are predetermined to ^each other by serial communication using the serial communication bus. Synchronize information related to internal control (for example, monitoring information). Synchronous monitoring is possible.

［実施例１の変形例１］
図９は、実施例１の変形例１に係る光トランシーバの構成を示すブロック図である。図９に示すように、実施例１の変形例１に係る光トランシーバ１０２には、ＳＷ１６および信号処理回路２０が設けられておらず、制御装置３０と処理部１２とを接続する通信バスは設けられていない。その他の構成は実施例１と同じであり説明を省略する。 [Modification 1 of Example 1]
FIG. 9 is a block diagram showing a configuration of an optical transceiver according to a modification 1 of the first embodiment. As shown in FIG. 9, the optical transceiver 102 according to the first modification of the first embodiment is not provided with the SW16 and the signal processing circuit 20, and is provided with a communication bus for connecting the control device 30 and the processing unit 12. Not done. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted.

実施例１の変形例１のようにＳＷ１６は設けなくてもよい。この場合、処理部１２の調整は処理部１０を介して行なう。また、信号処理回路２０は光トランシーバ１０２の外に設けてもよい。 SW16 may not be provided as in the first modification of the first embodiment. In this case, the adjustment of the processing unit 12 is performed via the processing unit 10. Further, the signal processing circuit 20 may be provided outside the optical transceiver 102.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be considered that the embodiments disclosed this time are exemplary in all respects and not restrictive. The scope of the present invention is indicated by the scope of claims, not the above-mentioned meaning, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims.

１０、１２処理部
１０ａ、１２ａプログラム
１４メモリ
１６ＳＷ
２０、２０ａ、２０ｂ信号処理回路
２１光送信回路
２１ａ、２１ｂ送信回路
２２光受信回路
２２ａ、２２ｂ受信回路
２３ａ、２３ｂＬＤＤ
２４ａ、２４ｂＴＯＳＡ
２５ａ、２５ｂＴＩＡ
２６ａ、２６ｂＲＯＳＡ
２７ａ、２７ｂ、２８ａ、２８ｂＤＡＣ／ＡＤＣ
３０、３０ａ制御装置
３１ａ、３１ｂ、３２ａ、３２ｂレーン
４１ａ、４１ｂＴＯＳＡ制御モジュール
４２ａ、４２ｂＬＤＤ制御モジュール
４３ａ、４３ｂＲＯＳＡ制御モジュール
４４ａ、４４ｂＴＩＡ制御モジュール
４５ａ、４５ｂ信号処理制御モジュール
４６ａ、４６ｂトランシーバ制御モジュール
４７ａ、４７ｂ監視制御１モジュール
４８ａ、４８ｂ監視制御２モジュール
４９ａ、４９ｂ通信制御モジュール
５０ａ、５０ｂ内部メモリ
５２ａ、５２ｂ送信回路制御用領域
５４ａ、５４ｂ受信回路制御用領域
５５ａ、５５ｂ信号処理制御用領域
５６ａ、５６ｂトランシーバ制御用領域
５７ａ、５７ｂ監視制御１用領域
５８ａ、５８ｂ監視制御２用領域
５９ａ、５９ｂ通信制御用領域
６０ａ、６０ｂフラグ領域
７０ファームウェア（プログラム）
７２ソフトウェア
１００、１０２光トランシーバ 10, 12 Processing unit 10a, 12a Program 14 Memory 16 SW
20, 20a, 20b Signal processing circuit 21 Optical transmission circuit 21a, 21b Transmission circuit 22 Optical reception circuit 22a, 22b Reception circuit 23a, 23b LDD
24a, 24b TOSA
25a, 25b TIA
26a, 26b ROSA
27a, 27b, 28a, 28b DAC / ADC
30, 30a Control device 31a, 31b, 32a, 32b Lane 41a, 41b TOSA control module 42a, 42b LDD control module 43a, 43b ROSA control module 44a, 44b TIA control module 45a, 45b Signal processing control module 46a, 46b Transceiver control module 47a, 47b Monitoring control 1 module 48a, 48b Monitoring control 2 module 49a, 49b Communication control module 50a, 50b Internal memory 52a, 52b Transmission circuit control area 54a, 54b Receive circuit control area 55a, 55b Signal processing control area 56a , 56b Transceiver control area 57a, 57b Monitoring control 1 area 58a, 58b Monitoring control 2 area 59a, 59b Communication control area 60a, 60b Flag area 70 Firmware (program)
72 Software 100, 102 Optical Transceiver

Claims

A first transmission lane including a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to the plurality of transmission electric signals on a one-to-one basis, and a plurality of transmission electric signals different from the first transmission lane. In the second transmission lane including a plurality of transmission optical signals corresponding to a plurality of transmission electric signals different from the first transmission lane on a one-to-one basis, each of the plurality of transmission electric signals is converted into a plurality of transmission optical signals. With the transmission circuit
A first reception lane including a plurality of received optical signals and a plurality of received electric signals corresponding to the plurality of received optical signals on a one-to-one basis, and a plurality of received optical signals different from the first received lane, wherein the received optical signal is different from the first received lane. In the second reception lane including a plurality of received electric signals corresponding to a plurality of received optical signals different from the first received lane on a one-to-one basis, each of the plurality of received optical signals is converted into a plurality of received electric signals. With the receiving circuit
With a first processing unit that executes control regarding the first transmission lane in the transmission circuit, control regarding the first reception lane in the reception circuit, and control of communication with an external device connected via the first communication bus. ,
A second communication bus capable of connecting or disconnecting the first communication bus and the first communication bus by executing control regarding the second transmission lane in the transmission circuit and control regarding the second reception lane in the reception circuit. A second processing unit that controls communication with the external device connected via
Optical transceiver with.

The first processing unit and the second processing unit each have an internal memory, and each internal memory has a function of controlling the transmission circuit and the reception circuit and a function of controlling communication with the external device. The optical transceiver according to claim 1, wherein the same firmware having the same firmware is stored.

The input electric signal is processed and output to the transmission circuit as the plurality of transmission electric signals in the first transmission lane and the plurality of transmission electric signals in the second transmission lane, and the plurality of transmission electric signals in the first reception lane. Further, a signal processing circuit for processing and outputting the received electric signal and the plurality of received electric signals in the second receiving lane is provided.
The firmware has a function of controlling the signal processing circuit.
In the first processing unit, the function of controlling the signal processing circuit is disabled.
The optical transceiver according to claim 2, wherein the second processing unit has a function of controlling the signal processing circuit.

With more electrical switches
The optical transceiver according to any one of claims 1 to 3, wherein the connection or disconnection of the second communication bus with the first communication bus is performed by the electric switch.

The first processing unit and the second processing unit are electrically connected to each other via a serial communication bus, and synchronize information related to a predetermined internal control with each other by serial communication using the serial communication bus. The optical transceiver according to 2 or 3.