JP7047331B2

JP7047331B2 - Manufacturing method of semiconductor device

Info

Publication number: JP7047331B2
Application number: JP2017212219A
Authority: JP
Inventors: 克己鈴木; 成雅副島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2017-11-01
Filing date: 2017-11-01
Publication date: 2022-04-05
Anticipated expiration: 2037-11-01
Also published as: JP2019087556A

Description

本明細書が開示する技術は、半導体装置の製造方法に関する。 The techniques disclosed herein relate to methods of manufacturing semiconductor devices.

トレンチ型の絶縁ゲート部を備えた半導体装置では、絶縁ゲート部の底部のゲート絶縁膜に電界が集中する。特許文献１は、このような電界集中を緩和するために、トレンチ型の絶縁ゲート部の底部のゲート絶縁膜に接するようにｐ型の電界緩和領域を設ける技術を開示する。 In a semiconductor device provided with a trench-type insulated gate portion, an electric field is concentrated on the gate insulating film at the bottom of the insulated gate portion. Patent Document 1 discloses a technique for providing a p-type electric field relaxation region so as to be in contact with a gate insulating film at the bottom of a trench-type insulating gate portion in order to alleviate such electric field concentration.

特開２００５－１１６８２２号公報Japanese Unexamined Patent Publication No. 2005-116822

このような半導体装置では、半導体基板の表層部にトレンチを形成するトレンチ形成工程、トレンチの底面及び側面に保護膜を形成する保護膜形成工程、及び、保護膜が残存した状態で、イオン注入によってトレンチの底面直下にｐ型不純物を導入して電界緩和領域を形成する電界緩和領域形成工程、を実施することで、トレンチ型の絶縁ゲート部の底部に電界緩和領域が形成される。 In such a semiconductor device, a trench forming step of forming a trench on the surface layer of a semiconductor substrate, a protective film forming step of forming a protective film on the bottom surface and side surfaces of the trench, and ion implantation with the protective film remaining. By carrying out the electric field relaxation region forming step of introducing a p-type impurity immediately below the bottom surface of the trench to form an electric field relaxation region, an electric field relaxation region is formed at the bottom of the trench-type insulated gate portion.

保護膜は、ｐ型不純物がトレンチの側面に導入されるのを抑制するために必要とされる。しかしながら、保護膜が形成されていても、ｐ型不純物が保護膜を超えてトレンチの側面に染み出す現象が生じ得る。このようなｐ型不純物の染み出しを抑えるためには、ｐ型不純物をイオン注入するときのイオン注入エネルギーを低くしなければならない。しかしながら、イオン注入エネルギーを低くすると、トレンチの底面直下に所望のプロファイルを有する電界緩和領域を形成することが困難となる。 Protective membranes are needed to prevent p-type impurities from being introduced to the sides of the trench. However, even if a protective film is formed, a phenomenon may occur in which p-type impurities exude to the side surface of the trench beyond the protective film. In order to suppress the exudation of such p-type impurities, the ion implantation energy when ion-implanting the p-type impurities must be lowered. However, when the ion implantation energy is lowered, it becomes difficult to form an electric field relaxation region having a desired profile just below the bottom surface of the trench.

本明細書は、ｐ型不純物がトレンチの側面に導入されるのを抑制しながら、トレンチの底面直下に所望のプロファイルを有する電界緩和領域を形成することができる技術を提供する。 The present specification provides a technique capable of forming an electric field relaxation region having a desired profile just below the bottom surface of a trench while suppressing the introduction of p-type impurities into the side surface of the trench.

本明細書が開示する半導体装置の製造方法は、半導体基板の表層部にトレンチを形成するトレンチ形成工程と、前記トレンチの底面及び側面に保護膜を形成する工程であって、前記底面の前記保護膜の厚みが前記側面の前記保護膜の厚みよりも薄くなる、保護膜形成工程と、前記保護膜が残存した状態で、イオン注入によって前記トレンチの底面直下にｐ型不純物を導入して電界緩和領域を形成する電界緩和領域形成工程と、を備えることができる。ここで、「前記底面の前記保護膜の厚みが前記側面の前記保護膜の厚みよりも薄くなる」とは、トレンチの底面に保護膜が存在せず、トレンチの側面のみに保護膜が存在する場合も含む。この製造方法によると、トレンチの底面の保護膜の厚みが薄く形成されている（又は、トレンチの底面に保護膜が形成されていない）ので、イオン注入エネルギーを低くしても、トレンチの底面直下に所望のプロファイルを有する電界緩和領域を形成することができる。また、イオン注入エネルギーが低く抑えられることで、トレンチの側面の保護膜を超えてｐ型不純物が染み出すことが抑えられ、トレンチの側面にｐ型不純物が導入されることが抑えられる。このように、上記製造方法によると、ｐ型不純物がトレンチの側面に導入されるのを抑制しながら、トレンチの底面直下に所望のプロファイルを有する電界緩和領域を形成することができる。 The method for manufacturing a semiconductor device disclosed in the present specification is a trench forming step of forming a trench on the surface layer portion of a semiconductor substrate and a step of forming a protective film on the bottom surface and the side surface of the trench, and the protection of the bottom surface. In the protective film forming step in which the thickness of the film becomes thinner than the thickness of the protective film on the side surface, and in the state where the protective film remains, p-type impurities are introduced directly under the bottom surface of the trench by ion implantation to relax the electric field. A step of forming an electric field relaxation region for forming a region can be provided. Here, "the thickness of the protective film on the bottom surface is thinner than the thickness of the protective film on the side surface" means that the protective film does not exist on the bottom surface of the trench and the protective film exists only on the side surface of the trench. Including cases. According to this manufacturing method, the protective film on the bottom surface of the trench is formed thin (or the protective film is not formed on the bottom surface of the trench), so that even if the ion implantation energy is lowered, the protective film is directly under the bottom surface of the trench. It is possible to form an electric field relaxation region having a desired profile. Further, by suppressing the ion implantation energy to a low level, it is possible to suppress the exudation of p-type impurities beyond the protective film on the side surface of the trench, and it is possible to suppress the introduction of p-type impurities on the side surface of the trench. As described above, according to the above manufacturing method, it is possible to form an electric field relaxation region having a desired profile immediately below the bottom surface of the trench while suppressing the introduction of p-type impurities into the side surface of the trench.

半導体装置の要部断面図を模式的に示す。The cross-sectional view of the main part of the semiconductor device is schematically shown. 半導体装置の製造方法のうちの電界緩和領域を形成する製造フローを示す。The manufacturing flow which forms the electric field relaxation region in the manufacturing method of a semiconductor device is shown. 電界緩和領域を形成する一過程の半導体装置の要部断面図を模式的に示す。A schematic cross-sectional view of a main part of a semiconductor device in one process of forming an electric field relaxation region is shown. 電界緩和領域を形成する一過程の半導体装置の要部断面図を模式的に示す。A schematic cross-sectional view of a main part of a semiconductor device in one process of forming an electric field relaxation region is shown. 電界緩和領域を形成する一過程の半導体装置の要部断面図を模式的に示す。A schematic cross-sectional view of a main part of a semiconductor device in one process of forming an electric field relaxation region is shown. 電界緩和領域を形成する一過程の半導体装置の要部断面図を模式的に示す。A schematic cross-sectional view of a main part of a semiconductor device in one process of forming an electric field relaxation region is shown. 電界緩和領域を形成する一過程の半導体装置の要部断面図を模式的に示す。A schematic cross-sectional view of a main part of a semiconductor device in one process of forming an electric field relaxation region is shown. 電界緩和領域を形成する一過程の半導体装置の要部断面図を模式的に示す。A schematic cross-sectional view of a main part of a semiconductor device in one process of forming an electric field relaxation region is shown. 電界緩和領域を形成する一過程の半導体装置の要部断面図を模式的に示す。A schematic cross-sectional view of a main part of a semiconductor device in one process of forming an electric field relaxation region is shown.

図１に示されるように、半導体装置１は、ＭＯＳＦＥＴと称されるパワー半導体素子であり、半導体基板１０、半導体基板１０の裏面を被覆するドレイン電極２２、半導体基板１０の表面を被覆するソース電極２４及び半導体基板１０の表層部に設けられているトレンチ型の絶縁ゲート部３０を備える。 As shown in FIG. 1, the semiconductor device 1 is a power semiconductor element called a MOSFET, which is a semiconductor substrate 10, a drain electrode 22 that covers the back surface of the semiconductor substrate 10, and a source electrode that covers the surface of the semiconductor substrate 10. 24 and a trench-type insulated gate portion 30 provided on the surface layer portion of the semiconductor substrate 10 are provided.

半導体基板１０は、炭化珪素（４Ｈ－ＳｉＣ）を材料とする基板であり、ｎ⁺型のドレイン領域１１、ｎ^-型のドリフト領域１２、ｐ型のボディ領域１３、ｐ⁺型のボディコンタクト領域１４、ｎ⁺型のソース領域１５及びｐ⁺型の電界緩和領域１６を有する。 The semiconductor substrate 10 is a substrate made of silicon carbide (4H-SiC), and has an n ⁺ type drain region 11, an n ^- type drift region 12, a p-type body region 13, and a p ⁺ type body contact region. 14, It has an n ⁺ type source region 15 and a p ⁺ type electric field relaxation region 16.

ドレイン領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面に露出する。ドレイン領域１１は、ドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体基板１０の裏面を被膜するドレイン電極２２にオーミック接触する。 The drain region 11 is arranged on the back layer portion of the semiconductor substrate 10 and is exposed on the back surface of the semiconductor substrate 10. The drain region 11 is also a base substrate for the drift region 12 to epitaxially grow. The drain region 11 makes ohmic contact with the drain electrode 22 that covers the back surface of the semiconductor substrate 10.

ドリフト領域１２は、ドレイン領域１１上に設けられており、ドレイン領域１１とボディ領域１３の間に配置されている。ドリフト領域１２は、絶縁ゲート部３０の側面に接する。ドリフト領域１２は、エピタキシャル成長法を利用して、ドレイン領域１１の表面から結晶成長して形成される。 The drift region 12 is provided on the drain region 11 and is arranged between the drain region 11 and the body region 13. The drift region 12 is in contact with the side surface of the insulated gate portion 30. The drift region 12 is formed by crystal growth from the surface of the drain region 11 by using an epitaxial growth method.

ボディ領域１３は、ドリフト領域１２上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１３は、絶縁ゲート部３０の側面に接する。ボディ領域１３は、エピタキシャル成長法を利用して、ドリフト領域１２の表面から結晶成長して形成される。または、ドリフト領域１２の表層部にイオン注入法を利用して形成されてもよい。 The body region 13 is provided on the drift region 12 and is arranged on the surface layer portion of the semiconductor substrate 10. The body region 13 is in contact with the side surface of the insulated gate portion 30. The body region 13 is formed by crystal growth from the surface of the drift region 12 by using an epitaxial growth method. Alternatively, it may be formed on the surface layer portion of the drift region 12 by using an ion implantation method.

ボディコンタクト領域１４は、ボディ領域１３上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する。ボディコンタクト領域１４は、イオン注入法を利用して、半導体基板１０の表層部に例えばアルミニウム又はボロンを導入して形成される。ボディコンタクト領域１４は、半導体基板１０の表面を被膜するソース電極２４にオーミック接触する。 The body contact region 14 is provided on the body region 13, is arranged on the surface layer portion of the semiconductor substrate 10, and is exposed on the surface of the semiconductor substrate 10. The body contact region 14 is formed by introducing, for example, aluminum or boron into the surface layer portion of the semiconductor substrate 10 by using an ion implantation method. The body contact region 14 makes ohmic contact with the source electrode 24 that coats the surface of the semiconductor substrate 10.

ソース領域１５は、ボディ領域１３上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する。ソース領域１５は、ボディ領域１３によってドリフト領域１２から隔てられている。ソース領域１５は、絶縁ゲート部３０の側面に接する。ソース領域１５は、イオン注入法を利用して、半導体基板１０の表層部に例えば窒素又はリンを導入して形成される。ソース領域１５は、半導体基板１０の表面を被膜するソース電極２４にオーミック接触する。 The source region 15 is provided on the body region 13, is arranged on the surface layer portion of the semiconductor substrate 10, and is exposed on the surface of the semiconductor substrate 10. The source region 15 is separated from the drift region 12 by the body region 13. The source region 15 is in contact with the side surface of the insulated gate portion 30. The source region 15 is formed by introducing, for example, nitrogen or phosphorus into the surface layer portion of the semiconductor substrate 10 by using an ion implantation method. The source region 15 makes ohmic contact with the source electrode 24 that coats the surface of the semiconductor substrate 10.

絶縁ゲート部３０は、半導体基板１０の表面から深部に向けて伸びており、ゲート絶縁膜３２及びゲート電極３４を有する。絶縁ゲート部３０は、ソース領域１５及びボディ領域１３を貫通してドリフト領域１２の一部に侵入するトレンチ３０Ｔ内に設けられている。ゲート絶縁膜３２は、トレンチ３０Ｔの底面及び側面を被覆しており、例えば酸化シリコンで形成されている。ゲート絶縁膜３２は、半導体基板１０の表層部にトレンチ３０Ｔを形成した後に、蒸着技術、ＣＶＤ、熱酸化を利用して、そのトレンチ３０Ｔの側面に選択的に堆積することで形成される。ゲート電極３４は、ゲート絶縁膜３２によってソース領域１５、ボディ領域１３及びドリフト領域１２から隔てられており、例えば不純物を高濃度に含むポリシリコンで形成されている。特に、ゲート電極３４は、ドリフト領域１２とソース領域１５の間に位置するボディ領域１３に対向しており、この対向部分に反転層を形成するように構成されている。 The insulated gate portion 30 extends from the surface of the semiconductor substrate 10 toward a deep portion, and has a gate insulating film 32 and a gate electrode 34. The insulated gate portion 30 is provided in the trench 30T that penetrates the source region 15 and the body region 13 and penetrates a part of the drift region 12. The gate insulating film 32 covers the bottom surface and the side surface of the trench 30T, and is formed of, for example, silicon oxide. The gate insulating film 32 is formed by forming a trench 30T on the surface layer portion of the semiconductor substrate 10 and then selectively depositing it on the side surface of the trench 30T by utilizing vapor deposition technology, CVD, and thermal oxidation. The gate electrode 34 is separated from the source region 15, the body region 13 and the drift region 12 by the gate insulating film 32, and is formed of, for example, polysilicon containing a high concentration of impurities. In particular, the gate electrode 34 faces the body region 13 located between the drift region 12 and the source region 15, and is configured to form an inversion layer in the facing portion.

電界緩和領域１６は、絶縁ゲート部３０の底部に対応して配置されており、絶縁ゲート部３０の底部のゲート絶縁膜３２とドリフト領域１２の間に配置されている。電界緩和領域１６は、絶縁ゲート部３０の底部のゲート絶縁膜３２の電界集中を緩和し、このゲート絶縁膜３２の絶縁破壊を抑制することができる。電界緩和領域１６は、電位がフローティングであってもよく、図示省略の断面でボディ領域１３に接続されていてもよい。 The electric field relaxation region 16 is arranged corresponding to the bottom of the insulated gate portion 30, and is arranged between the gate insulating film 32 and the drift region 12 at the bottom of the insulated gate portion 30. The electric field relaxation region 16 can alleviate the electric field concentration of the gate insulating film 32 at the bottom of the insulating gate portion 30 and suppress the dielectric breakdown of the gate insulating film 32. The electric field relaxation region 16 may have a floating potential or may be connected to the body region 13 in a cross section (not shown).

次に、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、絶縁ゲート部３０のゲート電極３４にソース電極２４よりも正となる電圧が印加されていると、半導体装置１はオンである。このとき、絶縁ゲート部３０の側方に位置するボディ領域１３に反転層が形成され、その反転層を介してソース領域１５からドリフト領域１２に電子が注入される。これにより、ドレイン電極２２とソース電極２４が導通する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、絶縁ゲート部３０のゲート電極３４が接地されていると、半導体装置１はオフである。このとき、絶縁ゲート部３０の側方に位置するボディ領域１３に反転層が形成されず、電流経路が遮断される。このように、半導体装置１は、スイッチング素子として動作することができる。 Next, the operation of the semiconductor device 1 will be described. When a positive voltage is applied to the drain electrode 22, the source electrode 24 is grounded, and a voltage more positive than that of the source electrode 24 is applied to the gate electrode 34 of the insulated gate portion 30, the semiconductor device 1 is turned on. At this time, an inversion layer is formed in the body region 13 located on the side of the insulating gate portion 30, and electrons are injected from the source region 15 into the drift region 12 via the inversion layer. As a result, the drain electrode 22 and the source electrode 24 become conductive. When a positive voltage is applied to the drain electrode 22, the source electrode 24 is grounded, and the gate electrode 34 of the insulated gate portion 30 is grounded, the semiconductor device 1 is turned off. At this time, the inversion layer is not formed in the body region 13 located on the side of the insulated gate portion 30, and the current path is cut off. In this way, the semiconductor device 1 can operate as a switching element.

次に、半導体装置１の製造方法を説明する。以下では、半導体装置１の製造方法のうちの電界緩和領域１６を形成する工程を説明する。その他の工程については、既知の製造技術を利用することができる。 Next, a method for manufacturing the semiconductor device 1 will be described. Hereinafter, the step of forming the electric field relaxation region 16 in the manufacturing method of the semiconductor device 1 will be described. Known manufacturing techniques can be used for other steps.

図２に示されるように、半導体装置１の製造方法のうちの電界緩和領域を形成する方法は、半導体基板の表層部にトレンチを形成する、トレンチ形成工程（Ｓ１）、トレンチの底面及び側面に保護膜を形成する工程であって、底面の保護膜の厚みが側面の保護膜の厚みよりも薄くなる、保護膜形成工程（Ｓ２）、及び、保護膜が残存した状態で、イオン注入によってトレンチの底面直下にｐ型不純物を導入して電界緩和領域を形成する、電界緩和領域形成工程（Ｓ３）、を備える。以下、これら工程を実施する第１の製造方法（図３Ａ～図３Ｃ）及び第２の製造方法（図４Ａ～図４Ｄ）を説明する。 As shown in FIG. 2, the method of forming the electric field relaxation region in the manufacturing method of the semiconductor device 1 is a trench forming step (S1) in which a trench is formed in the surface layer portion of the semiconductor substrate, and the bottom surface and the side surface of the trench are formed. In the step of forming the protective film, the protective film forming step (S2) in which the thickness of the protective film on the bottom surface becomes thinner than the thickness of the protective film on the side surface, and the trench by ion implantation with the protective film remaining. A step of forming an electric field relaxation region (S3), in which a p-type impurity is introduced immediately below the bottom surface of the above to form an electric field relaxation region, is provided. Hereinafter, the first manufacturing method (FIGS. 3A to 3C) and the second manufacturing method (FIGS. 4A to 4D) for carrying out these steps will be described.

（第１の製造方法）
まず、図３Ａに示されるように、半導体基板１０を準備する。半導体基板１０には、ドリフト領域１２、ボディ領域１３、ボディコンタクト領域１４及びソース領域１５が形成されている。半導体基板１０は、４Ｈ－ＳｉＣであり、その表面１０ａの面方位が（０００１）面である。次に、半導体基板１０の表面１０ａ上にパターン転写したマスク４２を形成する。マスク４２の材料は、例えば酸化シリコンである。次に、異方性ドライエッチング法を利用して、そのマスク４２から露出する半導体基板１０の表面１０ａからソース領域１５及びボディ領域１３を貫通してドリフト領域１２に侵入するトレンチ３０Ｔを形成する。半導体基板１０の表面１０ａに直交する方向から観測したときに（平面視したときに）、トレンチ３０Ｔの長手方向（図３Ａの紙面奥行方向）は、＜１１－２０＞方向である。 (First manufacturing method)
First, as shown in FIG. 3A, the semiconductor substrate 10 is prepared. The semiconductor substrate 10 is formed with a drift region 12, a body region 13, a body contact region 14, and a source region 15. The semiconductor substrate 10 is 4H-SiC, and the plane orientation of the surface 10a thereof is the (0001) plane. Next, the mask 42 with the pattern transfer is formed on the surface 10a of the semiconductor substrate 10. The material of the mask 42 is, for example, silicon oxide. Next, an anisotropic dry etching method is used to form a trench 30T that penetrates the source region 15 and the body region 13 from the surface 10a of the semiconductor substrate 10 exposed from the mask 42 and penetrates into the drift region 12. When observed from a direction orthogonal to the surface 10a of the semiconductor substrate 10 (when viewed in a plan view), the longitudinal direction of the trench 30T (paper depth direction in FIG. 3A) is the <11-20> direction.

次に、図３Ｂに示されるように、熱酸化法を利用して、トレンチ３０Ｔの底面及び側面に保護膜５２を形成する。この熱酸化法による保護膜５２の酸化速度には、面方位依存性が存在する。この熱酸化法では、トレンチ３０Ｔの底面（面方位が（０００１））に形成される保護膜５２の厚み５２ｂは、トレンチ３０Ｔの側面（面方位が（０－１００））に形成される保護膜５２の厚み５２ａよりも薄く形成される。例えば、酸素を含む雰囲気において半導体基板１０を１０８０℃で加熱する条件の熱酸化では、トレンチ３０Ｔの底面に形成される保護膜５２の厚み５２ｂは、トレンチ３０Ｔの側面に形成される保護膜５２の厚み５２ａの約４分の１であることが確認されている。なお、トレンチ３０Ｔの底面の面方位が（０００１）であれば（即ち、半導体基板１０の表面１０ａの面方位が（０００１）であれば）、トレンチ３０Ｔの側面の面方位はとくに限定されず、同様の酸化速度の面方位依存性に基づいて、底面に形成される保護膜５２の厚み５２ｂが側面に形成される保護膜５２の厚み５２ａよりも薄く形成される。なお、酸化速度の面方位依存性を増加させるために、熱酸化温度は１２００℃よりも低いのが望ましい。 Next, as shown in FIG. 3B, a protective film 52 is formed on the bottom surface and the side surface of the trench 30T by using a thermal oxidation method. The oxidation rate of the protective film 52 by this thermal oxidation method has a plane orientation dependence. In this thermal oxidation method, the thickness 52b of the protective film 52 formed on the bottom surface of the trench 30T (the plane orientation is (0001)) is the protective film formed on the side surface of the trench 30T (the plane orientation is (0-100)). It is formed thinner than the thickness 52a of 52. For example, in thermal oxidation under the condition that the semiconductor substrate 10 is heated at 1080 ° C. in an atmosphere containing oxygen, the thickness 52b of the protective film 52 formed on the bottom surface of the trench 30T is the protective film 52 formed on the side surface of the trench 30T. It has been confirmed that the thickness is about 1/4 of the thickness 52a. If the surface orientation of the bottom surface of the trench 30T is (0001) (that is, if the surface orientation of the surface 10a of the semiconductor substrate 10 is (0001)), the surface orientation of the side surface of the trench 30T is not particularly limited. Based on the plane orientation dependence of the same oxidation rate, the thickness 52b of the protective film 52 formed on the bottom surface is formed thinner than the thickness 52a of the protective film 52 formed on the side surface. The thermal oxidation temperature is preferably lower than 1200 ° C. in order to increase the plane orientation dependence of the oxidation rate.

次に、図３Ｃに示されるように、イオン注入法を利用して、半導体基板１０の表面１０ａに直交する方向からトレンチ３０Ｔの底面直下にアルミニウムイオンを導入し、電界緩和領域１６を形成する。トレンチ３０Ｔの底面を被覆する保護膜５２の厚みが薄く形成されているので、イオン注入エネルギーを低くしても、トレンチ３０Ｔの底面直下に所望のプロファイルを有する電界緩和領域１６を形成することができる。また、イオン注入エネルギーが低く抑えられることで、トレンチ３０Ｔの側面を被覆する保護膜５２を超えてアルミニウムイオンが染み出す現象（Ａｌソーク）が抑えられ、トレンチ３０Ｔの側面にアルミニウムイオンが導入されることが抑えられる。なお、トレンチ３０Ｔの側面に位置するドリフト領域１２にアルミニウムイオンが染み出すと、その部分が帯電して電子密度が低下し、半導体装置１のオン抵抗が増加することが懸念される。上記製造方法では、このようなアルミニウムイオンの染み出しが抑えられるので、半導体装置１のオン抵抗の増加が抑えられる。このように、上記製造方法によると、アルミニウムイオンがトレンチ３０Ｔの側面に導入されるのを抑制しながら、所望のプロファイルを有する電界緩和領域１６を形成することができる。その後、エッチング技術を利用して保護膜５２が除去された後に、トレンチ３０Ｔ内にゲート絶縁膜３２及びゲート電極３４が形成され、絶縁ゲート部３０が形成される。 Next, as shown in FIG. 3C, using an ion implantation method, aluminum ions are introduced directly below the bottom surface of the trench 30T from a direction orthogonal to the surface 10a of the semiconductor substrate 10 to form an electric field relaxation region 16. Since the protective film 52 covering the bottom surface of the trench 30T is formed to be thin, the electric field relaxation region 16 having a desired profile can be formed immediately below the bottom surface of the trench 30T even if the ion implantation energy is lowered. .. Further, by suppressing the ion implantation energy to a low level, the phenomenon (Al soak) in which aluminum ions seep out beyond the protective film 52 covering the side surface of the trench 30T is suppressed, and aluminum ions are introduced to the side surface of the trench 30T. Is suppressed. If aluminum ions seep into the drift region 12 located on the side surface of the trench 30T, the portion is charged and the electron density decreases, and there is a concern that the on-resistance of the semiconductor device 1 increases. In the above manufacturing method, such exudation of aluminum ions is suppressed, so that an increase in on-resistance of the semiconductor device 1 is suppressed. As described above, according to the above manufacturing method, it is possible to form the electric field relaxation region 16 having a desired profile while suppressing the introduction of aluminum ions to the side surface of the trench 30T. Then, after the protective film 52 is removed by using an etching technique, the gate insulating film 32 and the gate electrode 34 are formed in the trench 30T, and the insulating gate portion 30 is formed.

（第２の製造方法）
まず、図４Ａに示されるように、半導体基板１０を準備する。半導体基板１０には、ドリフト領域１２、ボディ領域１３、ボディコンタクト領域１４及びソース領域１５が形成されている。半導体基板１０は、４Ｈ－ＳｉＣである。なお、半導体基板１０の表面１０ａの面方位は、特に限定されるものではない。次に、半導体基板１０の表面１０ａ上にパターン転写したマスク４４を形成する。マスク４４の材料は、例えば酸化シリコンである。次に、異方性ドライエッチング法を利用して、そのマスク４４から露出する半導体基板１０の表面１０ａからソース領域１５及びボディ領域１３を貫通してドリフト領域１２に達するトレンチ３０Ｔを形成する。 (Second manufacturing method)
First, as shown in FIG. 4A, the semiconductor substrate 10 is prepared. The semiconductor substrate 10 is formed with a drift region 12, a body region 13, a body contact region 14, and a source region 15. The semiconductor substrate 10 is 4H-SiC. The plane orientation of the surface 10a of the semiconductor substrate 10 is not particularly limited. Next, the mask 44 with the pattern transfer is formed on the surface 10a of the semiconductor substrate 10. The material of the mask 44 is, for example, silicon oxide. Next, using an anisotropic dry etching method, a trench 30T is formed from the surface 10a of the semiconductor substrate 10 exposed from the mask 44, penetrating the source region 15 and the body region 13 and reaching the drift region 12.

次に、図４Ｂに示されるように、ＣＶＤ法を利用して、トレンチ３０Ｔの底面及び側面に保護膜５４を形成する。例えば、このＣＶＤ法は、原料ガスにＴＥＯＳ（テトラエトキシシラン）を用い、減圧雰囲気でＴＥＯＳ分解温度以上に半導体基板１０を加熱して行われる。 Next, as shown in FIG. 4B, the protective film 54 is formed on the bottom surface and the side surface of the trench 30T by using the CVD method. For example, this CVD method is performed by using TEOS (tetraethoxysilane) as a raw material gas and heating the semiconductor substrate 10 to a temperature equal to or higher than the TEOS decomposition temperature in a reduced pressure atmosphere.

次に、図４Ｃに示されるように、異方性ドライエッチング法を利用して、トレンチ３０Ｔの底面を被覆する保護膜５４を除去する。このとき、半導体基板１０の表面１０ａ上のマスク４４の一部も除去されるが、マスク４４の厚みが十分に厚いので、マスク４４は半導体基板１０の表面１０ａ上に残存することができる。この異方性ドライエッチングにより、トレンチ３０Ｔの底面には保護膜５４が存在せず、トレンチ３０Ｔの側面のみに保護膜５４が選択的に残存する。 Next, as shown in FIG. 4C, the protective film 54 covering the bottom surface of the trench 30T is removed by using an anisotropic dry etching method. At this time, a part of the mask 44 on the surface 10a of the semiconductor substrate 10 is also removed, but since the thickness of the mask 44 is sufficiently thick, the mask 44 can remain on the surface 10a of the semiconductor substrate 10. Due to this anisotropic dry etching, the protective film 54 does not exist on the bottom surface of the trench 30T, and the protective film 54 selectively remains only on the side surface of the trench 30T.

次に、図４Ｄに示されるように、イオン注入法を利用して、半導体基板１０の表面１０ａに直交する方向からトレンチ３０Ｔの底面直下にアルミニウムイオンを導入し、電界緩和領域１６を形成する。トレンチ３０Ｔの底面に保護膜５４が存在しないので、イオン注入エネルギーを低くしても、トレンチ３０Ｔの底面直下に所望のプロファイルを有する電界緩和領域１６を形成することができる。また、イオン注入エネルギーが低く抑えられることで、トレンチ３０Ｔの側面を被覆する保護膜５４を超えてアルミニウムイオンが染み出す現象（Ａｌソーク）が抑えられ、トレンチ３０Ｔの側面にアルミニウムイオンが導入されることが抑えられる。このように、上記製造方法によると、アルミニウムイオンがトレンチ３０Ｔの側面に導入されるのを抑制しながら、所望のプロファイルを有する電界緩和領域１６を形成することができる。その後、エッチング技術を利用して保護膜５４が除去された後に、トレンチ３０Ｔ内にゲート絶縁膜３２及びゲート電極３４が形成され、絶縁ゲート部３０が形成される。 Next, as shown in FIG. 4D, using an ion implantation method, aluminum ions are introduced directly below the bottom surface of the trench 30T from a direction orthogonal to the surface 10a of the semiconductor substrate 10 to form an electric field relaxation region 16. Since the protective film 54 does not exist on the bottom surface of the trench 30T, the electric field relaxation region 16 having a desired profile can be formed immediately below the bottom surface of the trench 30T even if the ion implantation energy is lowered. Further, by suppressing the ion implantation energy to a low level, the phenomenon (Al soak) in which aluminum ions seep out beyond the protective film 54 covering the side surface of the trench 30T is suppressed, and aluminum ions are introduced to the side surface of the trench 30T. Is suppressed. As described above, according to the above manufacturing method, it is possible to form the electric field relaxation region 16 having a desired profile while suppressing the introduction of aluminum ions to the side surface of the trench 30T. Then, after the protective film 54 is removed by using an etching technique, the gate insulating film 32 and the gate electrode 34 are formed in the trench 30T, and the insulating gate portion 30 is formed.

なお、上記の第２の製造方法では、異方性ドライエッチングによってトレンチ３０Ｔの底面を被覆する保護膜５４を除去する場合を説明した。この例に代えて、異方性ドライエッチングによってトレンチ３０Ｔの底面を被覆する保護膜５４を薄膜化してもよい。この場合、トレンチ３０Ｔの底面を被覆する保護膜５４の厚みが、トレンチ３０Ｔの側面を被覆する保護膜５４の厚みよりも薄く形成される。この例でも、アルミニウムイオンがトレンチ３０Ｔの側面に導入されるのを抑制しながら、所望のプロファイルを有する電界緩和領域１６を形成することができる。 In the above-mentioned second manufacturing method, the case where the protective film 54 covering the bottom surface of the trench 30T is removed by anisotropic dry etching has been described. Instead of this example, the protective film 54 covering the bottom surface of the trench 30T may be thinned by anisotropic dry etching. In this case, the thickness of the protective film 54 covering the bottom surface of the trench 30T is formed to be thinner than the thickness of the protective film 54 covering the side surface of the trench 30T. Also in this example, the electric field relaxation region 16 having a desired profile can be formed while suppressing the introduction of aluminum ions to the side surface of the trench 30T.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples exemplified above. Further, the technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings can achieve a plurality of purposes at the same time, and achieving one of the purposes itself has technical usefulness.

１：半導体装置
１０：半導体基板
１１：ドレイン領域
１２：ドリフト領域
１３：ボディ領域
１４：ボディコンタクト領域
１５：ソース領域
１６：電界緩和領域
２２：ドレイン電極
２４：ソース電極
３０：絶縁ゲート部
３２：ゲート絶縁膜
３４：ゲート電極
５２，５４：保護膜 1: Semiconductor device 10: Semiconductor substrate 11: Drain region 12: Drift region 13: Body region 14: Body contact region 15: Source region 16: Electric field relaxation region 22: Drain electrode 24: Source electrode 30: Insulated gate portion 32: Gate Insulating film 34: Gate electrode 52, 54: Protective film

Claims

It is a manufacturing method of semiconductor devices.
A trench forming step of forming a trench on the surface layer of a 4H-SiC semiconductor substrate, and
A step of forming a protective film on the bottom surface and side surfaces of the trench by using a thermal oxidation technique , wherein the thickness of the protective film on the bottom surface is thinner than the thickness of the protective film on the side surface. When,
A step of forming an electric field relaxation region, in which a p-type impurity is introduced directly under the bottom surface of the trench by ion implantation to form an electric field relaxation region with the protective film remaining, is provided.
The surface orientation of the bottom surface of the trench is (0001), and the surface orientation is (0001).
A method for manufacturing a semiconductor device in which the thermal oxidation temperature is lower than 1200 ° C. in the protective film forming step .