JP7069665B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。

しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。

このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にｐ⁺型ベース領域を設け、さらに、トレンチ底に、トレンチと平行にストライプ状にｐ⁺型ベース領域を設ける技術が提案されている（例えば、下記特許文献１参照）。また、トレンチとトレンチの間に、トレンチと平行にストライプ状にｐ⁺型ベース領域を設ける技術が提案されている（例えば、下記特許文献２参照）。また、トレンチよりも深い電界緩和層を備えた構造とし、かつ、低不純物濃度領域と深い位置において高濃度領域とを構成する技術がある（例えば、下記特許文献３参照）。

また、セルピッチを４μｍ以下に短縮する場合、ｐ⁺型ベース領域をトレンチと直交させることで、合わせズレに強い構造とすることができる。なお、合わせズレとは、ｐ⁺型ベース領域を複数の層で構成した場合に、各層でｐ⁺型ベース領域の形成位置がずれてしまうことである。以下に、従来の炭化珪素半導体装置の断面図と上面図を示す。図２１は、従来の炭化珪素半導体装置の構造を示す図２３のＡ－Ａ’部分の断面図である。図２２は、従来の炭化珪素半導体装置の構造を示す図２４のＢ－Ｂ’部分の断面図である。図２３は、従来の炭化珪素半導体装置の構造を示す上面図である。図２４は、従来の炭化珪素半導体装置の構造を示す他の上面図である。

図２１～図２４に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）のおもて面（ｐ型ベース層６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１上にｎ^-型ドリフト層２、電流拡散領域であるｎ型領域５およびｐ型ベース層６となる各炭化珪素層を順にエピタキシャル成長させてなる。

ｎ型領域５には、図２１、図２２で示すようにトレンチ１８の底面を部分的に覆う、トレンチ１８と直交する第１ｐ⁺型ベース領域３が選択的に設けられている。第１ｐ⁺型ベース領域３は、ｎ^-型ドリフト層２に達しない深さで設けられている。また、ｎ型領域５には、図２２に示すように隣り合うトレンチ１８間（メサ部）に、第２ｐ⁺型ベース領域４が選択的に設けられている。第２ｐ⁺型ベース領域４と第１ｐ⁺型ベース領域３は同時に形成されてもかまわない。第２ｐ⁺型ベース領域４は、ｐ型ベース層６に接するように設けられている。符号７～１４は、それぞれｎ⁺型ソース領域、ｐ⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、バリアメタル、ソース電極およびソース電極パッドである。図２１、図２２において、ＣＰ（Ｃｅｌｌ Ｐｉｔｃｈ）はセルピッチであり、トレンチ１８間の距離であり、例えば、２μｍである。より正確には、セルピッチは、隣り合うトレンチ１８の左側壁、右側壁または中心間の距離である（図２１では、左側壁間の距離でＣＰを示す）。また、ｘ、ｙ、ｚは、それぞれトレンチ１８の幅、ｎ⁺型ソース領域７の幅、ｐ⁺型コンタクト領域８の幅で、例えば、０．８μｍ、０．３μｍ、０．６μｍである。図２１は第２ｐ⁺型ベース領域４が設けられないトレンチ１８間を４～１６の複数を並列に連続して設けている。図２２のトレンチ１８間を１として図２１のトレンチ間１８が複数並列に連続して設けた構造を１つの組とした割合で反復形成している。

図２３、図２４は、従来の炭化珪素半導体装置の上面図である。図２３は、図２２のＣ－Ｃ’部分の上面図であり、図２４は、図２２のＤ－Ｄ’部分の上面図である。図２３、図２４に示すように、第２ｐ⁺型ベース領域４は、第１ｐ⁺型ベース領域３の表面層に設けられ、トレンチ１８間に部分的に設けられている。また、図２３、図２４において、ＣＰ、ｘ、ｙ、ｚは、図２１、図２２のＣＰ、ｘ、ｙ、ｚと同じである。ｗ１、ｗ２は、それぞれ第１ｐ⁺型ベース領域３の幅、第１ｐ⁺型ベース領域３間の距離であり、例えばそれぞれ１．０μｍ、１．０μｍである。第１ｐ⁺型ベース領域３間の距離は、以下の記載でＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）幅と称する場合がある。

図２１～図２４の構成の縦型ＭＯＳＦＥＴにおいて、第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４と、ｎ型領域５とのｐｎ接合がトレンチ１８よりも深い位置にある。このため、第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４と、ｎ型領域５との境界に電界が集中し、トレンチ１８の底部の電界集中を緩和することが可能となる。また、第２ｐ⁺型ベース領域４をトレンチと直交することで、合わせズレに強い構造となり、セルピッチを４μｍ以下とすることができる。

特開２０１５－７２９９９号公報 特開２０１５－１９２０２８号公報 特開２０１６－０６６７８０号公報

ここで、第２ｐ⁺型ベース領域４がトレンチと直交する直交構造において、第１ｐ⁺型ベース領域３の加工精度により縦型ＭＯＳＦＥＴの特性にばらつきが生じる。このため、第１ｐ⁺型ベース領域３の加工精度を向上させるため、ＪＦＥＴ幅ｗ２を広くすることが好ましい。

図２５～図２７は、従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。図２８は、合わせズレ有りの場合の従来の炭化珪素半導体装置の製造途中の状態を示す上面図である。炭化珪素半導体装置は、図２５に示すようにｎ⁺型炭化珪素基板１（不図示）のおもて面にｎ^-型ドリフト層２をエピタキシャル成長させ、次に、下側ｎ型領域５ａをエピタキシャル成長させる。下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、下側ｎ型領域５ａの表面に、ｐ型の不純物のイオン注入により第１ｐ⁺型ベース領域３を選択的に形成する。

次に、図２６に示すように、上側ｎ型領域５ｂをエピタキシャル成長させる。上側ｎ型領域５ｂと下側ｎ型領域５ａとを合わせて、ｎ型領域５となる。次に、上側ｎ型領域５ｂの表面に、ｐ型の不純物のイオン注入により第２ｐ⁺型ベース領域４を選択的に形成する。この際、合わせズレがない場合、図２７Ａに示すように、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４が接する。一方、合わせズレがある場合、図２７Ｂ、図２８に示すように、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４が接することなく、第１ｐ⁺型ベース領域３が浮遊（フローティング）状態となる。

従来の炭化珪素半導体装置は上記のように作成されるため、ＪＦＥＴ幅ｗ２を広くすると、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４の合わせズレが起きやすくなる。合わせズレが起きると、第１ｐ⁺型ベース領域３が浮遊（フローティング）状態となり、第１ｐ⁺型ベース領域３がトレンチ１８の底部の電界集中を緩和できなくなるため、アバランシェ耐量が低下する。

この発明は、上述した従来技術による問題点を解消するため、ｐ⁺型領域間に合わせズレが発生しても、アバランシェ耐量が低下しない半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第１半導体領域が設けられる。前記第１半導体層の内部に選択的に、前記第１半導体領域と接する第２導電型の第２半導体領域が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域が設けられる。前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接し、側壁が前記第２半導体領域と接するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域、前記第２半導体領域および前記トレンチは、ストライプ形状を有し、前記第１半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第１角度が、０°より大きく、９０°より小さい。前記第１角度は、前記トレンチの奥行き方向での隣り合う前記第１半導体領域の距離を、前記第２半導体領域の幅より小さくする角度である。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第１半導体領域が設けられる。前記第１半導体層の内部に選択的に、前記第１半導体領域と接する第２導電型の第２半導体領域が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域が設けられる。前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接し、側壁が前記第２半導体領域と接するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域、前記第２半導体領域および前記トレンチは、ストライプ形状を有し、前記第２半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第２角度が、０°より大きく、９０°より小さい。前記第２角度は、前記トレンチの奥行き方向に射影した前記第２半導体領域の長さを、前記第１半導体領域の間隔より大きくする角度である。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第２角度が、０°より大きく、９０°より小さいことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２角度は、前記トレンチの奥行き方向に射影した前記第２半導体領域の長さを、前記第１半導体領域の間隔より大きくする角度であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第１角度が、０°より大きく、９０°より小さいことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１角度をθとすると、前記θは、前記第１半導体領域の間隔Ｚ、前記トレンチの幅ｘ、隣り合う前記トレンチの中心間の距離ｙ、前記第２半導体領域の幅ｗに対して、
Ｚ／ｓｉｎθ－（ｙ－ｘ）／ｔａｎθ＜ｗ
を満たすことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２角度をθとすると、前記θは、前記第１半導体領域の間隔Ｚ、前記トレンチの幅ｘ、隣り合う前記トレンチの中心間の距離ｙ、前記第２半導体領域の幅ｗに対して、
Ｚ＜ｗ／ｓｉｎθ＋（ｙ－ｘ）／ｔａｎθ
を満たすことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの奥行き方向を、前記トレンチが並ぶ面から奥に向かう方向とし、前記第１半導体領域の奥行き方向を、前記第１半導体領域が並ぶ面から奥に向かう方向とし、前記第２半導体領域の奥行き方向を、前記第２半導体領域が並ぶ面から奥に向かう方向とすると、前記第１半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第１角度および前記第２半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第２角度が、０°より大きく、９０°より小さいことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１角度および前記第２角度は、前記トレンチの奥行き方向での前記第１半導体領域の間隔を、前記トレンチの奥行き方向に射影した前記第２半導体領域の長さより小さくする角度であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１角度をθ、前記第２角度を９０°－θとすると、前記θは、前記第１半導体領域の間隔Ｚ、前記トレンチの幅ｘ、隣り合う前記トレンチの中心間の距離ｙ、前記第２半導体領域の幅ｗに対して、
Ｚ／ｓｉｎθ－（ｙ－ｘ）／ｔａｎθ＜ｗ／ｃｏｓθ＋（ｙ－ｘ）ｔａｎθ
を満たすことを特徴とする。

上述した発明によれば、トレンチおよび第１ｐ⁺型ベース領域（第２導電型の第１半導体領域）は、ストライプ状の形状を有し、第１ｐ⁺型ベース領域は、トレンチと斜交する。これにより、トレンチの奥行き方向での隣り合う第１ｐ⁺型ベース領域の距離を狭くすることができ、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域（第２導電型の第２半導体領域）とに合わせズレが生じても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とを接することができる。

また、トレンチの奥行き方向と第１ｐ⁺型ベース領域の奥行き方向とがなす角度を、トレンチの奥行き方向での隣り合う第１ｐ⁺型ベース領域の距離が第２ｐ⁺型ベース領域の幅より小さくなるように設定する。これにより、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とに合わせズレが生じても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するようにできる。このため、ＪＦＥＴ幅を広くしても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するため、第１ｐ⁺型ベース領域が浮遊状態となることなく、第１ｐ⁺型ベース領域がトレンチの底部の電界集中を緩和できるため、アバランシェ耐量が低下しない。

本発明にかかる半導体装置によれば、ｐ⁺型領域間に合わせズレが発生しても、アバランシェ耐量が低下しないという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ’部分の断面図である。 実施の形態１にかかる炭化珪素半導体装置において、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが接する条件を説明する上面図である。 実施の形態１において、第１ｐ⁺型ベース領域とトレンチとがなす角度とＪＦＥＴ幅との関係を示すグラフである。 実施の形態１において、セルピッチ２．０μｍの場合の図４のグラフである。 実施の形態１において、条件を満たしていない場合Ａの炭化珪素半導体装置の構造を示す上面図である。 実施の形態１において、条件を満たしている場合Ｂの炭化珪素半導体装置の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態２において、第２ｐ⁺型ベース領域とトレンチとがなす角度とＪＦＥＴ幅との関係を示すグラフである。 実施の形態２において、セルピッチ２．０μｍ、角度４５°の場合の図１３のグラフである。 実施の形態２において、条件を満たしていない場合Ａの炭化珪素半導体装置の構造を示す上面図である。 実施の形態２において、条件を満たしている場合Ｂの炭化珪素半導体装置の構造を示す上面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す図１７のＡ－Ａ’部分の断面図である。 実施の形態３にかかる炭化珪素半導体装置において、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが接する条件を説明する上面図である。 実施の形態３において、第１ｐ⁺型ベース領域とトレンチとがなす角度とＪＦＥＴ幅との関係を示すグラフである。 従来の炭化珪素半導体装置の構造を示す図２３のＡ－Ａ’部分の断面図である。 従来の炭化珪素半導体装置の構造を示す図２３のＢ－Ｂ’部分の断面図である。 従来の炭化珪素半導体装置の構造を示す上面図である。 従来の炭化珪素半導体装置の構造を示す他の上面図である。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である（その３：合わせズレ無し）。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である（その３：合わせズレ有り）。 合わせズレ有りの場合の従来の炭化珪素半導体装置の製造途中の状態を示す上面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。

図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ’部分の断面図である。なお、トレンチ構造等を示す炭化珪素半導体装置の断面図は、従来の炭化珪素半導体装置の断面図（図２１、図２２参照）と同様であるために省略する。このため、以下の説明では、図１、図２にない符号が記載されるが、これらの符号が示す構成は図２１、図２２に付された符号の構成に対応する。

図１、図２に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。

炭化珪素基体は、炭化珪素からなるｎ⁺型支持基板（第１導電型の半導体基板）１上にｎ^-型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ⁺型ソース領域（第１導電型の第３半導体領域）７、ｐ⁺型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ^-型ドリフト層２のソース側（ソース電極１３側）の表面層には、ｐ型ベース層６に接するようにｎ型領域（第１導電型の第２半導体層）５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。

ｎ型領域５の内部には、第１ｐ⁺型ベース領域（第２導電型の第１半導体領域）３、第２ｐ⁺型ベース領域（第２導電型の第２半導体領域）４が選択的に設けられている。図１に示すように、トレンチ１８、第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４はストライプ状の形状を有している。第１ｐ⁺型ベース領域３は、トレンチ１８の底面を部分的に覆い（図２１参照）、トレンチ１８と斜交する。第１ｐ⁺型ベース領域３は、ｎ⁺型炭化珪素基板１に達しない深さで設けられている。

また、第２ｐ⁺型ベース領域４は、従来例と同様に、隣り合うトレンチ１８間（メサ部）に選択的に設けられている。第２ｐ⁺型ベース領域４は、トレンチ１８の側壁と接し、下面（ｎ⁺型炭化珪素基板１方向の面）が第１ｐ⁺型ベース領域３と接している。第１ｐ⁺型ベース領域３を設けることで、トレンチ１８の底面付近に、第１ｐ⁺型ベース領域３とｎ型領域５との間のｐｎ接合を形成することができる。第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４は、ｐ型ベース層６よりも不純物濃度が高い。

ここで、第１ｐ⁺型ベース領域３が、トレンチ１８と斜交するとは、トレンチ１８の奥行き方向（図１の第１方向）と第１ｐ⁺型ベース領域３の奥行き方向（図１の第２方向）のなす角度θが、０°より大きくて９０°より小さいことである。このように、第１ｐ⁺型ベース領域３が、トレンチ１８と斜交する構成とすることで、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘを狭くすることができる。このため、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とに合わせズレが生じても、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とを接することができる。

図１の例では、トレンチ１８の奥行き方向と第１ｐ⁺型ベース領域３の奥行き方向のなす角度θが４５°の場合である。また、図１では、セルピッチｙが２．０μｍ、トレンチ幅ｘが０．８μｍ、第２ｐ⁺型ベース領域４の幅ｗ１が１．０μｍ、第１ｐ⁺型ベース領域３の間隔Ｚが１．０μｍの場合を示す。第１ｐ⁺型ベース領域３の間隔Ｚが１．０μｍであると、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘは、０．２μｍとなる。この距離Ｘの算出については後述する。図１では、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘ（０．２μｍ）が第２ｐ⁺型ベース領域４の幅ｗ１（１．０μｍ）より小さい。このため、図１、図２に示すように、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とに合わせズレが生じても、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とを接することができる。

図１では、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接する場合を示したが、条件によっては、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接しない場合もある。図示はしないが、図１の場合でセルピッチｙを１．２μｍとすると、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘは、１．１μｍとなり、第２ｐ⁺型ベース領域４の幅ｗ１より大きくなってしまう。この場合、合わせズレが生じると、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接しない可能性がある。

以下に、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接するための条件を詳細に説明する。図３は、実施の形態１にかかる炭化珪素半導体装置において、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが接する条件を説明する上面図である。図３より、もし、トレンチ１８の奥行き方向での第１ｐ⁺型ベース領域３の間隔Ｘが、第２ｐ⁺型ベース領域４の幅ｗ１以上であると第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接しない場合が生じる（例えば、図６参照）。このため、トレンチ１８の奥行き方向での第１ｐ⁺型ベース領域３の間隔Ｘが、第２ｐ⁺型ベース領域４の幅ｗ１より小さいと第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接する。つまり、Ｘ＜ｗ１であればよい。

また、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘは、トレンチ１８の奥行き方向に射影した第１ｐ⁺型ベース領域３の長さＹ１から、トレンチ１８の奥行き方向に射影した第１ｐ⁺型ベース領域３の側面Ｍの長さＹ２を引いたものとなる。つまり、Ｘ＝Ｙ１－Ｙ２となる。トレンチ１８の奥行き方向に射影した第１ｐ⁺型ベース領域３の長さＹ１は、ＪＦＥＴ幅をＺとすると、Ｙ１＝Ｚ／ｓｉｎθである。また、トレンチ１８の奥行き方向に射影した第１ｐ⁺型ベース領域３の側面Ｍの長さＹ２は、トレンチ１８の幅をｘ、セルピッチをｙとすると、（ｙ－ｘ）／ｔａｎθとなる。この結果、
Ｚ／ｓｉｎθ－（ｙ－ｘ）／ｔａｎθ＜ｗ１ ・・・ （１）
を満たせば、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接するようになる。

図４は、実施の形態１において、第１ｐ⁺型ベース領域とトレンチとがなす角度とＪＦＥＴ幅との関係を示すグラフである。図４では、トレンチ１８の幅ｘを１．０μｍ、第２ｐ⁺型ベース領域４の幅ｗ１を１．０μｍ、第２ｐ⁺型ベース領域４の間隔Ｘを１．０μｍにし、セルピッチｙを１．０μｍ～５．０μｍにした結果を示す。

図４では、各曲線の下側（ＪＦＥＴ幅が小さい側）の領域であれば、上記の式（１）を満たし、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接するようになる。従来は、θ＝９０°の場合であり、この場合は、セルピッチｙの大きさに限らず、ＪＦＥＴ幅Ｚは１．０μｍと固定であるが、実施の形態１では、０°＜θ＜９０°であるため、セルピッチｙの大きさに応じて、ＪＦＥＴ幅Ｚを広げることができる。

ここで、図５は、実施の形態１において、セルピッチ２．０μｍの場合の図４のグラフである。図５において、点Ａは、上記の式（１）を満たしていない点（θ＝４５°、ＪＦＥＴ幅Ｚ＝１．８０μｍ）であり、点Ｂは、上記の式（１）を満たしている点（θ＝４５°、ＪＦＥＴ幅Ｚ＝１．４０μｍ）である。図６は、実施の形態１において、条件を満たしていない場合Ａの炭化珪素半導体装置の構造を示す上面図である。図６に示すように、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘは、１．３４μｍとなり、第２ｐ⁺型ベース領域４の幅ｗ１の１．０μｍより大きい。このため、第２ｐ⁺型ベース領域４の形成位置がずれると、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接しない構造となる。図６の例では、３つの第２ｐ⁺型ベース領域４の中で、真ん中の第２ｐ⁺型ベース領域４は、第１ｐ⁺型ベース領域３と接していない。

一方、図７は、実施の形態１において、条件を満たしている場合Ｂの炭化珪素半導体装置の構造を示す上面図である。図７に示すように、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘは、０．７７μｍとなり、第２ｐ⁺型ベース領域４の幅ｗ１の１．０μｍより小さい。このため、第２ｐ⁺型ベース領域４の形成位置がずれたとしても、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とは必ず接する構造となる。図７の例では、３つの第２ｐ⁺型ベース領域４は、すべて第１ｐ⁺型ベース領域３と接している。

また、ｐ型ベース層６の内部には、互いに接するようにｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８がそれぞれ選択的に設けられている。ｐ⁺型コンタクト領域８の深さは、例えばｎ⁺型ソース領域７と同じ深さでもよいし、よりも深くてもよい。

トレンチ１８は、基体おもて面からｎ⁺型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。

ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル１２を設けてもよい。ソース電極１３上には、ソース電極パッド１４が設けられている。炭化珪素基体の裏面（ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１の裏面）には、ドレイン電極（不図示）が設けられている。

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図８～図１１は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１を用意する。次に、ｎ⁺型炭化珪素基板１のおもて面に、上述したｎ^-型ドリフト層２をエピタキシャル成長させる。ここまでの状態が図８に記載される。

次に、ｎ^-型ドリフト層２上に、下側ｎ型領域５ａをエピタキシャル成長させる。下側ｎ型領域５ａは、ｎ型不純物のイオン注入により、ｎ^-型ドリフト層２の表面層に形成してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ストライプ状の第１ｐ⁺型ベース領域３を形成する。第１ｐ⁺型ベース領域３は、後で形成されるトレンチ１８と斜交するように形成する。ここまでの状態が図９に記載される。

次に、下側ｎ型領域５ａ上に、上側ｎ型領域５ｂをエピタキシャル成長させる。上側ｎ型領域５ｂは、ｎ^-型領域をエピタキシャル成長させ、ｎ型不純物のイオン注入により、ｎ^-型領域の表面層に形成してもよい。上側ｎ型領域５ｂと下側ｎ型領域５ａとを合わせてｎ型領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ストライプ状の第２ｐ⁺型ベース領域４を形成する。ここまでの状態が図１０に記載される。

次に、上側ｎ型領域５ｂおよび第２ｐ⁺型ベース領域４の上に、ｐ型ベース層６をエピタキシャル成長させる。ここまでの状態が図１１に記載される。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ⁺型ソース領域７を選択的に形成する。

次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ⁺型ソース領域７に接するようにｐ⁺型コンタクト領域８を選択的に形成する。ｎ⁺型ソース領域７とｐ⁺型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。

次に、フォトリソグラフィおよびエッチングにより、ｎ⁺型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５に達するストライプ状のトレンチ１８を形成する。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。

次に、炭化珪素基体のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。

次に、ゲート電極１０を覆うように、炭化珪素基体のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ－ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を露出させる。

次に、層間絶縁膜１１を覆うようにバリアメタル１２を形成してパターニングし、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を再度露出させる。次に、ｎ⁺型ソース領域７に接するように、ソース電極１３を形成する。ソース電極１３は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。

次に、コンタクトホールを埋め込むようにソース電極パッド１４を形成する。ソース電極パッド１４を形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ⁺型炭化珪素基板１の裏面には、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。

上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１、図２に示すＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態１によれば、トレンチおよび第１ｐ⁺型ベース領域は、ストライプ状の形状を有し、第１ｐ⁺型ベース領域は、トレンチと斜交する。これにより、トレンチの奥行き方向での隣り合う第１ｐ⁺型ベース領域の距離を狭くすることができ、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とに合わせズレが生じても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とを接することができる。

また、トレンチの奥行き方向と第１ｐ⁺型ベース領域の奥行き方向とがなす角度を、トレンチの奥行き方向での隣り合う第１ｐ⁺型ベース領域の距離が第２ｐ⁺型ベース領域の幅より小さくなるように設定する。これにより、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とに合わせズレが生じても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するようにできる。このため、ＪＦＥＴ幅を広くしても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するため、第１ｐ⁺型ベース領域が浮遊状態となることなく、第１ｐ⁺型ベース領域がトレンチの底部の電界集中を緩和できるため、アバランシェ耐量が低下しない。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、第１ｐ⁺型ベース領域３とトレンチ１８が直交し、第２ｐ⁺型ベース領域４とトレンチ１８が斜交することである。

ここで、第２ｐ⁺型ベース領域４が、トレンチ１８と斜交するとは、トレンチ１８の奥行き方向（図１２の第１方向）と第２ｐ⁺型ベース領域４の奥行き方向（図１２の第２方向）とのなす角度θが、０°より大きくて９０°より小さいことである。このように、実施の形態２では、第２ｐ⁺型ベース領域４とトレンチ１８が斜交する構成とすることで、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷを長くすることができ、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とに合わせズレが生じても、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とを接することができる。

以下に、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接するための条件を詳細に説明する。図１２より、もし、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷが、第１ｐ⁺型ベース領域３の間隔Ｚ以下であると、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接しない場合が生じる（例えば、図１５参照）。このため、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷが、第１ｐ⁺型ベース領域３の間隔Ｚより大きいと第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接する。つまり、Ｚ＜Ｗであればよい。

ここで、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷは、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の幅Ｙ１とトレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の側面Ｍの長さＹ２との和になる。つまり、Ｗ＝Ｙ１＋Ｙ２となる。トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の幅Ｙ１は、第２ｐ⁺型ベース領域４の幅をｗ１とすると、Ｙ１＝ｗ１／ｓｉｎθである。また、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の側面Ｍの長さＹ２は、トレンチ１８の幅をｘ、セルピッチをｙとすると、（ｙ－ｘ）／ｔａｎθとなる。この結果、
Ｚ＜ｗ１／ｓｉｎθ＋（ｙ－ｘ）／ｔａｎθ ・・・ （２）
を満たせば、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接するようになる。

図１３は、実施の形態２において、第２ｐ⁺型ベース領域とトレンチとがなす角度とＪＦＥＴ幅との関係を示すグラフである。図１３では、トレンチ１８の幅ｘを１．０μｍ、第２ｐ⁺型ベース領域４の幅ｗ１を１．０μｍで、第２ｐ⁺型ベース領域４の間隔Ｘを１．０μｍにし、セルピッチｙを１．０μｍ～５．０μｍにした結果を示す。

図１３では、各曲線の下側（ＪＦＥＴ幅が小さい側）の領域であれば、上記の式（２）を満たし、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接するようになる。従来は、θ＝９０°の場合であり、この場合は、セルピッチｙの大きさに限らず、ＪＦＥＴ幅は１．０μｍと固定であるが、実施の形態１では、０°＜θ＜９０°であるため、セルピッチｙの大きさに応じて、ＪＦＥＴ幅Ｚを広げることができる。

ここで、図１４は、実施の形態２において、セルピッチ２．０μｍ、角度４５°の場合の図１３のグラフである。図１４において、点Ａは、上記の式（２）を満たしていない点（θ＝４５°、ＪＦＥＴ幅Ｚ＝４．００μｍ）であり、点Ｂは、上記の式（２）を満たしている点（θ＝４５°、ＪＦＥＴ幅Ｚ＝２．００μｍ）である。図１５は、実施の形態２において、条件を満たしていない場合Ａの炭化珪素半導体装置の構造を示す上面図である。図１５に示すように、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷは、２．６１μｍとなり、ＪＦＥＴ幅４．０μｍより小さい。このため、第２ｐ⁺型ベース領域４の形成位置がずれると、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接しない構造となる。図１５の例では、３つの第２ｐ⁺型ベース領域４の中で、真ん中の第２ｐ⁺型ベース領域４は、第１ｐ⁺型ベース領域３と接していない。

一方、図１６は、実施の形態２において、条件を満たしている場合Ｂの炭化珪素半導体装置の構造を示す上面図である。図１６に示すように、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷは、２．６１μｍとなり、ＪＦＥＴ幅２．０μｍより大きい。このため、第２ｐ⁺型ベース領域４の形成位置がずれたとしても、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とは必ず接する構造となる。図１６の例では、３つの第２ｐ⁺型ベース領域４は、すべて第２ｐ⁺型ベース領域４と接している。

実施の形態２にかかる半導体装置の製造方法については、第２ｐ⁺型ベース領域４を、トレンチ１８と斜交するように形成することを除いて、実施の形態１と同様であるため、説明を省略する。

以上、説明したように、実施の形態２によれば、トレンチおよび第２ｐ⁺型ベース領域は、ストライプ状の形状を有し、第２ｐ⁺型ベース領域は、トレンチと斜交する。これにより、トレンチの奥行き方向に射影した第２ｐ⁺型ベース領域の長さを広くすることができ、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とに合わせズレが生じても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とを接することができる。

また、トレンチの奥行き方向と第２ｐ⁺型ベース領域の奥行き方向とがなす角度を、トレンチの奥行き方向に射影した第２ｐ⁺型ベース領域の長さが第１ｐ⁺型ベース領域の間隔より大きくなるように設定する。これにより、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とに合わせズレが生じても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するようにできる。このため、ＪＦＥＴ幅を広くしても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するため、第１ｐ⁺型ベース領域が浮遊状態となることなく、第１ｐ⁺型ベース領域がトレンチの底部の電界集中を緩和できるため、アバランシェ耐量が低下しない。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１７は、実施の形態３にかかる炭化珪素半導体装置の構造を示す上面図である。図１８は、実施の形態３にかかる炭化珪素半導体装置の構造を示す図１７のＡ－Ａ’部分の断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、第１ｐ⁺型ベース領域３とトレンチ１８が斜交し、さらに第２ｐ⁺型ベース領域４とトレンチ１８が斜交することである。

このように、第１ｐ⁺型ベース領域３が、トレンチ１８と斜交する構成とすることで、トレンチ１８の奥行き方向（図１７の第１方向）での隣り合う第１ｐ⁺型ベース領域３の距離Ｘを狭くすることができる。さらに、第２ｐ⁺型ベース領域４とトレンチ１８が斜交する構成とすることで、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷを長くすることができる。このため、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とに合わせズレが生じても、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とを接することができる。

図１７の例では、トレンチ１８の奥行き方向と第１ｐ⁺型ベース領域３の奥行き方向（図１７の第２方向）のなす角度がθ、トレンチ１８の奥行き方向と第２ｐ⁺型ベース領域４の奥行き方向（図１７の第３方向）のなす角度９０°－θの場合の例である。このように図１７の例では、第１ｐ⁺型ベース領域３の奥行き方向と第２ｐ⁺型ベース領域４の奥行き方向は直交している。図１７は、θ＝４５°の場合の例である。

また、図１７では、セルピッチｙが２．０μｍ、トレンチ幅ｘが０．８μｍ、第２ｐ⁺型ベース領域４の幅ｗ１が１．０μｍ、第１ｐ⁺型ベース領域３の間隔Ｚが１．０μｍの場合を示す。第１ｐ⁺型ベース領域３の間隔Ｚが１．０μｍであると、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘは、１．０１μｍとなる。第２ｐ⁺型ベース領域４の幅ｗ１が１．０μｍであると、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷは、１．８１μｍとなる。図１７の例では、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘ（１．０１μｍ）がトレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷ（１．８１μｍ）より小さい。このため、図１７、図１８に示すように、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とに合わせズレが生じても、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とを接することができる。

図１７では、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接する場合を示したが、条件によっては、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接しない場合もある。

以下に、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接するための条件を詳細に説明する。図１９は、実施の形態３にかかる炭化珪素半導体装置において、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが接する条件を説明する上面図である。図１９より、もし、トレンチ１８の奥行き方向での第１ｐ⁺型ベース領域３の間隔Ｘが、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷ以上であると第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接しない場合が生じる。このため、トレンチ１８の奥行き方向での第１ｐ⁺型ベース領域３の間隔Ｘが、トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷより小さいと第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接する。つまり、Ｘ＜Ｗであればよい。

また、トレンチ１８の奥行き方向での隣り合う第１ｐ⁺型ベース領域３の距離Ｘは、実施の形態１と同様にして、Ｚ／ｓｉｎθ－（ｙ－ｘ）／ｔａｎθとなる。トレンチ１８の奥行き方向に射影した第２ｐ⁺型ベース領域４の長さＷは、実施の形態１と同様にして、ｗ１／ｓｉｎ（９０°－θ）＋（ｙ－ｘ）／ｔａｎ（９０°－θ）＝ｗ１／ｃｏｓθ＋（ｙ－ｘ）ｔａｎθとなる。ここで、ＪＦＥＴ幅をＺ、第２ｐ⁺型ベース領域４の幅をｗ１、トレンチ１８の幅をｘ、セルピッチをｙとしている。この結果、
Ｚ／ｓｉｎθ－（ｙ－ｘ）／ｔａｎθ＜ｗ１／ｃｏｓθ＋（ｙ－ｘ）ｔａｎθ…（３）
を満たせば、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接するようになる。

図２０は、実施の形態３において、第１ｐ⁺型ベース領域とトレンチとがなす角度とＪＦＥＴ幅との関係を示すグラフである。図２０では、トレンチ１８の幅ｘを１．０μｍ、第２ｐ⁺型ベース領域４の幅ｗ１を１．０μｍ、第２ｐ⁺型ベース領域４の間隔Ｘを１．０μｍにし、セルピッチｙを１．０μｍ～２．０μｍにした結果を示す。

図２０では、各曲線の下側（ＪＦＥＴ幅が小さい側）の領域であれば、上記の式（３）を満たし、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが必ず接するようになる。従来は、θ＝９０°の場合であり、この場合は、セルピッチｙの大きさに限らず、ＪＦＥＴ幅Ｚは１．０μｍと固定であるが、実施の形態３では、０°＜θ＜９０°であるため、セルピッチｙの大きさに応じて、ＪＦＥＴ幅Ｚを広げることができる。

また、上記の例では、トレンチ１８の奥行き方向と第１ｐ⁺型ベース領域３の奥行き方向のなす角度θであり、トレンチ１８の奥行き方向と第２ｐ⁺型ベース領域４の奥行き方向のなす角度９０°－θの場合を示した。しかしながら、それぞれの角度が０°より大きく９０°より小さければよく、第１ｐ⁺型ベース領域３の奥行き方向と第２ｐ⁺型ベース領域４の奥行き方向とが直交しなくてもよい。

実施の形態３にかかる半導体装置の製造方法については、第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４を、トレンチ１８と斜交するように形成することを除いて、実施の形態１と同様であるため、説明を省略する。

以上、説明したように、実施の形態３によれば、トレンチ、第１ｐ⁺型ベース領域および第２ｐ⁺型ベース領域は、ストライプ状の形状を有し、第１ｐ⁺型ベース領域および第２ｐ⁺型ベース領域は、トレンチと斜交する。これにより、トレンチの奥行き方向での隣り合う第１ｐ⁺型ベース領域の距離を狭くすることができ、さらに、トレンチの奥行き方向に射影した第２ｐ⁺型ベース領域の長さを長くすることができる。このため、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とに合わせズレが生じても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するようにできる。

また、トレンチの奥行き方向と第１ｐ⁺型ベース領域の奥行き方向とがなす角度およびトレンチの奥行き方向と第２ｐ⁺型ベース領域の奥行き方向とがなす角度を、トレンチの奥行き方向での第１ｐ⁺型ベース領域の間隔が、トレンチの奥行き方向に射影した第２ｐ⁺型ベース領域の長さより大きくなるように設定する。これにより、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とに合わせズレが生じても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するようにできる。このため、ＪＦＥＴ幅を広くしても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが必ず接するため、第１ｐ⁺型ベース領域が浮遊状態となることなく、第１ｐ⁺型ベース領域がトレンチの底部の電界集中を緩和できるため、アバランシェ耐量が低下しない。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。

１ ｎ⁺型炭化珪素基板
２ ｎ^-型ドリフト層
３ 第１ｐ⁺型ベース領域
４ 第２ｐ⁺型ベース領域
５ ｎ型領域
５ａ 下側ｎ型領域
５ｂ 上側ｎ型領域
６ ｐ型ベース層
７ ｎ⁺型ソース領域
８ ｐ⁺型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ バリアメタル
１３ ソース電極
１４ ソース電極パッド
１８ トレンチ

Claims (10)

1. 第１導電型の半導体基板と、
   前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
   前記第１半導体層の内部に選択的に設けられた、第２導電型の第１半導体領域と、
   前記第１半導体層の内部に選択的に設けられた、前記第１半導体領域と接する第２導電型の第２半導体領域と、
   前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域と、
   前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接し、側壁が前記第２半導体領域と接するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   を備え、
   前記第１半導体領域、前記第２半導体領域および前記トレンチは、ストライプ形状を有し、
   前記第１半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第１角度が、０°より大きく、９０°より小さく、
   前記第１角度は、前記トレンチの奥行き方向での隣り合う前記第１半導体領域の距離を、前記第２半導体領域の幅より小さくする角度であることを特徴とする半導体装置。
2. 第１導電型の半導体基板と、
   前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
   前記第１半導体層の内部に選択的に設けられた、第２導電型の第１半導体領域と、
   前記第１半導体層の内部に選択的に設けられた、前記第１半導体領域と接する第２導電型の第２半導体領域と、
   前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域と、
   前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接し、側壁が前記第２半導体領域と接するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   を備え、
   前記第１半導体領域、前記第２半導体領域および前記トレンチは、ストライプ形状を有し、
   前記第２半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第２角度が、０°より大きく、９０°より小さく、
   前記第２角度は、前記トレンチの奥行き方向に射影した前記第２半導体領域の長さを、前記第１半導体領域の間隔より大きくする角度であることを特徴とする半導体装置。
3. 前記第２半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第２角度が、０°より大きく、９０°より小さいことを特徴とする請求項１に記載の半導体装置。
4. 前記第２角度は、前記トレンチの奥行き方向に射影した前記第２半導体領域の長さを、前記第１半導体領域の間隔より大きくする角度であることを特徴とする請求項３に記載の半導体装置。
5. 前記第１半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第１角度が、０°より大きく、９０°より小さいことを特徴とする請求項２に記載の半導体装置。
6. 前記第１角度をθとすると、前記θは、前記第１半導体領域の間隔Ｚ、前記トレンチの幅ｘ、隣り合う前記トレンチの中心間の距離ｙ、前記第２半導体領域の幅ｗに対して、
   Ｚ／ｓｉｎθ－（ｙ－ｘ）／ｔａｎθ＜ｗ
   を満たすことを特徴とする請求項１、３または４のいずれか一つに記載の半導体装置。
7. 前記第２角度をθとすると、前記θは、前記第１半導体領域の間隔Ｚ、前記トレンチの幅ｘ、隣り合う前記トレンチの中心間の距離ｙ、前記第２半導体領域の幅ｗに対して、
   Ｚ＜ｗ／ｓｉｎθ＋（ｙ－ｘ）／ｔａｎθ
   を満たすことを特徴とする請求項２、４または５のいずれか一つに記載の半導体装置。
8. 前記トレンチの奥行き方向を、前記トレンチが並ぶ面から奥に向かう方向とし、前記第１半導体領域の奥行き方向を、前記第１半導体領域が並ぶ面から奥に向かう方向とし、前記第２半導体領域の奥行き方向を、前記第２半導体領域が並ぶ面から奥に向かう方向とすると、
   前記第１半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第１角度および前記第２半導体領域の奥行き方向と前記トレンチの奥行き方向とがなす第２角度が、０°より大きく、９０°より小さいことを特徴とする請求項１に記載の半導体装置。
9. 前記第１角度および前記第２角度は、前記トレンチの奥行き方向での前記第１半導体領域の間隔を、前記トレンチの奥行き方向に射影した前記第２半導体領域の長さより小さくする角度であることを特徴とする請求項８に記載の半導体装置。
10. 前記第１角度をθ、前記第２角度を９０°－θとすると、前記θは、前記第１半導体領域の間隔Ｚ、前記トレンチの幅ｘ、隣り合う前記トレンチの中心間の距離ｙ、前記第２半導体領域の幅ｗに対して、
    Ｚ／ｓｉｎθ－（ｙ－ｘ）／ｔａｎθ＜ｗ／ｃｏｓθ＋（ｙ－ｘ）ｔａｎθ
    を満たすことを特徴とする請求項９に記載の半導体装置。

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