Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7089067B2 - ３次元メモリデバイスおよびその形成方法 - Google Patents
[go: Go Back, main page]

JP7089067B2 - ３次元メモリデバイスおよびその形成方法 - Google Patents

３次元メモリデバイスおよびその形成方法 Download PDF

Info

Publication number
JP7089067B2
JP7089067B2 JP2020564251A JP2020564251A JP7089067B2 JP 7089067 B2 JP7089067 B2 JP 7089067B2 JP 2020564251 A JP2020564251 A JP 2020564251A JP 2020564251 A JP2020564251 A JP 2020564251A JP 7089067 B2 JP7089067 B2 JP 7089067B2
Authority
JP
Japan
Prior art keywords
staircase
stack
layer
alternating
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020564251A
Other languages
English (en)
Other versions
JP2021523577A (ja
Inventor
ザオ・シャンフイ
ゼン・ズイシン
フ・ジュン
チャン・シ
チェン・バオヨウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2021523577A publication Critical patent/JP2021523577A/ja
Application granted granted Critical
Publication of JP7089067B2 publication Critical patent/JP7089067B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/089—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts using processes for implementing desired shapes or dispositions of the openings, e.g. double patterning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/42—Vias, e.g. via plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/435—Cross-sectional shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
    • H10W20/4405—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
    • H10W20/4432—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
    • H10W20/4437—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a transition metal
    • H10W20/4441—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a transition metal the principal metal being a refractory metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4451—Semiconductor materials, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平面メモリセルは、加工技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することにより、より小さなサイズに縮小される。ただし、メモリセルのフィーチャサイズが下限に近づくにつれて、平面加工および製造技術は困難でコストがかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルの密度制限に対処できる。３Ｄメモリアーキテクチャには、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとが含まれる。典型的な３Ｄメモリアーキテクチャは、基板上に配列されたゲート電極のスタックを含み、複数の半導体チャネルが基板を通過し、ワードラインと交差する。ワードラインおよび半導体チャネルの交点がメモリセルを形成する。
３Ｄメモリアーキテクチャでは、各個別のメモリセルを制御できるようにするために電気接触スキームが必要である。電気接触スキームの１つは、各個別のメモリセルのワードラインに接続する階段構造を形成することである。階段構造は、典型的な３Ｄメモリデバイスの半導体チャネルに沿って３２本以上のワードラインを接続するために使用されてきた。
半導体技術が進歩するにつれて、３Ｄ ＮＡＮＤメモリデバイスなどの３Ｄメモリデバイスは、酸化物／窒化物（ＯＮ）層を増やし続ける。その結果、このような階段構造を形成するために使用される既存のマルチサイクルトリムおよびエッチングプロセスは、スループットが低く、高価である。
３Ｄメモリデバイスの階段構造を形成する方法の実施形態が本明細書で開示される。開示された構造および方法は、３Ｄメモリデバイスの製造の複雑さおよび生産コストを低減することを含むがこれらに限定されない多数の利点を提供する。
いくつかの実施形態では、３Ｄメモリデバイスを形成する方法は、基板上に配置された複数の誘電体層ペアを含む交互層スタックを形成することと、階段領域を形成することであって、階段領域のそれぞれは、第１の方向に第１の数（Ｍ）の段を有する階段構造を有し、Ｍ段のそれぞれは、交互層スタックの層スタックの表面の一部分を露出し、第１の数Ｍは正の数である、階段領域を形成することと、を含む。本方法はまた、第１の複数の階段領域で交互層スタックのＭ層スタックを除去することを含む。本方法は、第１のマスクスタックを使用して、階段領域のそれぞれで交互層スタックの層スタックの一部分の２Ｍを除去することと、第１のマスクスタックをトリミングすることと、第１のマスクスタックを使用して、階段領域のそれぞれで交互層スタックの層スタックの一部分の２Ｍを除去すること、および第１のマスクスタックをトリミングすることを順次繰り返すことと、をさらに含む。
いくつかの実施形態では、階段領域を形成することは、交互層スタック上に第２のマスクスタックを形成することと、リソグラフィプロセスを使用して、交互層スタックの上に階段領域を画定する第２のマスクスタックをパターニングすることと、第２のマスクスタックを使用して、最上部の誘電体層ペアの一部分を除去することと、第２のマスクスタックをトリミングすることと、Ｍ段が形成されるまで、除去およびトリミングを順次繰り返すことと、をさらに含む。
いくつかの実施形態では、交互層スタックのＭ層スタックを除去することは、ドライエッチング、ウェットエッチング、またはそれらの組み合わせを含む。
いくつかの実施形態では、第１のマスクスタックをトリミングすることは、等方性ドライエッチング、ウェットエッチング、またはそれらの組み合わせを使用して、第１のマスクスタックを漸進的かつ内向きにエッチングすることを含む。
いくつかの実施形態では、第１のマスクスタックは、リソグラフィプロセスによってパターニングされて、階段領域のそれぞれの少なくとも１つの縁部を第１の方向に露出し、第２の方向に階段領域のそれぞれを広範囲にわたって覆う。
いくつかの実施形態では、第１の方向は第２の方向に垂直であり、第１および第２の方向の両方は基板の上面に平行である。
いくつかの実施形態では、本方法は、基板上のスタック格納領域に複数の垂直半導体チャネルを形成することをさらに含み、階段領域のそれぞれは、スタック格納領域に隣接する。
いくつかの実施形態では、リソグラフィプロセスは第１の複数の階段領域および他の階段領域を画定することであり、第１の複数の階段領域および他の階段領域は、スタック格納領域によって分離される。
いくつかの実施形態では、３Ｄメモリデバイスを形成する方法は、基板上に交互層スタックを形成することと、交互層スタックの表面の第１の部分上の交互層スタックの第１の数（Ｍ）の層スタックを除去することであって、Ｍは１より大きい、第１の数（Ｍ）の層スタックを除去することと、交互層スタックの表面の第２の部分上に階段構造を形成することであって、表面の第２の部分は表面の第１の部分を含み、階段構造のそれぞれは第１の方向にＭ段を有し、Ｍ段のそれぞれは１レベルで、交互層スタックの層スタックの表面の一部分を露出する、階段構造を形成することと、を含む。
いくつかの実施形態では、本方法は、第１のマスクスタックを使用して、階段構造のそれぞれにおいて交互層スタックの２Ｍ個の層スタックを除去すること、および第１のマスクスタックをトリミングすることを順次繰り返すことをさらに含む。
いくつかの実施形態では、第１のマスクスタックは、各階段構造の一部を覆うようにリソグラフィプロセスによってパターニングされる。
いくつかの実施形態では、交互層スタックを形成することは、化学蒸着、物理蒸着、プラズマ促進ＣＶＤ、スパッタリング、有機金属化学蒸着、原子層堆積、またはそれらの組み合わせを使用して層を堆積することを含む。
いくつかの実施形態では、基板上に交互層スタックを形成することは、基板上に複数の誘電体層ペアを配置することを含む。
いくつかの実施形態では、交互層スタックを形成することは、垂直方向に交互導体／誘電体層ペアを配置することを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、基板上に配置された交互層スタックと、複数の垂直半導体チャネルを含む格納構造と、格納構造に隣接する第１の階段領域と、格納構造に隣接する第２の階段領域であって、第２の階段領域は、格納構造によって第１の階段領域から水平に分離されている、第２の階段領域と、交互層スタックの複数の層スタックの一部分を露出させるように、第１および第２の階段領域のそれぞれに配置された階段構造であって、階段構造は第１の方向に複数の段および第２の方向に第１の数（Ｍ）の段を含み、第１の方向の段のそれぞれは２Ｍレベルを有する、階段構造と、を含む。
いくつかの実施形態では、第１の方向は第２の方向に垂直であり、第１および第２の方向の両方は基板の上面に平行である。
いくつかの実施形態では、階段構造の第２の方向の段のそれぞれは１レベルである。
いくつかの実施形態では、第２の階段領域における階段構造の最上層スタックは、第１の階段領域における階段構造の最上層スタックよりもＭレベル低い。
いくつかの実施形態では、交互層スタックの各層スタックは、絶縁材料層および犠牲材料層を含む。
いくつかの実施形態では、交互層スタックの各層スタックは、絶縁材料層および導電性材料層を含む。
いくつかの実施形態では、絶縁材料層は酸化シリコンまたは酸化アルミニウムを含み、犠牲材料は多結晶シリコン、窒化シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、またはそれらの組み合わせを含む。
いくつかの実施形態では、導電性材料層は、多結晶シリコン、ケイ化物、ニッケル、チタン、白金、アルミニウム、窒化チタン、窒化タンタル、窒化タングステン、またはそれらの組み合わせを含む。
本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解することができる。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明とともに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
いくつかの実施形態による、パターニングされたフォトレジストスタックによる複数の誘電体層ペアの断面図を示す。 いくつかの実施形態による、１レベルの第１の段を形成することの断面図を示す。 いくつかの実施形態による、２レベルの段を形成するエッチングトリムプロセスの様々なステージの透視投影図を示す。 いくつかの実施形態による、２レベルの段を形成するエッチングトリムプロセスの様々なステージの透視投影図を示す。 いくつかの実施形態による、２レベルの段を形成するエッチングトリムプロセスの様々なステージの透視投影図を示す。 いくつかの実施形態による、ずらして配置された階段構造の断面図を示す。 いくつかの実施形態による、例示的な３Ｄメモリ構造の上面図を示す。 いくつかの実施形態による、階段領域の断面図を示す。 いくつかの実施形態による、階段領域のそれぞれに階段構造を形成した後の例示的な３Ｄメモリ構造の上面図を示す。 いくつかの実施形態による、階段領域の３Ｄビューを示す。 いくつかの実施形態による、階段領域のそれぞれに交互に配置された階段構造を形成した後の例示的な３Ｄメモリ構造の上面図を示す。 いくつかの実施形態による、階段領域の断面図を示す。 図９Ａの階段領域の３Ｄビューを示す。 いくつかの実施形態による、例示的な３Ｄメモリ構造の上面図を示す。 いくつかの実施形態による、階段領域のそれぞれに交互にかつずらして配置された階段構造を形成した後の例示的な３Ｄメモリ構造の上面図を示す。 図１１Ａの階段領域の３Ｄビューを示す。 図１１Ａの階段領域の３Ｄビューを示す。 いくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な方法のフローチャートである。
特定の構成および配列について説明しているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配列を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的実施形態」、「いくつかの実施形態」などへの言及は、記載された実施形態が特定のフィーチャ、構造、または特性を含み得ることを示すが、すべての実施形態が特定のフィーチャ、構造、または特性を必ずしも含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定のフィーチャ、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのようなフィーチャ、構造、または特性に影響を与えることは、当業者の知識の範囲内である。
一般に、学術用語は、少なくとも一部は文脈での使用から理解することができる。例えば、本明細書で使用する場合、「１つまたは複数」という用語は、少なくとも一部は文脈に応じて、任意のフィーチャ、構造、または特性を単数の意味で説明するために使用でき、またはフィーチャ、構造、または特性の組み合わせを複数の意味で説明するために使用できる。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「１つの（ｔｈｅ）」などの用語は、単数の用法を伝える、または少なくとも一部は文脈に応じて複数の用法を伝えると理解することができる。さらに、「に基づく（ｂａｓｅｄ ｏｎ）」という用語は、排他的な一連の要因を伝えることを必ずしも意図するものではなく、代わりに、少なくとも一部は文脈に応じて、必ずしも明示的に説明されていない追加の要因の存在を可能にするものとして理解することができる。
本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「上（ｏｖｅｒ）」の意味は、「上（ｏｎ）」が何かの「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、その間に中間フィーチャーまたは層を有する何かの「上（ｏｎ）」にあるという意味も含むように最も広い意味で解釈されるべきであることが容易に理解されるべきである。さらに、「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」が何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」の意味を意味するだけでなく、その間に中間フィーチャーまたは層を有さない何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」にあるという意味（すなわち、何かの直接上）も含み得る。
さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上（ｕｐｐｅｒ）」などの空間的に相対的な用語は、図に示されているように、説明を簡単にするために本明細書で使用して、ある要素またはフィーチャと別の１つもしくは複数の要素または１つもしくは複数のフィーチャとの関係を説明することができる。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスのさまざまな向きを包含することが意図されている。装置は他の方法で向きを変えることができ（９０度または他の向きに回転）、本明細書で使用される空間的に相対的な記述子は同様にそれに応じて解釈することができる。
本明細書で使用する場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板は上面および底面を含む。基板の上面は、半導体デバイスが形成される場所であり、したがって、半導体デバイスは、基板の上側に形成される。底面は上面と反対であり、したがって、基板の底側は基板の上側と反対である。基板自体をパターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされずに残すこともできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から作ることができる。
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は上側および底側を有し、層の底側は基板に比較的近く、上側は基板から比較的離れている。層は、下にあるもしくは上にある構造の全体に延在するか、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有し得る。さらに、層は、連続構造の厚さよりも薄い厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意の組の水平面の間に置くことができる。層は、水平方向、垂直方向、および／またはテーパー面に沿って延在し得る。基材は、層であり得、その中に１つもしくは複数の層を含み得、ならびに／またはその上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層には多数の層を含めることができる。例えば、相互接続層は、（コンタクト、相互接続ライン、および／またはビアが形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電体層とを含むことができる。
本明細書で使用する場合、「公称／名目上（ｎｏｍｉｎａｌ／ｎｏｍｉｎａｌｌｙ）」という用語は、製品またはプロセスの設計フェーズ中に設定される、コンポーネントまたはプロセス動作の特性またはパラメータの望ましい値または目標値を、望ましい値より上および／または下の値の範囲とともに指す。値の範囲は、生産プロセスまたは許容誤差のわずかな変動が原因であり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を示し得る。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、水平向きの基板上にメモリセルトランジスタの垂直向きのストリング（本明細書ではＮＡＮＤストリングなどの「メモリストリング」と呼ばれる）を有する半導体デバイスを指し、メモリストリングは、基板に対して垂直方向に延在する。本明細書で使用される場合、「垂直（ｖｅｒｔｉｃａｌ／ｖｅｒｔｉｃａｌｌｙ）」という用語は、基板の水平表面に名目上垂直であることを意味する。
いくつかの実施形態では、ＮＡＮＤストリングまたは３Ｄメモリデバイスは、複数の導体／誘電体層のペアを通って垂直に延在する半導体チャネル（例えば、シリコンチャネル）を含む。複数の導体／誘電体層ペアは、本明細書では「交互導体／誘電体スタック」とも呼ばれる。交互導体／誘電体スタックの導体層は、ワードラインとして使用できる（１つまたは複数のコントロールゲートを電気的に接続する）。ワードラインおよび半導体チャネルの交点がメモリセルを形成する。垂直方向のメモリストリングは、導電性材料（例えば、ワードラインプレートまたはコントロールゲート）とアクセスライン（例えば、ワードライン）との間に電気接続が必要であるため、メモリストリングに沿った、または３Ｄメモリデバイス内のメモリセルのそれぞれが、書き込み機能または読み取り機能のために一意に選択され得る。
３Ｄメモリデバイスアーキテクチャでは、データを格納するためのメモリセルが垂直方向にスタックされ、スタック格納構造を形成する。３Ｄメモリデバイスは、ワードラインファンアウトなどの目的で、スタック格納構造の１つまたは複数の側面に形成された階段構造を含むことができ、スタック格納構造には複数の半導体チャネルが含まれ、半導体チャネルは垂直または水平であり得る。より高い格納容量に対する要求が高まり続けるにつれて、スタック格納構造の垂直レベルの数も増加する。したがって、複数レベルの階段構造をエッチングするためには、フォトレジスト（ＰＲ）層などのより厚いマスク層が必要である。ただし、マスク層の厚さの増加は、階段構造のエッチング制御をより困難にする可能性がある。
本開示では、階段構造は、各水平面が水平面の第１の縁部から上方に延在する第１の垂直表面に近接し、かつ水平面の第２の縁部から下方に延在する第２の垂直表面に近接するような、少なくとも２つの水平面（例えば、ｘｙ平面に沿った）および少なくとも２つの（例えば、第１および第２の）垂直表面（例えば、ｚ軸に沿った）を含む一組の表面を指す。水平面のそれぞれは、階段構造の「段」または「階段」と呼ばれる。本開示では、水平方向は、基板（例えば、その上に構造を形成するための製造プラットフォームを提供する基板）の上面と平行な方向（例えば、ｘ軸またはｙ軸）を指すことができ、垂直方向は、構造の上面に垂直な方向（たとえば、ｚ軸）を指すことができる。
階段構造は、誘電体スタック層上に形成されたマスク層を使用して誘電体スタック層を繰り返しエッチングすることにより、誘電体スタック層から形成することができる。一部の実施形態では、マスク層は、フォトレジスト（ＰＲ）層を含むことができる。本開示では、誘電体スタック層は複数の交互に配列された誘電体層ペアを含み、各誘電体層ペアの厚さは１レベルである。言い換えれば、誘電体層ペアのそれぞれは、垂直方向に１レベルの高さである。本開示では、互換的に使用される用語「階段」および用語「段」は、階段構造の１つまたは複数のレベルを指し、段（または階段）は、誘電体層ペアの表面の一部分を露出させる。いくつかの実施形態では、誘電体層ペアは、第１の材料層と第２の材料層とを交互に含む。いくつかの実施形態では、第１の材料層は、絶縁材料層を含む。いくつかの実施形態では、第２の材料は、犠牲材料層または導電性材料層を含む。いくつかの実施形態では、１つの誘電体層ペアの第１の材料層および第２の材料層は、基板上で名目上同じ高さを有することができ、それにより、１組で１つの段を形成できる。階段構造の形成中に、マスク層はトリミングされ（例えば、誘電体スタック層の境界から徐々に内側にエッチングされ）、誘電体スタックの露出部分をエッチングするためのエッチングマスクとして使用される。トリムされたマスク層の量は、階段の寸法に直接関連する（例えば、決定要因）可能性がある。マスク層のトリミングは、好適なエッチング、例えば等方性ドライエッチングまたはウェットエッチングを使用して得ることができる。階段構造を形成するために、１つまたは複数のマスク層を連続的に形成およびトリミングできる。マスク層のトリミング後に、好適なエッチャントを使用して、各誘電体層ペアをエッチングして、第１の材料層および第２の材料層の両方の一部分を除去することができる。階段構造の形成後、マスク層を除去することができる。いくつかの実施形態では、第２の材料層は導電性材料層であり、したがって、３Ｄメモリ構造のゲート電極（またはワードライン）であり得る。いくつかの実施形態では、階段構造の第２の材料層は、犠牲材料層であり、次いで金属／導体層（例えば、タングステン）で置き換えて、３Ｄメモリ構造のゲート電極（またはワードライン）を形成することができる。
階段構造は、相互接続形成プロセス後に半導体チャネルを制御するためのワードラインファンアウトとして相互接続スキームを提供することができる。階段構造内の誘電体層ペアのそれぞれは、半導体チャネルの一部分と交差する。犠牲層のそれぞれを金属／導体層で置き換えた後、階段構造内の導電性材料層のそれぞれは、半導体チャネルの一部分を制御することができる。相互接続形成プロセスの例は、階段構造上に酸化シリコン、スピンオン誘電体、またはホウリンケイ酸ガラス（ＢＰＳＧ）などの第２の絶縁材料を配置または堆積することと、第２の絶縁材料を平坦化することとを含む。階段構造の導電性材料層のそれぞれを露出させて、平坦化された第２の絶縁材料に複数のコンタクトホールを開け、コンタクトホールに窒化チタンおよびタングステンなどの１つまたは複数の導電性材料を充填して、複数のビア（垂直相互接続アクセス）構造を形成する。
本開示では、「ＳＣ」という用語は、階段構造内の誘電体層ペアを指す。いくつかの実施形態では、階段構造は交互層スタックを含み、各層スタックはＳＣ層を表す。
図１は、基板（図示せず）の上（例えば、上側）に形成された複数のＳＣ層を有する構造１００を示す。ＳＣ層のそれぞれは、第１の材料層１０２および第２の材料層１０４を有する誘電体層ペアを含むことができる。マスクスタック材料（例えば、フォトレジスト層）が堆積され、パターニングされて、ＳＣ層上にマスクスタック１５２を形成する。マスクスタック１５２は、ＳＣ層の領域１０１および領域１０３を画定する。領域１０１におけるＳＣ層の上面は露出され、領域１０３におけるＳＣ層はマスクスタック１５２により覆われる。いくつかの実施形態では、マスクスタック１５２は、フォトレジストまたは炭素系ポリマー材料を含むことができる。いくつかの実施形態では、領域１０１および１０３の両方は、リソグラフィおよびエッチングプロセスを含む１つまたは複数のプロセスを使用して、マスクスタック１５２によって画定される。
第１の材料層１０２は、酸化シリコンを含む絶縁層であり得、第２の材料層１０４は、窒化シリコンを含む犠牲層であり得、逆もまた同様である。いくつかの実施形態では、犠牲層は、その後、３Ｄメモリデバイスのワードラインを形成するために、導電性材料層（例えば、ゲート金属材料）で置き換えられる。いくつかの実施形態では、第２の材料層は導電性材料層であり得る。
いくつかの実施形態では、構造１００が形成される基板は、３Ｄメモリ構造を支持するための任意の好適な材料を含み得る。例えば、基板は、シリコン、シリコンゲルマニウム、シリコンカーバイド、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、任意の好適なＩＩＩ－Ｖ化合物、任意の他の好適な材料、および／またはそれらの組み合わせを含み得る。
いくつかの実施形態では、各ＳＣ層の厚さは、互いに同じでも異なっていてもよい。いくつかの実施形態では、犠牲層は、絶縁材料層とは異なる任意の好適な材料を含む。例えば、犠牲層は、多結晶シリコン、窒化シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、任意の他の好適な材料、および／またはそれらの組み合わせのうちの１つまたは複数を含むことができる。いくつかの実施形態では、犠牲層は窒化シリコンを含むことができる。絶縁層は、任意の好適な絶縁材料、例えば、酸化シリコンまたは酸化アルミニウムを含むことができる。導電性材料層は、任意の好適な導電性材料を含むことができる。いくつかの実施形態では、導電性材料層は、多結晶シリコン、ケイ化物、ニッケル、チタン、白金、アルミニウム、窒化チタン、窒化タンタル、窒化タングステン、任意の他の好適な材料、および／またはそれらの組み合わせのうちの１つまたは複数を含み得る。絶縁材料層、犠牲材料層、および導電性材料層の形成は、任意の好適な堆積方法、例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、有機金属化学蒸着（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、任意の他の好適な堆積方法、および／またはそれらの組み合わせを含み得る。いくつかの実施形態では、絶縁層、犠牲層、および導電性材料層は、それぞれＣＶＤによって形成される。
図２を参照すると、階段構造２００は、構造１００上に段１０５（１つのレベルの段を有する階段）を作製し、マスクスタック１５２を除去することによって形成される。いくつかの実施形態では、マスクスタック１５２は、段１０５の形成後に除去される。段１０５は、層２４６および２４８を含む１レベルを有し、エッチングプロセスを実行して、マスクスタック１５２によって画定される第１の領域１０１から単一のＳＣ層の少なくとも一部を除去することによって形成される。いくつかの実施形態では、エッチングプロセスは、任意の好適なエッチャント（例えば、ウェットエッチングおよび／またはドライエッチング）を使用して、第１の材料層１０２および第２の材料層１０４の一部分を順次除去することを含む。いくつかの実施形態では、２つの異なるエッチャントを使用して、第１の材料層１０２の一部分および第２の材料層１０４の一部分をそれぞれ除去する。第１の材料層１０２のエッチャントは、第２の層の材料層１０４に対して十分に高いエッチング選択性を有し、および／または逆もまた同様である。したがって、下にあるＳＣ層は、単一のＳＣ層のみがパターニング／エッチングされるように、エッチング停止層として機能することができる。いくつかの実施形態では、第１および第２の材料層は、反応性イオンエッチング（ＲＩＥ）または他のドライエッチングなどの異方性エッチングを使用してエッチングされる。いくつかの実施形態では、エッチャントは、炭素－フッ素（ＣＦ４）系ガスまたはヘキサフルオロエタン（Ｃ２Ｆ６）系ガスを含む。いくつかの実施形態では、（例えば、時限式ウェットエッチングプロセスの）１つのエッチャントを使用して、第１の材料層および第２の材料層の両方を除去し、エッチャントはリン酸を含む。様々な実施形態では、単一のＳＣ層を除去するための方法およびエッチャントは、本開示の実施形態によって限定されるべきではない。
図３を参照すると、階段構造３００は、階段構造２００の上面の一部分の上にマスクスタック３５２をパターニングすることによって形成される。いくつかの実施形態では、マスクスタック３５２は、段１０５を覆う。いくつかの実施形態では、マスクスタック３５２は、領域１０１と１０３との間の境界を覆う。いくつかの実施形態では、マスクスタック３５２は、フォトレジストまたは炭素系ポリマー材料（例えば、フォトレジスト層）を含むことができる。いくつかの実施形態では、マスクスタック３５２は、任意の好適な材料を含むことができる。
図４～図５は、エッチングプロセス（図４に示される）およびトリミングプロセス（図５に示される）を含むエッチングトリムプロセスを伴う構造４００および５００を示す。
図４を参照すると、２レベルを有する第２の段をエッチングプロセスによって作製して、階段構造３００から２つの連続するＳＣ層を除去する。いくつかの実施形態では、エッチングプロセスは、エッチングプロセスを２回繰り返して実行することを含むことができる。いくつかの実施形態では、２レベルを有する段が作製される。いくつかの実施形態では、２つの連続するエッチングプロセスを実行して、２つの連続するＳＣ層の一部分を除去して、第１の領域１０１内の層４３８、４４０、４４２、および４４４上に、ならびに／または第２の領域１０３内の層４４２、４４４、４４６、および４４８上に段を形成することができる。
図５を参照すると、マスクスタック３５２にトリミングプロセスを適用した後に、マスクスタック５５２が形成される。トリミングプロセスは、好適なエッチング（例えば、等方性ドライエッチングまたはウェットエッチング）を含み、基板の表面に平行な方向で行われる。トリムされたマスク層の量は、階段の水平寸法に直接関連する可能性がある。いくつかの実施形態では、マスクスタック５５２は、エッチングプロセス（図２に示される）によって作製された第１の段を覆う。
図６を参照すると、ずらして配置された階段構造６００は、階段構造３００上でエッチングトリムプロセスを繰り返し実行し、続いてマスクスタック３５２を剥離することによって形成される。いくつかの実施形態では、繰り返しエッチングトリムプロセスは、第２の領域１０３での奇数ＳＣ層（例えば、層１０２／１０４、層６１０／６１２、層６１８／６２０、層６２６／６２８、層６３４／６３６など）の上面の一部分および第１の領域１０１での偶数ＳＣ層（例えば、層６０６／６０８、層６１４／６１６、層６２２／６２４、層６３０／６３２、層６３８／６４０など）の上面の一部分を露出させる。いくつかの実施形態では、最上ＳＣ層（例えば、層６４６／６４８）は、ずらして配置された階段構造６００の上部で露出され得る。いくつかの実施形態では、最上ＳＣ層（例えば、層６４６／６４８）は、領域１０１および１０３の両方で露出される。いくつかの実施形態では、ＳＣ層のそれぞれは、領域１０１または１０３のいずれかで露出され得る。
図７Ａ～図７Ｂは、本開示のいくつかの実施形態による、３Ｄメモリデバイス７００の上面図および対応する断面図を示す。
図７Ａを参照すると、３Ｄメモリデバイス７００は、スタック格納構造領域７６０と、スリット７７０によって分離された複数の階段領域７８０および７９０とを含む。図７Ａは、１つのスリット７７０を示しているが、３Ｄメモリデバイス７００は、複数のスリットを含むことができる。スタック格納構造領域７６０は、複数の半導体チャネルを含むことができる。いくつかの実施形態では、階段領域７８０および７９０は、スタック格納構造領域７６０に隣接する異なる領域に分配される。いくつかの実施形態では、階段領域７８０のそれぞれは、基板の表面に平行な方向（例えば、ｘ方向）にスタック格納領域７６０によって階段領域７９０のそれぞれから分離されている。いくつかの実施形態では、相互接続形成プロセスの後、階段領域７８０および７９０は、ワードラインファンアウトを提供して、スタック格納構造領域７６０内の半導体チャネルに沿ってメモリセルのそれぞれを一意に選択する。
図７Ｂは、図７Ａで指定された線Ａ－Ａ’に沿った階段領域７８０の断面図を示す。複数のＳＣ層７２０は、階段領域７８０の基板（図示せず）の上に形成される。複数のＳＣ層７２０のそれぞれは、第１の材料層および第２の材料層の代替のスタックから作られ得る。例えば、ＳＣ層７０１は、図１などに示される層１０２および層１０４の組み合わせと概念的に同一である。マスクスタック７５０は、ＳＣ層の上に形成され、階段領域７８０のＳＣ層７２０の上面を覆う。いくつかの実施形態では、マスクスタック７５０は、フォトレジストまたは炭素系ポリマー材料を含むことができる。いくつかの実施形態では、階段領域７９０の断面図は、階段領域７８０の断面図と同一である。
図８Ａは、階段領域８８０および８９０のそれぞれに第１の階段構造を形成した後の３Ｄメモリデバイス８００の上面図のいくつかの実施形態を示す。第１の階段構造は、３Ｄメモリデバイス７００の階段領域７８０で繰り返しエッチングトリムプロセスを適用することによって形成される。いくつかの実施形態では、第１の階段構造は、階段領域８８０および８９０のそれぞれに３つの段を有し、３つの段のそれぞれは１レベルである。その結果、第１の階段は、３つの最上ＳＣ層の一部分を露出させる。いくつかの実施形態では、第１の階段構造は、階段領域８８０および８９０のそれぞれに第１の数（Ｍ）の段を有し、Ｍ段のそれぞれは１レベルであり、第１の数Ｍは２より大きい（Ｍ＞２）。いくつかの実施形態では、第１の階段構造は、スタック格納領域８６０に形成されない。
図８Ｂは、図８Ａの３Ｄビューを表し、第１の階段構造は、階段領域８８０および８９０のそれぞれに３つの段（Ｍ＝３）を有する。図８Ｂに示すように、第１の階段構造は３段（Ｍ＝３）を示し、３段のそれぞれは１レベルである。いくつかの実施形態では、基板の表面に平行な水平方向に沿って（例えば、ｙ方向またはｘ方向に）第１の階段に２つより多くの段が形成され（Ｍ＞２）、ここで第１の階段は、最上ＳＣ層のＭの一部分を露出させる。
図９Ａは、階段領域９８０および９９０のそれぞれに交互に配置された階段構造を形成した後の３Ｄメモリデバイス９００の上面図を示す。交互に配置された階段構造は、３Ｄメモリデバイス８００の階段領域８８０および８９０のそれぞれで第１の階段構造上に第２の階段構造を形成することによって形成される（例えば、第２の階段構造を第１の階段構造上に重ねる）。第２の階段構造の形成は、３Ｄメモリデバイス８００の上面上に形成およびパターニングされたマスクスタック（図示せず）を使用して繰り返しエッチングトリムプロセスを適用することを含む。いくつかの実施形態では、マスクスタックは、フォトレジストまたは炭素系ポリマー材料を含むことができる。マスクスタックは、階段領域８８０および８９０のそれぞれの縁部を第１の方向（例えば、ｘ方向）に露出し、第２の方向（例えば、ｙ方向）に３Ｄメモリデバイス８００を広範囲にわたって覆う。いくつかの実施形態では、第１の方向は第２の方向に垂直であり、第１および第２の方向の両方は基板の表面に平行である。その結果、エッチングトリムプロセスは、図９Ａの第１の方向（例えば、ｘ方向）でのみ行われる。エッチングトリムプロセスは、連続するＳＣ層のＭを削除するためであるので、繰り返しエッチングプロセスまたは任意の他のウェット／ドライエッチングプロセスを含めることができる。したがって、階段領域９８０および９９０のそれぞれで結果として生じる交互に配置された階段構造は、第１の方向（例えば、ｘ方向）に第２の数（Ｎ）の段、および第２の方向（例えば、ｙ方向）にＭ段を含む。第１の方向のＮ段のそれぞれはＭレベルを有し、第２の方向のＭ段のそれぞれは１レベルを有する。次に、マスクスタックが除去されて、３Ｄメモリデバイス９００の上面を露出する。いくつかの実施形態では、交互に配置された階段構造は、階段領域９８０のそれぞれにおいて、第１の方向（例えば、ｘ方向）に４段（Ｎ＝４）、および第２の方向（例えば、ｙ方向）に３段（Ｍ＝３）を有する。いくつかの実施形態では、交互に配置された階段構造は、階段領域９８０および９９０のそれぞれにおいて、第１の方向（例えば、ｘ方向）に２以上の段（Ｎ≧２）を有する。いくつかの実施形態では、第２の階段構造は、スタック格納領域９６０に形成されない。
図９Ｂは、交互に配置された階段構造は、階段領域９８０のそれぞれにおいて、第１の方向（例えば、ｘ方向）に４（Ｎ＝４）段、および第２の方向（例えば、ｙ方向）に３段（Ｍ＝３）を有する実施形態を表す。図９Ａによって指定される線Ａ－Ａ’に沿った断面図は、第１の方向（例えば、ｘ方向）に沿った階段領域９８０を示す。図９Ｂを参照すると、４（Ｎ＝４）段が第１の方向（例えば、ｘ方向）に沿って示され、４つの（Ｎ＝４）階段領域を形成し（図９ＡではＡ１－Ａ４で示される）、４（Ｎ＝４）段のそれぞれは３（Ｍ＝３）レベルを有する。領域Ａ２は領域Ａ１に隣接しているため、領域Ａ１の第１の最上ＳＣ層（ＳＣ層９１２）は、領域Ａ２の第２の最上ＳＣ層（ＳＣ層９０９）の３（Ｍ＝３）レベル上である。いくつかの実施形態では、第２の方向（例えば、ｙ方向）の領域Ａ２に３段が形成され（Ｍ＝３）、各段は１レベルの高さであり、その最上ＳＣ層（例えば、ＳＣ層９０９）は、領域Ａ１の最上ＳＣ層（例えば、ＳＣ層９１２）の３レベル（Ｍ＝３）下である。いくつかの実施形態では、交互に配置された階段構造は、階段領域９８０のそれぞれにおいて第１の方向（例えば、ｘ方向）に複数の段（例えば、Ｎ＝任意の正の数）を有し、第１の方向の複数の段のそれぞれはＭレベルを有する。いくつかの実施形態では、階段領域Ａ３およびＡ４は、領域Ａ１およびＡ２と同じまたは同様の構造を有する。いくつかの実施形態では、階段領域９９０の断面図は、階段領域９８０の断面図と同一である。
図９Ｃは、３Ｄメモリデバイス９００の階段領域９８０および９９０のそれぞれに交互に配置された階段構造の例示的な３Ｄビューを示す。交互に配置された階段構造は、第１の方向（例えば、ｘ方向）にＮ段、および第２の方向（例えば、ｙ方向）にＭ段を含む。第１の方向のＮ段のそれぞれはＭレベルを有し、第２の方向のＭ段のそれぞれは１レベルを有する。いくつかの実施形態では、交互に配置された階段構造は、第１の方向（例えば、ｘ方向）に２４段（Ｎ＝２４）および第２の方向（例えば、ｙ方向）に３段（Ｍ＝３）を有し、第１の方向の段のそれぞれは３レベル（Ｍ＝３）あり、第２の方向の段のそれぞれは１レベルを有する。いくつかの実施形態では、交互に配置された階段構造は、第１の方向（例えば、ｘ方向）に第２の数（Ｎ）の段および第２の方向（例えば、ｙ方向）に第１の数（Ｍ）の段を有し、第１の方向の段のそれぞれはＭレベルを有し、第２の方向の段のそれぞれは１レベルを有する。
図１０～図１１Ｃは、ずらしてかつ交互に配置された階段構造の実施形態を表す。３Ｄメモリデバイス８００から開始して、マスクスタック（図示せず）を使用して、第１の複数の階段領域（例えば、階段領域８９０）を露出し、第２の複数の階段領域（例えば、階段領域８８０）を覆う。いくつかの実施形態では、マスクスタックは、フォトレジストまたは炭素系ポリマー材料を含むことができる。いくつかの実施形態では、マスクスタックはスタック格納領域８６０を覆う。エッチングプロセスを適用して、露出した階段領域の連続するＳＣ層のＭを除去する。その結果、図１０に示すように、マスクスタックによって露出された階段領域１０９０の最上ＳＣ層は、階段領域１０８０の最上ＳＣ層よりもＭレベル低い。次に、マスクスタックは、エッチングプロセス後に除去される。いくつかの実施形態では、エッチングプロセスは、エッチングプロセスまたは任意の他のドライ／ウェットエッチングプロセスの繰り返しであり得る。
図１１Ａは、複数の階段領域１１８０および１１９０のそれぞれにずらしてかつ交互に配置された階段構造を有する３Ｄメモリデバイス１１００の上面図を示す。ずらしてかつ交互に配置された階段構造は、階段領域１０８０および１０９０のそれぞれに第３の階段構造を形成することによって形成される。第３の階段構造の形成は、３Ｄメモリデバイス１０００の上面上に形成およびパターニングされたマスクスタック（図示せず）を使用して繰り返しエッチングトリムプロセスを適用することを含む。いくつかの実施形態では、マスクスタックは、フォトレジストまたは炭素系ポリマー材料を含むことができる。マスクスタックは、階段領域１０８０および１０９０のそれぞれの縁部を第１の方向（例えば、ｘ方向）に露出し、第２の方向（例えば、ｙ方向）に３Ｄメモリデバイス１０００を広範囲にわたって覆う。その結果、エッチングトリムプロセスは、図１１Ａの第１の方向（例えば、ｘ方向）で主に行われる。エッチングトリムプロセスは、連続するＳＣ層の２倍のＭ（２Ｍ）を削除するためであるので、繰り返しエッチングプロセスまたは任意の他のウェット／ドライエッチングプロセスを含めることができる。したがって、階段領域１１８０および１１９０のそれぞれで結果として生じるずらしてかつ交互に配置された階段構造には、第１の方向（例えば、ｘ方向）の合計第３の数（Ｑ）の段が含まれ、Ｑ段のそれぞれは（２Ｍ）レベルを有する。階段領域１１９０からの最上ＳＣ層は、階段領域１１８０からの最上ＳＣ層よりもＭレベル低い。次に、マスクスタックが除去されて、３Ｄメモリデバイス１１００を露出する。いくつかの実施形態では、ずらしてかつ交互に配置された階段構造は、階段領域１１８０および１１９０のそれぞれにおいて、第１の方向（例えば、ｘ方向）に４段（Ｑ＝４）を有し、４段のそれぞれは（２Ｍ）レベルを有する。いくつかの実施形態では、ずらしてかつ交互に配置された階段構造は、階段領域１１８０および１１９０のそれぞれにおいて、第１の方向（例えば、ｘ方向）に２以上の段（Ｑ≧２）を有し、Ｑ段のそれぞれは（２Ｍ）レベルを有する。いくつかの実施形態では、ずらしてかつ交互に配置された構造は、３Ｄメモリデバイスの階段領域のそれぞれにおいて、第１の方向（例えば、ｘ方向）に第３の数（Ｑ）の段および第２の方向（例えば、ｙ方向）に第１の数（Ｍ）の段を有し、第１の方向のＱ段のそれぞれは２Ｍレベルを有し、第２の方向のＭ段のそれぞれは１レベルを有し、第１の複数の階段領域における最上ＳＣ層は、第２の複数の階段領域における最上ＳＣ層よりもＭレベル低い。いくつかの実施形態では、数Ｍ、Ｎ、およびＱは、任意の正の数であり得る。いくつかの実施形態では、相互接続形成プロセスの後、階段領域１１８０の１つおよび階段領域１１９０の１つは、ワードラインファンアウトを提供して、スタック格納構造領域１１６０内の半導体チャネルに沿ってメモリセルのそれぞれを一意に選択する。
図１１Ｂおよび図１１Ｃは、３Ｄメモリデバイス１１００のそれぞれの階段領域１１８０および１１９０における、ずらしてかつ交互に配置された階段構造の例示的な３Ｄビューを表す。図１１Ｂおよび図１１Ｃを参照すると、ずらしてかつ交互に配置された階段構造は、階段領域１１８０および１１９０のそれぞれにおいて、第１の方向（例えば、ｘ方向）に４（Ｑ＝４）段を有し、Ｑ段のそれぞれは、第２の方向（例えば、ｙ方向）に６段（２×Ｍ＝２×３＝６）ある。階段領域１１９０からの第１の最上ＳＣ層（例えば、層１１２０）は、階段領域１１８０からの第２の最上ＳＣ層（例えば、層１１２２）の３レベル（Ｍ＝３）下である。線Ａ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、およびＤ－Ｄ’は、図１１Ａの線に対応する。いくつかの実施形態では、階段領域１１９０および１１８０のそれぞれは、ずらしてかつ交互に配置された階段構造を示し、これは、第１の方向（例えば、ｘ方向）にＱ段、および第２の方向（例えば、ｙ方向）にＭ段を含む。第１の方向のＱ段のそれぞれは（２Ｍ）レベルを有し、第２の方向のＭ段のそれぞれは１レベルを有する。階段領域１１９０の少なくとも１つは、階段領域１１８０の少なくとも１つよりもＭレベル低い。いくつかの実施形態では、ずらしてかつ交互に配置された階段構造は、第１の方向（例えば、ｘ方向）に５段（Ｑ＝５）および第２の方向（例えば、ｙ方向）に３段（Ｍ＝３）を有し、第１の方向（例えば、ｘ方向）のＱ段のそれぞれは６レベル（２×Ｍ＝２×３＝６）あり、第２の方向（例えば、ｙ方向）のＭ段のそれぞれは１レベルを有し、階段領域１１９０の少なくとも１つは、階段領域１１８０の少なくとも１つの３（Ｍ＝３）レベル下である。いくつかの実施形態では、ずらしてかつ交互に配置された階段構造は、第１の方向（例えば、ｘ方向）に４段（Ｑ＝４）および第２の方向（例えば、ｙ方向）に４段（Ｍ＝４）を有し、第１の方向（例えば、ｘ方向）のＱ段のそれぞれは８レベル（２×Ｍ＝２×４＝８）あり、第２の方向（例えば、ｙ方向）のＭ段のそれぞれは１レベルを有し、階段領域１１９０は、階段領域１１８０の４（Ｍ＝４）レベル下である。いくつかの実施形態では、相互接続形成プロセスの後、階段領域１１８０の少なくとも１つおよび階段領域１１９０の少なくとも１つは、ワードラインファンアウトを提供して、スタック格納構造領域１１６０内の半導体チャネルに沿ってメモリセルのそれぞれを一意に選択する。
本開示の実施形態はさらに、３Ｄメモリデバイス内にずらしてかつ交互に配置された階段構造を形成する方法を提供する。図１２は、いくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な方法１２００を示す。方法１２００の動作を使用して、図１～図１１Ｃに示されるメモリデバイス構造を形成することができる。方法１２００に示される動作は網羅的ではなく、他の動作も、図示された動作のいずれかの前、後、または間に実行できることを理解されたい。いくつかの実施形態では、例示的な方法１２００のいくつかの動作は、簡略化するために本明細書で説明されていない他の動作を省略または含むことができる。いくつかの実施形態では、方法１２００の動作は、異なる順序で実行され、および／または変化することができる。
動作１２１０では、３Ｄメモリデバイスを形成する（ｆｒｏｍ）基板を準備する。基板は、３次元メモリ構造を形成するための任意の好適な材料を含むことができる。例えば、基板は、シリコン、シリコンゲルマニウム、シリコンカーバイド、ＳＯＩ、ＧＯＩ、ガラス、窒化ガリウム、ヒ化ガリウム、プラスチックシート、および／または他の好適なＩＩＩ－Ｖ化合物を含み得る。
動作１２２０では、交互層スタックを基板の上に堆積する。交互層スタックの各層スタックは、ＳＣ層を表す。ＳＣ層は、第１の材料層および第２の材料層を有する誘電体層ペアを含むことができる。いくつかの実施形態では、第１の材料層は絶縁層であり得、第２の材料層は犠牲層であり得、逆もまた同様である。いくつかの実施形態では、第１の材料層は絶縁層であり得、第２の材料層は導電性材料層であり得、逆もまた同様である。犠牲層は、窒化シリコン、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、任意の他の好適な材料、および／またはそれらの組み合わせなどの材料を含むことができる。絶縁層は、酸化シリコン、酸化アルミニウム、または他の好適な材料などの材料を含むことができる。導電性材料層は、タングステン、窒化チタン、窒化タンタル、窒化タングステン、任意の他の好適な材料、および／またはそれらの組み合わせなどの材料を含み得る。絶縁材料層、犠牲材料層、および導電性材料層のそれぞれは、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された材料を含むことができる。複数のＳＣ層の例は、図１で上述したように交互層１０２および１０４であり得る。
動作１２３０では、マスクスタックを使用して、ＳＣ層の上面のスタック格納領域および複数の階段領域をパターニングする。階段領域のそれぞれは、スタック格納領域に隣接している。いくつかの実施形態では、第１の複数の階段領域は、スタック格納領域によって水平方向に第２の複数の階段領域から分離されている。いくつかの実施形態では、スタック格納領域および複数の階段領域は、リソグラフィを含む複数のプロセスを使用して、マスクスタックによってパターニングされる。いくつかの実施形態では、マスクスタックは、フォトレジストまたは炭素系ポリマー材料を含むことができる。スタック格納領域および複数のＳＣ層の例は、図７Ａで上述したように領域７６０、７８０、および７９０であり得る。階段領域のそれぞれに第１の階段構造が形成される。第１の階段構造は、マスクスタックを使用してエッチングトリムプロセスを繰り返し実行することにより、階段領域のそれぞれに形成することができる。エッチングトリムプロセスは、エッチングプロセスおよびトリミングプロセスを含む。いくつかの実施形態では、エッチングプロセスは、ＳＣ層の一部分をエッチングする。いくつかの実施形態では、エッチングプロセスは、複数のＳＣ層の一部分をエッチングする。いくつかの実施形態では、１つまたは複数のエッチャントがエッチングプロセスで使用され、エッチャントのそれぞれは第２の材料層よりもはるかに高いエッチング速度で第１の材料層をエッチングし、または逆もまた同様である（例えば、第１の材料層と第２の材料層との間のエッチング選択性が高い）。いくつかの実施形態では、エッチングプロセスは、第１の材料層と第２の材料層との間のエッチング選択性が高いため、ＳＣ層のエッチングを正確に制御することができる。トリミングプロセスは、マスクスタックの好適なエッチング（例えば、等方性ドライエッチングまたはウェットエッチング）を含み、基板の表面に平行な方向で行われる。トリムされたマスクスタックの量は、第１の階段構造の水平寸法に直接関連する可能性がある。繰り返しエッチングトリムプロセスの後、結果として生じる第１の階段構造は、第１の数（Ｍ）の段を含み、Ｍ段のそれぞれは１レベルである。エッチングトリムプロセスは、図１～図６の説明を参照することができる。第１の階段構造の形成は、図８Ａ～図８Ｂの説明を参照することができる。
動作１２４０では、第１の複数の階段領域を露出させ、第２の複数の階段領域を覆うようにマスクスタックがパターニングされる。いくつかの実施形態では、マスクスタックはスタック格納領域を覆う。いくつかの実施形態では、マスクスタックはリソグラフィプロセスによってパターニングされる。エッチングトリムプロセスで使用されるエッチングプロセスと同様のエッチングプロセスが、露出された第１の階段領域から第１の数（Ｍ）のＳＣ層を除去するために適用される。マスクスタックは、エッチングプロセス後に除去される。その結果、第１の複数の階段領域における最上ＳＣ層は、第２の複数の階段領域における最上ＳＣ層よりもＭレベル低い。動作１２５０の例は、図１０の説明を参照することができる。
動作１２５０では、第１の方向（例えば、ｘ方向）で階段領域のそれぞれの縁部を露出するようにマスクスタックがパターニングされる。いくつかの実施形態では、マスクスタックは、第２の方向（例えば、ｙ方向）に３Ｄメモリデバイスを広範囲にわたって覆う。ずらしてかつ交互に配置された階段構造は、マスクスタックを使用した繰り返しエッチングトリムプロセスで形成することができる。エッチングトリムプロセスは、トリミングプロセスと、２倍のＭ（２Ｍ）のＳＣ層をエッチングするエッチングプロセスとを含む。マスクスタックは第２の方向に３Ｄメモリデバイスを広範囲にわたって覆うため、繰り返しエッチングトリムプロセス全体は、第１の方向で主に行われる。次いで、マスクスタックは、繰り返しエッチングトリムプロセスの終了後に削除される。ずらしてかつ交互に配置された階段構造の形成は、図１１Ａ～図１１Ｃの説明を参照することができる。
最終的な、ずらしてかつ交互に配置された階段構造は、第１の水平方向に複数の段および第２の水平方向にＭ段を含む。第１の水平方向の複数段のそれぞれは２Ｍレベルの高さであり、第２の水平方向のＭ段のそれぞれは１レベルの高さである。第１の複数の階段領域における最上ＳＣ層は、第２の複数の階段領域における最上ＳＣ層よりもＭレベル低い。第１の水平方向は第２の水平方向に垂直であり、第１および第２の水平方向の両方は基板の表面に平行である。第１の複数の階段領域は、スタック格納領域によって第２の複数の階段領域から分離されている。その結果、第１の複数の階段領域の１つおよび第２の複数の階段領域の１つからのずらしてかつ交互に配置された階段構造は、各ＳＣ層の上面の一部を露出させることができる。
動作１２６０では、半導体チャネルを含む格納構造がスタック格納領域に形成される。さらなるプロセスステップは、３Ｄメモリデバイスの階段領域のそれぞれに相互接続構造を形成することを含み得る。いくつかの実施形態では、半導体チャネルは、スタック格納領域でＳＣ層を介して形成および延在される。３Ｄメモリデバイスのワードラインは、各ＳＣ層の犠牲材料層を導体層で置き換えることによって形成される。第１の複数の階段領域の１つおよび第２の複数の階段領域の１つにおけるずらしてかつ交互に配置された階段構造は、３Ｄメモリデバイスで各ワードラインの一部分を露出し、これにより、相互接続構造（例えば、ビア構造）が半導体チャネルのそれぞれを制御するための各ワードラインのファンアウトを提供することを可能にする。
本開示は、３Ｄメモリデバイスの様々な実施形態およびそれを作る方法を説明する。いくつかの実施形態では、３Ｄメモリデバイスは、基板上に配置された交互層スタックと、複数の垂直半導体チャネルを含む格納構造と、格納構造に隣接する第１の複数の階段領域と、格納構造に隣接する第２の複数の階段領域と、含み、第１および第２の複数の階段領域は、格納構造によって水平に分離されている。第１および第２の階段領域のそれぞれは、第１の方向に第１の数（Ｍ）の１レベルの段および第２の方向に複数のＭレベルの段を有する階段構造をさらに含む。第２の階段領域における階段構造の最上層スタックは、第１の階段領域における階段構造の最上層スタックよりもＭレベル低い。
いくつかの実施形態では、３Ｄメモリデバイスを形成する方法は、基板上に配置された複数の誘電体層ペアを含む交互層スタックを形成することと、階段領域を形成することであって、階段領域のそれぞれは、第１の方向に第１の数（Ｍ）の段を有する階段構造を有し、Ｍ段のそれぞれは、交互層スタックの層スタックの表面の一部分を露出し、第１の数Ｍは正の数である、階段領域を形成することと、を含む。本方法は、第１の複数の階段領域で交互層スタックのＭ層スタックを除去することと、第１のマスクスタックを使用して、階段領域のそれぞれで交互層スタックの層スタックの一部分の２Ｍを除去することと、第１のマスクスタックをトリミングすることと、第１のマスクスタックを使用して、階段領域のそれぞれで交互層スタックの層スタックの一部分の２Ｍを除去すること、および第１のマスクスタックをトリミングすることを順次繰り返すことと、をさらに含む。階段領域を形成することは、交互層スタック上に第２のマスクスタックを形成することと、リソグラフィプロセスを使用して、交互層スタックの上に階段領域を画定する第２のマスクスタックをパターニングすることと、第２のマスクスタックを使用して、最上部の誘電体層ペアの一部分を除去することと、第２のマスクスタックをトリミングすることと、Ｍ段が形成されるまで、除去およびトリミングを順次繰り返すことと、をさらに含む。交互層スタックのＭ層スタックを除去することは、ドライエッチング、ウェットエッチング、またはそれらの組み合わせを含む。第１のマスクスタックをトリミングすることは、等方性ドライエッチング、ウェットエッチング、またはそれらの組み合わせを使用して、第１のマスクスタックを漸進的かつ内向きにエッチングすることを含む。第１のマスクスタックは、リソグラフィプロセスによってパターニングされて、第１の方向で階段領域のそれぞれの少なくとも１つの縁部を露出し、第２の方向で広範囲に階段領域のそれぞれを覆い、第１の方向は第２の方向に垂直であり、第１および第２の方向の両方は基板の上面に平行である。本方法は、基板上のスタック格納領域に複数の垂直半導体チャネルを形成することをさらに含み、階段領域のそれぞれは、スタック格納領域に隣接する。リソグラフィプロセスは第１の複数の階段領域および他の階段領域を画定することであり、第１の複数の階段領域および他の階段領域は、スタック格納領域によって分離される。
いくつかの実施形態では、３Ｄメモリデバイスを形成する方法は、基板上に交互層スタックを形成することと、交互層スタックの表面の第１の部分上の交互層スタックの第１の数（Ｍ）の層スタックを除去することであって、Ｍは１より大きい、第１の数（Ｍ）の層スタックを除去することと、交互層スタックの表面の第２の部分上に階段構造を形成することであって、表面の第２の部分は表面の第１の部分を含み、階段構造のそれぞれは第１の方向にＭ段を有し、Ｍ段のそれぞれは１レベルで、交互層スタックの層スタックの表面の一部分を露出する、階段構造を形成することと、を含む。本方法は、第１のマスクスタックを使用して、階段構造のそれぞれにおいて交互層スタックの２Ｍ個の層スタックを除去すること、および第１のマスクスタックをトリミングすることを順次繰り返すことをさらに含む。第１のマスクスタックは、各階段構造の一部を覆うようにリソグラフィプロセスによってパターニングされる。交互層スタックを形成することは、化学蒸着、物理蒸着、プラズマ促進ＣＶＤ、スパッタリング、有機金属化学蒸着、原子層堆積、またはそれらの組み合わせを使用して層を堆積することを含む。基板上に交互層スタックを形成することは、基板上に複数の誘電体層ペアを配置することを含む。交互層スタックを形成することは、垂直方向に交互導体／誘電体層ペアを配置することを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、基板上に配置された交互層スタックと、複数の垂直半導体チャネルを含む格納構造と、格納構造に隣接する第１の階段領域と、格納構造に隣接する第２の階段領域と、含み、第２の階段領域は、格納構造によって第１の階段領域から水平に分離されている。３Ｄメモリデバイスは、交互層スタックの複数の層スタックの一部分を露出させるように、第１および第２の階段領域のそれぞれに配置された階段構造をさらに含み、階段構造は第１の方向に複数の段および第２の方向に第１の数（Ｍ）の段を含み、第１の方向の段のそれぞれは２Ｍレベルを有する。第１の方向は第２の方向に垂直であり、第１および第２の方向の両方は基板の上面に平行である。階段構造の第２の方向の段のそれぞれは１レベルである。第２の階段領域における階段構造の最上層スタックは、第１の階段領域における階段構造の最上層スタックよりもＭレベル低い。交互層スタックの各層スタックは、絶縁材料層および犠牲材料層、または絶縁材料層および導電性材料層を含む。絶縁材料層は、酸化シリコンまたは酸化アルミニウムを含む。犠牲材料は多結晶シリコン、窒化シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、またはそれらの組み合わせを含む。導電性材料層は、多結晶シリコン、ケイ化物、ニッケル、チタン、白金、アルミニウム、窒化チタン、窒化タンタル、窒化タングステン、またはそれらの組み合わせを含む。
特定の実施形態の前述の説明は、本開示の一般的な性質を完全に明らかにするので、他の人は、当業者内の知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、特定の実施形態のような様々な用途に容易に修正および／または適応することができる。したがって、そのような適合および変更は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の同等物の意味および範囲内であることが意図されている。本明細書の専門用語または学術用語は、本明細書の学術用語または専門用語が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とすることを理解されたい。
本開示の実施形態は、指定された機能およびそれらの関係の実装を示す機能的ビルディングブロックを用いて上記で説明されてきた。これらの機能的ビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびその関係が適切に実行される限り、代替境界を定義できる。
概要および要約のセクションは、発明者によって企図される本開示の例示的な実施形態のすべてではなく、１つまたは複数を述べることがあり、したがって、本開示および添付の特許請求の範囲を決して限定することを意図しない。
本開示の広さおよび範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの同等物に従ってのみ定義されるべきである。

Claims (22)

  1. ３Ｄメモリデバイスを形成する方法であって、
    基板上に配置された複数の誘電体層ペアを含む交互層スタックを形成することと、
    複数の階段領域を形成することであって、前記複数の階段領域のそれぞれは、前記複数の階段領域のそれぞれの第２の方向における両側に第１の数（Ｍ）の段を有する階段構造を有し、前記Ｍ段のそれぞれは、前記交互層スタックの層スタックの表面の一部分を露出し、前記第１の数Ｍは正の数であり、前記複数の階段領域は、複数の第１の階段領域を含む、複数の階段領域を形成することと、
    前記複数の第１の階段領域のそれぞれで前記交互層スタックのＭ個の層スタックを除去することと、
    第１のマスクスタックを使用して、前記複数の階段領域のそれぞれで前記交互層スタックの前記第１の数Ｍの２倍である２Ｍ個の層スタックの一部分を除去することと、
    前記第１のマスクスタックをトリミングすることと、
    前記第１のマスクスタックを使用して、前記複数の階段領域のそれぞれで前記交互層スタックの２Ｍ個の層スタックの一部分を前記除去すること、および前記第１のマスクスタックを前記トリミングすることを順次繰り返すことと、
    を含む、方法。
  2. 前記複数の階段領域を前記形成することが、
    前記交互層スタック上に第２のマスクスタックを形成することと、
    リソグラフィプロセスを使用して、前記交互層スタックの上に前記複数の階段領域を画定する前記第２のマスクスタックをパターニングすることと、
    前記第２のマスクスタックを使用して、最上部の誘電体層ペアの一部分を除去することと、
    前記第２のマスクスタックをトリミングすることと、
    前記Ｍ段が形成されるまで、前記誘電体層ペアの一部分を除去することおよび前記第２のマスクスタックをトリミングすることを順次繰り返すことと、
    をさらに含む、請求項１に記載の方法。
  3. 前記交互層スタックのＭ個の層スタックを前記除去することが、ドライエッチング、ウェットエッチング、またはそれらの組み合わせを含む、請求項１に記載の方法。
  4. 前記第１のマスクスタックを前記トリミングすることが、等方性ドライエッチング、ウェットエッチング、またはそれらの組み合わせを使用して、前記第１のマスクスタックを漸進的かつ内向きにエッチングすることを含む、請求項１に記載の方法。
  5. 前記第１のマスクスタックが、リソグラフィプロセスによってパターニングされて、第１の方向で前記複数の階段領域のそれぞれの少なくとも１つの縁部を露出し、前記第２の方向で広範囲に前記複数の階段領域のそれぞれを覆う、請求項１に記載の方法。
  6. 前記第１の方向が前記第２の方向に垂直であり、前記第１および第２の方向の両方が前記基板の上面に平行である、請求項５に記載の方法。
  7. 前記基板上のスタック格納領域に複数の垂直半導体チャネルを形成することをさらに含み、前記階段領域のそれぞれは、前記スタック格納領域に隣接する、請求項１に記載の方法。
  8. リソグラフィプロセスは前記複数の階段領域として前記複数の第１の階段領域および他の階段領域を画定することであり、前記複数の第１の階段領域および前記他の階段領域は、前記スタック格納領域によって分離される、請求項７に記載の方法。
  9. ３Ｄメモリデバイスを形成する方法であって、
    基板上に交互層スタックを形成することと、
    前記交互層スタックの表面の第１の部分上の前記交互層スタックの第１の数（Ｍ）の層スタックを除去することであって、Ｍは１より大きい、第１の数（Ｍ）の層スタックを除去することと、
    前記交互層スタックの前記表面の複数の第２の部分のそれぞれの上に複数の階段構造を形成することであって、前記表面の前記複数の第２の部分は前記表面の前記第１の部分を含み、前記複数の階段構造のそれぞれは第２の方向にＭ段を有し、前記Ｍ段のそれぞれは１レベルで、前記交互層スタックの層スタックの表面の一部分を露出し、前記複数の階段構造は、前記複数の第２の部分のそれぞれの前記第２の方向における両側に形成される階段構造を含む、複数の階段構造を形成することと、
    を含む、方法。
  10. 第１のマスクスタックを使用して、前記複数の階段構造のそれぞれにおいて前記交互層スタックの２Ｍ個の層スタックを除去すること、および前記第１のマスクスタックをトリミングすることを順次繰り返すことをさらに含む、請求項９に記載の方法。
  11. 前記第１のマスクスタックが、前記複数の階段構造のそれぞれの一部分を覆うようにリソグラフィプロセスによってパターニングされる、請求項１０に記載の方法。
  12. 前記交互層スタックを形成することが、化学蒸着、物理蒸着、プラズマ促進ＣＶＤ、スパッタリング、有機金属化学蒸着、原子層堆積、またはそれらの組み合わせを使用して層を堆積することを含む、請求項９に記載の方法。
  13. 前記基板上に前記交互層スタックを形成することが、前記基板上に複数の誘電体層ペアを配置することを含む、請求項９に記載の方法。
  14. 前記交互層スタックを形成することが、前記基板の上面の垂直方向に交互導体／誘電体層ペアを配置することを含む、請求項９に記載の方法。
  15. 基板上に配置された交互層スタックと、
    複数の垂直半導体チャネルを含む格納構造と、
    前記格納構造に隣接する第１の階段領域と、
    前記格納構造に隣接する第２の階段領域であって、前記第２の階段領域は、前記格納構造によって前記第１の階段領域から水平に分離されている、第２の階段領域と、
    前記交互層スタックの複数の層スタックの一部分を露出させるように、前記第１および前記第２の階段領域のそれぞれに配置された複数の階段構造であって、前記複数の階段構造はそれぞれ、前記第１および前記第２の階段領域のうち対応する階段領域の第１の方向に複数の段および第２の方向における両側に第１の数（Ｍ）の段を含み、前記第１の方向の前記複数の段のそれぞれは２Ｍレベルを有する、複数の階段構造と、
    を備える、３Ｄメモリデバイス。
  16. 前記第１の方向が前記第２の方向に垂直であり、前記第１および前記第２の方向の両方が前記基板の上面に平行である、請求項１５に記載の３Ｄメモリデバイス。
  17. 前記複数の階段構造の前記第２の方向における両側の前記Ｍ段のそれぞれが１レベルである、請求項１５に記載の３Ｄメモリデバイス。
  18. 前記第２の階段領域における階段構造の最上層スタックが、前記第１の階段領域における階段構造の最上層スタックよりもＭレベル低い、請求項１５に記載の３Ｄメモリデバイス。
  19. 前記交互層スタックの各層スタックが、絶縁材料層および犠牲材料層を含む、請求項１５に記載の３Ｄメモリデバイス。
  20. 前記交互層スタックの各層スタックが、絶縁材料層および導電性材料層を含む、請求項１５に記載の３Ｄメモリデバイス。
  21. 前記絶縁材料層が酸化シリコンまたは酸化アルミニウムを含み、前記犠牲材料層が多結晶シリコン、窒化シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、またはそれらの組み合わせを含む、請求項１９に記載の３Ｄメモリデバイス。
  22. 前記導電性材料層が、多結晶シリコン、ケイ化物、ニッケル、チタン、白金、アルミニウム、窒化チタン、窒化タンタル、窒化タングステン、またはそれらの組み合わせを含む、請求項２０に記載の３Ｄメモリデバイス。
JP2020564251A 2018-05-18 2018-05-18 ３次元メモリデバイスおよびその形成方法 Active JP7089067B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/087519 WO2019218351A1 (en) 2018-05-18 2018-05-18 Staircase formation in three-dimensional memory device

Publications (2)

Publication Number Publication Date
JP2021523577A JP2021523577A (ja) 2021-09-02
JP7089067B2 true JP7089067B2 (ja) 2022-06-21

Family

ID=64806242

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020564251A Active JP7089067B2 (ja) 2018-05-18 2018-05-18 ３次元メモリデバイスおよびその形成方法

Country Status (6)

Country Link
US (2) US10790295B2 (ja)
JP (1) JP7089067B2 (ja)
KR (1) KR102563689B1 (ja)
CN (1) CN109155317B (ja)
TW (1) TWI657542B (ja)
WO (1) WO2019218351A1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7089067B2 (ja) 2018-05-18 2022-06-21 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその形成方法
CN114141781A (zh) * 2019-01-31 2022-03-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
WO2020172789A1 (en) 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN110174453B (zh) * 2019-05-08 2021-08-03 中国科学院微电子研究所 一种微电极结构及其制作方法及包括该器件的电子设备
KR102770169B1 (ko) * 2019-08-16 2025-02-24 삼성전자주식회사 반도체 장치의 제조 방법
JP2021039965A (ja) * 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN110707089B (zh) * 2019-09-06 2022-11-18 长江存储科技有限责任公司 半导体器件的制备方法
CN110828471B (zh) * 2019-10-25 2023-02-07 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111106122A (zh) * 2019-11-25 2020-05-05 长江存储科技有限责任公司 一种半导体结构及其制作方法
WO2021127980A1 (en) 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
CN111108600B (zh) * 2019-12-24 2022-07-08 长江存储科技有限责任公司 三维存储器件及其形成方法
JP7375039B2 (ja) 2020-03-23 2023-11-07 長江存儲科技有限責任公司 ３次元メモリデバイス内の階段構造およびそれを形成するための方法
WO2021189188A1 (en) 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
WO2021189189A1 (en) 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN112585754B (zh) 2020-05-27 2024-07-19 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112424933B (zh) 2020-05-27 2024-05-28 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021237884A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN112424934B (zh) 2020-05-27 2024-04-09 长江存储科技有限责任公司 三维存储器件
EP3953969B1 (en) 2020-06-05 2024-05-29 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11450686B2 (en) 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
TWI793434B (zh) * 2020-07-07 2023-02-21 大陸商長江存儲科技有限責任公司 用於形成三維記憶體元件的方法
US11569165B2 (en) * 2020-07-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array, semiconductor device including the same, and manufacturing method thereof
CN112201662B (zh) * 2020-09-24 2024-03-12 上海华力集成电路制造有限公司 一种nand阶梯结构的形成方法
CN112259538B (zh) * 2020-10-22 2022-01-11 长江存储科技有限责任公司 一种半导体器件及其制作方法
CN117769255A (zh) * 2021-01-13 2024-03-26 长江存储科技有限责任公司 用于在三维存储器件中形成台阶的方法
CN114678366B (zh) * 2022-03-24 2025-03-21 福建省晋华集成电路有限公司 三维存储器件及其制作方法
US12495554B2 (en) 2022-03-24 2025-12-09 Fujian Jinhua Integrated Circuit Co., Ltd. Three-dimensional memory device and method for fabricating the same
CN115799216A (zh) * 2022-12-20 2023-03-14 成都皮兆永存科技有限公司 高密度三维堆叠存储器的互联结构及制备方法
US12315733B2 (en) * 2023-02-07 2025-05-27 Applied Materials, Inc. Enhanced etch selectivity using halides

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192589A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2013058683A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
US20140015057A1 (en) 2012-07-10 2014-01-16 SK Hynix Inc. Semiconductor device and method of manufacturing the same
JP2017112363A (ja) 2015-12-17 2017-06-22 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 垂直型メモリ素子

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP2011142276A (ja) 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101713228B1 (ko) * 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
JP2012009701A (ja) 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US9165823B2 (en) * 2013-01-08 2015-10-20 Macronix International Co., Ltd. 3D stacking semiconductor device and manufacturing method thereof
JP2014183225A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
US10147735B2 (en) * 2015-03-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and production method thereof
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102512322B1 (ko) * 2016-01-19 2023-03-22 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102721966B1 (ko) * 2016-07-20 2024-10-29 삼성전자주식회사 메모리 장치
KR102450573B1 (ko) * 2016-09-19 2022-10-07 삼성전자주식회사 메모리 장치
CN106847822B (zh) 2017-03-08 2018-11-16 长江存储科技有限责任公司 3d nand存储器件、制造方法以及台阶校准方法
KR102342552B1 (ko) * 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
KR102385564B1 (ko) * 2017-06-13 2022-04-12 삼성전자주식회사 반도체 소자
KR102373818B1 (ko) * 2017-07-18 2022-03-14 삼성전자주식회사 반도체 장치
CN107658224B (zh) * 2017-08-24 2019-10-29 长江存储科技有限责任公司 三维存储器的台阶结构及其形成方法
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102628007B1 (ko) * 2018-05-09 2024-01-22 삼성전자주식회사 수직형 메모리 장치
JP2019201028A (ja) * 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体装置
JP7089067B2 (ja) 2018-05-18 2022-06-21 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192589A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2013058683A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
US20140015057A1 (en) 2012-07-10 2014-01-16 SK Hynix Inc. Semiconductor device and method of manufacturing the same
JP2017112363A (ja) 2015-12-17 2017-06-22 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 垂直型メモリ素子

Also Published As

Publication number Publication date
US10790295B2 (en) 2020-09-29
WO2019218351A1 (en) 2019-11-21
CN109155317B (zh) 2019-11-26
CN109155317A (zh) 2019-01-04
KR102563689B1 (ko) 2023-08-03
JP2021523577A (ja) 2021-09-02
TWI657542B (zh) 2019-04-21
US20200411538A1 (en) 2020-12-31
KR20200135869A (ko) 2020-12-03
TW202005000A (zh) 2020-01-16
US11997851B2 (en) 2024-05-28
US20190355738A1 (en) 2019-11-21

Similar Documents

Publication Publication Date Title
JP7089067B2 (ja) ３次元メモリデバイスおよびその形成方法
JP7729801B2 (ja) ３次元メモリデバイスにおける階段構造の形成
US11114439B2 (en) Multi-division 3D NAND memory device
CN113241350B (zh) 存储器装置的阶梯结构
JP2022504854A (ja) ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220301

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220609

R150 Certificate of patent or registration of utility model

Ref document number: 7089067

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250