JP7094828B2 - 集積回路装置 - Google Patents

Description

本発明は集積回路装置に関する。

従来、半導体集積回路とその処理用に使用されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とを備える集積回路装置が知られている。半導体集積回路とＤＲＡＭを実装する場合に、同一基板上に両チップを近傍に実装し、基板上の配線を通じてデータ転送を行う構造が一般的であった。

近年では、実装基板上の配線混雑回避や実装密度向上を図るため、半導体集積回路にＤＲＡＭを積層する積層構造の半導体装置が提案されている。積層構造は、基板上の配線リソースの確保や実装密度向上、さらにはデータ転送速度の高速化を可能にする一方で、積層された半導体装置内に熱がこもりやすいというデメリットがある。半導体装置内に熱がこもることによってリーク電力が増大し、消費電力の増大にもつながる。

例えば、特許文献１や特許文献２では、ＲＡＭを２個以上搭載し、一方は半導体集積回路に積層され、他方は同一基板上の近傍に実装される構造の半導体装置が提案されている。また、近年では不揮発性ＲＡＭの技術向上も進んでいる。例えばＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などはＤＲＡＭ並みの速度でアクセス可能な不揮発性ＲＡＭとして注目を集めている。

特開２０１５－１３５８７５号公報 特開２０１５－７３１０７号公報

しかしながら、特許文献１、特許文献２に開示された従来技術では、半導体集積回路と積層されているＲＡＭの間に熱がこもりリーク電力が増大するという課題が依然として残っている。

そこで、本発明は、発熱を抑えリーク電力を抑制しながら、実装密度の向上やデータ処理速度の向上を実現する集積回路装置を提供することを目的とする。

集積回路と、前記集積回路と同一基板上に実装されたＤＲＡＭと、前記集積回路に積層されたＭＲＡＭとを有し、前記集積回路は、前記ＤＲＡＭを前記ＤＲＡＭへのデータの読み書きで使用し、前記ＭＲＡＭを前記ＭＲＡＭからのデータの読み出しで使用する第一の動作モードと、前記ＤＲＡＭおよび前記ＭＲＡＭを前記ＤＲＡＭおよび前記ＭＲＡＭへのデータの読み書きで使用する第二の動作モードを有し、前記第二の動作モードは、前記第一の動作モードよりも単位時間あたりの転送量が多い。

本発明によれば、発熱を抑えリーク電力を抑制しながら、実装密度の向上やデータ処理速度の向上を実現する。

集積回路装置の断面図。 各ＲＡＭと半導体集積回路内の各回路部の接続関係を示すブロック図。 動作モードでの半導体集積回路内の各回路のデータのパス図。 各ＲＡＭと半導体集積回路内の各回路部の接続関係を示すブロック図。 動作モードでの半導体集積回路内の各回路のデータのパス図。

以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。

（実施例１）
以下、図１を参照して、本発明の実施例１における集積回路装置１０について説明する。集積回路装置１０は、半導体集積回路１００、インターポーザ１０４、中継基板１０５、ＤＲＡＭ１０１、ＭＲＡＭ１０２から構成される。

図１において、半導体集積回路１００は一つの集積回路チップとして構成され。半導体集積回路１００は、インターポーザ１０４上に実装され、インターポーザ１０４はメイン基板１０３上に実装されている。揮発性メモリであるＤＲＡＭ１０１は、メイン基板１０３上に実装されている。半導体集積回路１００とインターポーザ１０４とはバンプ１０７を介して、フリップチップ実装により電気的に接続されている。

メイン基板１０３とインターポーザ１０４は、ボール１０６を介して電気的に接続されている。ＤＲＡＭ１０１とメイン基板１０３は、ボール１０８を介して電気的に接続されている。半導体集積回路１００とＤＲＡＭ１０１とは、バンプ１０７、インターポーザ１０４、ボール１０６、メイン基板１０３上の配線、ボール１０８を介して電気的に接続されている。

不揮発性メモリであるＭＲＡＭ１０２は、中継基板１０５上に実装されていて、中継基板１０５は半導体集積回路１００と同様にインターポーザ１０４上に実装され、半導体集積回路１００に積層実装されている。なお、中継基板１０５を用いず、インターポーザ１０４上に直接ＲＡＭが実装されるＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造であっても良い。半導体集積回路１００とＭＲＡＭ１０２とは、バンプ１０７、インターポーザ１０４、ボール１０９、中継基板１０５、ボール１１０を介して電気的に接続されている。

次に、図２を参照して、実施例１におけるＤＲＡＭ１０１及びＭＲＡＭ１０２と半導体集積回路１００内の各回路部の接続関係について説明する。なお、本実施例においては、集積回路装置１０はデジタルカメラなどの撮像装置に搭載されているものとする。

１ＤＲＡＭ制御部１００は、後述する回路部１００５～１０１３からのＤＲＡＭアクセス要求に基づき、ＤＲＡＭＩＦ部１２００を介してＤＲＡＭ１０１へアクセスする制御を行う。ＤＲＡＭＩＦ部１２００は、ＤＲＡＭ１０１との通信プロトコルに基づきデータの送受信を行うＩＦ部であり、ここでは物理層のハードマクロを想定している。

メモリバス１００１は、後述する回路部１００５～１０１３からＤＲＡＭ１０１との通信を行うための第一のメモリバスである。第一のメモリバス１００１は回路部１００５～１０１３からＤＲＡＭ１０１へのアクセスを調停する機能も有する。ＭＲＡＭ制御部１１０１は、後述する回路部１００５、１００６、１００９、１０１１、１０１２からのＭＲＡＭアクセス要求に基づき、ＭＲＡＭＩＦ部１２０１を介してＭＲＡＭ１０２へアクセスする制御を行う。

ＭＲＡＭＩＦ部１２０１は、ＭＲＡＭ１０２との通信プロトコルに基づきデータの送受信を行うＩＦである。ＭＲＡＭ１０２のＩＦがＤＲＡＭ１０１と同一の通信プロトコルであれば、ＤＲＡＭＩＦ部１２００と同じものを用いても構わない。

メモリバス１００２は、後述する回路部１００５、１００６、１００９、１０１１、１０１２からＭＲＡＭ１０２との通信を行うための第二のメモリバスである。第二のメモリバスは回路部１００５、１００６、１００９、１０１１、１０１２からＭＲＡＭ１０２へのアクセスを調停する機能も有する。

以上のように、メイン基板１０３上に実装されたＤＲＡＭ１０１へは半導体集積回路１００内の全ての回路部１００５～１０１３がアクセス可能である。一方、半導体集積回路１００に積層されているＭＲＡＭ１０２へは限られた回路部１００５、１００６、１００９、１０１１、１０１２のみアクセス可能な構成となっている。ＣＰＵ１００３は半導体集積回路１００全体を制御するＣＰＵであり、ＣＰＵバス１００４はＣＰＵ１００３と各回路部１００５～１０１３との通信を行うためのバスである。

撮像部１００５は、レンズ２０１により取り込んだ光信号を不図示の撮像センサにより電気信号へ変換し、得られた画像データに対してレンズ収差を補正する処理や、撮像センサの欠陥画素をＭＲＡＭ１０２から読み出し補間する機能を有する。現像部１００６は、撮像部１００５で生成した画像データに対し、デベイヤー処理を施して、輝度信号と色差信号から成る信号に変換し、各信号に含まれるノイズ除去、光学的な歪の補正、画像の適正化等の現像処理の機能を有する。

評価部１００７は、撮像部１００５で生成した画像データに基づいて、フォーカス状態や露出状態等の評価値を算出する評価値算出処理の機能を有する。認識部１００８は、現像部１００６で現像処理された画像データ内の被写体情報を検出及び認識し被写体情報を生成する認識処理の機能を有する。例えば、画像データ内の顔を検出し、検出した場合は、顔の位置を示す情報を出力し、さらに顔などの特徴情報に基づいて特定の人物の認証などを行う。

レンズ制御部１００９は、レンズの補正データをＭＲＡＭ１０２から読み出し制御したり、評価部１００７での算出結果や、認識部１００８によって抽出された被写体情報に基づいて、レンズ動作を制御するレンズ制御処理の機能を有する。表示制御部１０１０は、現像部１００６で現像処理された画像データに所定の表示処理を行った後、表示部１０１４に出力する表示制御処理の機能を有する。

静止画符号化部１０１１は、現像部１００６で現像処理された画像データをＪＰＥＧ方式等の公知の静止画符号化方式を用いて圧縮符号化し、情報量が圧縮された静止画ファイルに変換する静止画符号化処理の機能を有する。

動画符号化部１０１２は、現像部１００６で現像処理された画像データをＨ．２６４、Ｈ．２６５等の公知の動画圧縮符号化方式を用いて圧縮符号化し、情報量が圧縮された動画ファイルに変換する動画符号化処理の機能を有する。記録制御部１０１３は、現像部１００６で現像処理された画像データを記録媒体１０１５に記録する記録制御処理の機能を有する。記録媒体１０１５は、例えば不揮発性のメモリカードやハードディスクなどである。

集積回路装置１０の動作モードは少なくとも二つに分類することができる。第一の動作モードは、例えばメニューモード、ライブビューモード、静止画単写モード、再生モードなどの、単位時間あたりのデータ転送量が比較的少ないモードとする。また第二の動作モードは、例えば静止画連写モード、動画記録モードなどの、単位時間あたりのデータ転送量が比較的多いモードとする。即ち、第二の動作モードは、第一の動作モードよりも、単位時間当たりのデータ転送量が多い。

なお、図２ではＤＲＡＭ１０１及びＭＲＡＭ１０２はいずれも２チャネルの構成としているが、特に限定するものではない。

次に図３を参照して、集積回路装置１０の動作モードと、各動作モードでの半導体集積回路１００内の各回路部のデータのパスに関して説明する。図３（ａ）は、第一の動作モードのうち静止画単写モードのパス図である。静止画単写モードとは、シャッターボタンを押した際に、１コマの撮影を行って待機状態とするモードとする。

撮像部１００５は、レンズ２０１から取り込んだ光信号を不図示の撮像センサにより電気信号に変換し、各種補正、補間処理を行った後、ＤＲＡＭ１０１に格納する。このときに使用する撮像センサの欠陥画素情報や、レンズ毎に異なる収差補正パラメータなどをＭＲＡＭ１０２から読み出す。

なお、各回路部１００５～１０１３からＤＲＡＭ１０１へのデータの格納および読み出しは、第一のメモリバス１００１、ＤＲＡＭ制御部１１００、ＤＲＡＭＩＦ部１２００を介して行われるが、以降の説明では省略する。また、各回路部１００５、１００６、１００９、１０１１、１０１２からＭＲＡＭ１０２へのデータの格納および読み出しに関しても、第二のメモリバス１００２、ＭＲＡＭ制御部１１０１、ＭＲＡＭＩＦ部１２０１を介して行われるが、以降の説明では省略する。

評価部１００７では、ＤＲＡＭ１０１から、撮像部１００５で生成された画像データを読み出し、評価値算出処理を行い、算出した評価値をＤＲＡＭ１０１へ格納する。現像部１００６では、ＤＲＡＭ１０１から、撮像部１００５で生成された画像データを読み出し、現像処理を行い、現像処理された画像データを再度ＤＲＡＭ１０１へ格納する。

認識部１００８では、ＤＲＡＭ１０１から、現像部１００６で現像処理された画像データを読み出し、認識処理を行い、抽出された被写体情報をＤＲＡＭ１０１へ格納する。レンズ制御部１００９では、ＤＲＡＭ１０１から、評価部１００７で算出された評価値及び認識部１００８で抽出された被写体情報を読み出し、これら情報に基づいて、レンズ２０１の動作制御を行う。このときの使用する、レンズ毎に異なる制御情報などをＭＲＡＭ１０２から読み出す。

表示制御部１０１０では、ＤＲＡＭ１０１から、現像部１００６で現像処理された画像データを読み出し、表示制御処理を行った後、表示部１０１４へ画像データを表示する。静止画符号化部１０１１では、ＤＲＡＭ１０１から、現像部１００６で現像処理された画像データを読み出し、静止画符号化処理を行い、静止画符号化処理が行われた画像データを再度ＤＲＡＭ１０１へ格納する。

記録制御部１０１３では、ＤＲＡＭ１０１から、静止画符号化部１０１１で静止画符号化処理された画像データを読み出し、記録制御処理を行った後、記録媒体１０１５へ画像データを記録する。ＣＰＵ１００３は、ＭＲＡＭ１０２からプログラムを読み込み、不図示の各回路部レジスタ設定やファームの実行を行う。

以上、説明したように、静止画単写モードではＭＲＡＭ１０２に対しては主にデータの読み出しのためにアクセスする。ＭＲＡＭは磁気を用いてデータを保持している原理上、読み出し時の電力消費がＤＲＡＭに比べて小さく、リーク電力もほとんどない。そのため、ＭＲＡＭ１０２の発熱と電力消費を抑制することができ、また、各回路部の画像処理動作によって半導体集積回路１００の温度が上昇し、熱伝導により積層されているＭＲＡＭ１０２が温度上昇しても、リーク電力を抑制することができる。

次に図３（ｂ）は、第二の動作モードのうち動画記録モードのパス図である。動画記録モードとは、動画記録開始ボタンを押してから動画記録停止ボタンを押すまでの動画を記録するモードとする。

撮像部１００５は、レンズ２０１から取り込んだ光信号を不図示の撮像センサにより電気信号に変換し、各種補正、補間処理を行った後、ＤＲＡＭ１０１及びＭＲＡＭ１０２に格納する。このときに使用する撮像センサの欠陥画素情報や、レンズ毎に異なる収差補正パラメータなどをＭＲＡＭ１０２から読み出す。評価部１００７では、ＤＲＡＭ１０１から、撮像部１００５で生成された画像データを読み出す。以降のパスは図３（ａ）と同一であるため、説明を省略する。

現像部１００６では、ＭＲＡＭ１０２から、撮像部１００５で生成された画像データを読み出し、現像処理を行い、現像処理された画像データをＤＲＡＭ１０１及びＭＲＡＭ１０２へ格納する。認識部１００８、表示制御部１０１０は、ＤＲＡＭ１０１から現像部１００６で現像処理された画像データを読み出す。以降のパスは図３（ａ）と同一であるため、説明を省略する。

動画符号化部１０１２では、ＭＲＡＭ１０２から、現像部１００６で現像処理された画像データを読み出し、動画符号化処理を行い、動画符号化処理が行われた画像データをＤＲＡＭ１０１へ格納する。記録制御部１０１３では、ＤＲＡＭ１０１から、動画符号化部１０１２で動画符号化処理された画像データを読み出し、記録制御処理を行った後、記録媒体１０１５へ画像データを記録する。

動画記録モード、特に高解像度での記録モードでは、図３（ａ）を用いて説明した静止画単写モードと比較し、各ＲＡＭへの単位時間あたりのデータ転送量が大きくなる。従って、図３（ｂ）を用いて説明したように撮像部１００５での処理後、ＤＲＡＭ１０１及びＭＲＡＭ１０２両方をデータの格納先として使用する。評価部１００７によるデータの読み出し先はＤＲＡＭ１０１、現像部１００６でのデータの読み出し先はＭＲＡＭ１０２と、データの読み出し先を分散することにより通信帯域幅を確保している。

また、同じく現像部１００６での現像処理後においても、ＤＲＡＭ１０１及びＭＲＡＭ１０２両方をデータの格納先として使用する。認識部１００８、表示制御部１０１０によるデータの読み出し先はＤＲＡＭ１０１、動画符号化部１０１２でのデータの読み出し先はＭＲＡＭ１０２と、データの読み出し先を分散することにより通信帯域幅を確保している。

なお、現像部１００６によるデータの読み出し先は、ＭＲＡＭ１０２のみとしたが、例えばデータの半分はＤＲＡＭ１０１、データの残り半分はＭＲＡＭ１０２から読み出すように分散してもよい。この場合、撮像部１００５での処理後、ＭＲＡＭ１０２へ格納するデータは半分のデータのみでよい。

同じく、動画符号化部１０１２によるデータの読み出し先は、ＭＲＡＭ１０２のみとしたが、例えばデータの半分はＤＲＡＭ１０１、データの残り半分はＭＲＡＭ１０２から読み出すように分散してもよい。この場合、現像部１００６での処理後、ＭＲＡＭ１０２へ格納するデータは半分のデータのみでよい。なお、データを半分に分割する方法として、例えば、奇数ラインと偶数ラインに分割するライン分割、偶数フレームと奇数フレームに分割するフレーム分割等がある。

以上の説明では、第二の動作モードの例として動画記録モードについて説明したが、第二の動作モードとするのは動画記録モードの中でも、比較的高解像度、高フレームレートの動画データを記録するモードに限定してもよい。低解像度、低フレームレートの動画データを記録する動画モードは単位時間あたりのデータ転送量が少ないため第一の動作モードに含め、ＭＲＡＭ１０２は主に読み出しで使用する構成としてもよい。

なお、本実施例で用いた構成は一例であり、各回路部が使用するパラメータは全てＭＲＡＭ１０２から読み込む構成でもよく限定されない。

以上の構成にすることによって、集積回路装置１０において、第一の動作モード時にＭＲＡＭ１０２は主に読み出しで使用することで発熱とリーク電力を抑制することができる。また半導体装置１０に搭載されている動作モードの割合としては、第一の動作モードの割合が支配的であり、第二の動作モードは限定的であるため、多くの場合において発熱抑制の効果を得ることができる。

（実施例２）
実施例１では、集積回路装置１０において、第一の動作モード時にはＭＲＡＭ１０２は主に読み出しで使用することで、発熱とリーク電力を抑制する方法について説明した。実施例２では、ＤＲＡＭの実装枚数を増やした構成において、第二の動作モード時においても、ＭＲＡＭ１０２は主に読み出しで使用することで、発熱とリーク電力を抑制する構成について説明する。

図４を参照して、実施例２におけるＤＲＡＭ１０１、ＭＲＡＭ１０２、ＤＲＡＭ４０１と半導体集積回路１００内の各回路部の接続関係について説明する。なお、実施例１で説明した図２と同一の構成については同一の番号を付し、説明を省略する。

ＤＲＡＭ制御部４１００は、回路部１００５、１００６、１０１２からのＤＲＡＭアクセス要求に基づき、ＤＲＡＭＩＦ部４２００を介してＤＲＡＭ４０１へアクセスする制御を行う。ＤＲＡＭＩＦ部４２００は、ＤＲＡＭ４０１との通信プロトコルに基づきデータの送受信を行うＩＦ部であり、ここでは物理層のハードマクロを想定している。

第三のメモリバス４００１は、後述する回路部１００５、１００６、１０１２からＤＲＡＭ４０１との通信を行うための第三のメモリバスである。第三のメモリバスは回路部１００５、１００６、１０１２からＤＲＡＭ４０１へのアクセスを調停する機能も有する。また、ＤＲＡＭ４０１、ＤＲＡＭ制御部４１００、ＤＲＡＭＩＦ部４２００は第一の動作モード時には電源遮断できる構成としてもよい。

次に図５を参照して、本実施例における半導体装置１０の第二の動作モードでの半導体集積回路１００内の各回路部のデータのパスに関して説明する。第一の動作モードの説明は実施例１と同一のため省略する。

図５は、第二の動作モードのうち動画記録モードのパス図である。撮像部１００５は、レンズ２０１から取り込んだ光信号を不図示の撮像センサにより電気信号に変換し、各種補正、補間処理を行った後、ＤＲＡＭ１０１及びＤＲＡＭ４０１に格納する。このときに使用する撮像センサの欠陥画素データや、ファインダー補正データ、リフォーカス補正データ、レンズ毎に異なるレンズ補正データなどをＭＲＡＭ１０２から読み出す。

評価部１００７では、ＤＲＡＭ１０１から、撮像部１００５で生成された画像データを読み出す。以降のパスは図３（ａ）と同一であるため、説明を省略する。現像部１００６では、ＤＲＡＭ４０１から、撮像部１００５で生成された画像データを読み出し、現像処理を行い、現像処理された画像データをＤＲＡＭ１０１及びＤＲＡＭ４０１へ格納する。認識部１００８、表示制御部１０１０は、ＤＲＡＭ１０１から現像部１００６で現像処理された画像データを読み出す。以降のパスは図３（ａ）と同一であるため、説明を省略する。

動画符号化部１０１２では、ＤＲＡＭ４０１から、現像部１００６で現像処理された画像データを読み出し、動画符号化処理を行い、動画符号化処理が行われた画像データをＤＲＡＭ１０１へ格納する。記録制御部１０１３では、ＤＲＡＭ１０１から、動画符号化部１０１２で動画符号化処理された画像データを読み出し、記録制御処理を行った後、記録媒体１０１５へ画像データを記録する。

以上の構成にすることによって、集積回路装置１０において、第二の動作モード時においても、ＭＲＡＭ１０２は主に読み出しで使用することで、発熱とリーク電力を抑制することができる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

Claims (7)

1. 集積回路と、
   前記集積回路と同一基板上に実装されたＤＲＡＭと、
   前記集積回路に積層されたＭＲＡＭとを有し、
   前記集積回路は、前記ＤＲＡＭを前記ＤＲＡＭへのデータの読み書きで使用し、前記ＭＲＡＭを前記ＭＲＡＭからのデータの読み出しで使用する第一の動作モードと、前記ＤＲＡＭおよび前記ＭＲＡＭを前記ＤＲＡＭおよび前記ＭＲＡＭへのデータの読み書きで使用する第二の動作モードを有し、
   前記第二の動作モードは、前記第一の動作モードよりも単位時間あたりの転送量が多いことを特徴とする集積回路装置。
2. 集積回路と、
   前記集積回路と同一基板上に実装されたＤＲＡＭと、
   前記集積回路に積層されたＭＲＡＭとを有し、
   前記集積回路は、前記ＤＲＡＭを前記ＤＲＡＭへのデータの読み書きで使用し、前記ＭＲＡＭを前記ＭＲＡＭからのデータの読み出しで使用する第一の動作モードと、前記ＤＲＡＭおよび前記ＭＲＡＭを前記ＤＲＡＭおよび前記ＭＲＡＭへのデータの読み書きで使用する第二の動作モードを有し、
   前記第一の動作モードは、メニューモード、ライブビューモード、静止画単写モード、再生モードを含むことを特徴とする集積回路装置。
3. 集積回路と、
   前記集積回路と同一基板上に実装されたＤＲＡＭと、
   前記集積回路に積層されたＭＲＡＭとを有し、
   前記集積回路は、前記ＤＲＡＭを前記ＤＲＡＭへのデータの読み書きで使用し、前記ＭＲＡＭを前記ＭＲＡＭからのデータの読み出しで使用する第一の動作モードと、前記ＤＲＡＭおよび前記ＭＲＡＭを前記ＤＲＡＭおよび前記ＭＲＡＭへのデータの読み書きで使用する第二の動作モードを有し、
   前記第二の動作モードは、動画記録モードまたは静止画連写モードを含むことを特徴とする集積回路装置。
4. 前記ＤＲＡＭは、前記集積回路の全ての回路からアクセス可能であり、前記ＭＲＡＭは、前記集積回路の特定の回路からアクセス可能であることを特徴とする請求項１から３のいずれか１項に記載の集積回路装置。
5. 前記特定の回路とは、動画の符号化の回路、静止画の符号化の回路、撮像の回路、現像の回路、レンズ制御の回路のいずれかであることを特徴とする請求項４に記載の集積回路装置。
6. 前記ＭＲＡＭから読み出すデータは、ＣＰＵが実行するプログラム、センサの欠陥画素データ、ファインダー補正データ、リフォーカス補正データ、レンズ補正データを含むことを特徴とする請求項１から３のいずれか１項に記載の集積回路装置。
7. 前記第二の動作モードは、動画記録モードまたは静止画連写モードを含むことを特徴とする請求項２に記載の集積回路装置。

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