Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7095604B2 - Semiconductor device - Google Patents
[go: Go Back, main page]

JP7095604B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP7095604B2
JP7095604B2 JP2019000804A JP2019000804A JP7095604B2 JP 7095604 B2 JP7095604 B2 JP 7095604B2 JP 2019000804 A JP2019000804 A JP 2019000804A JP 2019000804 A JP2019000804 A JP 2019000804A JP 7095604 B2 JP7095604 B2 JP 7095604B2
Authority
JP
Japan
Prior art keywords
layer
electric field
field block
jfet
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019000804A
Other languages
Japanese (ja)
Other versions
JP2020109808A (en
Inventor
康裕 海老原
順 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2019000804A priority Critical patent/JP7095604B2/en
Publication of JP2020109808A publication Critical patent/JP2020109808A/en
Application granted granted Critical
Publication of JP7095604B2 publication Critical patent/JP7095604B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Junction Field-Effect Transistors (AREA)

Description

本発明は、ＭＯＳ構造の半導体素子を有した半導体装置に関し、特に半導体材料として炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用されると好適なものである。 The present invention relates to a semiconductor device having a semiconductor element having a MOS structure, and is particularly suitable when applied to a SiC semiconductor device using silicon carbide (hereinafter referred to as SiC) as a semiconductor material.

従来より、ＭＯＳ構造の半導体素子を有した半導体装置が提案されている。例えば、ＭＯＳ構造の半導体素子として、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造を有するＭＯＳＦＥＴがある。このＭＯＳＦＥＴは、ｎ＋型基板上に形成したｎ型ドリフト層の上にｐ型ベース領域とｎ型ソース領域とが順に形成され、ｎ型ソース領域の表面からｐ型ベース領域を貫通してｎ型ドリフト層に達するように複数本のトレンチゲート構造が形成された構造とされる。 Conventionally, a semiconductor device having a semiconductor element having a MOS structure has been proposed. For example, as a semiconductor element having a MOS structure, there is a MOSFET having a trench gate structure in which the channel density is increased so that a large current can flow. In this MOSFET, a p-type base region and an n-type source region are sequentially formed on an n-type drift layer formed on an n + -type substrate, and n penetrate the p-type base region from the surface of the n-type source region. It is a structure in which a plurality of trench gate structures are formed so as to reach the type drift layer.

上記のようなＭＯＳＦＥＴなどの半導体素子をスイッチング素子として有する半導体装置では、スイッチング素子がターンオンまたはターンオフする際の急激な電流変化により、素子破壊が生じる可能性がある。つまり、電流変化に基づいて配線インダクタンスによるサージ電圧が発生し、このサージ電圧に起因して素子破壊が生じ得る。具体的には、電流変化をｄｉ／ｄｔ、配線インダクタンスをＬとすると、Ｌ・ｄｉ／ｄｔで示されるサージ電圧が発生する。 In a semiconductor device having a semiconductor element such as a MOSFET as a switching element as described above, element destruction may occur due to a sudden change in current when the switching element turns on or off. That is, a surge voltage due to the wiring inductance is generated based on the current change, and the element may be destroyed due to this surge voltage. Specifically, assuming that the current change is di / dt and the wiring inductance is L, a surge voltage represented by L · di / dt is generated.

このため、従来では、サージ電圧が素子の耐圧以下になるように、ｄｉ／ｄｔが小さくなるような使用形態としていた。 For this reason, conventionally, the usage mode is such that the di / dt becomes small so that the surge voltage becomes equal to or lower than the withstand voltage of the element.

例えば、スイッチング時の電流変化ｄｉ／ｄｔは、次式のように、ゲート電圧Ｖｇとゲート抵抗の抵抗値Ｒｇ、および、ゲート－ドレイン間容量Ｃｇｄとゲート－ソース間容量Ｃｇｓとを合わせた容量に相当する入力容量Ｃｉｓｓによって表される。このため、ゲート抵抗の抵抗値Ｒｇを調整することによって、電流変化ｄｉ／ｄｔを調整していた。 For example, the current change di / dt during switching is the sum of the gate voltage Vg and the resistance value Rg of the gate resistance, and the gate-drain capacitance Cgd and the gate-source capacitance Cgs, as shown in the following equation. It is represented by the corresponding input capacitance Ciss. Therefore, the current change di / dt is adjusted by adjusting the resistance value Rg of the gate resistance.

（数１）
ｄｉ／ｄｔ∝Ｖｇ／（Ｒｇ×Ｃｉｓｓ）
また、特許文献１では、半導体素子に対してコンデンサを並列接続したスナバ回路を設けることが提案されている。他にも、従来、直列接続されたコンデンサと抵抗を半導体素子に対して並列接続した回路構成としたものもある。このように、スナバ回路としてコンデンサを備えたり、それに加えて抵抗素子が備えたりしたものが採用されており、サージ電圧に起因する高周波ノイズが吸収されるようにすることで、サージ電圧の低減が図れるようにしている。 (Number 1)
di / dt∝Vg / (Rg × Ciss)
Further, Patent Document 1 proposes to provide a snubber circuit in which a capacitor is connected in parallel to a semiconductor element. In addition, there is also a circuit configuration in which a capacitor and a resistor connected in series are conventionally connected in parallel to a semiconductor element. In this way, a snubber circuit equipped with a capacitor and a resistor element in addition to it is adopted, and by absorbing high-frequency noise caused by surge voltage, the surge voltage can be reduced. I am trying to figure it out.

特許第５５７６０７号公報Japanese Patent No. 557607

しかしながら、ゲート抵抗の抵抗値Ｒｇを調整することによってサージ電圧を抑制した場合、スイッチング損失が増大してしまい、素子の発熱が大きくなるという課題があった。 However, when the surge voltage is suppressed by adjusting the resistance value Rg of the gate resistance, there is a problem that the switching loss increases and the heat generation of the element increases.

また、上記の特許文献１のように、スナバ回路を備える構成とする場合、半導体素子の形成された領域外もしくは外付けで新たな素子を作成する必要があり、半導体チップの面積増大や部品点数増大などが生じる。また、これに伴ってコスト高を招くことになる。さらに、スナバ回路によるエネルギー損失、具体的にはコンデンサの容量値をＣとその両端電圧をＶとした場合に、１／２・ＣＶ２に比例した損失を発生させる。 Further, in the case of a configuration including a snubber circuit as in Patent Document 1, it is necessary to create a new element outside the region where the semiconductor element is formed or externally, so that the area of the semiconductor chip is increased and the number of parts is increased. Increase etc. will occur. In addition, this will lead to high costs. Further, when the energy loss due to the snubber circuit, specifically, when the capacitance value of the capacitor is C and the voltage across the capacitor is V, a loss proportional to 1/2 / CV 2 is generated.

一方、配線インダクタンスＬは、主に半導体装置が適用されるモジュール構造等に依存しており、低減することが難しいため、半導体素子の構造としてサージ電圧の抑制を可能にすることが望まれる。 On the other hand, the wiring inductance L mainly depends on the module structure to which the semiconductor device is applied and is difficult to reduce. Therefore, it is desired that the surge voltage can be suppressed as the structure of the semiconductor element.

本発明は上記点に鑑みて、サージ電圧を抑制でき、素子破壊の抑制が可能となると共にスイッチング特性の良好なトレンチゲート構造の半導体素子を有する半導体装置を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a semiconductor device having a semiconductor device having a trench gate structure, which can suppress surge voltage, suppress element destruction, and have good switching characteristics.

上記目的を達成するため、請求項１に記載の半導体装置は、第１または第２導電型の半導体基板（１）と、半導体基板の上に形成され、半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、第１導電型層の上に形成されていると共に半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、第１導電型層上に形成され、電界ブロック層に挟まれて配置されている第１導電型の半導体からなるＪＦＥＴ部（３）と、電界ブロック層およびＪＦＥＴ部の上に形成され、第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、ベース領域の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、コンタクトホールを通じて、ソース領域にオーミック接触させられたソース電極（１５）と、半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む半導体素子が備えられている。このような構成において、ゲート電極へのゲート電圧の印加に基づいてトレンチゲート構造の側面に位置するベース領域にチャネル領域が形成されて半導体素子をオンさせ、ゲート電圧の印加を停止することで半導体素子をオフする動作を行う。そして、電界ブロック層は、ソース電極と同電位とされ、半導体素子のオン時には完全空乏化されず、半導体素子のオフ時にはドレイン電極側に高電圧が印加されることで完全空乏化されるように該電界ブロック層の幅と深さおよび第１導電型不純物濃度が設定されている。 In order to achieve the above object, the semiconductor device according to claim 1 is formed on the first or second conductive type semiconductor substrate (1) and the semiconductor substrate, and has a lower impurity concentration than the semiconductor substrate. A linear portion formed on the first conductive type layer (2) made of a conductive type semiconductor and having at least one direction as a longitudinal direction when viewed from the normal direction of the semiconductor substrate. A second conductive type electric field block layer (4) made of a second conductive type semiconductor configured with the above, and a second conductive type layer formed on the first conductive type layer and sandwiched between the electric field block layers. A current dispersion layer (5) formed on a JFET portion (3) made of one conductive type semiconductor, an electric field block layer and a JFET part, and made of a first conductive type semiconductor having a higher concentration than the first conductive type layer. A base region (6) made of a second conductive type semiconductor formed on the current dispersion layer and a base region (6) formed on the base region, the concentration of the first conductive type impurity is higher than that of the first conductive type layer. A gate insulating film (12) that covers the inner wall surface of the gate trench in the source region (8) made of the first conductive type semiconductor and the gate trench (11) formed deeper than the base region from the surface of the source region. ) And a gate electrode (13) arranged on the gate insulating film, a trench gate structure in which a plurality of lines are arranged in a stripe shape with a direction intersecting one direction as a longitudinal direction, and a gate electrode. An interlayer insulating film (14) that covers the gate insulating film and has contact holes formed therein, a source electrode (15) that is ohmically contacted with the source region through the contact holes, and a drain formed on the back surface side of the semiconductor substrate. A semiconductor element including an electrode (16) is provided. In such a configuration, a channel region is formed in the base region located on the side surface of the trench gate structure based on the application of the gate voltage to the gate electrode, the semiconductor element is turned on, and the application of the gate voltage is stopped to stop the semiconductor. The operation of turning off the element is performed. The electric field block layer has the same potential as the source electrode, and is not completely depleted when the semiconductor element is on, and is completely depleted by applying a high voltage to the drain electrode side when the semiconductor element is off. The width and depth of the electric field block layer and the concentration of the first conductive type impurities are set.

このように、電界ブロック層を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧が高電圧になったときに電界ブロック層が完全空乏化するようにしている。このため、ドレイン電圧が高電圧になったときにゲート－ドレイン間容量が大きくなることで帰還容量を増加させられ、ドレイン電流の電流変化を小さくすることが可能となる。このため、サージ電圧を低減することが可能となる。これにより、ドレイン電圧が高電圧になったときに、サージ電圧を抑制でき、素子破壊の抑制が可能となると共にスイッチング特性の良好なトレンチゲート構造の半導体素子を有する半導体装置とすることが可能となる。 In this way, in a structure in which the electric field block layer is formed to obtain a low saturation current and a low on-resistance while obtaining a withstand voltage, the electric field block layer is completely depleted when the drain voltage becomes a high voltage. I have to. Therefore, when the drain voltage becomes high, the gate-drain capacitance increases, so that the feedback capacitance can be increased and the change in the drain current can be reduced. Therefore, it is possible to reduce the surge voltage. As a result, when the drain voltage becomes high, the surge voltage can be suppressed, element destruction can be suppressed, and a semiconductor device having a semiconductor element having a trench gate structure with good switching characteristics can be obtained. Become.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference numerals in parentheses attached to each component or the like indicate an example of the correspondence between the component or the like and the specific component or the like described in the embodiment described later.

第１実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device which concerns on 1st Embodiment. 図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。It is a perspective sectional view showing a part of the SiC semiconductor device shown in FIG. 1. 従来構造および第１実施形態の構造それぞれについて、ドレイン電圧Ｖｄが変化した場合のゲート－ドレイン間容量Ｃｇｄの変化について調べたシミュレーション結果を示す図である。It is a figure which shows the simulation result which investigated the change of the gate-drain capacitance Cgd when the drain voltage Vd changes for each of the structure of the conventional structure and the structure of 1st Embodiment. ドレイン電圧Ｖｄを異ならせてターンオフ時のサージ電圧の変化を調べた結果を示す図である。It is a figure which shows the result of having investigated the change of the surge voltage at the time of turn-off by making the drain voltage Vd different. 各部の寸法や空乏層の広がりの様子を示した断面図である。It is sectional drawing which showed the dimension of each part and the state of the spread of a depletion layer. 電界ブロック層のｐ型不純物濃度と幅の関係を示した図である。It is a figure which showed the relationship between the p-type impurity concentration and the width of an electric field block layer. 図１に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。It is a perspective sectional view which showed the manufacturing process of the SiC semiconductor device shown in FIG. 図７Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 6 is a perspective sectional view showing a manufacturing process of a SiC semiconductor device following FIG. 7A. 図７Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 6 is a perspective sectional view showing a manufacturing process of a SiC semiconductor device following FIG. 7B. 図７Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 6 is a perspective sectional view showing a manufacturing process of a SiC semiconductor device following FIG. 7C. 図７Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 6 is a perspective sectional view showing a manufacturing process of a SiC semiconductor device following FIG. 7D. 図７Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 6 is a perspective sectional view showing a manufacturing process of a SiC semiconductor device following FIG. 7E. 図７Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 6 is a perspective sectional view showing a manufacturing process of a SiC semiconductor device following FIG. 7F. 第１実施形態の変形例で説明するＳｉＣ半導体装置の一部を抽出した断面図である。It is sectional drawing which extracted a part of the SiC semiconductor device which is explained by the modification of 1st Embodiment. 第１実施形態の変形例で説明するＳｉＣ半導体装置の一部を抽出した断面図である。It is sectional drawing which extracted a part of the SiC semiconductor device which is explained by the modification of 1st Embodiment. 第２実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。It is sectional drawing which extracted a part of the SiC semiconductor device which concerns on 2nd Embodiment. 第３実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。It is sectional drawing which extracted a part of the SiC semiconductor device which concerns on 3rd Embodiment. 第４実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。It is sectional drawing which extracted a part of the SiC semiconductor device which concerns on 4th Embodiment. 第５実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。It is sectional drawing which extracted a part of the SiC semiconductor device which concerns on 5th Embodiment. 第６実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。6 is a top layout view of the SiC semiconductor device according to the sixth embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, the parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明する。本実施形態のＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。 (First Embodiment)
The first embodiment will be described. In this embodiment, a SiC semiconductor device using SiC as a semiconductor material will be described as an example. In the SiC semiconductor device of the present embodiment, an inverted vertical MOSFET having a trench gate structure shown in FIGS. 1 and 2 is formed as a semiconductor element. The vertical MOSFET shown in these figures is formed in the cell region of the SiC semiconductor device, and the SiC semiconductor device is configured by forming an outer peripheral withstand voltage structure so as to surround the cell region. Only the vertical MOSFET is shown here. In the following, as shown in FIGS. 1 and 2, the width direction of the vertical MOSFET is the X direction, the depth direction of the vertical MOSFET intersecting the X direction is the Y direction, and the thickness direction or the depth of the vertical MOSFET. The vertical direction, that is, the normal direction with respect to the XY plane will be described as the Z direction.

図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型層２が形成されている。ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ－型層２は、例えばｎ型不純物濃度が７．０×１０１５～１．０×１０１６／ｃｍ３とされ、厚さが８．０μｍとされている。 As shown in FIGS. 1 and 2, in the SiC semiconductor device, an n + type substrate 1 made of SiC is used as the semiconductor substrate. An n - type layer 2 made of SiC is formed on the main surface of the n + type substrate 1. The surface of the n + type substrate 1 is a (0001) Si surface, for example, the n-type impurity concentration is 5.9 × 10 18 / cm 3 , and the thickness is 100 μm. The n - type layer 2 has, for example, an n-type impurity concentration of 7.0 × 10 15 to 1.0 × 10 16 / cm 3 and a thickness of 8.0 μm.

ｎ－型層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ－型層２は、ｎ＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。 A JFET unit 3 made of SiC and an electric field block layer 4 are formed on the n - type layer 2, and the n - type layer 2 is connected to the JFET unit 3 at a position away from the n + type substrate 1. ing.

ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置された線状部分を有している。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。 The JFET unit 3 and the electric field block layer 4 form a saturation current suppression layer, both of which have linear portions extending in the X direction and alternately and repeatedly arranged in the Y direction. .. That is, when viewed from the normal direction with respect to the main surface of the n + type substrate 1, at least a part of the JFET portion 3 and the electric field block layer 4 are each formed into a plurality of strips, that is, stripes, and each of them is arranged alternately. The layout is said to be.

なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっており、ＪＦＥＴ部３のうちストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。 In the case of the present embodiment, the JFET portion 3 is formed below the electric field block layer 4. Therefore, the striped portion of the JFET portion 3 is connected below the electric field block layer 4, and each striped portion of the JFET portion 3 has a plurality of electric field block layers. It is in a state of being arranged between 4.

ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．２５μｍ、形成間隔となるピッチが例えば０．６～２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば１．５μｍとされており、ｎ型不純物濃度は、ｎ－型層２よりも高くされていて、例えば５．０×１０１７～２．０×１０１８／ｃｍ３とされている。 Each of the striped portions of the JFET portion 3, that is, each strip-shaped portion has a width of, for example, 0.25 μm and a pitch of formation intervals of, for example, 0.6 to 2.0 μm. The thickness of the JFET portion 3 is, for example, 1.5 μm, and the concentration of n-type impurities is higher than that of the n - type layer 2, for example, 5.0 × 10 17 to 2.0 × 10 18 . It is set to / cm3 .

電界ブロック層４は、電界緩和層の一部となる下部を構成する部分であり、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、複数の短冊状のものが並べられてストライプ状とされている。この電界ブロック層４は、ＭＯＳＦＥＴのオン中のようにドレイン電圧Ｖｄが通常時の低電圧の際には完全空乏化せず、オンオフ切替えの際などにドレイン電圧Ｖｄが高電圧となると完全空乏化するように、幅や深さおよびｐ型不純物濃度が設定されている。たとえば、電界ブロック層４の各短冊状の部分は、幅が０．５μｍ、厚みが０．８μｍ、ｐ型不純物濃度が３．０×１０１７～１．０×１０１８／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ－型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。また、電界ブロック層４の幅などについては任意であるが、セル領域において、ｎ－型層２側から見てＪＦＥＴ部３および電界ブロック層４で構成される飽和電流抑制層の全体の面積に対して電界ブロック層４の総面積が３０％以上かつ６０％以下としてある。 The electric field block layer 4 is a portion constituting a lower portion that becomes a part of the electric field relaxation layer, and is composed of a p-type impurity layer. As described above, the electric field block layer 4 has a striped shape in which a plurality of strips are arranged side by side. The electric field block layer 4 is not completely depleted when the drain voltage Vd is normally low, such as when the MOSFET is on, and is completely depleted when the drain voltage Vd becomes high, such as when switching on and off. The width, depth and p-type impurity concentration are set so as to be used. For example, each strip-shaped portion of the electric field block layer 4 has a width of 0.5 μm, a thickness of 0.8 μm, and a p-type impurity concentration of 3.0 × 10 17 to 1.0 × 10 18 / cm 3 . There is. In the case of the present embodiment, the electric field block layer 4 has a constant p-type impurity concentration in the depth direction. Further, the surface of the electric field block layer 4 opposite to the n - type layer 2 is flush with the surface of the JFET portion 3. The width of the electric field block layer 4 is arbitrary, but in the cell region, it is the total area of the saturation current suppression layer composed of the JFET unit 3 and the electric field block layer 4 when viewed from the n - type layer 2 side. On the other hand, the total area of the electric field block layer 4 is 30% or more and 60% or less.

さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５が形成されている。ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ－型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層５は、Ｙ方向を長手方向として延設されており、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、例えば厚みが０．５μｍとされている。また、ｎ型電流分散層５は、ｎ型不純物濃度が１．０×１０１７～１．０×１０１８／ｃｍ３とされている。 Further, an n-type current dispersion layer 5 made of SiC is formed on the JFET unit 3 and the electric field block layer 4. The n-type current dispersion layer 5 is a layer that allows the current flowing through the channel to diffuse in the X direction, as will be described later. For example, the n-type impurity concentration is higher than that of the n - type layer 2. In the present embodiment, the n-type current dispersion layer 5 is extended with the Y direction as the longitudinal direction, and the n-type impurity concentration is the same as or higher than that of the JFET section 3, for example, the thickness is 0.5 μm. ing. Further, the n-type current dispersion layer 5 has an n-type impurity concentration of 1.0 × 10 17 to 1.0 × 10 18 / cm 3 .

なお、ここでは、ドリフト層を、便宜的にｎ－型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。 Here, the drift layer is described separately for convenience in the n - type layer 2, the JFET section 3, and the n-type current dispersion layer 5, but these are both components of the drift layer and are mutually exclusive. It is connected.

ｎ型電流分散層５の上にはＳｉＣからなるｐ型ベース領域６が形成されている。また、ｐ型ベース領域６の下方において、具体的にはＪＦＥＴ部３と電界ブロック層４の表面からｐ型ベース領域６の間であって、ｎ型電流分散層５が形成されていない部分に、ｐ型ディープ層７が形成されている。ｐ型ディープ層７は、電界緩和層のうち一部となる上部を構成する部分である。本実施形態では、ｐ型ディープ層７は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向として延設され、Ｘ方向においてｎ型電流分散層５と交互に複数本並べたレイアウトとされている。このｐ型ディープ層７を通じて、ｐ型ベース領域６や電界ブロック層４が電気的に接続されている。ｎ型電流分散層５やｐ型ディープ層７の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてある。 A p-type base region 6 made of SiC is formed on the n-type current dispersion layer 5. Further, below the p-type base region 6, specifically, between the surface of the JFET portion 3 and the electric field block layer 4 and the p-type base region 6, where the n-type current dispersion layer 5 is not formed. , The p-type deep layer 7 is formed. The p-type deep layer 7 is a portion constituting an upper portion that is a part of the electric field relaxation layer. In the present embodiment, the p-type deep layer 7 is extended in a direction intersecting the striped portion of the JFET portion 3 and the longitudinal direction of the electric field block layer 4, where the Y direction is the longitudinal direction, and is X. The layout is such that a plurality of n-type current dispersion layers 5 are alternately arranged in the direction. Through the p-type deep layer 7, the p-type base region 6 and the electric field block layer 4 are electrically connected. The formation pitch of the n-type current dispersion layer 5 and the p-type deep layer 7 is matched with the formation pitch of the trench gate structure described later.

さらに、ｐ型ベース領域６の上にはｎ型ソース領域８が形成されている。ｎ型ソース領域８は、ｐ型ベース領域６のうち後述するトレンチゲート構造と対応する部分に形成されており、トレンチゲート構造の両側それぞれに形成されている。 Further, an n-type source region 8 is formed on the p-type base region 6. The n-type source region 8 is formed in a portion of the p-type base region 6 corresponding to the trench gate structure described later, and is formed on both sides of the trench gate structure.

ｐ型ベース領域６は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．４～０．６μｍとされている。ｐ型ディープ層７は、厚みがｎ型電流分散層５と等しくされており、ｐ型不純物濃度は任意であるが、例えば電界ブロック層４と等しくされている。 The p-type base region 6 is thinner than the electric field block layer 4 and has a lower p-type impurity concentration. For example, the p-type impurity concentration is 3 × 10 17 / cm 3 , and the thickness is 0. It is said to be 4 to 0.6 μm. The thickness of the p-type deep layer 7 is equal to that of the n-type current dispersion layer 5, and the concentration of p-type impurities is arbitrary, but is equal to, for example, the electric field block layer 4.

ｎ型ソース領域８は、後述するソース電極１５とのコンタクトを取るための領域であり、ｎ型不純物が高濃度とされている。ｎ型ソース領域８は、例えばｎ型不純物濃度が１．０×１０１８～５．０×１０１９／ｃｍ３とされ、厚みが０．３～０．７μｍとされている。 The n-type source region 8 is a region for making contact with the source electrode 15 described later, and has a high concentration of n-type impurities. The n-type source region 8 has, for example, an n-type impurity concentration of 1.0 × 10 18 to 5.0 × 10 19 / cm 3 and a thickness of 0.3 to 0.7 μm.

さらに、ｐ型ベース領域６上のうちｐ型ディープ層７と対応する位置、換言すればｎ型ソース領域８と異なる位置であってｎ型ソース領域８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１０が形成されている。ｐ型連結層１０は、ｐ型ベース領域６と後述するソース電極１５とを連結することで電気的に接続するための層である。 Further, a position on the p-type base region 6 corresponding to the p-type deep layer 7, in other words, a position different from the n-type source region 8 and opposite to the trench gate structure across the n-type source region 8. The p-type connecting layer 10 is formed in the above. The p-type connecting layer 10 is a layer for electrically connecting the p-type base region 6 and the source electrode 15 described later by connecting them.

ｐ型連結層１０は、コンタクト領域としてソース電極１５に接触させられる部分である。例えば、ｐ型連結層１０は、ｐ型不純物濃度が２．０×１０１８～１．０×１０２０／ｃｍ３と高濃度に設定され、厚みが０．２～０．３μｍとされている。 The p-type connecting layer 10 is a portion that is brought into contact with the source electrode 15 as a contact region. For example, the p-type connecting layer 10 has a high concentration of p-type impurities of 2.0 × 10 18 to 1.0 × 10 20 / cm 3 and a thickness of 0.2 to 0.3 μm. ..

さらに、ｎ型ソース領域８およびｐ型ベース領域６を貫通してｎ型電流分散層５に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域６とｎ型ソース領域８の合計膜厚よりも０．２～０．４μｍ深くされたゲートトレンチ１１が形成されている。このゲートトレンチ１１の側面と接するように上述したｐ型ベース領域６およびｎ型ソース領域８が配置されている。ゲートトレンチ１１は、図２のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、ゲートトレンチ１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域６およびｎ型ソース領域８が配置されている。また、各ゲートトレンチ１１の中間位置に、ｐ型ディープ層７やｐ型連結層１０が配置されている。 Further, for example, the width is 0.4 μm and the depth is p-type base region 6 and n-type source region 8 so as to penetrate the n-type source region 8 and the p-type base region 6 and reach the n-type current dispersion layer 5. A gate trench 11 is formed that is 0.2 to 0.4 μm deeper than the total film thickness. The above-mentioned p-type base region 6 and n-type source region 8 are arranged so as to be in contact with the side surface of the gate trench 11. The gate trench 11 has a strip-shaped layout in which the X direction in FIG. 2 is the width direction, the direction intersects the longitudinal direction of the JFET portion 3 and the electric field block layer 4, where the Y direction is the longitudinal direction and the Z direction is the depth direction. Is formed of. The gate trench 11 has a striped shape in which a plurality of gate trenches 11 are arranged at equal intervals in the X direction, and a p-type base region 6 and an n-type source region 8 are arranged between them. Further, a p-type deep layer 7 and a p-type connecting layer 10 are arranged at an intermediate position of each gate trench 11.

このゲートトレンチ１１の側面の位置において、ｐ型ベース領域６は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域８とｎ型電流分散層５との間を繋ぐチャネル領域を形成する。このチャネル領域を含むゲートトレンチ１１の内壁面は、ゲート絶縁膜１２で覆われている。ゲート絶縁膜１２の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１３が形成されており、これらゲート絶縁膜１２およびゲート電極１３によってゲートトレンチ１１内が埋め尽くされ、トレンチゲート構造が構成されている。 At the position of the side surface of the gate trench 11, the p-type base region 6 forms a channel region connecting the n-type source region 8 and the n-type current distribution layer 5 when the vertical MOSFET is operated. The inner wall surface of the gate trench 11 including this channel region is covered with the gate insulating film 12. A gate electrode 13 made of doped Poly—Si is formed on the surface of the gate insulating film 12, and the inside of the gate trench 11 is filled with the gate insulating film 12 and the gate electrode 13 to form a trench gate structure. Has been done.

また、ｎ型ソース領域８の表面やゲート電極１３の表面には、層間絶縁膜１４を介してソース電極１５や図示しないゲート配線層などが形成されている。ソース電極１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域８と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層１０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１５は、層間絶縁膜１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１４に形成されたコンタクトホールを通じて、ｎ型ソース領域８およびｐ型連結層１０と電気的に接触させられている。そして、ｐ型連結層１０を通じてｐ型ベース領域６やｐ型ディープ層７および電界ブロック層４が接続されていることから、これらがすべてソース電位とされるようになっている。 Further, on the surface of the n-type source region 8 and the surface of the gate electrode 13, a source electrode 15 and a gate wiring layer (not shown) are formed via an interlayer insulating film 14. The source electrode 15 and the gate wiring layer are made of a plurality of metals such as Ni / Al. The portion of the plurality of metals that contacts at least n-type SiC, specifically, the n-type source region 8, is composed of a metal that can make ohmic contact with n-type SiC. Further, of the plurality of metals, at least the portion that comes into contact with the p-type SiC, specifically the p-type connecting layer 10, is made of a metal that can make ohmic contact with the p-type SiC. The source electrode 15 is electrically insulated from the SiC portion by being formed on the interlayer insulating film 14, but the n-type source region 8 and the p-type are formed through the contact holes formed in the interlayer insulating film 14. It is in electrical contact with the connecting layer 10. Since the p-type base region 6, the p-type deep layer 7, and the electric field block layer 4 are connected through the p-type connecting layer 10, all of them are set to the source potential.

一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。 On the other hand, a drain electrode 16 electrically connected to the n + type substrate 1 is formed on the back surface side of the n + type substrate 1. With such a structure, a vertical MOSFET having an n-channel type inverted trench gate structure is configured. A cell area is formed by arranging a plurality of such vertical MOSFETs in cells. The SiC semiconductor device is configured by constructing an outer peripheral withstand voltage structure such as a guard ring (not shown) so as to surround the cell region in which such a vertical MOSFET is formed.

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１に接する部分のｐ型ベース領域６にチャネル領域を形成する。これにより、ｎ型ソース領域８とｎ型電流分散層５との間が導通する。したがって、縦型ＭＯＳＦＥＴがオンし、ｎ＋型基板１より、ｎ－型層２とＪＦＥＴ部３およびｎ型電流分散層５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域８を通じて、ドレイン－ソース間に電流を流すという動作を行う。また、ゲート電圧Ｖｇへの印加を停止することでチャネル領域が無くなり、ｎ型ソース領域８とｎ型電流分散層５との間が非導通となって、縦型ＭＯＳＦＥＴがオフされ、ドレイン－ソース間への電流の流れが停止される。 The SiC semiconductor device having the vertical MOSFET configured in this way has, for example, a gate voltage Vg of 20 V with respect to the gate electrode 13 in a state where the source voltage Vs is 0 V and the drain voltage Vd is 1 to 1.5 V. It can be operated by applying it. That is, the vertical MOSFET forms a channel region in the p-type base region 6 of the portion in contact with the gate trench 11 by applying the gate voltage Vg. As a result, the n-type source region 8 and the n-type current dispersion layer 5 become conductive. Therefore, the vertical MOSFET is turned on, and the n - type substrate 1 is further passed through the drift layer composed of the n - type layer 2, the JFET section 3, and the n-type current distribution layer 5, and the channel region to the n-type source region 8 are further turned on. Through the operation, a current is passed between the drain and the source. Further, by stopping the application to the gate voltage Vg, the channel region disappears, the n-type source region 8 and the n-type current distribution layer 5 become non-conducting, the vertical MOSFET is turned off, and the drain-source The flow of current between them is stopped.

このとき、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部３および電界ブロック層４を備えてある。このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。 At this time, the SiC semiconductor device of the present embodiment is provided with a JFET unit 3 and an electric field block layer 4. Therefore, when the vertical MOSFET is in operation, the JFET unit 3 and the electric field block layer 4 function as a saturation current suppression layer, and by exerting the saturation current suppression effect, a structure capable of maintaining a low saturation current while achieving low on-resistance. It becomes possible to. Specifically, since the striped portion of the JFET portion 3 and the electric field block layer 4 are alternately and repeatedly formed, the following operation is performed.

まず、ドレイン電圧Ｖｄが例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ－型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。 First, when the drain voltage Vd is a voltage applied during normal operation such as 1 to 1.5 V, the depletion layer extending from the electric field block layer 4 side to the JFET section 3 has a striped shape among the JFET sections 3. It extends only a width smaller than the width of the designated part. Therefore, a current path is secured even if the depletion layer extends into the JFET unit 3. Further, since the concentration of n-type impurities in the JFET unit 3 is higher than that in the n - type layer 2, the current path can be configured with low resistance, so that low on-resistance can be achieved.

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層５よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定している。したがって、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。 Further, when the drain voltage Vd becomes higher than the voltage during normal operation due to a load short circuit or the like, the depletion layer extending from the electric field block layer 4 side to the JFET section 3 extends beyond the width of the striped portion of the JFET section 3. .. Then, the JFET unit 3 is immediately pinched off before the n-type current dispersion layer 5. At this time, the relationship between the drain voltage Vd and the width of the depletion layer is determined based on the width of the striped portion of the JFET portion 3 and the concentration of n-type impurities. Therefore, the width and n-type impurity concentration of the striped portion of the JFET section 3 are set so that the JFET section 3 is pinched off when the voltage becomes slightly higher than the drain voltage Vd during normal operation. is doing. Therefore, it is possible to pinch off the JFET unit 3 even with a low drain voltage Vd. In this way, by making the JFET unit 3 immediately pinch off when the drain voltage Vd becomes higher than the voltage during normal operation, a low saturation current can be maintained, and further, due to a load short circuit or the like. It is possible to improve the withstand capacity of the SiC semiconductor device.

このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。 In this way, the JFET unit 3 and the electric field block layer 4 function as the saturation current suppression layer, and by exerting the saturation current suppression effect, the SiC semiconductor device capable of further achieving both low on-resistance and low saturation current is obtained. Is possible.

また、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造に対して電界ブロック層４を構成する各短冊状の部分が交差するように配置されている。このため、ｎ－型層２側から見て、電界ブロック層４によってトレンチゲート構造の一部が覆われて隠れるレイアウトになる。そして、電界ブロック層４はソース電位とされていることから、トレンチゲート構造のうち電界ブロック層４で覆われている部分については、底部もｐ型ベース領域６からの突出部の両側面も、両方共に、ゲート－ドレイン間容量Ｃｇｄに含まれなくなる。このため、ゲート－ドレイン間容量Ｃｇｄを低減できて、低帰還容量を実現することが可能となる。よって、スイッチング特性を良好にすることが可能となる。 Further, in the SiC semiconductor device of the present embodiment, each strip-shaped portion constituting the electric field block layer 4 is arranged so as to intersect with the trench gate structure. Therefore, when viewed from the n - type layer 2, the electric field block layer 4 covers and hides a part of the trench gate structure. Since the electric field block layer 4 has a source potential, the bottom portion and both side surfaces of the protrusion from the p-type base region 6 of the trench gate structure covered with the electric field block layer 4 are also formed. Both are no longer included in the gate-drain capacitance Cgd. Therefore, the gate-drain capacitance Cgd can be reduced, and a low feedback capacitance can be realized. Therefore, it is possible to improve the switching characteristics.

ここで、上記したように、縦型ＭＯＳＦＥＴのオンオフ動作を行う際には、配線インダクタンスによるサージ電圧の発生に起因して素子破壊が生じることが懸念される。これに対して、本実施形態では、ドレイン電圧Ｖｄが低電圧であるときには電界ブロック層４が完全空乏化せず、高電圧になったときには電界ブロック層４が完全空乏化するような設定とすることで、サージ電圧を抑制することが可能となった。以下、これについて説明する。 Here, as described above, when the vertical MOSFET is turned on and off, there is a concern that element destruction may occur due to the generation of a surge voltage due to the wiring inductance. On the other hand, in the present embodiment, the electric field block layer 4 is not completely depleted when the drain voltage Vd is low, and the electric field block layer 4 is completely depleted when the drain voltage Vd is high. This made it possible to suppress the surge voltage. This will be described below.

図３は、シミュレーションにより、従来構造と本実施形態の構造について、ドレイン電圧Ｖｄが変化した場合のゲート－ドレイン間容量Ｃｇｄの変化について調べたときの結果を示している。破線が従来構造、実線が本実施形態の構造を示している。従来構造は、ＪＦＥＴ部３および電界ブロック層４を備えていない構造である。本実施形態の構造は、電界ブロック層４について、ドレイン電圧Ｖｄが低電圧のときには完全空乏化せず、ドレイン電圧Ｖｄが６００Ｖ以上のように高電圧になったときに完全空乏化する構造である。図４では、Ｌ負荷の駆動を想定して、上アームと下アームに本実施形態の縦型ＭＯＳＦＥＴを配置してオンオフを繰り返すシミュレーションを行っている。具体的には、寄生インダクタンスを２０［ｎＨ］とした場合に、ドレイン電圧Ｖｄを３００、５００、６５０［Ｖ］というように変化させ、ドレイン電流Ｉｄを２００［Ａ］としてゲート－ドレイン間容量Ｃｇｄをシミュレーション解析した。 FIG. 3 shows the results of investigating the change in the gate-drain capacitance Cgd when the drain voltage Vd changes between the conventional structure and the structure of the present embodiment by simulation. The broken line shows the conventional structure, and the solid line shows the structure of this embodiment. The conventional structure is a structure that does not include the JFET unit 3 and the electric field block layer 4. The structure of the present embodiment is a structure in which the electric field block layer 4 is not completely depleted when the drain voltage Vd is low, but is completely depleted when the drain voltage Vd becomes high such as 600 V or more. .. In FIG. 4, assuming that the L load is driven, the vertical MOSFETs of the present embodiment are arranged on the upper arm and the lower arm, and a simulation of repeating on / off is performed. Specifically, when the parasitic inductance is 20 [nH], the drain voltage Vd is changed to 300, 500, 650 [V], the drain current Id is 200 [A], and the gate-drain capacitance Cgd. Was simulated and analyzed.

図３に示されているように、従来構造と比較して本実施形態の構造では、全体的に、ゲート－ドレイン間容量Ｃｇｄを低減できている。ただし、本実施形態の構造では、ドレイン電圧Ｖｄが高電圧になると、徐々にゲート－ドレイン間容量Ｃｇｄが増加していき、例えば６００Ｖを超えると電界ブロック層４が完全空乏化することで、ゲート－ドレイン間容量Ｃｇｄが大きくなっている。これは、電界ブロック層４が完全空乏化することにより、電界ブロック層４がソース電位ではなくなって、トレンチゲート構造のうち電界ブロック層４で覆われていた部分も容量として機能することになるためである。したがって、ドレイン電圧Ｖｄが高電圧になったときにはゲート－ドレイン間容量Ｃｇｄが大きくなることで帰還容量を増加させられ、ドレイン電流の電流変化を小さくすることが可能となる。このため、サージ電圧を低減することが可能となる。 As shown in FIG. 3, in the structure of the present embodiment as compared with the conventional structure, the gate-drain capacitance Cgd can be reduced as a whole. However, in the structure of the present embodiment, when the drain voltage Vd becomes high, the gate-drain capacitance Cgd gradually increases, and when it exceeds 600 V, for example, the electric field block layer 4 is completely depleted, so that the gate is gated. -The drain capacity Cgd is large. This is because the electric field block layer 4 is completely depleted, so that the electric field block layer 4 is no longer the source potential, and the portion of the trench gate structure covered by the electric field block layer 4 also functions as a capacitance. Is. Therefore, when the drain voltage Vd becomes high, the gate-drain capacitance Cgd becomes large, so that the feedback capacitance can be increased and the change in the drain current can be reduced. Therefore, it is possible to reduce the surge voltage.

すなわち、ドレイン電流の電流変化をｄｉ／ｄｔ、ゲート電圧をＶｇ、ゲート抵抗をＲｇとすると、電流変化ｄｉ／ｄｔは次式で表される。このため、ゲート－ドレイン間容量Ｃｇｄが増加することで電流変化ｄｉ／ｄｔを小さくできる。そして、配線インダクタンスをＬとすると、サージ電圧はＬ・ｄｉ／ｄｔで示されることから、電流変化を小さくできることで、サージ電圧の抑制が可能になる。 That is, assuming that the current change of the drain current is di / dt, the gate voltage is Vg, and the gate resistance is Rg, the current change di / dt is expressed by the following equation. Therefore, the current change di / dt can be reduced by increasing the gate-drain capacitance Cgd. When the wiring inductance is L, the surge voltage is indicated by L · di / dt. Therefore, the surge voltage can be suppressed by reducing the current change.

（数２）
ｄｉ／ｄｔ∝Ｖｇ／（Ｒｇ×Ｃｇｄ）
具体的に、ドレイン電圧Ｖｄの大きさを変化させてターンオフ時サージ電圧の大きさの変化を調べた。図４は、その結果を示した図である。この図に示されるように、ドレイン電圧Ｖｄが低電圧のときにはサージ電圧ΔＶが大きくなっているが、高電圧になるとサージ電圧ΔＶが小さくなっている。具体的には、ドレイン電圧Ｖｄが３００Ｖのときにはサージ電圧ΔＶが１９０Ｖであったのが、ドレイン電圧Ｖｄが６５０Ｖのときにはサージ電圧ΔＶが１３４Ｖに低下していた。このように、ドレイン電圧Ｖｄが高電圧になったときに、サージ電圧を抑制でき、素子破壊の抑制が可能となると共にスイッチング特性の良好なトレンチゲート構造の半導体素子を有する半導体装置とすることが可能となる。 (Number 2)
di / dt∝Vg / (Rg × Cgd)
Specifically, the change in the magnitude of the surge voltage at turn-off was investigated by changing the magnitude of the drain voltage Vd. FIG. 4 is a diagram showing the results. As shown in this figure, when the drain voltage Vd is low, the surge voltage ΔV is large, but when the drain voltage Vd is high, the surge voltage ΔV is small. Specifically, when the drain voltage Vd was 300V, the surge voltage ΔV was 190V, but when the drain voltage Vd was 650V, the surge voltage ΔV dropped to 134V. As described above, when the drain voltage Vd becomes high, the surge voltage can be suppressed, the element destruction can be suppressed, and the semiconductor device having a semiconductor element having a trench gate structure with good switching characteristics can be obtained. It will be possible.

ここで、ドレイン電圧Ｖｄが高電圧になったときに電界ブロック層４が完全空乏化する条件について説明する。 Here, the condition that the electric field block layer 4 is completely depleted when the drain voltage Vd becomes high will be described.

例えば、図１に示したＳｉＣ半導体装置において、ＪＦＥＴ部３のうちのストライプ状とされている部分の各部の電荷をＱＪＦＥＴ［Ｃ］、ｎ－型層２の電荷をＱｄｒｉｆｔ［Ｃ］、電界ブロック層４の電荷をＱｐ［Ｃ］とする。この場合、次の数式３を満たすことで、電界ブロック層４が完全空乏化するようにできる。 For example, in the SiC semiconductor device shown in FIG. 1, the charge of each of the striped portions of the JFET portion 3 is Q JFET [C], and the charge of the n - type layer 2 is Q drift [C]. Let the charge of the electric field block layer 4 be Qp [C]. In this case, the electric field block layer 4 can be completely depleted by satisfying the following equation 3.

（数３）
ＱＪＦＥＴ＋Ｑｄｒｉｆｔ＞Ｑｐ
そして、電荷は体積×電荷密度で表されることから、奥行方向となるＹ方向の寸法を１ｃｍとして規格化すると、上記数式３は、次の数式４のように変換される。なお、数式４において、ｑは素電荷［Ｃ］、ＮＪＦＥＴはＪＦＥＴ部３のｎ型不純物濃度［ｃｍ－３］である。また、図５に示すように、ＬＪＦＥＴはＪＦＥＴ部３のうちのストライプ状とされている部分の各部の幅［ｃｍ］、ｄＪＦＥＴはＪＦＥＴ部３のうちのストライプ状とされている部分の各部や電界ブロック層４の厚み［ｃｍ］である。図５では、簡略化のためにＪＦＥＴ部３を電界ブロック層４との間にのみ備えた構造で示してある。また、αはｎ－型層２の厚みを１とした場合における実効的な空乏層端の厚さの割合［無次元単位］である。図５に示すように、電界ブロック層４の底部に向かって入り込んでいくように空乏層が広がっていくため、電界ブロック層４の底部から空乏層端までの距離を空乏層端の厚さと想定している。ｄｄｒｉｆｔとＮｄは、それぞれ、ｎ－型層２の厚み［ｃｍ］とｎ型不純物濃度［ｃｍ－３］、ＪＦＥＴピッチは、ＪＦＥＴ部３のうちのストライプ状とされている部分の各部のピッチ［ｃｍ］、ＮＤＰは電界ブロック層４のｐ型不純物濃度［ｃｍ－３］である。 (Number 3)
Q JFET + Q drive > Q p
Since the charge is expressed by volume × charge density, if the dimension in the Y direction, which is the depth direction, is standardized as 1 cm, the above formula 3 is converted as in the following formula 4. In Equation 4, q is the elementary charge [C], and NJFET is the n-type impurity concentration [cm -3 ] of the JFET unit 3. Further, as shown in FIG. 5, the L JFET is the width [cm] of each of the striped portions of the JFET portion 3, and the d JFET is the striped portion of the JFET portion 3. The thickness [cm] of each part and the electric field block layer 4. FIG. 5 shows a structure in which the JFET unit 3 is provided only between the electric field block layer 4 and the electric field block layer 4 for simplification. Further, α is an effective ratio of the thickness of the edge of the depletion layer [dimensionless unit] when the thickness of the n - type layer 2 is 1. As shown in FIG. 5, since the depletion layer expands so as to enter toward the bottom of the electric field block layer 4, the distance from the bottom of the electric field block layer 4 to the end of the depletion layer is assumed to be the thickness of the depletion layer edge. is doing. The ddrift and Nd are the thickness [cm] and the n-type impurity concentration [cm -3 ] of the n - type layer 2, respectively, and the JFET pitch is the pitch of each of the striped portions of the JFET portion 3. [Cm] and NDP are the p-type impurity concentration [cm -3 ] of the electric field block layer 4.

（数４）
ｑ×（ＬＪＦＥＴ×ｄＪＦＥＴ×ＮＪＦＥＴ＋α×ｄｄｒｉｆｔ×ＪＦＥＴピッチ×Ｎｄ）［Ｃ］
＞ｑ×（ＪＦＥＴピッチ－ＬＪＦＥＴ）×ｄＪＦＥＴ×ＮＤＰ［Ｃ］
この数式４を満たすように、電界ブロック層４の深さｄＪＦＥＴやｐ型不純物濃度ＮＤＰ、幅が決定されている。電界ブロック層４の幅については、ＪＦＥＴ部３の幅ＬＪＦＥＴとＪＦＥＴピッチから決まることから、これらを加味して設定すれば良い。 (Number 4)
q × (L JFET × d JFET × N JFET + α × d drift × JFET pitch × Nd) [C]
> Q × (JFET pitch-L JFET ) × d JFET × N DP [C]
The depth d JFET , the p-type impurity concentration NDP , and the width of the electric field block layer 4 are determined so as to satisfy this equation 4. Since the width of the electric field block layer 4 is determined by the width L JFET of the JFET unit 3 and the JFET pitch, these may be taken into consideration when setting.

すなわち、電界ブロック層４のｐ型不純物濃度ＮＤＰと厚みｄＪＦＥＴおよび幅の関係について、α、ＪＦＥＴ部３の幅ＬＪＦＥＴや厚みｄＪＦＥＴおよびｎ型不純物濃度ＮＪＦＥＴ、ｎ－型層２のｎ型不純物濃度Ｎｄや厚みｄｄｒｉｆｔ、ＪＦＥＴピッチに基づいて決められる。一例を挙げると、電界ブロック層４のｐ型不純物濃度ＮＤＰと幅の関係は図６のようになる。ここでは、α＝０．４、ＪＦＥＴ部３のｎ型不純物濃度ＮＪＦＥＴを１．０×１０１７／ｃｍ３で厚みｄＪＦＥＴを０．７μｍ、ｎ－型層２のｎ型不純物濃度Ｎｄを１．５５×１０１６／ｃｍ３、ＪＦＥＴピッチを１．３μｍとしてある。なお、電界ブロック層４の厚みについては、ＪＦＥＴ部３の厚みｄＪＦＥＴと同じとして計算してある。また、ＪＦＥＴ部３の幅ＬＪＦＥＴと電界ブロック層４の幅を足した値がＪＦＥＴピッチとなることから、ＪＦＥＴピッチから電界ブロック層４の幅を引き算した値となる。 That is, regarding the relationship between the p-type impurity concentration NDP of the electric field block layer 4 and the thickness d JFET and the width, the width L JFET and the thickness d JFET and the n-type impurity concentration N JFET of the α, JFET unit 3 and the n - type layer 2 It is determined based on the n-type impurity concentration Nd, the thickness ddrift , and the JFET pitch. As an example, the relationship between the p-type impurity concentration NDP of the electric field block layer 4 and the width is as shown in FIG. Here, α = 0.4, the n-type impurity concentration N JFET of the JFET unit 3 is 1.0 × 10 17 / cm 3 , the thickness d JFET is 0.7 μm, and the n-type impurity concentration Nd of the n - type layer 2 is set. 1.55 × 10 16 / cm 3 , JFET pitch is 1.3 μm. The thickness of the electric field block layer 4 is calculated as being the same as the thickness d JFET of the JFET unit 3. Further, since the value obtained by adding the width L JFET of the JFET unit 3 and the width of the electric field block layer 4 is the JFET pitch, it is the value obtained by subtracting the width of the electric field block layer 4 from the JFET pitch.

この図に示した破線よりも上の領域と下の領域が、それぞれ、ドレイン電圧Ｖｄが高電圧、ここでは６５０Ｖとなったときに電界ブロック層４が完全空乏化しない領域と完全空乏化する領域となる。この図に示されるように、電界ブロック層４のｐ型不純物濃度ＮＤＰが大きくするほど幅が小さくなる関係となり、完全空乏化する領域となる関係に設定すれば良い。 The region above and below the broken line shown in this figure is a region where the electric field block layer 4 is not completely depleted and a region where it is completely depleted when the drain voltage Vd becomes a high voltage, here 650 V, respectively. Will be. As shown in this figure, the width becomes smaller as the p-type impurity concentration NDP of the electric field block layer 4 increases, and the relationship may be set so that the region becomes completely depleted.

以上説明したように、本実施形態では、電界ブロック層４を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Ｖｄが高電圧になったときに電界ブロック層４が完全空乏化するようにしている。このため、ドレイン電圧Ｖｄが高電圧になったときにゲート－ドレイン間容量Ｃｇｄが大きくなることで帰還容量を増加させられ、ドレイン電流の電流変化を小さくすることが可能となる。このため、サージ電圧を低減することが可能となる。これにより、ドレイン電圧Ｖｄが高電圧になったときに、サージ電圧を抑制でき、素子破壊の抑制が可能となると共にスイッチング特性の良好なトレンチゲート構造の半導体素子を有する半導体装置とすることが可能となる。 As described above, in the present embodiment, in the structure in which the electric field block layer 4 is formed to obtain a low saturation current and a low on-resistance while obtaining a withstand voltage, when the drain voltage Vd becomes high. The electric field block layer 4 is completely depleted. Therefore, when the drain voltage Vd becomes high, the gate-drain capacitance Cgd becomes large, so that the feedback capacitance can be increased and the change in the drain current can be reduced. Therefore, it is possible to reduce the surge voltage. As a result, when the drain voltage Vd becomes high, the surge voltage can be suppressed, element destruction can be suppressed, and a semiconductor device having a semiconductor element having a trench gate structure with good switching characteristics can be obtained. It becomes.

また、トレンチゲート構造から電界ブロック層４が離れた位置に形成されていることから、ｎ－型層２側から見てトレンチゲート構造のうち電界ブロック層４と交差する部分についてもチャネルが生成されるようにでき、チャネル抵抗の増加を抑制できる。 Further, since the electric field block layer 4 is formed at a position away from the trench gate structure, channels are also generated in the portion of the trench gate structure that intersects with the electric field block layer 4 when viewed from the n - type layer 2 side. It is possible to suppress an increase in channel resistance.

また、飽和電流抑制層の全体の面積に対して電界ブロック層４の総面積が３０％以上となるようにしているため、ドレイン電圧Ｖｄが低電圧の際には、よりゲート－ドレイン間容量Ｃｇｄの低減が図れ、より低帰還容量を実現することが可能となる。ただし、飽和電流抑制層の全体の面積に対して電界ブロック層４の総面積が大きすぎると、ＪＦＥＴ部３の面積が少なくなってオン抵抗を増加させてしまう。このため、飽和電流抑制層の全体の面積に対して電界ブロック層４の総面積が６０％以下となるようにしており、オン抵抗の増加が抑制されるようにしている。 Further, since the total area of the electric field block layer 4 is 30% or more of the total area of the saturation current suppression layer, when the drain voltage Vd is low, the gate-drain capacitance Cgd is higher. Can be reduced, and a lower feedback capacity can be realized. However, if the total area of the electric field block layer 4 is too large with respect to the total area of the saturation current suppression layer, the area of the JFET unit 3 becomes small and the on-resistance increases. Therefore, the total area of the electric field block layer 4 is set to 60% or less with respect to the total area of the saturation current suppression layer, so that the increase in on-resistance is suppressed.

さらに、電界ブロック層４については、どこかの部位と接続されることでソース電位とされれば良いが、本実施形態の場合、縦型ＭＯＳＦＥＴの各セルにおいて、ｐ型ディープ層７やｐ型ベース領域６およびｐ型連結層１０を介してソース電極１５に接続してある。このため、各セルにおいて、電界ブロック層４をソース電位に固定することが可能となる。 Further, the electric field block layer 4 may be connected to some part to obtain the source potential, but in the case of the present embodiment, the p-type deep layer 7 or the p-type is used in each cell of the vertical MOSFET. It is connected to the source electrode 15 via the base region 6 and the p-type connecting layer 10. Therefore, in each cell, the electric field block layer 4 can be fixed to the source potential.

仮に、電界ブロック層４をソース電位に固定するために接続される部位が遠くなると、縦型ＭＯＳＦＥＴを高速スイッチング駆動した際に、電界ブロック層４からソース電極１５に抜ける電流経路が長くなり、電界ブロック層４を通じての充放電時間が長くなる。これにより、スイッチング時間が長くなり、スイッチング損失を増大させてしまう。このため、本実施形態のように、電界ブロック層４を各セルでソース電位に固定できることで、電界ブロック層４からソース電極１５に抜ける電流経路を短くでき、電界ブロック層４を通じての充放電時間を短くできる。よって、スイッチング時間を短くできて、スイッチング損失を低減することが可能となる。 If the part connected to fix the electric field block layer 4 to the source potential is far away, the current path from the electric field block layer 4 to the source electrode 15 becomes long when the vertical MOSFET is driven for high-speed switching, and the electric field becomes electric. The charge / discharge time through the block layer 4 becomes long. This increases the switching time and increases the switching loss. Therefore, as in the present embodiment, since the electric field block layer 4 can be fixed to the source potential in each cell, the current path from the electric field block layer 4 to the source electrode 15 can be shortened, and the charge / discharge time through the electric field block layer 4 can be shortened. Can be shortened. Therefore, the switching time can be shortened and the switching loss can be reduced.

なお、電界ブロック層４からソース電極１５に抜ける電流経路を短くするためには、電界ブロック層４とｐ型連結層１０との間に位置するｐ型ディープ層７やｐ型ベース領域６の深さについても短くすると好ましい。例えば、ｐ型ディープ層７およびｐ型ベース領域６の深さを５μｍ以下にすると、より良好なスイッチング特性を得ることが可能となる。 In order to shorten the current path from the electric field block layer 4 to the source electrode 15, the depth of the p-type deep layer 7 and the p-type base region 6 located between the electric field block layer 4 and the p-type connecting layer 10 is to be shortened. It is also preferable to shorten the sauce. For example, when the depth of the p-type deep layer 7 and the p-type base region 6 is set to 5 μm or less, better switching characteristics can be obtained.

また、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度の濃淡については任意であるが、本実施形態では、ＪＦＥＴ部３よりもｎ型電流分散層５の方がｎ型不純物濃度を高くしてある。ｎ型電流分散層５のｎ型不純物濃度がＪＦＥＴ部３よりも高いと、ｎ型電流分散層５側から電界ブロック層４に空乏層が広がり易くなり、電界ブロック層４が完全空乏化し易くなる。このため、本実施形態のような濃度関係とすることで、電界ブロック層４が完全空乏化し易くなるようにできる。 Further, the density of the n-type impurity concentration between the JFET unit 3 and the n-type current dispersion layer 5 is arbitrary, but in the present embodiment, the n-type current dispersion layer 5 has the n-type impurity concentration more than the JFET unit 3. Is raised. When the concentration of the n-type impurity in the n-type current dispersion layer 5 is higher than that in the JFET section 3, the depletion layer tends to spread from the n-type current dispersion layer 5 side to the electric field block layer 4, and the electric field block layer 4 tends to be completely depleted. .. Therefore, the electric field block layer 4 can be easily completely depleted by setting the concentration relationship as in the present embodiment.

次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図７Ａ～図７Ｇに示す製造工程中の断面図を参照して説明する。 Next, regarding a method for manufacturing a SiC semiconductor device including a vertical MOSFET having an n-channel type inverted trench gate structure according to the present embodiment, refer to the cross-sectional views during the manufacturing process shown in FIGS. 7A to 7G. explain.

〔図７Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ－型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させるか、もしくはｎ－型層２に対してｎ型不純物をイオン注入することでＪＦＥＴ部３を形成する。 [Step shown in FIG. 7A]
First, an n + type substrate 1 is prepared as a semiconductor substrate. Then, an n - type layer 2 made of SiC is formed on the main surface of the n + type substrate 1 by epitaxial growth using a CVD (chemical vapor deposition) apparatus (not shown). At this time, a so-called epi-board in which the n - type layer 2 is previously grown on the main surface of the n + type substrate 1 may be used. Then, the JFET section 3 made of SiC is epitaxially grown on the n - type layer 2, or the n - type impurity is ion-implanted into the n-type layer 2 to form the JFET section 3.

なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。 The epitaxial growth is carried out by introducing a gas as an n-type dopant, for example, nitrogen gas, in addition to silane and propane which are raw materials for SiC.

〔図７Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１７を配置したのち、マスク１７をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。このとき、ドレイン電圧Ｖｄが高電圧となったときに完全空乏化する条件となるように電界ブロック層４の幅や深さおよびｐ型不純物濃度を設定している。その後、マスク１７を除去する。 [Step shown in FIG. 7B]
After arranging the mask 17 on the surface of the JFET unit 3, the mask 17 is patterned to open the region to be formed of the electric field block layer 4. Then, the electric field block layer 4 is formed by ion-implanting the p-type impurities. At this time, the width and depth of the electric field block layer 4 and the p-type impurity concentration are set so as to be a condition for complete depletion when the drain voltage Vd becomes high. After that, the mask 17 is removed.

なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させた後、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（ＴＭＡ）を導入すれば良い。 Although the electric field block layer 4 is formed by ion implantation here, the electric field block layer 4 may be formed by a method other than ion implantation. For example, the JFET section 3 is selectively anisotropically etched to form a recess at a position corresponding to the electric field block layer 4, and a p-type impurity layer is epitaxially grown on the recess, and then the recess is formed on the JFET section 3. The p-type impurity layer is flattened in the portion to be formed to form the electric field block layer 4. In this way, the electric field block layer 4 can also be formed by epitaxial growth. When the p-type SiC is epitaxially grown, a gas serving as a p-type dopant, for example, trimethylaluminum (TMA) may be introduced in addition to the raw material gas of the SiC.

〔図７Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層５を形成する。そして、ｎ型電流分散層５の上に、ｐ型ディープ層７の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層７を形成する。 [Step shown in FIG. 7C]
Subsequently, the n-type current dispersion layer 5 is formed by epitaxially growing the n-type SiC on the JFET unit 3 and the electric field block layer 4. Then, a mask (not shown) in which the region to be formed of the p-type deep layer 7 is opened is placed on the n-type current dispersion layer 5. Then, the p-type deep layer 7 is formed by ion-implanting the p-type impurities from above the mask.

なお、ｐ型ディープ層７についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層４と同様に、ｎ型電流分散層５に対して凹部を形成したのち、ｐ型不純物層をエピタキシャル成長させ、さらにｐ型不純物層の平坦化を行うことで、ｐ型ディープ層７を形成するようにしても良い。また、ｐ型ディープ層７を形成してからイオン注入等によってｎ型電流分散層５を形成しても良い。 Although the p-type deep layer 7 is also formed by ion implantation, it can also be formed by a method other than ion implantation. For example, similarly to the electric field block layer 4, a p-type deep layer is formed by forming a recess in the n-type current dispersion layer 5, epitaxially growing the p-type impurity layer, and further flattening the p-type impurity layer. 7 may be formed. Further, the p-type deep layer 7 may be formed and then the n-type current dispersion layer 5 may be formed by ion implantation or the like.

〔図７Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層５およびｐ型ディープ層７の上にｐ型ベース領域６およびｎ型ソース領域８を順にエピタキシャル成長させる。例えば、同じＣＶＤ装置内において、まずはｐ型ドーパントとなるガスを導入したエピタキシャル成長によってｐ型ディープ層７を形成する。続いて、ｐ型ドーパントとなるガスの導入を停止したのち、今度はｎ型ドーパントとなるガスを導入したエピタキシャル成長によってｎ型ソース領域８を形成する。 [Step shown in FIG. 7D]
Using a CVD device (not shown), the p-type base region 6 and the n-type source region 8 are sequentially epitaxially grown on the n-type current dispersion layer 5 and the p-type deep layer 7. For example, in the same CVD apparatus, the p-type deep layer 7 is first formed by epitaxial growth in which a gas serving as a p-type dopant is introduced. Subsequently, after the introduction of the gas serving as the p-type dopant is stopped, the n-type source region 8 is formed by epitaxial growth in which the gas serving as the n-type dopant is introduced.

〔図７Ｅに示す工程〕
ｎ型ソース領域８の上にｐ型連結層１０の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からｐ型不純物をイオン注入したのち、活性化のために１５００℃以上の熱処理を行う。イオン注入する元素としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いている。これにより、ｎ型ソース領域８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１０を形成することができる。 [Step shown in FIG. 7E]
A mask (not shown) having an opening at a position where the p-type connecting layer 10 is planned to be formed is placed on the n-type source region 8. Then, after ion-implanting p-type impurities from above the mask, heat treatment at 1500 ° C. or higher is performed for activation. As the element to be ion-implanted, either one or both of boron (B) and aluminum (Al) is used. Thereby, the n-type source region 8 can be impacted by ion implantation of the p-type impurity to form the p-type connecting layer 10.

〔図７Ｆに示す工程〕
ｎ型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１を形成する。 [Step shown in FIG. 7F]
After forming a mask (not shown) on the n-type source region 8 or the like, the region to be formed of the gate trench 11 in the mask is opened. Then, the gate trench 11 is formed by performing anisotropic etching such as RIE (Reactive Ion Etching) using a mask.

〔図７Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１２を形成し、ゲート絶縁膜１２によってゲートトレンチ１１の内壁面上およびｎ型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１内にＰｏｌｙ－Ｓｉを残すことでゲート電極１３を形成する。これにより、トレンチゲート構造が完成する。 [Step shown in FIG. 7G]
Then, the mask is removed and then, for example, thermal oxidation is performed to form the gate insulating film 12, and the gate insulating film 12 covers the inner wall surface of the gate trench 11 and the surface of the n-type source region 8. Then, after depositing Poly-Si doped with p-type impurities or n-type impurities, this is etched back, and at least Poly-Si is left in the gate trench 11 to form the gate electrode 13. This completes the trench gate structure.

この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１３およびゲート絶縁膜１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１４を形成する。また、図示しないマスクを用いて層間絶縁膜１４にｎ型ソース領域８およびｐ型連結層１０を露出させるコンタクトホールを形成する。そして、層間絶縁膜１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１５やゲート配線層を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。 Although the subsequent steps are not shown, the following steps are performed. That is, an interlayer insulating film 14 composed of, for example, an oxide film is formed so as to cover the surfaces of the gate electrode 13 and the gate insulating film 12. Further, a contact hole for exposing the n-type source region 8 and the p-type connecting layer 10 is formed in the interlayer insulating film 14 using a mask (not shown). Then, after forming an electrode material composed of, for example, a laminated structure of a plurality of metals on the surface of the interlayer insulating film 14, the source electrode 15 and the gate wiring layer are formed by patterning the electrode material. Further, the drain electrode 16 is formed on the back surface side of the n + type substrate 1. In this way, the SiC semiconductor device according to the present embodiment is completed.

（第１実施形態の変形例）
上記第１実施形態では、ＪＦＥＴ部３の一部が電界ブロック層４の下方にも形成されるようにしており、ＪＦＥＴ部３のうちストライプ状とされている部分が電界ブロック層４の下方において連結した状態になっている。しかしながら、これは一例を示したに過ぎず、例えば図８に示すように、電界ブロック層４の下方にはＪＦＥＴ部３が形成されていなくても良い。少なくとも、ＪＦＥＴ部３のうちストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっていれば良い。 (Variation example of the first embodiment)
In the first embodiment, a part of the JFET section 3 is also formed below the electric field block layer 4, and the striped portion of the JFET section 3 is below the electric field block layer 4. It is in a connected state. However, this is only an example, and as shown in FIG. 8, for example, the JFET portion 3 may not be formed below the electric field block layer 4. At least, each of the striped portions of the JFET portion 3 may be in a state of being arranged between the plurality of electric field block layers 4.

また、ＪＦＥＴ部３のうち電界ブロック層４の下方に形成される部分を形成する場合、図９に示すように、この下方部３ａの不純物濃度がＪＦＥＴ部３のうちストライプ状の部分よりもｎ型不純物濃度が高くなるようにすると良い。このようにすると、下方部３ａから電界ブロック層４への空乏層の広がりを促進することが可能となる。このため、より電界ブロック層４が完全空乏化し易くなるようにできる。 Further, when forming a portion of the JFET portion 3 formed below the electric field block layer 4, as shown in FIG. 9, the impurity concentration of the lower portion 3a is n more than that of the striped portion of the JFET portion 3. It is preferable to increase the concentration of type impurities. By doing so, it becomes possible to promote the spread of the depletion layer from the lower portion 3a to the electric field block layer 4. Therefore, the electric field block layer 4 can be made easier to be completely depleted.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＦＥＴ部３の構成を異ならせたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
The second embodiment will be described. This embodiment has a different configuration of the JFET unit 3 from the first embodiment, and the other parts are the same as those of the first embodiment. Therefore, only the parts different from the first embodiment will be described.

図１０に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、ＪＦＥＴ部３を電界ブロック層４よりも下方に突出した構造としている。以下、ＪＦＥＴ部３のうち電界ブロック層４の間に位置している部分を上部３ｂと言い、電界ブロック層４よりも深くに位置している部分を底部３ｃと言う。 As shown in FIG. 10, in the present embodiment, the JFET portion 3 has a structure protruding below the electric field block layer 4 with respect to the SiC semiconductor device of the first embodiment. Hereinafter, the portion of the JFET portion 3 located between the electric field block layers 4 is referred to as an upper portion 3b, and the portion located deeper than the electric field block layer 4 is referred to as a bottom portion 3c.

本実施形態では、底部３ｃを電界ブロック層４が形成されていない位置にのみ形成されるようにしている。この底部３ｃのｎ型不純物濃度については、上部３ｂのｎ型不純物濃度と同じであっても良いが、ここでは上部３ｂを第１実施形態と同様のｎ型不純物濃度としつつ、底部３ｃのｎ型不純物濃度を上部３ｂよりも高くし、かつ、ｎ－型層２よりも高くしている。 In the present embodiment, the bottom portion 3c is formed only at a position where the electric field block layer 4 is not formed. The n-type impurity concentration of the bottom 3c may be the same as the n-type impurity concentration of the top 3b, but here, the n-type impurity concentration of the bottom 3c is set to the same n-type impurity concentration as in the first embodiment. The type impurity concentration is higher than that of the upper portion 3b and higher than that of the n - type layer 2.

このような構成にすると、縦型ＭＯＳＦＥＴのオン時には、電界ブロック層４から上部３ｂの下方に広がろうとする空乏層の広がりを底部３ｃで抑制することができるため、電流経路の幅が狭くなることが抑制される。したがって、オン抵抗の低減が図れる。 With such a configuration, when the vertical MOSFET is turned on, the spread of the depletion layer that tends to spread below the upper portion 3b from the electric field block layer 4 can be suppressed at the bottom portion 3c, so that the width of the current path becomes narrower. Is suppressed. Therefore, the on-resistance can be reduced.

一方、ドレイン電圧Ｖｄが高電圧になって電界ブロック層４側に空乏層が広がろうとするときに底部３ｃのｎ型不純物濃度が高いため、底部３ｃ側からの空乏層の広がりが促進される。これにより、電界ブロック層４が完全空乏化し易くなるようにできる。 On the other hand, when the drain voltage Vd becomes high and the depletion layer tries to spread to the electric field block layer 4, the concentration of n-type impurities in the bottom 3c is high, so that the depletion layer spreads from the bottom 3c side is promoted. .. This makes it easier for the electric field block layer 4 to be completely depleted.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して電界ブロック層４の構成を異ならせたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態において、ＪＦＥＴ部３を電界ブロック層４の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、ＪＦＥＴ部３が電界ブロック層４の下方に形成される構成や第２実施形態の構成にも適用できる。 (Third Embodiment)
The third embodiment will be described. This embodiment has a different configuration of the electric field block layer 4 from the first and second embodiments, and is the same as the first and second embodiments in other respects. Therefore, the first and second embodiments are the same. Only the part different from the embodiment will be described. Here, in the first embodiment, the configuration in which the JFET unit 3 is formed only between the electric field block layers 4 will be described by taking as an example the case where the present embodiment is applied, but the JFET unit 3 is the electric field block layer. It can also be applied to the configuration formed below 4 and the configuration of the second embodiment.

図１１に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、電界ブロック層４を２層構造としている。以下、電界ブロック層４のうちの上方部分を上部４ａと言い、その他の部分を基部４ｂと言う。そして、このような構成において、基部４ｂについては、第１実施形態で説明したｐ型不純物濃度としてあり、上部４ａのｐ型不純物濃度を基部４ｂに対して低くしている。 As shown in FIG. 11, in the present embodiment, the electric field block layer 4 has a two-layer structure with respect to the SiC semiconductor device of the first embodiment. Hereinafter, the upper portion of the electric field block layer 4 is referred to as an upper portion 4a, and the other portion is referred to as a base portion 4b. In such a configuration, the base 4b has the p-type impurity concentration described in the first embodiment, and the p-type impurity concentration of the upper portion 4a is lower than that of the base 4b.

このような構成にすると、ドレイン電圧Ｖｄが高電圧になって電界ブロック層４側に空乏層が広がろうとしたときに、低濃度とされた上部４ａへの空乏層の広がりが促進される。これにより、電界ブロック層４が完全空乏化し易くなるようにできる。 With such a configuration, when the drain voltage Vd becomes high and the depletion layer tries to spread on the electric field block layer 4 side, the depletion layer is promoted to spread to the upper portion 4a having a low concentration. This makes it easier for the electric field block layer 4 to be completely depleted.

（第３実施形態の変形例）
上記第３実施形態では、電界ブロック層４を上部４ａと基部４ｂに区画して、それぞれｐ型不純物濃度を異なるようにしたが、必ずしもｐ型不純物濃度が異なる領域として区画されている必要はない。すなわち、電界ブロック層４の下方位置から上方位置に向かって徐々にｐ型不純物濃度が低くなるようにし、上部４ａにおいてその下方位置よりもｐ型不純物濃度が低くなっていれば良い。 (Modified example of the third embodiment)
In the third embodiment, the electric field block layer 4 is partitioned into the upper portion 4a and the base portion 4b so that the p-type impurity concentrations are different from each other, but it is not always necessary to partition them as regions having different p-type impurity concentrations. .. That is, the p-type impurity concentration may be gradually lowered from the lower position to the upper position of the electric field block layer 4, and the p-type impurity concentration may be lower in the upper portion 4a than in the lower position.

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１～第３実施形態に対してＪＦＥＴ部３および電界ブロック層４の構成を異ならせたものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。なお、ここでも第１実施形態において、ＪＦＥＴ部３を電界ブロック層４の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、ＪＦＥＴ部３が電界ブロック層４の下方に形成される構成や第２、第３実施形態の構成にも適用できる。 (Fourth Embodiment)
The fourth embodiment will be described. This embodiment has different configurations of the JFET unit 3 and the electric field block layer 4 from the first to third embodiments, and the other parts are the same as those of the first to third embodiments. Only the parts different from the first to third embodiments will be described. Also here, in the first embodiment, the configuration in which the JFET unit 3 is formed only between the electric field block layers 4 will be described by taking as an example the case where the present embodiment is applied, but the JFET unit 3 is the electric field block layer. It can also be applied to the configuration formed below 4 and the configurations of the second and third embodiments.

図１２に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、ＪＦＥＴ部３が下方から上方に向かうに連れて幅広となり、逆に、電界ブロック層４が下方から上方に向かうに連れて幅狭となる構造としている。 As shown in FIG. 12, in the present embodiment, the JFET unit 3 becomes wider from the lower side to the upper side with respect to the SiC semiconductor device of the first embodiment, and conversely, the electric field block layer 4 becomes wider from the lower side to the upper side. The structure becomes narrower toward the end.

このような構成としても、上方において、電界ブロック層４の形成割合が低くなることから、ドレイン電圧Ｖｄが高電圧になって電界ブロック層４側に空乏層が広がろうとしたときに、上方側において電界ブロック層４への空乏層の広がりが促進される。これにより、電界ブロック層４が完全空乏化し易くなるようにできる。 Even with such a configuration, since the formation ratio of the electric field block layer 4 is low in the upper part, when the drain voltage Vd becomes high and the depletion layer tries to spread to the electric field block layer 4 side, the upper side The spread of the depletion layer to the electric field block layer 4 is promoted. This makes it easier for the electric field block layer 4 to be completely depleted.

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１～第４実施形態に対してＪＦＥＴ部３の構成を異ならせたものであり、その他については第１～第４実施形態と同様であるため、第１～第４実施形態と異なる部分についてのみ説明する。なお、ここでも第１実施形態において、ＪＦＥＴ部３を電界ブロック層４の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、ＪＦＥＴ部３が電界ブロック層４の下方に形成される構成や第２～第４実施形態の構成にも適用できる。 (Fifth Embodiment)
A fifth embodiment will be described. This embodiment has a different configuration of the JFET unit 3 from the first to fourth embodiments, and the other parts are the same as those of the first to fourth embodiments. Therefore, the first to fourth embodiments are made. Only the parts that differ from the form will be described. Also here, in the first embodiment, the configuration in which the JFET unit 3 is formed only between the electric field block layers 4 will be described by taking as an example the case where the present embodiment is applied, but the JFET unit 3 is the electric field block layer. It can also be applied to the configuration formed below 4 and the configurations of the second to fourth embodiments.

図１３に示すように、本実施形態では、電界ブロック層４の間に形成されたＪＦＥＴ部３について、２層構造としている。以下、ＪＦＥＴ部３のうちの上方部分を表層部３ｄと言い、その他の部分を基部３ｅと言う。そして、このような構成において、基部３ｅについては、第１実施形態で説明したｎ型不純物濃度としてあり、表層部３ｄのｎ型不純物濃度を基部３ｅに対して高くしている。 As shown in FIG. 13, in the present embodiment, the JFET portion 3 formed between the electric field block layers 4 has a two-layer structure. Hereinafter, the upper portion of the JFET portion 3 is referred to as a surface layer portion 3d, and the other portion is referred to as a base portion 3e. In such a configuration, the base portion 3e has the n-type impurity concentration described in the first embodiment, and the n-type impurity concentration of the surface layer portion 3d is higher than that of the base 3e.

このような構成にすると、ドレイン電圧Ｖｄが高電圧になって電界ブロック層４側に空乏層が広がろうとしたときに、高濃度とされた表層部３ｄからの空乏層の広がりが促進される。これにより、電界ブロック層４が完全空乏化し易くなるようにできる。 With such a configuration, when the drain voltage Vd becomes high and the depletion layer tries to spread on the electric field block layer 4 side, the depletion layer spreads from the surface layer portion 3d having a high concentration is promoted. .. This makes it easier for the electric field block layer 4 to be completely depleted.

（第５実施形態の変形例）
上記第５実施形態では、ＪＦＥＴ部３を表層部３ｄと基部３ｅに区画して、それぞれｎ型不純物濃度を異なるようにしたが、必ずしもｎ型不純物濃度が異なる領域として区画されている必要はない。すなわち、ＪＦＥＴ部３の下方位置から上方位置に向かって徐々にｎ型不純物濃度が高くなるようにし、表層部３ｄにおいてその下方位置よりもｎ型不純物濃度が高くなっていれば良い。 (Variation example of the fifth embodiment)
In the fifth embodiment, the JFET unit 3 is partitioned into the surface layer portion 3d and the base portion 3e so that the n-type impurity concentration is different from each other, but it is not always necessary to partition the n-type impurity concentration as a different region. .. That is, it is sufficient that the n-type impurity concentration is gradually increased from the lower position to the upper position of the JFET portion 3 and the n-type impurity concentration is higher in the surface layer portion 3d than in the lower position.

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１～第５実施形態に対してソース電極１５とのコンタクトとなるｐ型連結層１０のレイアウトを変更したものであり、その他については第１～第５実施形態と同様であるため、第１～第５実施形態と異なる部分についてのみ説明する。 (Sixth Embodiment)
The sixth embodiment will be described. In this embodiment, the layout of the p-type connecting layer 10 that is in contact with the source electrode 15 is changed with respect to the first to fifth embodiments, and the rest is the same as in the first to fifth embodiments. Therefore, only the parts different from the first to fifth embodiments will be described.

図１４に示すように、本実施形態では、ｐ型連結層１０をドット状とし、ストライプ状とされた電界ブロック層４それぞれと対応する位置にｐ型連結層１０が配置される構造としてある。 As shown in FIG. 14, in the present embodiment, the p-type connecting layer 10 has a dot shape, and the p-type connecting layer 10 is arranged at a position corresponding to each of the striped electric field block layers 4.

このように、ｐ型連結層１０のレイアウトについては、必ずしも直線状でなくても良い。また、レイアウトを変更したとしても、ｐ型連結層１０が電界ブロック層４と対応する位置に形成されるようにしてあれば、電界ブロック層４からソース電極１５に抜ける電流経路を短くでき、スイッチング損失を低減することができる。 As described above, the layout of the p-type connecting layer 10 does not necessarily have to be linear. Even if the layout is changed, if the p-type connecting layer 10 is formed at a position corresponding to the electric field block layer 4, the current path from the electric field block layer 4 to the source electrode 15 can be shortened, and switching can be performed. The loss can be reduced.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the claims.

（１）例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。 (1) For example, the above embodiments are not unrelated to each other, and can be appropriately combined unless the combination is clearly impossible.

（２）また、上記実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。 (2) Further, various dimensions such as impurity concentration, thickness, width, etc. of each part constituting the SiC semiconductor device shown in the above embodiment are shown only as an example.

（３）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。 (3) Further, in the above embodiment, an n-channel type vertical MOSFET in which the first conductive type is n-type and the second conductive type is p-type has been described as an example, but the conductive type of each component is described. It may be an inverted p-channel type vertical MOSFET. Further, in the above description, a vertical MOSFET has been described as an example as a semiconductor element, but the present invention can also be applied to an IGBT having a similar structure. In the case of the n-channel type IGBT, only the conductive type of the n + type substrate 1 is changed from the n-type to the p-type for each of the above-described embodiments, and the other structures and manufacturing methods are the same as those of the above-mentioned embodiments. Is.

（４）上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置について説明したが、ＳｉＣ以外の半導体材料、例えばＩＶ属半導体であるＳｉやＧｅ、Ｃ等やＧａＮ、ＡｌＮを用いた半導体装置に対しても本発明を適用可能である。 (4) In the above embodiment, the semiconductor device using SiC as the semiconductor material has been described, but for semiconductor materials other than SiC, for example, semiconductor devices using Si, Ge, C, etc., which are IV semiconductors, GaN, and AlN. The present invention can also be applied to this.

３ ＪＦＥＴ部
４ 電界ブロック層
５ ｎ型電流分散層
６ ｐ型ベース領域
７ ｐ型ディープ層
８ ｎ型ソース領域
１１ ゲートトレンチ
１３ ゲート電極
１５ ソース電極
１６ ドレイン電極
3 JFET part 4 Electric field block layer 5 n-type current dispersion layer 6 p-type base region 7 p-type deep layer 8 n-type source region 11 Gate trench 13 Gate electrode 15 Source electrode 16 Drain electrode

Claims (13)

反転型の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体基板（１）と、
前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、
前記第１導電型層の上に形成されていると共に前記半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、
前記第１導電型層上に形成され、前記電界ブロック層に挟まれて配置されている第１導電型の半導体からなるＪＦＥＴ部（３）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、
前記電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極（１５）と、
前記半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む前記半導体素子を備え、
前記ゲート電極へのゲート電圧の印加に基づいて前記トレンチゲート構造の側面に位置する前記ベース領域にチャネル領域が形成されて前記半導体素子をオンさせ、前記ゲート電圧の印加を停止することで前記半導体素子をオフする動作を行い、
前記電界ブロック層は、前記ソース電極と同電位とされ、前記半導体素子のオン時には完全空乏化されず、前記半導体素子のオフ時には前記ドレイン電極側に高電圧が印加されることで完全空乏化されるように該電界ブロック層の幅と深さおよび第１導電型不純物濃度が設定されている半導体装置。 A semiconductor device equipped with an inverting semiconductor element,
The first or second conductive type semiconductor substrate (1) and
A first conductive layer (2) formed on the semiconductor substrate and composed of a first conductive semiconductor having a lower impurity concentration than the semiconductor substrate.
It is composed of a second conductive type semiconductor formed on the first conductive type layer and having a linear portion having at least one direction as a longitudinal direction when viewed from the normal direction of the semiconductor substrate. The second conductive type electric field block layer (4) and
A JFET portion (3) formed on the first conductive type layer and made of a first conductive type semiconductor sandwiched between the electric field block layers and arranged.
A current dispersion layer (5) formed on the electric field block layer and the JFET portion and made of a first conductive type semiconductor having a higher concentration than the first conductive type layer.
A base region (6) made of a second conductive type semiconductor formed on the current dispersion layer, and
A source region (8) formed on the base region and made of a first conductive type semiconductor having a higher concentration of first conductive type impurities than the first conductive type layer.
A gate insulating film (12) covering the inner wall surface of the gate trench and a gate electrode arranged on the gate insulating film in a gate trench (11) formed deeper than the base region from the surface of the source region. A trench gate structure comprising (13) and having a plurality of lines arranged in a stripe shape with a direction intersecting the one direction as a longitudinal direction.
An interlayer insulating film (14) that covers the gate electrode and the gate insulating film and has a contact hole formed therein.
With the source electrode (15) brought into ohmic contact with the source region through the contact hole,
The semiconductor element including the drain electrode (16) formed on the back surface side of the semiconductor substrate is provided.
A channel region is formed in the base region located on the side surface of the trench gate structure based on the application of the gate voltage to the gate electrode, the semiconductor element is turned on, and the application of the gate voltage is stopped to stop the application of the gate voltage. Operate to turn off the element,
The electric field block layer has the same potential as the source electrode, and is not completely depleted when the semiconductor element is on, and is completely depleted by applying a high voltage to the drain electrode side when the semiconductor element is off. A semiconductor device in which the width and depth of the electric field block layer and the concentration of the first conductive type impurities are set so as to be such. 素電荷をｑ、前記ＪＦＥＴ部の第１導電型不純物濃度をＮＪＦＥＴ、該ＪＦＥＴ部のうち前記電界ブロック層の間に位置する部分の幅をＬＪＦＥＴ、該部分のピッチをＪＦＥＴピッチ、該ＪＦＥＴ部のうち前記電界ブロック層の間に位置する部分および前記電界ブロック層の深さをｄＪＦＥＴ、前記第１導電型層の厚みを１とした場合の実効的な空乏層端の厚さの割合をα、前記第１導電型層の厚みと第１導電型不純物濃度をそれぞれｄｄｒｉｆｔとＮｄ、前記電界ブロック層の第２導電型不純物濃度をＮＤＰとして、
ｑ×（ＬＪＦＥＴ×ｄＪＦＥＴ×ＮＪＦＥＴ＋α×ｄｄｒｉｆｔ×ＪＦＥＴピッチ×Ｎｄ）［Ｃ］
＞ｑ×（ＪＦＥＴピッチ－ＬＪＦＥＴ）×ｄＪＦＥＴ×ＮＤＰ［Ｃ］
が成り立つように、前記電界ブロック層の深さおよび第２導電型不純物濃度が設定されている請求項１に記載の半導体装置。 The prime charge is q, the concentration of the first conductive impurity in the JFET section is N JFET , the width of the portion of the JFET section located between the electric field block layers is L JFET , the pitch of the portion is JFET pitch, and the JFET. The ratio of the thickness of the effective depletion layer edge when the portion located between the electric field block layers and the depth of the electric field block layer is dJFET and the thickness of the first conductive type layer is 1. Is α, the thickness of the first conductive type layer and the concentration of the first conductive type impurity are ddrift and Nd, respectively, and the concentration of the second conductive type impurity of the electric field block layer is NDP .
q × (L JFET × d JFET × N JFET + α × d drift × JFET pitch × Nd) [C]
> Q × (JFET pitch-L JFET ) × d JFET × N DP [C]
The semiconductor device according to claim 1, wherein the depth of the electric field block layer and the concentration of the second conductive impurity are set so as to hold the above. 前記電界ブロック層および該電界ブロック層に挟まれた前記ＪＦＥＴ部を低飽和電流層として、前記第１導電型層側から見て、該低飽和電流層の面積のうちの前記電界ブロック層の形成されている面積の割合が３０％以上かつ６０％以下とされている請求項１または２に記載の半導体装置。 The electric field block layer and the JFET portion sandwiched between the electric field block layers are used as a low saturation current layer, and the electric field block layer is formed in the area of the low saturation current layer when viewed from the first conductive type layer side. The semiconductor device according to claim 1 or 2, wherein the ratio of the covered area is 30% or more and 60% or less. 前記ＪＦＥＴ部は、前記電界ブロック層の下方にも形成されており、該下方に形成された部分を下方部（３ａ）として、該下方部の方が前記ＪＦＥＴ部のうち前記電界ブロック層の間に位置している部分よりも第１導電型不純物濃度が高くされている請求項１ないし３のいずれか１つに記載の半導体装置。 The JFET portion is also formed below the electric field block layer, and the portion formed below is the lower portion (3a), and the lower portion is between the electric field block layers of the JFET portion. The semiconductor device according to any one of claims 1 to 3, wherein the concentration of the first conductive type impurity is higher than that of the portion located in. 前記ＪＦＥＴ部は、前記電界ブロック層の間に位置する部分と前記電界ブロック層よりも下方に突出した構造とされ、該ＪＦＥＴ部のうち前記電界ブロック層の間に位置する部分を上部（３ｂ）とし、前記電界ブロック層よりも下方に突出した部分を底部（３ｃ）として、前記底部が前記上部よりも第１導電型不純物濃度が高くされている請求項１ないし３のいずれか１つに記載の半導体装置。 The JFET portion has a structure in which a portion located between the electric field block layers and a portion protruding below the electric field block layer, and a portion of the JFET portion located between the electric field block layers is an upper portion (3b). The present invention is described in any one of claims 1 to 3, wherein the portion protruding downward from the electric field block layer is defined as the bottom portion (3c), and the bottom portion has a higher concentration of the first conductive type impurity than the upper portion. Semiconductor equipment. 前記電流分散層の方が前記ＪＦＥＴ部よりも第１導電型不純物濃度が高くされている請求項１ないし５のいずれか１つに記載の半導体装置。 The semiconductor device according to any one of claims 1 to 5, wherein the current dispersion layer has a higher concentration of first conductive impurities than the JFET portion. 前記電界ブロック層は、該電界ブロック層のうちの上部（４ａ）の方がそれよりも下方に位置する基部（４ｂ）よりも第２導電型不純物濃度が低くされている請求項１ないし６のいずれか１つに記載の半導体装置。 Claims 1 to 6 of the electric field block layer, wherein the upper portion (4a) of the electric field block layer has a lower concentration of the second conductive type impurity than the base portion (4b) located below the base portion (4a). The semiconductor device according to any one. 前記電界ブロック層は、該電界ブロック層の上部（４ａ）に向かうほど第２導電型不純物濃度が低くされている請求項１ないし６のいずれか１つに記載の半導体装置。 The semiconductor device according to any one of claims 1 to 6, wherein the electric field block layer has a lower concentration of second conductive impurities toward the upper portion (4a) of the electric field block layer. 前記ＪＦＥＴ部は、前記電界ブロック層の間に位置する部分において、該ＪＦＥＴ部の表層部（３ｄ）が該表層部よりも下方に位置する基部（３ｅ）よりも第１導電型不純物濃度が高くされている請求項１ないし８のいずれか１つに記載の半導体装置。 In the portion located between the electric field block layers, the JFET portion has a higher concentration of first conductive impurities than the base portion (3e) in which the surface layer portion (3d) of the JFET portion is located below the surface layer portion. The semiconductor device according to any one of claims 1 to 8. 前記ＪＦＥＴ部は、前記電界ブロック層の間に位置する部分において、該ＪＦＥＴ部の表層部（３ｄ）に向かうほど第１導電型不純物濃度が高くされている請求項１ないし８のいずれか１つに記載の半導体装置。 The JFET portion is one of claims 1 to 8 in which the concentration of the first conductive impurity is increased toward the surface layer portion (3d) of the JFET portion in the portion located between the electric field block layers. The semiconductor device described in. 前記電界ブロック層は、上方に向かうほど幅狭とされており、
前記ＪＦＥＴ部は、上方に向かうほど幅広とされている請求項１ないし１０のいずれか１つに記載の半導体装置。 The electric field block layer is narrower toward the upper side, and is narrower.
The semiconductor device according to any one of claims 1 to 10, wherein the JFET unit is wider toward the upper side. 前記半導体素子が複数セル配置されることでセル領域が構成されており、
前記複数セルの前記半導体素子それぞれにおいて、
前記電流分散層と共に前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記電界ブロック層と電気的に接続された第２導電型のディープ層（７）と、
前記ソース領域を挟んで前記トレンチゲート構造と反対側に形成され、前記ベース領域を前記ソース電極に連結させる第２導電型の半導体で構成された連結層（１０）と、が備えられ、
前記ベース領域は、前記電流分散層および前記ディープ層の上に形成されていて、
前記複数セルぞれぞれで、前記電界ブロック層が前記ディープ層と電気的に接続されている請求項１ないし１１のいずれか１つに記載の半導体装置。 A cell region is formed by arranging a plurality of cells of the semiconductor element.
In each of the semiconductor elements of the plurality of cells
A second conductive type deep layer (7) formed on the electric field block layer and the JFET portion together with the current dispersion layer and electrically connected to the electric field block layer.
A connecting layer (10) formed on the opposite side of the trench gate structure across the source region and composed of a second conductive type semiconductor for connecting the base region to the source electrode is provided.
The base region is formed on the current dispersion layer and the deep layer.
The semiconductor device according to any one of claims 1 to 11, wherein the electric field block layer is electrically connected to the deep layer in each of the plurality of cells. 前記電界ブロック層から前記連結層までの距離に相当する前記ディープ層および前記ベース領域の深さが５μｍ以下とされている請求項１２に記載の半導体装置。
The semiconductor device according to claim 12, wherein the depth of the deep layer and the base region corresponding to the distance from the electric field block layer to the connecting layer is 5 μm or less.
JP2019000804A 2019-01-07 2019-01-07 Semiconductor device Active JP7095604B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019000804A JP7095604B2 (en) 2019-01-07 2019-01-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019000804A JP7095604B2 (en) 2019-01-07 2019-01-07 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2020109808A JP2020109808A (en) 2020-07-16
JP7095604B2 true JP7095604B2 (en) 2022-07-05

Family

ID=71570156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019000804A Active JP7095604B2 (en) 2019-01-07 2019-01-07 Semiconductor device

Country Status (1)

Country Link
JP (1) JP7095604B2 (en)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022021181A (en) * 2020-07-21 2022-02-02 株式会社デンソー Semiconductor device
JP7548021B2 (en) * 2021-01-12 2024-09-10 株式会社デンソー Method for manufacturing silicon carbide semiconductor device
WO2022224883A1 (en) * 2021-04-20 2022-10-27 富士電機株式会社 Semiconductor device
JP7574743B2 (en) * 2021-05-28 2024-10-29 株式会社デンソー Semiconductor device and its manufacturing method
JP7676979B2 (en) 2021-06-16 2025-05-15 株式会社デンソー Silicon carbide semiconductor device
JP7651403B2 (en) * 2021-08-05 2025-03-26 株式会社デンソー Field effect transistor and its manufacturing method
JP7721461B2 (en) * 2022-02-24 2025-08-12 株式会社豊田中央研究所 Semiconductor Devices
CN116799036B (en) * 2023-06-11 2026-03-31 湖北九峰山实验室 Wide bandgap semiconductor trench MOSFET device structure and fabrication method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114136A (en) 2008-11-04 2010-05-20 Toyota Central R&D Labs Inc Bipolar type semiconductor device
JP2012169385A (en) 2011-02-11 2012-09-06 Denso Corp Silicon carbide semiconductor device
JP2012169384A (en) 2011-02-11 2012-09-06 Denso Corp Silicon carbide semiconductor device and method of manufacturing the same
JP2012169386A (en) 2011-02-11 2012-09-06 Denso Corp Silicon carbide semiconductor device and method of manufacturing the same
WO2017043606A1 (en) 2015-09-09 2017-03-16 住友電気工業株式会社 Silicon carbide semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114136A (en) 2008-11-04 2010-05-20 Toyota Central R&D Labs Inc Bipolar type semiconductor device
JP2012169385A (en) 2011-02-11 2012-09-06 Denso Corp Silicon carbide semiconductor device
JP2012169384A (en) 2011-02-11 2012-09-06 Denso Corp Silicon carbide semiconductor device and method of manufacturing the same
JP2012169386A (en) 2011-02-11 2012-09-06 Denso Corp Silicon carbide semiconductor device and method of manufacturing the same
WO2017043606A1 (en) 2015-09-09 2017-03-16 住友電気工業株式会社 Silicon carbide semiconductor device

Also Published As

Publication number Publication date
JP2020109808A (en) 2020-07-16

Similar Documents

Publication Publication Date Title
JP7095604B2 (en) Semiconductor device
JP7180402B2 (en) semiconductor equipment
US11107911B2 (en) Semiconductor device and method for manufacturing same
US11476360B2 (en) Semiconductor device and method for manufacturing the same
KR100848968B1 (en) Semiconductor power device having a top-side drain using a sinker trench
US10128344B2 (en) Semiconductor device
JP6740986B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
US10243067B2 (en) Semiconductor device and method for manufacturing the same
JP2020038995A (en) Insulation gate type silicon carbide semiconductor device and manufacturing method therefor
TWI407564B (en) Power semiconductor having trench bottom polycrystalline germanium structure and method of fabricating the same
US8680608B2 (en) Power semiconductor device with a low on resistence
CN114628515A (en) SiC MOSFET device and manufacturing method
CN111133588A (en) Semiconductor device and method of manufacturing the same
WO2019009091A1 (en) Semiconductor device and method for manufacturing same
JP2012089824A (en) Semiconductor element and manufacturing method thereof
JP7127546B2 (en) semiconductor equipment
JP7206919B2 (en) semiconductor equipment
JP2023070568A (en) Semiconductor device and manufacturing method thereof
JP2008306022A (en) Semiconductor device
JP2006202940A (en) Semiconductor device and manufacturing method thereof
TWI838929B (en) Semiconductor device and method of fabricating the same
CN102449770B (en) 3D channel architecture for semiconductor devices
CN106601811A (en) Trench type power transistor
JP7167717B2 (en) semiconductor equipment
JP7127315B2 (en) Silicon carbide semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20201030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20201030

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220606

R151 Written notification of patent or utility model registration

Ref document number: 7095604

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250