JP7095982B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

特許文献１には、フィールドプレート電極を有する電界効果トランジスタが記載されている。

特開２００８－２７７６０４号公報

電界効果トランジスタ等の半導体装置において、半導体層の動作領域以外の部分はイオン注入等により不活性化される。これにより、半導体層には、活性領域（動作領域）と、活性領域を囲む不活性領域とが形成される。ソース電極、ゲート電極、及びドレイン電極は、活性領域上においてこの順に並んで設けられる。そして、不活性領域上には、ソース電極と電気的に接続されたソース配線、ゲート電極と電気的に接続されたゲート配線、及び、ドレイン電極と電気的に接続されたドレイン配線が設けられる。ソース電極、ゲート電極、及びドレイン電極の並び方向と交差する方向において、一般的に、ソース配線及びゲート配線は、活性領域に対して互いに同じ側に配置され、ドレイン配線は、活性領域に対してソース配線及びゲート配線とは反対側に配置される。

窒化物半導体を主な構成材料とする電界効果トランジスタ等の半導体装置においては、ゲート端等に加わる電界を緩和するため、ゲート電極とドレイン電極との間の絶縁膜上にフィールドプレートが設けられることがある。フィールドプレートを設けることにより、電流コラプス現象によるドレイン電流の減少等が抑制される。また、フィールドプレートは、ドレイン電極とゲート電極との間のカップリングを遮蔽する効果も有する。通常、フィールドプレートは、ソース電極と電気的に接続されてソース電極と同電位とされる。そのために、フィールドプレートとソース電極とを電気的に接続するための配線（以下、フィールドプレート接続配線と称する）が設けられる。通常、この配線は、ゲート電極との交差を避けるために、ゲート電極のゲート配線に接続される一端とは反対側の他端を回り込んで配設される（例えば特許文献１を参照）。しかしながら、活性領域に対してゲート配線とは反対側に位置する不活性領域上には、前述したようにドレイン配線が設けられているので、フィールドプレート接続配線がドレイン配線に近づくこととなる。従って、フィールドプレート接続配線とドレイン配線との間の寄生容量によってドレイン－ソース容量Ｃｄｓが増大し、半導体装置の動作に影響を及ぼすおそれがある。

本発明は、このような問題点に鑑みてなされたものであり、フィールドプレート接続配線に起因するドレイン－ソース容量の増大を抑制できる半導体装置を提供することを目的とする。

上述した課題を解決するために、一実施形態に係る半導体装置は、第１領域と、第１方向における第１領域の一端側に位置する第１部分及び他端側に位置する第２部分を含む第２領域とを有する窒化物半導体層と、第１領域上に設けられて第１方向と交差する第２方向に並ぶソース電極、ゲート電極、及びドレイン電極と、ゲート電極とドレイン電極との間に位置する部分を含むフィールドプレートと、第２領域の第１部分上に設けられドレイン電極と電気的に接続されたドレイン配線と、第２領域の第２部分上に設けられソース電極と電気的に接続されたソース配線と、第２領域の第２部分上に設けられゲート電極と電気的に接続されたゲート配線と、第２領域の第２部分上に設けられ、ゲート配線と交差し、ソース配線若しくはソース電極とフィールドプレートとを接続するフィールドプレート接続配線と、を備える。

本発明による半導体装置によれば、フィールドプレート接続配線に起因するドレイン－ソース容量の増大を抑制できる。

図１は、本発明の一実施形態に係る半導体装置としてのトランジスタ１Ａを示す平面図である。 図２の（ａ）～（ｃ）は、それぞれ図１に示されたトランジスタ１ＡのIIａ－IIａ線、IIｂ－IIｂ線、及びIIｃ－IIｃ線に沿った断面図である。 図３は、トランジスタ１Ａの製造工程を示す平面図である。 図４の（ａ）～（ｃ）は、それぞれ図３に示されたIVａ－IVａ線、IVｂ－IVｂ線、及びIVｃ－IVｃ線に沿った断面図である。 図５は、トランジスタ１Ａの製造工程を示す平面図である。 図６の（ａ）～（ｃ）は、それぞれ図５に示されたVIａ－VIａ線、VIｂ－VIｂ線、及びVIｃ－VIｃ線に沿った断面図である。 図７は、トランジスタ１Ａの製造工程を示す平面図である。 図８の（ａ）～（ｃ）は、それぞれ図７に示されたVIIIａ－VIIIａ線、VIIIｂ－VIIIｂ線、及びVIIIｃ－VIIIｃ線に沿った断面図である。 図９は、トランジスタ１Ａの製造工程を示す平面図である。 図１０の（ａ）～（ｃ）は、それぞれ図９に示されたＸａ－Ｘａ線、Ｘｂ－Ｘｂ線、及びＸｃ－Ｘｃ線に沿った断面図である。 図１１は、本実施形態によるトランジスタ１Ａのドレイン－ソース容量Ｃｄｓと、図２８に示されたトランジスタ１００のドレイン－ソース容量Ｃｄｓとの比較を示すグラフである。 図１２は、上記実施形態の第１変形例に係る半導体装置としてのトランジスタ１Ｂを示す平面図である。 図１３は、図１２の一部を拡大して示す平面図である。 図１４は、上記実施形態の第２変形例に係る半導体装置としてのトランジスタ１Ｃを示す平面図である。 図１５は、上記実施形態の第３変形例に係る半導体装置としてのトランジスタ１Ｄを示す平面図である。 図１６は、上記実施形態の第４変形例に係る半導体装置としてのトランジスタ１Ｅを示す平面図である。 図１７は、上記実施形態の第５変形例に係る半導体装置としてのトランジスタ１Ｆを示す平面図である。 図１８の（ａ）～（ｃ）は、それぞれ図１７に示されたトランジスタ１ＦのXVIIIａ－XVIIIａ線、XVIIIｂ－XVIIIｂ線、及びXVIIIｃ－XVIIIｃ線に沿った断面図である。 図１９は、トランジスタ１Ｆの製造工程を示す平面図である。 図２０の（ａ）～（ｃ）は、それぞれ図１９に示されたXXａ－XXａ線、XXｂ－XXｂ線、及びXXｃ－XXｃ線に沿った断面図である。 図２１は、トランジスタ１Ｆの製造工程を示す平面図である。 図２２の（ａ）～（ｃ）は、それぞれ図２１に示されたXXIIａ－XXIIａ線、XXIIｂ－XXIIｂ線、及びXXIIｃ－XXIIｃ線に沿った断面図である。 図２３は、トランジスタ１Ｆの製造工程を示す平面図である。 図２４の（ａ）～（ｃ）は、それぞれ図２３に示されたXXIVａ－XXIVａ線、XXIVｂ－XXIVｂ線、及びXXIVｃ－XXIVｃ線に沿った断面図である。 図２５は、トランジスタ１Ｆの製造工程を示す平面図である。 図２６の（ａ）～（ｃ）は、それぞれ図２５に示されたXXVIａ－XXVIａ線、XXVIｂ－XXVIｂ線、及びXXVIｃ－XXVIｃ線に沿った断面図である。 図２７の（ａ）及び（ｂ）は、本変形例による更なる効果を説明するための模式図である。 図２８は、トランジスタ１００の構成を示す平面図である。

本発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係る半導体装置としてのトランジスタ１Ａを示す平面図である。図２の（ａ）は、図１に示されたトランジスタ１ＡのIIａ－IIａ線に沿った断面図である。図２の（ｂ）は、図１に示されたトランジスタ１ＡのIIｂ－IIｂ線に沿った断面図である。図２の（ｃ）は、図１に示されたトランジスタ１ＡのIIｃ－IIｃ線に沿った断面図である。なお、説明のため、図１においては絶縁膜２１～２３の図示が省略されている。

図１及び図２の（ａ）に示されるように、本実施形態のトランジスタ１Ａは、基板１１と、基板１１上に設けられた窒化物半導体層１８と、窒化物半導体層１８上に設けられたドレイン電極３１、ソース電極３２、及びゲート電極３３とを備える。基板１１は、平坦な表面を有する結晶成長用の基板である。基板１１として、例えばＳｉ基板、ＳｉＣ基板、サファイア基板、又はダイヤモンド基板が挙げられる。基板１１の厚さは、例えば５００μｍである。

本実施形態のトランジスタ１Ａは、高電子移動度トランジスタ（ＨＥＭＴ）である。すなわち、窒化物半導体層１８は、チャネル層１２及び電子供給層１３を少なくとも有する。チャネル層１２と電子供給層１３との界面に２次元電子ガス（２ＤＥＧ）が生じることにより、チャネル領域が形成される。チャネル層１２は、基板１１の表面からエピタキシャル成長した層である。チャネル層１２における電子供給層１３との界面近傍の領域は、チャネル領域として機能する。チャネル層１２は、例えばＧａＮ層である。チャネル層１２の厚さは、例えば１μｍである。電子供給層１３は、チャネル層１２上にエピタキシャル成長した層である。電子供給層１３の厚さは、例えば２０ｎｍである。電子供給層１３は、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、又はＩｎＡｌＧａＮ層等である。一実施例では、電子供給層１３はＡｌ_0.25Ｇａ_0.75Ｎからなる。電子供給層１３は、ｎ型化していてもよい。なお、窒化物半導体層１８は、電子供給層１３上に、図示しないキャップ層を更に有してもよい。その場合、キャップ層の厚さは例えば５ｎｍである。キャップ層は例えばＧａＮ層であり、ｎ型化していてもよい。

図１に示されるように、窒化物半導体層１８は、活性領域（第１領域）Ａ１と不活性領域（第２領域）Ｂ１とを有する。活性領域Ａ１は、トランジスタとして動作する領域である。不活性領域Ｂ１は、窒化物半導体層１８に例えばアルゴン（Ａｒ）等のイオンが注入されることによって不活性化された領域である。不活性領域Ｂ１は、活性領域Ａ１を囲み、互いに隣り合うトランジスタ１Ａ同士の電気的な分離、及びトランジスタ１Ａの動作領域の限定のために設けられる。不活性領域Ｂ１は、第１部分Ｂ１１及び第２部分Ｂ１２を含む。第１部分Ｂ１１は、窒化物半導体層１８の表面に沿った方向Ｄ１（第１方向）における活性領域Ａ１の一端Ａ１ａの外側に位置する。第２部分Ｂ１２は、方向Ｄ１における活性領域Ａ１の他端Ａ１ｂの外側に位置する。一端Ａ１ａ及び他端Ａ１ｂは、方向Ｄ１と交差（例えば直交）する方向Ｄ２（第２方向）に沿って互いに並行に延びている。第１部分Ｂ１１及び第２部分Ｂ１２は、それぞれ一端Ａ１ａ及び他端Ａ１ｂに沿って延在している。

ドレイン電極３１及びソース電極３２は、窒化物半導体層１８の活性領域Ａ１上に設けられ、活性領域Ａ１と接触している。本実施形態では、１つのドレイン電極３１と、１つのソース電極３２とが、１つの活性領域Ａ１上に設けられる。ドレイン電極３１及びソース電極３２は、方向Ｄ２に沿って並んでおり、方向Ｄ１を長手方向とする長方形状といった平面形状をそれぞれ有する。ドレイン電極３１及びソース電極３２は、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を有する。Ａｌ層は、窒化物半導体層１８の厚さ方向において、Ｔｉ層によって挟まれていてもよい。この積層構造は、熱処理により合金化されている。Ｔｉ層の厚さは例えば１０ｎｍであり、Ａｌ層の厚さは例えば２００ｎｍである。

ドレイン電極３１及びソース電極３２は、電子供給層１３と接触してもよく、電子供給層１３上に設けられたキャップ層と接触してもよい。或いは、ドレイン電極３１及びソース電極３２は、電子供給層１３の一部が除去されることにより露出したチャネル層１２上に設けられ、電子供給層１３とチャネル層１２との界面付近と接触してもよい。

トランジスタ１Ａは、導電性のドレイン配線４１を更に備える。ドレイン配線４１は、複数のトランジスタ１Ａにわたってドレイン電極３１同士を接続するとともに、トランジスタ１Ａの外部回路と電気的に接続される。ドレイン配線４１は、バスライン４１ａ及びドレイン接続配線４１ｂを含む。バスライン４１ａは、不活性領域Ｂ１の第１部分Ｂ１１上に設けられ、方向Ｄ２に沿って延びる。ドレイン接続配線４１ｂは、バスライン４１ａから活性領域Ａ１のドレイン電極３１上にわたって設けられ、ドレイン電極３１の長手方向（方向Ｄ１）に沿って延びている。ドレイン接続配線４１ｂは、ドレイン電極３１の表面（上面）と接触するとともに、ドレイン電極３１の表面上からドレイン電極３１の第１部分Ｂ１１側の端部外方に延出し、バスライン４１ａとドレイン電極３１とを電気的に接続する。ドレイン配線４１は、例えばＡｕめっきによって形成され、その厚さは例えば５μｍである。

トランジスタ１Ａは、導電性のソース配線４２を更に備える。ソース配線４２は、複数のトランジスタ１Ａにわたってソース電極３２同士を接続するとともに、トランジスタ１Ａの外部回路と電気的に接続される。ソース配線４２は、図示しない外部接続パッドと、ソース接続配線４２ｂとを含む。ソース配線４２の外部接続パッドは、不活性領域Ｂ１の第２部分Ｂ１２上に設けられる。ソース接続配線４２ｂは、ソース配線４２の外部接続パッドから活性領域Ａ１のソース電極３２上にわたって設けられ、ソース電極３２の長手方向（方向Ｄ１）に沿って延びている。ソース接続配線４２ｂは、ソース電極３２の表面（上面）と接触するとともに、ソース電極３２の表面上からソース電極３２の第２部分Ｂ１２側の端部外方に延出し、ソース配線４２のバスラインとソース電極３２とを電気的に接続する。ソース配線４２は、例えばＡｕめっきによってドレイン配線４１と同時に形成され、その厚さは例えば５μｍである。

ゲート電極３３は、窒化物半導体層１８の活性領域Ａ１上に設けられている。ゲート電極３３は、方向Ｄ２においてドレイン電極３１とソース電極３２との間に位置する。ゲート電極３３は、方向Ｄ１を長手方向として延びている。一例では、ゲート電極３３は、例えばニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層、及び金（Ａｕ）層の積層構造を有する。Ｎｉ層の厚さは例えば１００ｎｍであり、Ｐｄ層の厚さは例えば５０ｎｍであり、Ａｕ層の厚さは例えば５００ｎｍである。また、他の一例では、ゲート電極３３は、例えばＮｉ層、白金（Ｐｔ）層、及びＡｕ層の積層構造を有する。Ｎｉ層の厚さは例えば２０ｎｍであり、Ｐｔ層の厚さは例えば２０ｎｍであり、Ａｕ層の厚さは例えば６００ｎｍである。Ｎｉ層は、窒化物半導体層１８とショットキ接触をなす。ゲート電極３３全体の厚さ（高さ）は、各層それぞれの膜厚均一性を考慮すると３００ｎｍ以上が好ましく、絶縁膜２２でゲート電極３３を十分に覆うことを考慮すると７００ｎｍ以下が好ましい。

トランジスタ１Ａは、導電性のゲート配線４３を更に備える。ゲート配線４３は、複数のトランジスタ１Ａにわたってゲート電極３３同士を接続するとともに、トランジスタ１Ａの外部回路と電気的に接続される。ゲート配線４３は、外部接続パッド４３ａと、ゲート接続配線４３ｂとを含む。外部接続パッド４３ａは、不活性領域Ｂ１の第２部分Ｂ１２上に設けられ、外部回路とのワイヤボンディングのための領域を提供する。ゲート接続配線４３ｂは、方向Ｄ１に沿って、外部接続パッド４３ａからゲート電極３３の第２部分Ｂ１２側の一端まで延びている。ゲート接続配線４３ｂは、外部接続パッド４３ａとゲート電極３３とを電気的に接続する。ゲート接続配線４３ｂは、ゲート電極３３と同時に形成され、ゲート電極３３と同じ材料からなる。

トランジスタ１Ａは、絶縁膜２１～２４及びフィールドプレート３４を更に備える。図２の（ａ）～（ｃ）に示される絶縁膜２１～２４は、窒化物半導体層１８、ドレイン電極３１、ソース電極３２、ゲート電極３３、及びフィールドプレート３４を保護する。

絶縁膜２１は、窒化物半導体層１８上に設けられ、窒化物半導体層１８と接しており、ドレイン電極３１、ソース電極３２、及びゲート電極３３から露出した窒化物半導体層１８の表面を少なくとも覆う。絶縁膜２１には窒化物半導体層１８を露出させる３つの開口（ドレイン開口、ソース開口、及びゲート開口）が設けられており、ドレイン開口内にはドレイン電極３１の一部が埋め込まれ、ソース開口内にはソース電極３２の一部が埋め込まれ、ゲート開口内にはゲート電極３３の一部が埋め込まれている。ドレイン電極３１、ソース電極３２、及びゲート電極３３は、これらの開口を介して窒化物半導体層１８と接触している。方向Ｄ２におけるゲート開口の長さ（ゲート長）は、例えば０．４μｍである。絶縁膜２１は、例えば絶縁性のＳｉ化合物膜であり、一例ではＳｉＮ膜である。絶縁膜２１の厚さは例えば６０ｎｍである。

絶縁膜２２は、絶縁膜２１上に設けられ、絶縁膜２１に接している。絶縁膜２２は、絶縁膜２１、ドレイン電極３１、ソース電極３２、及びゲート電極３３を覆う。絶縁膜２２は、ドレイン電極３１上に開口を有しており、該開口上にはドレイン配線４１のドレイン接続配線４１ｂが設けられている。ドレイン接続配線４１ｂは、該開口を介してドレイン電極３１の上面と接触することによりドレイン電極３１と導通している。また、絶縁膜２２は、ソース電極３２上にも開口を有しており、該開口上にはソース配線４２のソース接続配線４２ｂが設けられている。ソース接続配線４２ｂは、該開口を介してソース電極３２の上面と接触することによりソース電極３２と導通している。絶縁膜２２は、例えば絶縁性のＳｉ化合物膜であり、一例ではＳｉＮ膜である。絶縁膜２２の厚さは、例えば１００ｎｍ～１０００ｎｍの範囲内であり、一例では１００ｎｍである。

絶縁膜２３は、絶縁膜２２上に設けられ、絶縁膜２２に接している。絶縁膜２３は、絶縁膜２２、フィールドプレート３４を覆う。絶縁膜２３は、例えば絶縁性のＳｉ化合物膜であり、一例ではＳｉＮ膜である。絶縁膜２３の厚さは、例えば１００ｎｍである。絶縁膜２３によって、フィールドプレート３４とドレイン配線４１及びソース配線４２との短絡、及びフィールドプレート３４の酸化等が抑制される。絶縁膜２４は、絶縁膜２３上に設けられ、絶縁膜２３に接している。絶縁膜２４は、ドレイン配線４１及びソース配線４２を覆う。

フィールドプレート３４は、絶縁膜２２上に設けられた導電膜である。フィールドプレート３４は、例えば金属膜であり、基板１１側からＮｉ層とＡｕ層との積層構造、又は基板１１側からＴｉ層とＡｕ層との積層構造を有する。フィールドプレート３４は、少なくとも、ゲート電極３３とドレイン電極３１との間に位置する部分を含む。本実施形態のフィールドプレート３４は、図２の（ａ）に示されるように、ゲート電極３３上に位置する部分３４ａと、ゲート電極３３とドレイン電極３１との間に位置する部分３４ｂとを含む。すなわち、フィールドプレート３４は、その一部がゲート電極３３に乗り上げた構造を有する。

フィールドプレート３４が設けられることによって、ゲート電極３３とドレイン電極３１との間のカップリングが遮蔽される。また、フィールドプレート３４が設けられることによって、ゲート電極３３の端部における電界集中を緩和することができ、電流コラプス現象によるドレイン電流の減少等が抑制される。フィールドプレート３４は、ゲート電極３３よりも薄く形成される。フィールドプレート３４のＮｉ層（またはＴｉ層）の厚さは例えば２ｎｍ～１００ｎｍの範囲内であり、一例では１０ｎｍである。フィールドプレート３４のＡｕ層の厚さは例えば５０ｎｍ～５００ｎｍの範囲内であり、一例では２００ｎｍである。

トランジスタ１Ａは、導電性のフィールドプレート接続配線３５を更に備える。フィールドプレート接続配線３５は、不活性領域Ｂ１の第２部分Ｂ１２上に設けられ、ソース配線４２とフィールドプレート３４とを電気的に接続する。フィールドプレート接続配線３５は、フィールドプレート３４から、方向Ｄ１におけるソース電極３２の第２部分Ｂ１２側の端部外方へ延在しており、該端部外方においてソース接続配線４２ｂと接続する。フィールドプレート接続配線３５は、フィールドプレート３４の第２部分Ｂ１２側の一端から方向Ｄ１に沿って延びる部分３５ａと、屈曲後にゲート配線４３のゲート接続配線４３ｂと交差しつつ方向Ｄ２に沿って延びる部分３５ｂとを含む。フィールドプレート接続配線３５は、フィールドプレート３４と同時に形成され、フィールドプレート３４と同じ材料からなる。

図２の（ｂ）に示されるように、フィールドプレート接続配線３５の部分３５ａは、ゲート接続配線４３ｂ上に位置する部分と、ゲート接続配線４３ｂに対してソース接続配線４２ｂとは反対側に位置する部分とを含む。また、フィールドプレート接続配線３５の部分３５ｂは、部分３５ａからゲート接続配線４３ｂの長手方向と交差する方向に延びており、ソース電極３２の第２部分Ｂ１２側の端部外方においてソース接続配線４２ｂと接続する。従って、フィールドプレート接続配線３５は、ゲート接続配線４３ｂとの絶縁を保ちながらゲート接続配線４３ｂと立体的に交差する。本実施形態では、フィールドプレート接続配線３５は、ゲート接続配線４３ｂの上側、すなわちゲート接続配線４３ｂに対して窒化物半導体層１８とは反対側であって絶縁膜２２と絶縁膜２３との間を通ってゲート接続配線４３ｂと交差している。そして、フィールドプレート接続配線３５の部分３５ｂは、不活性領域Ｂ１の第２部分Ｂ１２とソース接続配線４２ｂとの間に位置する。図２の（ｃ）に示されるように、ソース接続配線４２ｂとフィールドプレート接続配線３５の部分３５ｂとは、絶縁膜２３に形成されたビアホール２３ａを介して接続している。これにより、フィールドプレート接続配線３５とソース配線４２とが互いに導通し、フィールドプレート３４がソース電極３２と同電位となる。

本実施形態における寸法例を示す。活性領域Ａ１とドレイン配線４１のバスライン４１ａとの距離Ｌ１は、例えば２０μｍである。ドレイン電極３１とソース電極３２との距離Ｌ２は、例えば５μｍである。ゲート電極３３とソース電極３２との距離Ｌ３は、例えば１μｍである。方向Ｄ２におけるフィールドプレート３４及びフィールドプレート接続配線３５の部分３５ａの幅Ｗ１は、例えば１μｍである。方向Ｄ１におけるフィールドプレート接続配線３５の部分３５ｂの幅Ｗ２は、例えば１μｍである。

ここで、上述した本実施形態のトランジスタ１Ａを製造する方法について図３～図１０を参照しながら説明する。

図３は、トランジスタ１Ａの製造工程を示す平面図である。図４の（ａ）～（ｃ）は、それぞれ図３に示されたIVａ－IVａ線、IVｂ－IVｂ線、及びIVｃ－IVｃ線に沿った断面図である。これらの図に示されるように、まず、チャネル層１２及び電子供給層１３を基板１１上に順にエピタキシャル成長させることにより、窒化物半導体層１８を形成する。この成長は、例えば有機金属気相成長法（Organometallic Vapor Phase Epitaxy；ＯＭＶＰＥ）によって行われる。次に、活性領域Ａ１（図１を参照）となる窒化物半導体層１８の領域上にレジストマスクを形成し、該レジストマスクから露出した窒化物半導体層１８の領域にイオン（例えばＡｒイオン）を注入することにより、第１部分Ｂ１１及び第２部分Ｂ１２を含む不活性領域Ｂ１（図１を参照）を活性領域Ａ１の周囲に形成する。続いて、窒化物半導体層１８上に絶縁膜２１を形成する。絶縁膜２１の形成は、例えば化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法によって行われる。絶縁膜２１に一対の開口を形成したのち、該一対の開口を埋め込むようにドレイン電極３１及びソース電極３２を窒化物半導体層１８上に形成する。ドレイン電極３１及びソース電極３２の形成は、例えば真空蒸着法により行われる。

図５は、トランジスタ１Ａの製造工程を示す平面図である。図６の（ａ）～（ｃ）は、それぞれ図５に示されたVIａ－VIａ線、VIｂ－VIｂ線、及びVIｃ－VIｃ線に沿った断面図である。次に、フォトリソグラフィ技術若しくは電子ビーム露光技術を用いて形成されたレジストマスクを介して絶縁膜２１をエッチングすることにより、絶縁膜２１にゲート開口２１ａ（図６の（ａ）を参照）を形成する。その後、ゲート開口２１ａを塞ぐゲート電極３３を絶縁膜２１上に形成するとともに、外部接続パッド４３ａ及びゲート接続配線４３ｂを含むゲート配線４３を第２部分Ｂ１２上に形成する。ゲート電極３３及びゲート配線４３の形成は、例えば真空蒸着法により行われる。ゲート開口２１ａは活性領域Ａ１のみに形成されているので、ゲート配線４３は絶縁膜２１上に形成される。そして、図６の（ａ）～（ｃ）に示されるように、絶縁膜２２によって、ドレイン電極３１、ソース電極３２、ゲート電極３３、及びゲート配線４３を含む窒化物半導体層１８上の全面を覆う。絶縁膜２２の形成は、例えばＣＶＤ法によって行われる。

図７は、トランジスタ１Ａの製造工程を示す平面図である。図８の（ａ）～（ｃ）は、それぞれ図７に示されたVIIIａ－VIIIａ線、VIIIｂ－VIIIｂ線、及びVIIIｃ－VIIIｃ線に沿った断面図である。続いて、フィールドプレート３４及びフィールドプレート接続配線３５を形成する。フィールドプレート３４の形成は、例えば次のようにして行われる。まず、フィールドプレート３４及びフィールドプレート接続配線３５に対応する開口パターンを有するレジストマスクを絶縁膜２２上に形成する。次に、例えば真空蒸着法によって蒸着源である金属材料を蒸発させ、絶縁膜２２上に金属材料を被着させる。これにより、絶縁膜２２上にフィールドプレート３４及びフィールドプレート接続配線３５が形成される。このとき、金属材料はレジストマスク上にも堆積するが、レジストマスク上の金属材料は、レジストマスクと共に除去（リフトオフ）される。

図９は、トランジスタ１Ａの製造工程を示す平面図である。図１０の（ａ）～（ｃ）は、それぞれ図９に示されたＸａ－Ｘａ線、Ｘｂ－Ｘｂ線、及びＸｃ－Ｘｃ線に沿った断面図である。続いて、図１０の（ａ）及び（ｂ）に示されるように、フィールドプレート３４及びフィールドプレート接続配線３５を覆う絶縁膜２３を形成する。そして、この絶縁膜２３のうちフィールドプレート接続配線３５の部分３５ｂ上に位置する箇所にビアホール２３ａを形成し、同時に絶縁膜２３、絶縁膜２２の一部を連続的に除去することによってドレイン電極３１及びソース電極３２を露出させる。そして、ドレイン電極３１上にドレイン接続配線４１ｂを形成し、ソース電極３２上にソース接続配線４２ｂを形成する。このとき、ドレイン配線４１及びソース配線４２の他の部分（バスライン４１ａ等）も同時に形成する。ドレイン配線４１及びソース配線４２は、例えばＡｕめっきにより形成される。ソース配線４２は、ビアホール２３ａを介してフィールドプレート接続配線３５と接続する。また、このビアホール２３ａ以外ではフィールドプレート３４及びフィールドプレート接続配線３５は何れにも接続されない。最後に、絶縁膜２４によって絶縁膜２３、ドレイン配線４１及びソース配線４２を覆う。絶縁膜２３，２４の形成は、例えばプラズマＣＶＤ法によって行われる。以上の工程を経て、本実施形態のトランジスタ１Ａが作製される。

以上に説明した本実施形態によるトランジスタ１Ａ及びその製造方法によって得られる効果について、従来の課題と共に説明する。一般的に、ソース配線４２及びゲート配線４３は、活性領域Ａ１に対して互いに同じ側に配置され、ドレイン配線４１は、活性領域Ａ１に対してソース配線４２及びゲート配線４３とは反対側に配置される。図２８は、或るトランジスタ１００の構成を示す平面図である。このトランジスタ１００においては、フィールドプレート接続配線１３５が、ドレイン配線４１のバスライン４１ａ側のフィールドプレート３４の一端から延びており、不活性領域Ｂ１の第１部分Ｂ１１上に配置されている。また、ソース接続配線４２ｂが第１部分Ｂ１１上に延在しており、第１部分Ｂ１１上においてフィールドプレート接続配線１３５と接続している。しかしながら、このような構成では、フィールドプレート接続配線１３５がドレイン配線４１のバスライン４１ａに近づくこととなる。従って、フィールドプレート接続配線３５とドレイン配線４１との間の寄生容量によってドレイン－ソース容量Ｃｄｓが増大し、トランジスタ１００の動作に影響を及ぼすおそれがある。

そこで、本実施形態では、ソース配線４２とフィールドプレート３４とを接続するフィールドプレート接続配線３５が、不活性領域Ｂ１の第２部分Ｂ１２上に設けられ、ゲート接続配線４３ｂと交差してソース配線４２の直下（方向Ｄ１におけるソース電極３２の端部外方）に延びている。これにより、フィールドプレート接続配線３５とドレイン配線４１との近接を回避し、フィールドプレート接続配線３５に起因するドレイン－ソース容量の増大を抑制できる。

図１１は、本実施形態によるトランジスタ１Ａのドレイン－ソース容量Ｃｄｓ（図中の点Ｐａ）と、図２８に示されたトランジスタ１００のドレイン－ソース容量Ｃｄｓ（図中の点Ｐｂ）との比較を示すグラフである。図１１に示されるように、トランジスタ１００ではＣｄｓが約０．２１１ｐＦ／ｍｍであるのに対し、本実施形態のトランジスタ１ＡではＣｄｓが０．２０５ｐＦ／ｍｍとなっており、トランジスタ１００と比べて約３％減少している。このように、本実施形態によれば、ドレイン－ソース容量Ｃｄｓを効果的に低減できる。

また、本実施形態のように、フィールドプレート接続配線３５は、ゲート接続配線４３ｂと交差しつつ方向Ｄ１におけるソース電極３２の端部外方へ延在し、該端部外方においてソース配線４２と接続してもよい。例えばこのような構成により、フィールドプレート接続配線３５とソース配線４２とを接続することができる。

（第１変形例）
図１２は、上記実施形態の第１変形例に係る半導体装置としてのトランジスタ１Ｂを示す平面図である。図１３は、図１２の一部を拡大して示す平面図である。なお、説明のため、図１２及び図１３においても絶縁膜２１～２４の図示が省略されている。図１２及び図１３に示されるように、本変形例のトランジスタ１Ｂは、複数のドレイン電極３１と、複数のソース電極３２とを備えており、方向Ｄ２においてドレイン電極３１及びソース電極３２が交互に並んで配置されている。そして、ドレイン電極３１とソース電極３２との間の各領域には、ゲート電極３３が配置されている。更に、各ゲート電極３３に沿って、フィールドプレート３４が設けられている。

本変形例では、上記実施形態のゲート配線４３に代えて、ゲート配線４３Ａが設けられている。ゲート配線４３Ａは、上記実施形態の外部接続パッド４３ａ及びゲート接続配線４３ｂに加えて、ゲートバスライン４３ｃを更に含む。ゲートバスライン４３ｃは、不活性領域Ｂ１の第２部分Ｂ１２上において方向Ｄ２に沿って延びている。各ゲート電極３３の一端から不活性領域Ｂ１の第２部分Ｂ１２上に延在するゲート接続配線４３ｂは、ゲートバスライン４３ｃと一体的に接続している。また、方向Ｄ２に沿って延びる窒化物半導体層１８の縁１８ａに沿って複数の外部接続パッド４３ａが並んでおり、これらの外部接続パッド４３ａはゲートバスライン４３ｃと一体的に接続している。

図１２及び図１３には、ソース配線４２の外部接続パッド４２ａ及びソース接続配線４２ｂが示されている。外部接続パッド４２ａは、ソース電極３２の個数に応じて複数設けられている。複数の外部接続パッド４２ａは、窒化物半導体層１８の縁１８ａに沿って、ゲート配線４３Ａの外部接続パッド４３ａと交互に並んでいる。各外部接続パッド４２ａの方向Ｄ２における幅はソース接続配線４２ｂの同方向における幅よりも広く、ソース配線４２は略Ｔ字状といった平面形状を有する。

本変形例では、ソース電極３２を挟む一対のフィールドプレート３４が、フィールドプレート接続配線３５を介して相互に接続している。具体的には、方向Ｄ１に沿って延びる一対の部分３５ａをフィールドプレート接続配線３５が有しており、各部分３５ａの一端は、ソース電極３２を挟む一対のフィールドプレート３４のそれぞれと接続している。そして、各部分３５ａの他端は、方向Ｄ２に沿って延びる部分３５ｂと接続している。部分３５ｂは、各フィールドプレート３４に沿って配置されたゲート電極３３から延びるゲート接続配線４３ｂと交差し、ソース接続配線４２ｂと窒化物半導体層１８との間を通り、ソース接続配線４２ｂと接続している（図２の（ｃ）を参照）。なお、部分３５ｂとゲート接続配線４３ｂとの交差の態様は上記実施形態と同様である。

本変形例に係るトランジスタ１Ｂのように、ドレイン電極３１、ソース電極３２、ゲート電極３３、及びフィールドプレート３４がそれぞれ複数設けられてもよい。このような構成においても、上記実施形態に係るトランジスタ１Ａと同様の効果を奏することができる。

（第２変形例）
図１４は、上記実施形態の第２変形例に係る半導体装置としてのトランジスタ１Ｃを示す平面図である。説明のため、図１４においても絶縁膜２１～２４の図示が省略されている。本変形例のトランジスタ１Ｃと第１変形例のトランジスタ１Ｂとの相違点は、フィールドプレート接続配線の形状である。本変形例のトランジスタ１Ｃは、第１変形例のフィールドプレート接続配線３５に代えて、フィールドプレート接続配線３５Ａを備える。フィールドプレート接続配線３５Ａは、不活性領域Ｂ１の第２部分Ｂ１２上に設けられ、ソース配線４２とフィールドプレート３４とを電気的に接続する。フィールドプレート接続配線３５Ａは、フィールドプレート３４からゲート接続配線４３ｂに沿って延在する部分３５ａと、ゲート接続配線４３ｂから離れる方向に延在したのち、ゲート接続配線４３ｂに沿う方向に屈曲する部分３５ｃとを含む。部分３５ｃは、方向Ｄ１に沿って延在し、ゲートバスライン４３ｃと交差して、ソース配線４２の外部接続パッド４２ａに達する。例えば、部分３５ｃはゲートバスライン４３ｃの上方（絶縁膜２２と絶縁膜２３との間）を通過する。部分３５ｃの端部は、ゲートバスライン４３ｃを挟んでフィールドプレート３４とは反対側に位置する。フィールドプレート接続配線３５Ａは、部分３５ｃの端部において外部接続パッド４２ａと接続する。

本変形例に係るトランジスタ１Ｃのように、フィールドプレート接続配線はゲートバスライン４３ｃと交差してソース配線４２と接続してもよい。このような構成においても、上記実施形態に係るトランジスタ１Ａと同様の効果を奏することができる。

（第３変形例）
図１５は、上記実施形態の第３変形例に係る半導体装置としてのトランジスタ１Ｄを示す平面図である。説明のため、図１５においても絶縁膜２１～２４の図示が省略されている。本変形例のトランジスタ１Ｄと第１変形例のトランジスタ１Ｂとの相違点は、フィールドプレート接続配線の形状である。本変形例のトランジスタ１Ｄは、第１変形例のフィールドプレート接続配線３５に代えて、フィールドプレート接続配線３５Ｂを備える。フィールドプレート接続配線３５Ｂは、第１変形例に示された部分３５ａ及び３５ｂと、第２変形例に示された部分３５ｃとを含む。このような構成においても、上記実施形態に係るトランジスタ１Ａと同様の効果を奏することができる。

（第４変形例）
図１６は、上記実施形態の第４変形例に係る半導体装置としてのトランジスタ１Ｅを示す平面図である。説明のため、図１６においても絶縁膜２１～２４の図示が省略されている。本変形例のトランジスタ１Ｅと第１変形例のトランジスタ１Ｂとの相違点は、フィールドプレート接続配線の形状である。本変形例のトランジスタ１Ｅは、第１変形例のフィールドプレート接続配線３５に代えて、フィールドプレート接続配線３５Ｃを備える。フィールドプレート接続配線３５Ｃは、不活性領域Ｂ１の第２部分Ｂ１２上に設けられ、ソース配線４２とフィールドプレート３４とを電気的に接続する。フィールドプレート接続配線３５Ｃは、フィールドプレート３４からゲート接続配線４３ｂに沿って延在する部分３５ａと、部分３５ａから方向Ｄ１に沿って延在し、ゲートバスライン４３ｃと交差してソース配線４２の外部接続パッド４２ａに達する部分３５ｄとを含む。例えば、部分３５ｄはゲートバスライン４３ｃの上方（絶縁膜２２と絶縁膜２３との間）を通過する。部分３５ｄの端部は、ゲートバスライン４３ｃを挟んでフィールドプレート３４とは反対側に位置する。フィールドプレート接続配線３５Ｃは、部分３５ｄの端部において外部接続パッド４２ａと接続する。

本変形例に係るトランジスタ１Ｅのように、フィールドプレート接続配線はゲートバスライン４３ｃと交差してソース配線４２と接続してもよい。このような構成においても、上記実施形態に係るトランジスタ１Ａと同様の効果を奏することができる。

（第５変形例）
図１７は、上記実施形態の第５変形例に係る半導体装置としてのトランジスタ１Ｆを示す平面図である。図１８の（ａ）は、図１７に示されたトランジスタ１ＦのXVIIIａ－XVIIIａ線に沿った断面図である。図１８の（ｂ）は、図１７に示されたトランジスタ１ＡのXVIIIｂ－XVIIIｂ線に沿った断面図である。図１８の（ｃ）は、図１７に示されたトランジスタ１ＡのXVIIIｃ－XVIIIｃ線に沿った断面図である。説明のため、図１７においても絶縁膜２１～２５の図示が省略されている。

本変形例のトランジスタ１Ｆと上記実施形態のトランジスタ１Ａとの相違点は、フィールドプレート接続配線の形態である。本変形例のトランジスタ１Ｆは、上記実施形態のフィールドプレート接続配線３５に代えて、フィールドプレート接続配線３５Ｄを備える。フィールドプレート接続配線３５Ｄは、不活性領域Ｂ１の第２部分Ｂ１２上に設けられ、ソース配線４２とフィールドプレート３４とを電気的に接続する。フィールドプレート接続配線３５Ｄは、フィールドプレート３４からゲート接続配線４３ｂに沿って延在する部分３５ａと、部分３５ａから方向Ｄ２に沿って延在し、ソース配線４２のソース接続配線４２ｂに達する部分３５ｅとを含む。部分３５ｅは、部分３５ａからゲート接続配線４３ｂの長手方向と交差する方向に延びており、ソース電極３２の第２部分Ｂ１２側の端部外方においてソース接続配線４２ｂと接続する。従って、フィールドプレート接続配線３５Ｄは、ゲート接続配線４３ｂとの絶縁を保ちながらゲート接続配線４３ｂと立体的に交差する。

本変形例では、フィールドプレート接続配線３５の部分３５ｅは、ゲート接続配線４３ｂの下側、すなわちゲート接続配線４３ｂと窒化物半導体層１８との間（正確には絶縁膜と窒化物半導体層１８との間）を通ってゲート接続配線４３ｂと交差している。そして、図１８の（ｂ）及び（ｃ）に示されるように、部分３５ｅの端部は、方向Ｄ１におけるソース電極３２の端部外方へ延在し、窒化物半導体層１８とソース接続配線４２ｂとの間に位置する。また、図１８の（ｂ）に示されるように、フィールドプレート接続配線３５Ｄの部分３５ａと部分３５ｅとは、絶縁膜２２，２５を貫通するビアホール２６ａを介して、部分３５ｅとソース配線４２とは絶縁膜２２，２３，２５を貫通するビアホール２６ｂを介して、それぞれ互いに接続している。ビアホール２６ａ，２６ｂの平面形状は例えば四角形である。

ここで、本変形例のトランジスタ１Ｄを製造する方法について、図１９～図２６を参照しながら説明する。

図１９は、トランジスタ１Ｆの製造工程を示す平面図である。図２０の（ａ）～（ｃ）は、それぞれ図１９に示されたXXａ－XXａ線、XXｂ－XXｂ線、及びXXｃ－XXｃ線に沿った断面図である。これらの図に示されるように、まず、チャネル層１２及び電子供給層１３を基板１１上に順にエピタキシャル成長させることにより、窒化物半導体層１８を形成する。次に、第１部分Ｂ１１及び第２部分Ｂ１２を含む不活性領域Ｂ１（図１７を参照）を活性領域Ａ１の周囲に形成する。次に、エピタキシャル層上に絶縁膜２１を形成する。続いて、ドレイン電極３１及びソース電極３２を窒化物半導体層１８上に形成する。これらの工程の詳細は、前述した実施形態と同様である。

続いて、方向Ｄ２に沿って延在するフィールドプレート接続配線３５Ｄの部分３５ｅを絶縁膜２１上に形成する。部分３５ｅの厚さはドレイン電極３１及びソース電極３２よりも薄く、例えば１００ｎｍである。部分３５ｅの厚さは、例えばＴｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉの積層構造を有し、各層の厚さは、例えばそれぞれ１０ｎｍ／１０ｎｍ／６０ｎｍ／１０ｎｍ／１０ｎｍである。その後、図２０の（ａ）～（ｃ）に示されるように、ドレイン電極３１、ソース電極３２、及び部分３５ｅを覆う絶縁膜２５を絶縁膜２１上に形成する。絶縁膜２５の厚さは例えば６０ｎｍである。

図２１は、トランジスタ１Ｆの製造工程を示す平面図である。図２２の（ａ）～（ｃ）は、それぞれ図２１に示されたXXIIａ－XXIIａ線、XXIIｂ－XXIIｂ線、及びXXIIｃ－XXIIｃ線に沿った断面図である。次に、フォトリソグラフィ技術若しくは電子ビーム露光技術を用いて形成されたレジストマスクを介して絶縁膜２１，２５を連続的にエッチングすることにより、絶縁膜２１，２５にゲート開口２１ａ（図２２の（ａ）を参照）を形成する。その後、ゲート開口２１ａを塞ぐゲート電極３３を絶縁膜２５上に形成するとともに、外部接続パッド４３ａ及びゲート接続配線４３ｂを含むゲート配線４３を第２部分Ｂ１２上に形成する。そして、図２２の（ａ）～（ｃ）に示されるように、絶縁膜２２によって、ゲート電極３３及びゲート配線４３を含む窒化物半導体層１８上の全面を覆う。

図２３は、トランジスタ１Ｆの製造工程を示す平面図である。図２４の（ａ）～（ｃ）は、それぞれ図２３に示されたXXIVａ－XXIVａ線、XXIVｂ－XXIVｂ線、及びXXIVｃ－XXIVｃ線に沿った断面図である。続いて、フォトリソグラフィ技術若しくは電子ビーム露光技術を用いて形成されたレジストマスクを介して絶縁膜２５，２２をエッチングすることにより、図２４の（ｂ）に示されるように、絶縁膜２５，２２を貫通するビアホール２６ａを形成して部分３５ｅを露出させる。その後、フィールドプレート３４と、フィールドプレート接続配線３５Ｄの部分３５ａとを形成する。まず、フィールドプレート３４及び部分３５ａに対応する開口パターンを有するレジストマスクを絶縁膜２２上に形成する。次に、例えば真空蒸着法によって蒸着源である金属材料を蒸発させ、絶縁膜２２上に金属材料を被着させる。これにより、絶縁膜２２上にフィールドプレート３４及び部分３５ａが形成されるとともに、部分３５ａによってビアホール２６ａが埋め込まれ、部分３５ａと部分３５ｅとが互いに導通する。レジストマスク上の金属材料は、レジストマスクと共に除去（リフトオフ）される。その後、絶縁膜２３を全面に形成する。

図２５は、トランジスタ１Ｆの製造工程を示す平面図である。図２６の（ａ）～（ｃ）は、それぞれ図２５に示されたXXVIａ－XXVIａ線、XXVIｂ－XXVIｂ線、及びXXVIｃ－XXVIｃ線に沿った断面図である。続いて、図２６の（ａ）及び（ｂ）に示されるように、絶縁膜２５，２２，２３の一部を除去することによってドレイン電極３１及びソース電極３２を露出させる。さらに、同時にビアホール２６ｂを絶縁膜２５，２２，２３に形成してフィールドプレート接続配線３５Ｄを露出させる。そして、ドレイン電極３１上にドレイン接続配線４１ｂを形成し、ソース電極３２上にソース接続配線４２ｂを形成する。ソース接続配線４２ｂは、フィールドプレート接続配線３５Ｄをソース電極３２に接続する。このとき、ドレイン配線４１及びソース配線４２の他の部分（バスライン４１ａ等）も同時に形成する。最後に、絶縁膜２４によって絶縁膜２３、ドレイン配線４１及びソース配線４２を覆う。以上の工程を経て、本実施形態のトランジスタ１Ｆが作製される。

本変形例のように、フィールドプレート接続配線は、ゲート配線４３の下方（ゲート配線４３と窒化物半導体層１８との間）を通過してもよい。このような構成においても、上記実施形態に係るトランジスタ１Ａと同様の効果を奏することができる。また、図２７の（ａ）及び（ｂ）は、本変形例による更なる効果を説明するための模式図である。図２７の（ａ）に示されるように、フィールドプレート接続配線３５がゲート配線４３の上方を通過する場合、ゲート電極３３の断面積の増大によってゲート配線４３の断面積が増すと、ゲート配線４３と対向する面積が増えてゲート－ソース容量Ｃｇｓが増加する。一方、図２７の（ｂ）に示されるように、フィールドプレート接続配線３５Ｄがゲート配線４３の下方を通過する場合、ゲート電極３３の断面積の増大によってゲート配線４３の断面積が増しても、ゲート配線４３と対向する面積は増えず、ゲート－ソース容量Ｃｇｓの増加が抑えられる。

また、上述したように、部分３５ｅの厚さはドレイン電極３１及びソース電極３２よりも薄いことが好ましい。部分３５ｅが薄く形成されることによって、部分３５ｅ上を通過するゲート接続配線４３ｂの形成面を平坦に近づけることができる。

なお、本変形例ではフィールドプレート接続配線３５Ｄの部分３５ｅを形成した後に絶縁膜２５を形成しているが、ドレイン電極３１及びソース電極３２の形成後、先に絶縁膜２５を形成し、ソース電極３２上に絶縁膜２５の開口を形成してソース電極３２を露出させたのち、該開口を覆うように部分３５ｅを形成してもよい。その場合、部分３５ｅは、絶縁膜２５と絶縁膜２２との間に形成される。ソース接続配線４２ｂは部分３５ｅ上に形成され、ソース接続配線４２ｂとソース電極３２とは部分３５ｅを介して互いに接続する。部分３５ａと部分３５ｅとを相互に接続させるビアホール２６ａは、絶縁膜２２のみを貫通する。

本発明による半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態では半導体装置としてＧａＮ系ＨＥＭＴを例示したが、本発明は、フィールドプレートを有する横型デバイスであれば、ＧａＮ系ＨＥＭＴ以外の様々なデバイスに適用され得る。また、上述した実施形態では第１領域及び第２領域の例として活性領域及び不活性領域を示したが、第１領域及び第２領域はこれに限られず、例えば第１領域が第２領域に対して高低差を有するメサ状部分であってもよい。

１Ａ～１Ｆ…トランジスタ、１１…基板、１２…チャネル層、１３…電子供給層、１８…窒化物半導体層、２１～２５…絶縁膜、２１ａ…ゲート開口、２３ａ，２６ａ，２６ｂ…ビアホール、３１…ドレイン電極、３２…ソース電極、３３…ゲート電極、３４…フィールドプレート、３５，３５Ａ～３５Ｄ…フィールドプレート接続配線、４１…ドレイン配線、４１ａ…バスライン、４１ｂ…ドレイン接続配線、４２…ソース配線、４２ａ…外部接続パッド、４２ｂ…ソース接続配線、４３，４３Ａ…ゲート配線、４３ａ…外部接続パッド、４３ｂ…ゲート接続配線、４３ｃ…ゲートバスライン、１００…トランジスタ、１３５…フィールドプレート接続配線、Ａ１…活性領域、Ｂ１…不活性領域、Ｄ１，Ｄ２…方向。

Claims (5)

1. 第１領域と、第１方向における前記第１領域の一端側に位置する第１部分及び他端側に位置する第２部分を含む第２領域とを有する窒化物半導体層と、
   前記第１領域上に設けられて前記第１方向と交差する第２方向に並ぶソース電極、ゲート電極、及びドレイン電極と、
   前記ゲート電極と前記ドレイン電極との間に位置する部分を含むフィールドプレートと、
   前記第２領域の前記第１部分上に設けられ前記ドレイン電極と電気的に接続されたドレイン配線と、
   前記第２領域の前記第２部分上に設けられ前記ソース電極と電気的に接続されたソース配線と、
   前記第２領域の前記第２部分上に設けられ前記ゲート電極の一端と電気的に接続されたゲート配線と、
   前記第２領域の前記第２部分上に設けられ、前記ゲート配線と交差し、前記ソース配線若しくは前記ソース電極と前記フィールドプレートの一端とを接続するフィールドプレート接続配線と、
   を備え、
   前記フィールドプレート接続配線は、前記ゲート配線と前記窒化物半導体層との間を通過し、
   前記第２領域の前記第１部分上における前記フィールドプレートの他端と前記第１領域との距離は、前記第２領域の前記第１部分上における前記ゲート電極の他端と前記第１領域との距離より短い、半導体装置。
2. 第１領域と、第１方向における前記第１領域の一端側に位置する第１部分及び他端側に位置する第２部分を含む第２領域とを有する窒化物半導体層と、
   前記第１領域上に設けられて前記第１方向と交差する第２方向に並ぶソース電極、ゲート電極、及びドレイン電極と、
   前記ゲート電極と前記ドレイン電極との間に位置する部分を含むフィールドプレートと、
   前記第２領域の前記第１部分上に設けられ前記ドレイン電極と電気的に接続されたドレイン配線と、
   前記第２領域の前記第２部分上に設けられ前記ソース電極と電気的に接続されたソース配線と、
   前記第２領域の前記第２部分上に設けられ前記ゲート電極の一端と電気的に接続されたゲート配線と、
   前記第２領域の前記第２部分上に設けられ、前記ゲート配線と交差し、前記ソース配線若しくは前記ソース電極と前記フィールドプレートの一端とを接続するフィールドプレート接続配線と、
   を備え、
   前記フィールドプレート接続配線は、前記ゲート配線と前記窒化物半導体層との間を通過する、半導体装置。
3. 前記フィールドプレート接続配線は、前記フィールドプレートから延びる部分と、前記ゲート配線と前記窒化物半導体層との間を通過する部分とを含み、これらの部分が絶縁膜に形成されたビアホールを介して互いに接続する、請求項２に記載の半導体装置。
4. 前記ゲート配線は、
   前記第２領域の前記第２部分上に設けられた外部接続パッドと、
   前記第１方向に沿って延び、前記外部接続パッドと前記ゲート電極とを接続するゲート接続配線と、を含み、
   前記フィールドプレート接続配線は、前記ゲート接続配線と交差しつつ前記第１方向における前記ソース電極の端部外方へ延在し、該端部外方において前記ソース配線と接続する、請求項１～３のいずれか１項に記載の半導体装置。
5. 前記ゲート配線は、
   前記第２領域の前記第２部分上において前記第２方向に沿って延びるゲートバスラインと、
   前記第１方向に沿って延び、前記ゲートバスラインと前記ゲート電極とを接続するゲート接続配線と、を含み、
   前記フィールドプレート接続配線は、前記ゲートバスラインと交差しつつ前記第１方向に沿って延在し、前記ゲートバスラインを挟んで前記フィールドプレートとは反対側に位置する部分において前記ソース配線と接続する、請求項１～４のいずれか１項に記載の半導体装置。

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