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JP7101085B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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JP7101085B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
ダイオードやＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、例えば保護回路に用いられる。半導体装置における電気抵抗は、小さいことが望ましい。
特開２００２－３６８２２０号公報
本発明が解決しようとする課題は、電気抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１金属部と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１電極と、第２導電形の第４半導体領域と、第２電極と、を有する。前記第１半導体領域は、第１部分と、第１方向において前記第１部分と並ぶ第２部分と、を有する。前記第１金属部は、前記第１部分の中及び前記第２部分の中に設けられている。前記第２半導体領域は、前記第１部分の上及び前記第２部分の上に設けられている。前記第１半導体領域から前記第２半導体領域に向かう第２方向は、前記第１方向に垂直である。前記第２半導体領域の第１導電形の不純物濃度は、前記第１半導体領域の第１導電形の不純物濃度よりも低い。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられ、前記第１部分の上に位置する。前記第１電極は、前記第３半導体領域の上に設けられている。前記第４半導体領域は、前記第２半導体領域の別の一部の上に設けられ、前記第２部分の上に位置する。前記第４半導体領域は、前記第３半導体領域から離間している。前記第２電極は、前記第４半導体領域の上に設けられている。
第１実施形態に係る半導体装置を表す斜視断面図である。 第１実施形態に係る半導体装置の動作を表す模式図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態の第１変形例に係る半導体装置を表す斜視断面図である。 第１実施形態の第１変形例に係る半導体装置を表す斜視断面図である。 第１実施形態の第２変形例に係る半導体装置を表す斜視断面図である。 第１実施形態の第３変形例に係る半導体装置を表す斜視断面図である。 第１実施形態の第３変形例に係る半導体装置の製造工程を表す断面図である。 第１実施形態の第４変形例に係る半導体装置を表す斜視断面図である。 第１実施形態に係る半導体装置を備えた電気機器を表す回路図である。 第２実施形態に係る半導体装置を表す斜視断面図である。 第２実施形態の変形例に係る半導体装置を表す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す斜視断面図である。
図１に表した半導体装置１００は、ｎ＋形（第１導電形）半導体領域１（第１半導体領域）、ｎ－形半導体領域２（第２半導体領域）、ｐ形（第２導電形）半導体領域３（第３半導体領域）、ｐ形半導体領域４（第４半導体領域）、ｎ＋形半導体領域５（第５半導体領域）、ｎ＋形半導体領域６（第６半導体領域）、ゲート電極１１（第１ゲート電極）、ゲート電極１２（第２ゲート電極）、上部電極２１（第１電極）、上部電極２２（第２電極）、下部電極２３（第３電極）、ゲートパッド２４、ゲートパッド２５、及び第１金属部３１を有する。
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｎ＋形半導体領域１からｎ－形半導体領域２に向かう方向をＺ方向（第２方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第１方向）及びＹ方向（第３方向）とする。また、説明のために、ｎ＋形半導体領域１からｎ－形半導体領域２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｎ＋形半導体領域１とｎ－形半導体領域２との相対的な位置関係に基づき、重力の方向とは無関係である。
下部電極２３は、半導体装置１００の下面に設けられている。ｎ＋形半導体領域１は、下部電極２３の上に設けられ、下部電極２３と電気的に接続されている。ｎ＋形半導体領域１は、第１部分１ａ及び第２部分１ｂを有する。第１部分１ａと第２部分１ｂは、Ｘ方向において並んでいる。
第１金属部３１は、第１部分１ａの中及び第２部分１ｂの中に設けられている。ｎ－形半導体領域２は、第１部分１ａの上及び第２部分１ｂの上に設けられている。ｐ形半導体領域３は、ｎ－形半導体領域２の一部の上に設けられ、第１部分１ａの上に位置する。ｐ形半導体領域４は、ｎ－形半導体領域２の別の一部の上に設けられ、第２部分１ｂの上に位置している。ｐ形半導体領域４は、ｐ形半導体領域３とＸ方向において離間している。例えば、ｐ形半導体領域３とｐ形半導体領域４との間には、ｎ－形半導体領域２の一部が設けられている。
ｎ＋形半導体領域５は、ｐ形半導体領域３の一部の上に設けられている。上部電極２１は、ｐ形半導体領域３及びｎ＋形半導体領域５の上に設けられ、ｐ形半導体領域３及びｎ＋形半導体領域５と電気的に接続されている。ゲート電極１１は、Ｘ方向において、ｎ－形半導体領域２、ｐ形半導体領域３、及びｎ＋形半導体領域５と、ゲート絶縁層１１ａを介して対向している。
ｎ＋形半導体領域６は、ｐ形半導体領域４の一部の上に設けられている。上部電極２２は、ｐ形半導体領域４及びｎ＋形半導体領域６の上に設けられ、ｐ形半導体領域４及びｎ＋形半導体領域６と電気的に接続されている。ゲート電極１２は、Ｘ方向において、ｎ－形半導体領域２、ｐ形半導体領域４、及びｎ＋形半導体領域６と、ゲート絶縁層１２ａを介して対向している。
ゲートパッド２４及びゲートパッド２５は、互いに離間し、上部電極２１及び上部電極２２から離間している。ゲートパッド２４は、ゲート電極１１と電気的に接続されている。ゲートパッド２５は、ゲート電極１２と電気的に接続されている。上部電極２１、上部電極２２、ゲートパッド２４、及びゲートパッド２５のそれぞれの周りには、絶縁層２６が設けられている。
半導体装置１００では、ｎ－形半導体領域２の一部、ｐ形半導体領域３、ｎ＋形半導体領域５、及びゲート電極１１により、スイッチング素子ＳＷ１が構成されている。ｎ－形半導体領域２の別の一部、ｐ形半導体領域４、ｎ＋形半導体領域６、及びゲート電極１２により、スイッチング素子ＳＷ２が構成されている。
スイッチング素子ＳＷ１とスイッチング素子ＳＷ２は、ｎ＋形半導体領域１及び下部電極２３を介して直列に接続されている。すなわち、上部電極２１及び下部電極２３をそれぞれスイッチング素子ＳＷ１のソース及びドレインとし、上部電極２２及び下部電極２３をそれぞれスイッチング素子ＳＷ２のソース及びドレインとすると、スイッチング素子ＳＷ１とスイッチング素子ＳＷ２は、ドレインを共通として互いに逆向きに接続されている。
ｐ形半導体領域３、ｐ形半導体領域４、ｎ＋形半導体領域５、ｎ＋形半導体領域６、ゲート電極１１、及びゲート電極１２のそれぞれは、Ｘ方向に複数設けられ、Ｙ方向に延びている。複数のｐ形半導体領域３、複数のｎ＋形半導体領域５、及び複数のゲート電極１１は、第１部分１ａの上に位置している。複数のｐ形半導体領域４、複数のｎ＋形半導体領域６、及び複数のゲート電極１２は、第２部分１ｂの上に位置している。
第１金属部３１のＸ方向における長さＬ１は、第１金属部３１のＺ方向における長さＬ２よりも長く、第１金属部３１のＹ方向における長さＬ３よりも長い。例えば、長さＬ２は、長さＬ３と同じである。
第１金属部３１は、Ｙ方向において複数設けられる。複数の第１金属部３１は、互いに離間している。第１金属部３１同士の間には、ｎ＋形半導体領域１の一部が設けられている。長さＬ２は、ｎ＋形半導体領域１の前記一部のＹ方向における長さＬ４よりも短い。長さＬ４は、隣り合う第１金属部３１同士の間の距離に対応する。
例えば、長さＬ１は、上部電極２１のＸ方向における長さＬ５と、上部電極２２のＸ方向における長さＬ６と、の和よりも長い。また、第１金属部３１と上部電極２１（又は上部電極２２）との間の距離Ｄ１は、第１金属部３１と下部電極２３との間の距離Ｄ２よりも短い。
図２は、第１実施形態に係る半導体装置の動作を表す模式図である。
例えば、上部電極２１に対して上部電極２２に正の電圧が印加される。この状態で、ゲート電極１１及び１２に閾値以上の電圧が印加される。これにより、ｐ形半導体領域３のゲート絶縁層１１ａ近傍の領域と、ｐ形半導体領域４のゲート絶縁層１２ａ近傍の領域と、にチャネル（反転層）が形成され、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２がオン状態となる。一部の電子は、矢印Ａ１で表したように、ｐ形半導体領域３のチャネルを通って上部電極２１から下部電極２３へ流れ、ｐ形半導体領域４のチャネルを通って下部電極２３から上部電極２２へ流れる。別の一部の電子は、矢印Ａ２で表したように、第１金属部３１を通って上部電極２１から上部電極２２へ流れる。その後、ゲート電極１１及び１２に印加される電圧が閾値よりも低くなると、ｐ形半導体領域３及び４のチャネルが消滅し、半導体装置１００がオフ状態になる。
上部電極２２に対して上部電極２１に正の電圧が印加されても良い。この場合、一部の電子は、矢印Ａ３で表したように、ｐ形半導体領域４のチャネルを通って上部電極２２から下部電極２３へ流れ、ｐ形半導体領域３のチャネルを通って下部電極２３から上部電極２１へ流れる。別の一部の電子は、矢印Ａ４で表したように、第１金属部３１を通って上部電極２２から上部電極２１へ流れる。
ｎ＋形半導体領域１、ｎ－形半導体領域２、ｐ形半導体領域３、ｐ形半導体領域４、ｎ＋形半導体領域５、及びｎ＋形半導体領域６は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１１及び１２は、ポリシリコンなどの導電材料を含む。ゲート絶縁層１１ａ、ゲート絶縁層１２ａ、及び絶縁層２６は、酸化シリコンなどの絶縁材料を含む。上部電極２１、上部電極２２、下部電極２３、ゲートパッド２４、及びゲートパッド２５は、アルミニウム、ニッケル、銅などの金属を含む。例えば、上部電極２１、上部電極２２、下部電極２３、ゲートパッド２４、及びゲートパッド２５は、ＡｌＳｉ、ＡｌＣｕ、又はＡｌＳｉＣｕを含む。
第１金属部３１は、例えば、チタン、ニッケル、銅、及びタングステンからなる群より選択された少なくとも一つを含む。第１金属部３１の電気抵抗率は、ｎ＋形半導体領域１の電気抵抗率よりも低い。
図３～図５は、第１実施形態に係る半導体装置の製造工程を表す断面図である。
まず、半導体基板Ｓを用意する。半導体基板Ｓは、ｎ＋形半導体領域（第１半導体領域）からなる。半導体基板Ｓは、第１面Ｓ１及び第２面Ｓ２を有する。また、半導体基板Ｓは、第１部分１ａ及び第２部分１ｂを有する。図３（ａ）に表したように、第１部分１ａ及び第２部分１ｂの第１面Ｓ１側に、複数の開口ＯＰを形成する。複数の開口ＯＰは、Ｘ方向に並んでいる。Ｘ方向に並んだ開口ＯＰの列の位置は、１つの第１金属部３１が設けられる位置に対応する。第１金属部３１がＹ方向に複数設けられる場合、開口ＯＰの列がＹ方向に複数形成される。開口ＯＰは、例えば、パターニングされたフォトレジストを用いたＲＩＥ(Reactive Ion Etching)により形成される。
半導体基板Ｓを、水素雰囲気中で熱処理する。例えば、半導体基板Ｓは、１０Ｔｏｒｒの水素雰囲気中で、１０分～３０分の間、１１００度に加熱される。熱処理により、シリコンの表面マイグレーションが生じ、複数の開口ＯＰの形状が変化する。具体的には、熱処理が行われると、開口ＯＰの底部の径が大きくなり、開口ＯＰの上部の径は小さくなっていく。時間が経過すると、やがて開口ＯＰの上部が閉塞するとともに、それぞれの開口ＯＰの底部同士が繋がる。この結果、図３（ｂ）に表したように、半導体基板Ｓの中にＸ方向に延びる空洞ＥＳが形成される。
半導体基板Ｓの上に、ｎ－形半導体領域２をエピタキシャル成長させる。ｎ－形半導体領域２の上にｐ形半導体領域３及びｐ形半導体領域４を形成する。ｐ形半導体領域３及びｐ形半導体領域４は、それぞれ、第１部分１ａの上及び第２部分１ｂの上に位置する。ｎ＋形半導体領域５及びｎ＋形半導体領域６を、それぞれ、ｐ形半導体領域３の一部の上及びｐ形半導体領域４の一部の上に形成する。ゲート電極１１及びゲート電極１２を形成する。
ｎ－形半導体領域２、ｐ形半導体領域３、ｐ形半導体領域４、ｎ＋形半導体領域５、及びｎ＋形半導体領域６を覆う絶縁層を、ＣＶＤ(Chemical Vapor Deposition)により形成する。この絶縁層の一部を、ｐ形半導体領域３、ｐ形半導体領域４、ｎ＋形半導体領域５、及びｎ＋形半導体領域６が露出するように除去する。これにより、ｐ形半導体領域３とｐ形半導体領域４との間のｎ－形半導体領域２の表面を覆う絶縁層２６が形成される。
絶縁層２６を覆う金属層を、スパッタリングで形成する。この金属層をパターニングすることで、図４（ａ）に表したように、ｎ＋形半導体領域５の上及びｎ＋形半導体領域６の上にそれぞれ上部電極２１及び上部電極２２を形成する。また、このとき、ゲート電極１１及びゲート電極１２とそれぞれ電気的に接続された不図示のゲートパッド２４及びゲートパッド２５が形成される。
半導体基板Ｓの第２面Ｓ２を、半導体基板Ｓが所定の厚さになるまで研磨する。このとき、空洞ＥＳが露出しないように、半導体基板Ｓを研磨する。研磨した半導体基板Ｓの第２面Ｓ２に、下部電極２３を形成する。ｐ形半導体領域３及びｐ形半導体領域４の周りのｎ－形半導体領域２の表面が露出するように、絶縁層２６の一部をＲＩＥにより除去する。この絶縁層２６をマスクとして用いて、ＲＩＥ又はＣＤＥ(Chemical Dry Etching)を行い、図４（ｂ）に表したように、ｐ形半導体領域３及びｐ形半導体領域４の周りにトレンチＴ１を形成する。トレンチＴ１は、ｎ－形半導体領域２を貫通して半導体基板Ｓに達しており、空洞ＥＳと繋がっている。
図５（ａ）に表したように、トレンチＴ１を通して、空洞ＥＳ内にチタン層３１ａ、窒化チタン層３１ｂ、及びニッケル層３１ｃを順次形成する。チタン層３１ａ及び窒化チタン層３１ｂは、例えばＣＶＤにより形成される。ニッケル層３１ｃは、例えば無電解めっきにより形成される。ニッケル層３１ｃを形成する際、上部電極２１、上部電極２２、ゲートパッド２４、及びゲートパッド２５の表面にニッケル層が形成されても良い。空洞ＥＳ内に設けられた、チタン層３１ａ、窒化チタン層３１ｂ、及びニッケル層３１ｃにより、第１金属部３１が構成される。
第１金属部３１を形成する際、図５（ａ）に表したように、第１金属部３１の中にボイドＶが形成されても良い。また、ニッケル層３１ｃに代えて、無電解めっきにより、銅層が形成されても良い。又は、チタン層３１ａ、窒化チタン層３１ｂ、及びニッケル層３１ｃに代えて、ＣＶＤによりタングステン層が形成されても良い。
図５（ｂ）に表したように、半導体基板Ｓ及びｎ－形半導体領域２を、ダイシングラインＤＬに沿って切断する。例えば、ダイシングラインＤＬの幅（Ｘ方向又はＹ方向における長さ）は、トレンチＴ１の幅よりも広く設定される。これにより、ｎ－形半導体領域２の側面に付着した金属層が除去される。又は、半導体基板Ｓ及びｎ－形半導体領域２を切断する前に、トレンチＴ１の内壁に付着した金属層を除去しても良い。この場合、ダイシングラインＤＬの幅は、トレンチＴ１の幅より狭くても良い。
第１実施形態の効果を説明する。
第１実施形態に係る半導体装置１００は、第１金属部３１を有する。第１金属部３１は、第１部分１ａの中及び第２部分１ｂの中に設けられる。すなわち、第１金属部３１は、上部電極２１の下及び上部電極２２の下に位置する。第１金属部３１が設けられることで、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２がオン状態のとき、図２に表したように、キャリア（電子）が矢印Ａ１及びＡ３で表した経路だけではなく、矢印Ａ２及びＡ４で表した経路も通って、上部電極２１と上部電極２２との間を流れる。このため、上部電極２１と上部電極２２との間の電気抵抗を低減できる。これにより、半導体装置１００の消費電力を低減できる。
第１金属部３１は、Ｙ方向において複数設けられていることが望ましい。複数の第１金属部３１が設けられることで、上部電極２１と上部電極２２との間の電気抵抗をさらに低減できる。
第１金属部３１の長さＬ１は、上部電極２１の長さＬ５と、上部電極２２の長さＬ６と、の和よりも長いことが望ましい。この構成によれば、電子がより第１金属部３１を流れ易くなる。従って、上部電極２１と上部電極２２との間の電気抵抗をさらに低減できる。
上部電極２１と上部電極２２との間の電気抵抗をより低減するためには、ｎ＋形半導体領域１のＺ方向における厚さを小さくすることが有効である。ｎ＋形半導体領域１が薄くなると、上部電極２１と下部電極２３との間の距離及び上部電極２２と下部電極２３との間の距離が短くなる。すなわち、図２の矢印Ａ１及び矢印Ａ３で表した経路の長さを短くできる。しかし、ｎ＋形半導体領域１を薄くすると、半導体装置１００の強度が低下する。半導体装置１００の強度を維持したまま電気抵抗を低減するためには、第１金属部３１を、上部電極２１及び上部電極２２により近い位置に設けることが望ましい。例えば、距離Ｄ１を、距離Ｄ２よりも短くすることが望ましい。第１金属部３１を上部電極２１及び上部電極２２に近づけると、矢印Ａ１及びＡ３で表した経路の長さは変わらないものの、矢印Ａ２及びＡ４で表した経路の長さを短くできる。従って、半導体装置１００の強度を維持したまま、上部電極２１と上部電極２２との間の電気抵抗をさらに低減できる。
また、第１金属部３１の端部は、半導体装置１００の側面において外部に露出していることが望ましい。第１金属部３１は金属を含むため、ｎ＋形半導体領域１に比べて熱伝導率が高い。第１金属部３１の端部が露出していると、半導体装置１００の内部で発生した熱をより効率的に外部へ放出させることができる。これにより、半導体装置１００の熱に対する安定性を向上させ、且つ発熱による半導体装置１００の消費電力の増大を抑制できる。
（第１変形例）
図６及び図７は、第１実施形態の第１変形例に係る半導体装置を表す斜視断面図である。
図６（ａ）に表した半導体装置１１０では、半導体装置１００に比べて、Ｙ方向においてより多くの第１金属部３１が設けられている。例えば、第１金属部３１のＹ方向における長さＬ３は、第１金属部３１同士の間の距離（長さＬ４）と実質的に同じである。
図６（ｂ）に表した半導体装置１１１のように、第１金属部３１の長さＬ３は、長さＬ２より長くても良い。第１金属部３１の長さＬ３が、第１金属部３１同士の間の距離（長さＬ４）より長くても良い。
図７（ａ）に表した半導体装置１１２のように、第１金属部３１の長さＬ３がさらに長くても良い。例えば、半導体装置１１２では、長さＬ３は、第１金属部３１とｐ形半導体領域３（又はｐ形半導体領域４）との間の距離Ｄ３よりも長い。長さＬ３が長いことで、第１金属部３１における電気抵抗を低減できる。
図７（ｂ）に表した半導体装置１１３では、下部電極２３が設けられていない。第１金属部３１が設けられることで、下部電極２３が設けられていない場合でも、上部電極２１と２２との間で、十分に電流を流すことができる。また、下部電極２３の形成が不要となるため、半導体装置の製造に必要な工程数を削減し、製造コストを低減することができる。
（第２変形例）
図８は、第１実施形態の第２変形例に係る半導体装置を表す斜視断面図である。
図８（ａ）に表した半導体装置１２０は、第２金属部３２をさらに有する。
第２金属部３２は、第１部分１ａの中及び第２部分１ｂの中に設けられている。第２金属部３２は、第１金属部３１よりも下方に位置する。例えば、第２金属部３２のＹ方向における位置は、第１金属部３１のＹ方向における位置と同じである。
半導体装置１２０の製造工程では、まず、図３（ａ）及び図３（ｂ）と同様の工程を行い、第２金属部３２を形成するための空洞を、空洞ＥＳよりも深い位置に形成する。続けて、図３（ａ）及び図３（ｂ）の工程を再度行い、当該空洞よりも上方に、第１金属部３１を形成するための空洞ＥＳを形成する。その後、トレンチＴ１をこれらの空洞が露出するように形成し、それぞれの空洞の内部に金属層を形成することで、第１金属部３１及び第２金属部３２が形成される。
又は、図８（ｂ）に表した半導体装置１２１のように、第２金属部３２のＹ方向における位置が、第１金属部３１のＹ方向における位置と異なっていても良い。この場合も、第１金属部３１及び第２金属部３２は、上述したように、図３（ａ）及び図３（ｂ）に表した工程を繰り返して形成しても良い。あるいは、半導体基板Ｓに、第１金属部３１が設けられる位置にまで達する開口と、第２金属部３２が設けられる位置にまで達する開口と、を形成した後に熱処理する。これにより、第１金属部３１を形成するための空洞と、第２金属部３２を形成するための空洞と、が同時に形成される。
第２金属部３２の望ましい構成については、第１金属部３１と同様である。すなわち、第２金属部３２は、Ｙ方向において複数設けられる。第２金属部３２のＸ方向における長さは、上部電極２１の長さＬ５と上部電極２２の長さＬ６との和よりも長い。第２金属部３２の具体的な構成については、図６及び図７に表した第１金属部３１と同様に、種々の変形を適用可能である。また、第２金属部３２の下方において、第１部分１ａの中及び第２部分１ｂの中に、さらに別の金属部が設けられても良い。
（第３変形例）
図９は、第１実施形態の第３変形例に係る半導体装置を表す斜視断面図である。
第３変形例に係る半導体装置１３０は、第３金属部３３をさらに有する。
第３金属部３３は、第１金属部３１と接続されている。第３金属部３３は、ｎ＋形半導体領域１中及びｎ－形半導体領域２中に設けられている。第３金属部３３の一部は、Ｘ方向において、ｐ形半導体領域３とｐ形半導体領域４との間に設けられている。第３金属部３３は、例えば、Ｙ方向に連続して延びている。または、第３金属部３３は、Ｙ方向において複数設けられていても良い。
図１０は、第１実施形態の第３変形例に係る半導体装置の製造工程を表す断面図である。
まず、図３（ａ）、図３（ｂ）、及び図４（ａ）に表した工程と同様の工程を行う。次に、ｐ形半導体領域３及びｐ形半導体領域４の周りにトレンチＴ１を形成する。図１０（ａ）に表したように、ｐ形半導体領域３とｐ形半導体領域４との間にトレンチＴ２を形成する。トレンチＴ２は、ｎ－形半導体領域２を貫通し、空洞ＥＳと繋がっている。
図１０（ｂ）に表したように、トレンチＴ１及びＴ２を通して、空洞ＥＳ内にチタン層３１ａ、窒化チタン層３１ｂ、及びニッケル層３１ｃを順次形成する。チタン層３１ａの一部、窒化チタン層３１ｂの一部、及びニッケル層３１ｃの一部は、空洞ＥＳ内に設けられ、第１金属部３１が構成される。チタン層３１ａの別の一部、窒化チタン層３１ｂの別の一部、及びニッケル層３１ｃの別の一部は、トレンチＴ２内に設けられ、第３金属部３３が構成される。その後、図５（ｂ）に表した工程と同様に、半導体基板Ｓをダイシングする。以上の工程により、半導体装置１３０が製造される。
第３金属部３３は金属を含むため、ｎ－形半導体領域２に比べて熱伝導率が高い。第３金属部３３を設けることで、半導体装置１００の内部で発生した熱をより効率的に半導体装置１３０の上面から放出させることができる。これにより、半導体装置１３０の熱に対する安定性を向上させ、且つ発熱による半導体装置１３０の消費電力の増大を抑制できる。
第３金属部３３を設ける場合、第３金属部３３とｐ形半導体領域３との間の距離及び第３金属部３３とｐ形半導体領域４との間の距離は、十分に長いことが望ましい。これらの距離が短いと、第３金属部３３とｐ形半導体領域３との間及び第３金属部３３とｐ形半導体領域４との間の電界強度が高くなり、半導体装置１３０の耐圧が低下したり、半導体装置１３０のリーク電流が増加したりする可能性がある。半導体装置１３０の耐圧の低下及びリーク電流の増加を抑制するためには、第３金属部３３とｐ形半導体領域３との間のＸ方向における距離が、第１金属部３１とｐ形半導体領域３との間のＺ方向における距離以上であることが望ましい。同様に、第３金属部３３とｐ形半導体領域４との間のＸ方向における距離が、第１金属部３１とｐ形半導体領域４との間のＺ方向における距離以上であることが望ましい。
また、本変形例に係る半導体装置の製造方法では、図１０（ａ）に表したように、空洞ＥＳに繋がるトレンチＴ２が形成される。例えばＣＶＤを用いて空洞ＥＳ内に金属層を形成する場合、トレンチＴ１に加えて、トレンチＴ２を通して空洞ＥＳへガスが供給される。めっきにより空洞ＥＳ内に金属層を形成する場合は、トレンチＴ１及びＴ２から空洞ＥＳへめっき液が流れる。これにより、図５（ｂ）に表したように、第１金属部３１内にボイドＶが形成され難くなる。第１金属部３１内にボイドＶが無いと、ボイドＶが有る場合に比べて、第１金属部３１の電気抵抗を低減できる。従って、本変形例に係る製造方法によれば、第１金属部３１の電気抵抗を低減でき、この結果、上部電極２１と上部電極２２との間の電気抵抗をさらに低減できる。
（第４変形例）
図１１は、第１実施形態の第４変形例に係る半導体装置を表す斜視断面図である。
図１１に表した半導体装置１４０は、第４金属部３４をさらに有する。第４金属部３４は、ｎ＋形半導体領域１の中に設けられ、第１金属部３１と下部電極２３との間に位置している。第４金属部３４は、下部電極２３及び第１金属部３１と接続されている。
第４金属部３４が設けられることで、第１金属部３１と下部電極２３との間の電気抵抗を低減できる。これにより、上部電極２１と上部電極２２との間の電気抵抗をさらに低減できる。
望ましくは、第４金属部３４は、Ｘ方向及びＹ方向において複数設けられる。複数の第４金属部３４は、互いに離間している。複数の第４金属部３４が設けられることで、上部電極２１と上部電極２２との間の電気抵抗をさらに低減できる。
（適用例）
図１２は、第１実施形態に係る半導体装置を備えた電気機器を表す回路図である。
図１２に表した電気機器１５０は、保護回路５４、電源５６、及び回路５９を有する。電源５６は、正極端子５６ａ及び負極端子５６ｂを有する。保護回路５４及び回路５９は、正極端子５６ａと負極端子５６ｂとの間に接続されている。
保護回路５４は、半導体装置５１及び制御回路５２を有する。半導体装置５１は、第１実施形態に係る半導体装置のいずれかである。半導体装置５１は、上述した通り、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２を有する。また、半導体装置５１は、ｎ－形半導体領域２及びｐ形半導体領域３から構成されるボディダイオードと、ｎ－形半導体領域２及びｐ形半導体領域４から構成されるボディダイオードと、を有する。これらのボディダイオードは、それぞれ、スイッチング素子ＳＷ１及びＳＷ２と並列に接続されている。
スイッチング素子ＳＷ１のゲート電極１１及びスイッチング素子ＳＷ２のゲート電極１２は、それぞれ、制御回路５２の端子５２ａ及び５２ｂと接続されている。制御回路５２は、ゲート電極１１及びゲート電極１２のそれぞれの電圧を制御する。
回路５９は、二次電池５３、負荷５７ａ、及びコンデンサ５８を有する。回路５９の正極側の端子５３ａは、正極端子５６ａと接続されている。回路５９の負極側の端子５３ｂは、半導体装置５１を介して負極端子５６ｂと接続されている。負荷５７ａ及びコンデンサ５８は、端子５３ａと端子５３ｂとの間において、直列に接続されている。また、二次電池５３は、端子５３ａと端子５３ｂとの間において、負荷５７ａ及びコンデンサ５８と並列に接続されている。負荷５７ａとコンデンサ５８との間の端子５３ｃは、制御回路５２の端子５２ｃと接続されている。端子５３ｂとコンデンサ５８との間の端子５３ｄは、制御回路５２の端子５２ｄと接続されている。
端子５３ｂは、半導体装置５１の上部電極２１及び上部電極２２の一方と接続される。上部電極２１及び上部電極２２の他方と接続された端子５３ｅが、負極端子５６ｂと接続される。また、端子５３ｅは、制御回路５２の端子５２ｅと接続される。端子５２ｅと端子５３ｅとの間には、負荷５７ｂが接続される。
電気機器１５０は、二次電池５３の充電及び放電を行う。
制御回路５２は、端子５２ｃを介して二次電池５３の電圧を検出する。制御回路５２は、電圧が所定範囲内にある場合、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２をオンに切り替える。二次電池５３の充電動作を行う場合、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２をオンに切り替えると、矢印ａ１の方向に電流が流れる。二次電池５３の放電動作を行う場合、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２をオンに切り替えると、矢印ａ２の方向に電流が流れる。
電気機器１５０は、過充電及び過放電を防止する保護動作をさらに行う。
まず、過充電に対する保護動作について説明する。制御回路５２は、端子５２ｃを介して二次電池５３の電圧を検出する。二次電池５３の電圧が所定の範囲の上限より大きい場合、二次電池５３は過充電状態にある。この場合、制御回路５２は、端子５２ｂの電圧を閾値未満に設定し、スイッチング素子ＳＷ２をオフ状態にする。制御回路５２は、端子５２ａの電圧を閾値以上に設定し、スイッチング素子ＳＷ１をオン状態にする。これにより、スイッチング素子ＳＷ１と、スイッチング素子ＳＷ２に並列なボディダイオードと、が直列に接続された状態となる。当該ボディダイオードの順方向は、矢印ａ２の方向である。二次電池５３が過充電の場合、ボディダイオード及びスイッチング素子ＳＷ１を通り、矢印ａ２の方向に電流が流れ、二次電池５３が放電される。また、スイッチング素子ＳＷ２に並列なボディダイオードの逆方向は、矢印ａ１の方向である。このため、矢印ａ１の方向に電流が流れることが抑制され、二次電池５３へのさらなる充電が防止される。
次に、過放電に対する保護動作について説明する。制御回路５２は、端子５２ｃを介して二次電池５３の電圧を検出する。二次電池５３の電圧が所定の範囲の下限より小さい場合、二次電池５３は過放電状態にある。この場合、制御回路５２は、端子５２ａの電圧を閾値未満に設定し、スイッチング素子ＳＷ１をオフ状態にする。制御回路５２は、端子５２ｂの電圧を閾値以上に設定し、スイッチング素子ＳＷ２をオン状態にする。これにより、スイッチング素子ＳＷ２のＭＯＳＦＥＴと、スイッチング素子ＳＷ１に並列なボディダイオードと、が直列に接続された状態となる。当該ボディダイオードの順方向は、矢印ａ１の方向である。二次電池５３が過放電の場合、ボディダイオード及びスイッチング素子ＳＷ２を通り、矢印ａ１の方向に電流が流れ、二次電池５３が充電される。また、スイッチング素子ＳＷ１に並列なボディダイオードの逆方向は、矢印ａ２の方向である。このため、矢印ａ２の方向に電流が流れることが抑制され、二次電池５３のさらなる放電が防止される。
電気機器１５０は、過電流に対する保護動作をさらに行う。
制御回路５２は、端子５２ｅを介して、端子５３ｅを流れる電流を検出する。例えば、二次電池５３の充電中は、矢印ａ１の方向に電流が流れる。二次電池５３を充電中に、所定の値よりも大きな電流値が検出されると、制御回路５２は、スイッチング素子ＳＷ２をオフ状態にする。スイッチング素子ＳＷ２に並列なボディダイオードの順方向は、矢印ａ２の方向である。このため、矢印ａ１の方向に電流が流れることが抑制される。
二次電池５３の放電中は、矢印ａ２の方向に電流が流れる。二次電池５３を放電中に、所定の値よりも大きな電流値が検出されると、制御回路５２は、スイッチング素子ＳＷ１をオフ状態にする。スイッチング素子ＳＷ１に並列なボディダイオードの順方向は、矢印ａ１の方向である。このため、矢印ａ２の方向に電流が流れることを抑制できる。
電気機器１５０の半導体装置５１として、第１実施形態に係る半導体装置が用いられることで、二次電池５３を充電又は放電する際に必要な電力を低減できる。この結果、電気機器１５０の消費電力を低減できる。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置を表す斜視断面図である。
図１３に表した半導体装置２００は、ｎ＋形半導体領域５、ゲート電極１１、及びゲートパッド２４を有していない。すなわち、半導体装置２００は、スイッチング素子ＳＷ１に代えて、ダイオードＤＩ１を有する。
スイッチング素子ＳＷ２をオン状態にすると、ダイオードＤＩ１のアノード（ｐ形半導体領域３）からカソード（ｎ形半導体領域２）へ電流が流れ、第１金属部３１及び下部電極２３を通り、上部電極２２へ電流が流れる。
スイッチング素子ＳＷ２をオフ状態にすると、双方向に耐圧のある装置となる。すなわち、半導体装置２００では、スイッチング素子ＳＷ２の上部電極２２に対して、ダイオードＤＩ１の上部電極２１に電圧が印加された場合でも、その逆の場合でも、通電を阻止することが可能である。
第２実施形態によれば、第１実施形態と同様に、第１金属部３１が設けられることで、上部電極２１と上部電極２２との間の電気抵抗を低減できる。
（変形例）
図１４は、第２実施形態の変形例に係る半導体装置を表す斜視断面図である。
図１４に表した半導体装置２１０は、半導体装置２００と比べて、ｎ＋形半導体領域６、ゲート電極１２、及びゲートパッド２５を有していない。すなわち、半導体装置２１０は、スイッチング素子ＳＷ２に代えて、ダイオードＤＩ２を有する。ダイオードＤＩ２の順方向は、ダイオードＤＩ１の順方向と反対である。
例えば、上部電極２１に、上部電極２２に対して正の電圧が印加される。電圧がｎ－形半導体領域２とｐ形半導体領域４との間の降伏電位以上のとき、第１金属部３１及び下部電極２３を通り、上部電極２１から上部電極２２へ電流が流れる。上部電極２２に、上部電極２１に対して正の電圧が印加される場合も同様である。すなわち、半導体装置２１０は、双方向耐圧ダイオードとして機能する。
一般的に、順方向のダイオードは、負の温度係数を有する。逆方向のダイオードは、正の温度係数を有する。順方向が互いに反対であるダイオードＤＩ１とＤＩ２が直列に接続されることで、半導体装置２１０の温度特性を低減できる。また、本変形例によれば、半導体装置２００と同様に、第１金属部３１が設けられることで、上部電極２１と上部電極２２との間の電気抵抗を低減できる。
なお、第２実施形態に係る半導体装置に対して、第１実施形態の各変形例に係る構成を適用することも可能である。例えば、第２実施形態に係る半導体装置が、第２金属部３２をさらに備えていても良い。第２実施形態に係る半導体装置が、下部電極２３を有していなくても良い。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ＋形半導体領域、 １ａ 第１部分、 １ｂ 第２部分、 ２ ｎ－形半導体領域、 ３、４ ｐ形半導体領域、 ５、６ ｎ＋形半導体領域、 １１、１２ ゲート電極、 １１ａ、１２ａ ゲート絶縁層、 ２１、２２ 上部電極、 ２３ 下部電極、 ２４、２５ ゲートパッド、 ２６ 絶縁層、 ３１ 第１金属部、 ３１ａ チタン層、 ３１ｂ 窒化チタン層、 ３１ｃ ニッケル層、 ３２ 第２金属部、 ３３ 第３金属部、 ３４ 第４金属部、 ５１ 半導体装置、 ５２ 制御回路、 ５２ａ～５２ｅ 端子、 ５３ 二次電池、 ５３ａ～５３ｅ 端子、 ５４ 保護回路、 ５６ 電源、 ５６ａ 正極端子、 ５６ｂ 負極端子、 ５７ａ、５７ｂ 負荷、 ５８ コンデンサ、 ５９ 回路、 １００、１１０～１１３、１２０、１２１、１３０、１４０、１５０、２００、２１０ 半導体装置、 ＤＩ１、ＤＩ２ ダイオード、 Ｄ１～Ｄ３ 距離、 ＤＬ ダイシングライン、 ＥＳ 空洞、 Ｌ１～Ｌ６ 長さ、 ＯＰ 開口、 Ｓ 半導体基板、 Ｓ１ 第１面、 Ｓ２ 第２面、 ＳＷ１、ＳＷ２ スイッチング素子、 Ｔ１、Ｔ２ トレンチ、 Ｖ ボイド

Claims (12)

  1. 第１部分と、第１方向において前記第１部分と並ぶ第２部分と、を有する第１導電形の第１半導体領域と、
    前記第１部分の上及び前記第２部分の上に設けられた第１導電形の第２半導体領域であって、前記第１半導体領域から前記第２半導体領域に向かう第２方向は前記第１方向に垂直であり、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する、前記第２半導体領域と、
    前記第２半導体領域の一部の上に設けられ、前記第１部分の上に位置する第２導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第１電極と、
    前記第２半導体領域の別の一部の上に設けられ、前記第３半導体領域から離れ、前記第２部分の上に位置する第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第２電極と、
    前記第１半導体領域の下に設けられた第３電極と、
    前記第１部分の中及び前記第２部分の中に設けられ、前記第１方向に垂直な面において前記第１半導体領域に囲まれた第１金属部であって、前記第１金属部と前記第１電極との間の距離は前記第１金属部と前記第３電極との間の距離よりも短い、前記第１金属部と、
    を備えた半導体装置。
  2. 前記第３半導体領域の一部の上に設けられた第１導電形の第５半導体領域と、
    前記第２半導体領域、前記第３半導体領域、及び前記第５半導体領域と第１ゲート絶縁層を介して対向する第１ゲート電極と、
    をさらに備えた請求項１記載の半導体装置。
  3. 前記第４半導体領域の一部の上に設けられた第１導電形の第６半導体領域と、
    前記第２半導体領域、前記第４半導体領域、及び前記第６半導体領域と第２ゲート絶縁層を介して対向する第２ゲート電極と、
    をさらに備えた請求項２記載の半導体装置。
  4. 前記第１金属部の前記第１方向における長さは、前記第１金属部の前記第２方向における長さよりも長い請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１方向及び前記第２方向に垂直な第３方向における前記第１金属部の長さは、前記第２方向における前記第１金属部の長さよりも長い請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第１金属部は、前記第１方向及び前記第２方向に垂直な第３方向において、複数設けられ、
    前記複数の第１金属部は、互いに離れている請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１部分の中及び前記第２部分の中に設けられた第２金属部をさらに備え、
    前記第２金属部は、前記第１金属部よりも下方に位置する請求項１～６のいずれか１つに記載の半導体装置。
  8. 第１部分と、第１方向において前記第１部分と並ぶ第２部分と、を有する第１導電形の第１半導体領域と、
    前記第１部分の中及び前記第２部分の中に設けられた第１金属部と、
    前記第１部分の中及び前記第２部分の中に設けられ、前記第１金属部よりも下方に位置する第２金属部と、
    前記第１部分の上及び前記第２部分の上に設けられた第１導電形の第２半導体領域であって、前記第１半導体領域から前記第２半導体領域に向かう第２方向は前記第１方向に垂直であり、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する、前記第２半導体領域と、
    前記第２半導体領域の一部の上に設けられ、前記第１部分の上に位置する第２導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第１電極と、
    前記第２半導体領域の別の一部の上に設けられ、前記第３半導体領域から離れ、前記第２部分の上に位置する第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第２電極と、
    を備えた半導体装置。
  9. 第１面を有する第１導電形の第１半導体領域であって、第１部分と、前記第１面に平行な第１方向において前記第１部分と並ぶ第２部分と、を有する前記第１半導体領域に対して、前記第１部分の中及び前記第２部分の中に空洞を形成する工程と、
    前記第１面の上に第１導電形の第２半導体領域を形成する工程と、
    前記第１部分の上及び前記第２部分の上にそれぞれ位置する第２導電形の第３半導体領域及び第２導電形の第４半導体領域を、前記第２半導体領域の上に形成する工程と、
    前記第３半導体領域及び前記第４半導体領域の上にそれぞれ第１電極及び第２電極を形成する工程と、
    前記第３半導体領域及び前記第４半導体領域の周りに、前記第２半導体領域を貫通して前記第１半導体領域に達し、前記空洞と繋がるトレンチを形成する工程と、
    前記トレンチを通して前記空洞の内部に金属層を形成する工程と、
    を備えた半導体装置の製造方法。
  10. 前記トレンチが形成された位置において前記第１半導体領域及び前記第２半導体領域を切断する工程をさらに備えた請求項９記載の半導体装置の製造方法。
  11. 前記空洞を形成する工程において、前記第１部分及び前記第２部分の前記第１面側に前記第１方向に並んだ複数の開口を形成し、前記複数の開口が形成された前記第１半導体領域を水素雰囲気中で加熱する請求項９又は１０記載の半導体装置の製造方法。
  12. 前記第３半導体領域の一部の上に第１導電形の第５半導体領域を形成する工程と、
    前記第４半導体領域の一部の上に第１導電形の第６半導体領域を形成する工程と、
    前記第２半導体領域、前記第３半導体領域、及び前記第５半導体領域と第１ゲート絶縁層を介して対向する第１ゲート電極を形成する工程と、
    前記第２半導体領域、前記第４半導体領域、及び前記第６半導体領域と第２ゲート絶縁層を介して対向する第２ゲート電極を形成する工程と、
    をさらに備えた請求項９～１１のいずれか１つに記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7470070B2 (ja) * 2021-02-18 2024-04-17 株式会社東芝 半導体装置
TWI844493B (zh) * 2021-03-29 2024-06-01 日商新唐科技日本股份有限公司 半導體裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060014400A1 (en) 2004-06-15 2006-01-19 Infineon Technologies Ag Method for fabricating a buried metallic layer in a semiconductor body and semiconductor component having a buried metallic layer
JP2010087096A (ja) 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20110101452A1 (en) 2008-05-28 2011-05-05 Nxp B.V. Trench gate semiconductor device and method of manufacturing thereof
JP2013041914A (ja) 2011-08-12 2013-02-28 Advanced Power Device Research Association 半導体素子および半導体素子の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383924B1 (en) * 2000-12-13 2002-05-07 Micron Technology, Inc. Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials
JP2002368220A (ja) 2001-06-04 2002-12-20 Hitachi Ltd 半導体装置及びこれを用いた電源システム
JP4701375B2 (ja) 2002-11-12 2011-06-15 独立行政法人科学技術振興機構 結晶成長方法
WO2005083775A1 (en) 2004-02-19 2005-09-09 International Business Machines Corporation FORMATION OF PATTERNED SILICON-ON-INSULATOR (SOI)/SILICON-ON-NOTHING (SON) COMPOSITE STRUCTURE BY POROUS Si ENGINEERING
JP2008066694A (ja) 2006-03-16 2008-03-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2008140828A (ja) 2006-11-30 2008-06-19 Rohm Co Ltd 半導体装置およびその製造方法
JP2010103208A (ja) 2008-10-22 2010-05-06 Denso Corp 半導体装置
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
JP5450493B2 (ja) * 2011-03-25 2014-03-26 株式会社東芝 半導体装置
US8487371B2 (en) * 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US9385196B2 (en) * 2012-09-12 2016-07-05 Texas Instruments Incorporated Fast switching IGBT with embedded emitter shorting contacts and method for making same
JP5799047B2 (ja) * 2013-03-22 2015-10-21 株式会社東芝 半導体装置、及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060014400A1 (en) 2004-06-15 2006-01-19 Infineon Technologies Ag Method for fabricating a buried metallic layer in a semiconductor body and semiconductor component having a buried metallic layer
US20110101452A1 (en) 2008-05-28 2011-05-05 Nxp B.V. Trench gate semiconductor device and method of manufacturing thereof
JP2010087096A (ja) 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013041914A (ja) 2011-08-12 2013-02-28 Advanced Power Device Research Association 半導体素子および半導体素子の製造方法

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