JP7102265B2 - スイッチング電源およびスイッチング電源制御回路 - Google Patents

Description

本発明は、スイッチング電源およびスイッチング電源制御回路に関する。

従来から、直流電源の正極端子と負極端子との間において直列接続された２つのスイッチング素子と、ローサイド側のスイッチング素子の両端間において直列接続された共振コンデンサ、リーケージインダクタンスおよび１次巻線と、１次巻線とともにトランスを構成する２次巻線とを備えるスイッチング電源が採用されていた。この種のスイッチング電源においては、２つのスイッチング素子が同時にオンしないようにデッドタイムを設けて各スイッチング素子を交互にオンすることで、電源からトランスの出力側に供給されるエネルギを調整していた。

特許第３４５９１４２号公報

しかしながら、従来は、スイッチング素子のオンオフの周波数が高い（すなわち、単位時間当たりのオンオフの切替回数が多い）高周波のスイッチング動作に対応したデッドタイムを設けることについて何ら有効な提案がなされていないのが実情であった。このため、従来は、高周波のスイッチング動作に対応したＺＶＳ(Zero Voltage Switching)ができず、スイッチング効率を向上させることが困難であるといった問題があった。

そこで、本発明は、高周波のスイッチング動作におけるスイッチング効率を向上させることができるスイッチング電源およびスイッチング電源制御回路を提供することを目的とする。

本発明の一態様に係るスイッチング電源は、
一端が電源の正極端子に接続された第１スイッチング素子と、
一端が前記第１スイッチング素子の他端との接続点に接続され、他端が前記電源の負極端子に接続された第２スイッチング素子と、
前記接続点と前記第２スイッチング素子の他端との間に接続された１次巻線および前記１次巻線に磁気結合する２次巻線を有するトランスと、
前記第１スイッチング素子および前記第２スイッチング素子を制御する制御回路と、を備え、
前記制御回路は、
充放電可能なキャパシタと、
前記電源から供給される電力による前記キャパシタの充放電を制御するとともにキャパシタ電圧を検出し、前記キャパシタ電圧に応じて前記第１スイッチング素子および前記第２スイッチング素子のオンオフを制御するスイッチング制御部と、
前記第１スイッチング素子および前記第２スイッチング素子の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部と、を有し、
前記スイッチング制御部は、
前記第１スイッチング素子および前記第２スイッチング素子がオフした状態で前記キャパシタ電圧が下限設定電圧に達したときに、前記第２スイッチング素子をオフしたまま前記第１スイッチング素子をオンし、前記第１スイッチング素子をオンした後に前記キャパシタ電圧が上限設定電圧に達したときに、前記第１スイッチング素子をオフし、前記第１スイッチング素子をオフした後に前記キャパシタ電圧が前記下限設定電圧に達したときに、前記第１スイッチング素子をオフしたまま前記第２スイッチング素子をオンし、前記第２スイッチング素子をオンした後に前記キャパシタ電圧が前記上限設定電圧に達したときに、前記第２スイッチング素子をオフし、
前記デッドタイム補正部は、
前記接続点の電圧を検出し、前記接続点の検出電圧が、前記スイッチング制御部によって前記キャパシタを放電させる放電期間において基準電圧に達したときに、前記キャパシタの単位時間当たりの放電量を増加させて前記キャパシタ電圧が前記下限設定電圧に達するまでの所要時間を短縮させることで前記デッドタイムを補正する。

本発明の他の一態様に係るスイッチング電源は、
一端が電源の正極端子に接続された第１スイッチング素子と、
一端が前記第１スイッチング素子の他端との接続点に接続され、他端が前記電源の負極端子に接続された第２スイッチング素子と、
前記接続点と前記第２スイッチング素子の他端との間に接続された１次巻線および前記１次巻線に磁気結合する２次巻線を有するトランスと、
前記第１スイッチング素子および前記第２スイッチング素子を制御する制御回路と、を備え、
前記制御回路は、
充放電可能なキャパシタと、
前記電源から供給される電力による前記キャパシタの充放電を制御するとともにキャパシタ電圧を検出し、前記キャパシタ電圧に応じて前記第１スイッチング素子および前記第２スイッチング素子のオンオフを制御するスイッチング制御部と、
前記第１スイッチング素子および前記第２スイッチング素子の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部と、を有し、
前記スイッチング制御部は、
前記第１スイッチング素子および前記第２スイッチング素子がオフした状態で前記キャパシタ電圧が上限設定電圧に達したときに、前記第２スイッチング素子をオフしたまま前記第１スイッチング素子をオンし、前記第１スイッチング素子をオンした後に前記キャパシタ電圧が下限設定電圧に達したときに、前記第１スイッチング素子をオフし、前記第１スイッチング素子をオフした後に前記キャパシタ電圧が前記上限設定電圧に達したときに、前記第１スイッチング素子をオフしたまま前記第２スイッチング素子をオンし、前記第２スイッチング素子をオンした後に前記キャパシタ電圧が前記下限設定電圧に達したときに、前記第２スイッチング素子をオフし、
前記デッドタイム補正部は、
前記接続点の電圧を検出し、前記接続点の検出電圧が、前記スイッチング制御部によって前記キャパシタを充電させる充電期間において基準電圧に達したときに、前記キャパシタの単位時間当たりの充電量を増加させて前記キャパシタ電圧が前記上限設定電圧に達するまでの所要時間を短縮させることで前記デッドタイムを補正する。

前記スイッチング電源において、
前記制御回路は、
前記接続点の電圧を分圧する分圧回路を更に有し、
前記デッドタイム補正部は、
前記分圧された電圧を検出することで前記接続点の電圧を検出してもよい。

前記スイッチング電源において、
前記デッドタイム補正部は、
前記電源の電圧を検出し、前記電源の検出電圧に応じた値を有するように前記基準電圧を生成する基準電圧生成器を有し、
前記接続点の検出電圧が前記基準電圧生成器で生成された基準電圧に達したときに、前記キャパシタの放電量を増加させてもよい。

前記スイッチング電源において、
前記基準電圧生成器は、
前記電源の略１／２の値で前記キャパシタの放電電流を増加させるように前記基準電圧を生成してもよい。

前記スイッチング電源において、
前記基準電圧生成器は、
前記電源の検出電圧が入力される非反転入力端子と、前記基準電圧が出力される出力端子と、前記出力端子から出力された前記基準電圧が入力される反転入力端子と、を有するバッファ・アンプを備えてもよい。

前記スイッチング電源において、
前記デッドタイム補正部は、
前記接続点の検出電圧と前記基準電圧とを比較して、前記接続点の検出電圧の前記基準電圧への立上りまたは立下りを検出するための第２のコンパレータを更に有し、
前記第２のコンパレータによって前記接続点の検出電圧の前記立上りまたは立下りが検出されたときに、前記キャパシタの放電量を増加させてもよい。

前記スイッチング電源において、
前記第２のコンパレータは、
反転入力端子に前記コンパレータの出力端子から出力された前記基準電圧が入力され、非反転入力端子に前記接続点の検出電圧が入力され、出力端子から前記接続点の検出電圧の前記立上りまたは立下りを検出するための検出信号が出力されてもよい。

前記スイッチング電源において、
前記デッドタイム補正部は、
前記検出信号に基づいて前記接続点の検出電圧の立上りまたは立下りを検出し、前記立上りまたは立下りが検出されたときにパルス信号を出力するパルス発生器を更に有し、
前記パルス発生器から出力された前記パルス信号に応じて、前記キャパシタの放電量を増加させてもよい。

前記スイッチング電源において、
前記デッドタイム補正部は、前記パルス信号に応じて前記キャパシタを放電する放電回路を更に有してもよい。

前記スイッチング電源において、
前記キャパシタは、一端が前記放電回路に接続され、他端が固定電位に接続され、
前記スイッチング制御部は、前記キャパシタの一端と前記放電回路との間の検出ノードの電圧を検出することで前記キャパシタ電圧を検出してもよい。

前記スイッチング電源において、
前記放電回路は、
一端が前記キャパシタの一端に接続された抵抗と、
一端が前記抵抗の他端に接続され、他端が固定電位に接続され、制御端子が前記パルス発生器の出力端に接続されたトランジスタと、を有してもよい。

前記スイッチング電源において、
前記スイッチング制御部は、
前記接続点の検出電圧の立上りが検出されたときの前記パルス信号の出力期間が終了したときに、前記第１スイッチング素子をオンし、前記接続点の検出電圧の立下りが検出されたときの前記パルス信号の出力期間が終了したときに、前記第２スイッチング素子をオンしてもよい。

前記スイッチング電源において、
前記接続点と前記１次巻線との間に接続されたリーケージインダクタを更に備え、
前記デッドタイム補正部は、
前記接続点と前記リーケージインダクタとの間の電圧を検出することで前記接続点の電圧を検出してもよい。

前記スイッチング電源において、
前記パルス発生器は、前記キャパシタ電圧が前記下限設定電圧に達した時点で前記パルス信号の出力を終了してもよい。

本発明の一態様に係るスイッチング電源制御回路は、
一端が電源の正極端子に接続された第１スイッチング素子と、
一端が前記第１スイッチング素子の他端との接続点に接続され、他端が前記電源の負極端子に接続された第２スイッチング素子と、
前記接続点と前記第２スイッチング素子の他端との間に接続された１次巻線および前記１次巻線に磁気結合する２次巻線を有するトランスと、を備えるスイッチング電源に備えられ、
充放電可能なキャパシタと、
前記電源から供給される電力による前記キャパシタの充放電を制御するとともにキャパシタ電圧を検出し、前記キャパシタ電圧に応じて前記第１スイッチング素子および前記第２スイッチング素子のオンオフを制御するスイッチング制御部と、
前記第１スイッチング素子および前記第２スイッチング素子の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部と、を有し、
前記スイッチング制御部は、
前記第１スイッチング素子および前記第２スイッチング素子がオフした状態で前記キャパシタ電圧が下限設定電圧に達したときに、前記第２スイッチング素子をオフしたまま前記第１スイッチング素子をオンし、前記第１スイッチング素子をオンした後に前記キャパシタ電圧が上限設定電圧に達したときに、前記第１スイッチング素子をオフし、前記第１スイッチング素子をオフした後に前記キャパシタ電圧が前記下限設定電圧に達したときに、前記第１スイッチング素子をオフしたまま前記第２スイッチング素子をオンし、前記第２スイッチング素子をオンした後に前記キャパシタ電圧が前記上限設定電圧に達したときに、前記第２スイッチング素子をオフし、
前記デッドタイム補正部は、
前記接続点の電圧を検出し、前記接続点の検出電圧が、前記スイッチング制御部によって前記キャパシタを放電させる放電期間において基準電圧に達したときに、前記キャパシタの単位時間当たりの放電量を増加させて前記キャパシタ電圧が前記下限設定電圧に達するまでの所要時間を短縮させることで前記デッドタイムを補正する。

本発明の一態様に係るスイッチング電源は、一端が電源の正極端子に接続された第１スイッチング素子と、一端が第１スイッチング素子の他端との接続点に接続され、他端が電源の負極端子に接続された第２スイッチング素子と、接続点と第２スイッチング素子の他端との間に接続された１次巻線および１次巻線に磁気結合する２次巻線を有するトランスと、第１スイッチング素子および第２スイッチング素子を制御する制御回路と、を備え、制御回路は、充放電可能なキャパシタと、電源から供給される電力によるキャパシタの充放電を制御するとともにキャパシタ電圧を検出し、キャパシタ電圧に応じて第１スイッチング素子および第２スイッチング素子のオンオフを制御するスイッチング制御部と、第１スイッチング素子および第２スイッチング素子の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部と、を有し、スイッチング制御部は、第１スイッチング素子および第２スイッチング素子がオフした状態でキャパシタ電圧が下限設定電圧に達したときに、第２スイッチング素子をオフしたまま第１スイッチング素子をオンし、第１スイッチング素子をオンした後にキャパシタ電圧が上限設定電圧に達したときに、第１スイッチング素子をオフし、第１スイッチング素子をオフした後にキャパシタ電圧が下限設定電圧に達したときに、第１スイッチング素子をオフしたまま第２スイッチング素子をオンし、第２スイッチング素子をオンした後にキャパシタ電圧が上限設定電圧に達したときに、第２スイッチング素子をオフし、デッドタイム補正部は、接続点の電圧を検出し、接続点の検出電圧が、スイッチング制御部によってキャパシタを放電させる放電期間において基準電圧に達したときに、キャパシタの単位時間当たりの放電量を増加させてキャパシタ電圧が下限設定電圧に達するまでの所要時間を短縮させることでデッドタイムを補正する。
これにより、本発明によれば、接続点の検出電圧が基準電圧に達したときにキャパシタの単位時間当たりの放電量を増加させてキャパシタ電圧が下限設定電圧に達するまでの所要時間を短縮させることで、デッドタイムを短縮することができる。
これにより、本発明によれば、高周波のスイッチング動作におけるスイッチング効率を向上させることができる。

第１の実施形態に係るスイッチング電源の一例を示す回路図である。 第１の実施形態に係るスイッチング電源におけるデッドタイム補正部の一例を示す回路図である。 第１の実施形態に係るスイッチング電源の動作例を示す波形図である。 第２の実施形態に係るスイッチング電源におけるデッドタイム補正部の一例を示す回路図である。 第２の実施形態に係るスイッチング電源の動作例を示す波形図である。 分圧回路の第１の変形例を示す回路図である。 分圧回路の第２の変形例を示す回路図である。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
先ず、第１の実施形態に係るスイッチング電源およびスイッチング電源制御回路について説明する。図１は、第１の実施形態に係るスイッチング電源１の一例を示す回路図である。図２は、第１の実施形態に係るスイッチング電源１におけるデッドタイム補正部５の一例を示す回路図である。図３は、第１の実施形態に係るスイッチング電源１の動作例を示す波形図である。なお、図１に示されるスイッチング電源１は、ハーフブリッジ型ＤＣ／ＤＣコンバータの態様であるが、本発明のスイッチング電源は、図１の態様に限定されるものではない。

第１の実施形態に係るスイッチング電源１は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、トランスＴと、制御回路の一例であるスイッチング電源制御回路３とを備える。また、スイッチング電源１は、第１抵抗ｒ１と、第２抵抗ｒ２と、リーケージインダクタＬｒと、共振コンデンサＣｒと、第１ダイオードＤ１と、第２ダイオードＤ２と、整流コンデンサＣａと、フィードバック制御部７とを備える。以下、これらのスイッチング電源１の構成部について順に説明する。

（スイッチング素子Ｑ１、Ｑ２）
第１スイッチング素子Ｑ１は、一端が電源２の正極端子に接続されている。第１スイッチング素子Ｑ１は、図１に示すように、ドレインが電源２の正極端子に接続されたｎＭＯＳＦＥＴであってもよい。

第２スイッチング素子Ｑ２は、一端が第１スイッチング素子Ｑ１の他端との接続点ｐに接続され、他端が電源２の負極端子に接続されている。第２スイッチング素子Ｑ２は、図１に示すように、ドレインが第１スイッチング素子Ｑ１のソースとの接続点ｐに接続され、ソースが電源２の負極端子に接続されたｎＭＯＳＦＥＴであってもよい。

（トランスＴ）
トランスＴは、１次巻線Ｗ１と、２次巻線Ｗ２１、Ｗ２２とを有する。

１次巻線Ｗ１は、接続点ｐと第２スイッチング素子Ｑ２の他端との間に接続されている。より具体的には、１次巻線Ｗ１は、接続点ｐと第２スイッチング素子Ｑ２の他端との間において第２スイッチング素子Ｑ２に並列に接続されている。２次巻線Ｗ２１、Ｗ２２は、１次巻線Ｗ１に磁気結合する。

（スイッチング電源制御回路３）
スイッチング電源制御回路３は、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を制御する回路である。

スイッチング電源制御回路３は、図１に示すように、充放電可能なキャパシタＣと、スイッチング制御部４と、デッドタイム補正部（図１におけるＤＴ補正部）５と、分圧回路６とを有する。

デッドタイム補正部５は、図２に示すように、基準電圧生成器５１と、コンパレータ５２と、パルス発生器５３と、放電回路５４とを有する。

［キャパシタＣ］
キャパシタＣは、一端がデッドタイム補正部５の放電回路５４に接続され、他端が固定電位の一例である接地電位に接続されている。

［スイッチング制御部４］
スイッチング制御部４は、電源２から供給される電力によるキャパシタＣの充放電を制御するとともにキャパシタＣのキャパシタ電圧Ｃｔを検出し、キャパシタ電圧Ｃｔに応じて第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２のオンオフを制御する。

スイッチング制御部４は、キャパシタＣの一端と放電回路５４との間の検出ノードＮｄの電圧を検出することでキャパシタ電圧Ｃｔを検出する。

スイッチング制御部４は、図３に示すように、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２がオフした状態（すなわち、Ｑ１のゲート電圧ＶＧＨおよびＱ２のゲート電圧ＶＧＬがローレベルＬの状態）でキャパシタ電圧Ｃｔが下限閾値（下限設定電圧）に達したときに、第２スイッチング素子Ｑ２をオフしたまま第１スイッチング素子Ｑ１をオンする。具体的には、スイッチング制御部４は、第１スイッチング素子Ｑ１のゲート電圧ＶＧＨをハイレベルＨに制御することで、第１スイッチング素子Ｑ１をオンする。

第１スイッチング素子Ｑ１がオンすることで、トランスＴの一次側では、電源２、第１スイッチング素子Ｑ１、リーケージインダクタＬｒ、１次巻線Ｗ１、共振コンデンサＣｒの順に電流が流れる。また、トランスＴの二次側では、２次巻線Ｗ２１、第１ダイオードＤ１、整流コンデンサＣａの順に電流が流れる。なお、図３において、第１スイッチング素子Ｑ１に流れる電流は符号ＩＤ＿Ｑ１で表されている。

また、トランスＴの二次側の出力電圧Ｖｏは、フィードバック制御部７によってスイッチング制御部４に入力される。スイッチング制御部４は、フィードバック制御部７からの入力電圧ＦＢに基づいて第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２のオンオフの周波数を制御する。例えば、スイッチング制御部４は、負荷が軽くなったと判断される場合は、周波数を高く制御し、負荷が重くなったと判断される場合は、周波数を低く制御してもよい。

第１スイッチング素子Ｑ１をオンした後に、スイッチング制御部４は、キャパシタ電圧Ｃｔが上限閾値（上限設定電圧））に達したときに、第１スイッチング素子Ｑ１をオフする。具体的には、スイッチング制御部４は、第１スイッチング素子Ｑ１のゲート電圧ＶＧＨをローレベルＬに制御することで、第１スイッチング素子Ｑ１をオフする。

第１スイッチング素子Ｑ１をオフした後に、スイッチング制御部４は、キャパシタ電圧Ｃｔが下限閾値に達したときに、第１スイッチング素子Ｑ１をオフしたまま第２スイッチング素子Ｑ２をオンする。具体的には、スイッチング制御部４は、第２スイッチング素子Ｑ２のゲート電圧ＶＧＬをハイレベルＨに制御することで、第２スイッチング素子Ｑ２をオンする。

第２スイッチング素子Ｑ２がオンすることで、トランスＴの一次側では、共振コンデンサＣｒ、１次巻線Ｗ１、リーケージインダクタＬｒ、第２スイッチング素子Ｑ２の順で電流が流れる。また、トランスＴの二次側では、２次巻線Ｗ２２、第２ダイオードＤ２、整流コンデンサＣａの順に電流が流れる。なお、図３において、第２スイッチング素子Ｑ２に流れる電流は符号ＩＤ＿Ｑ２で表されている。

第２スイッチング素子Ｑ２をオンした後に、スイッチング制御部４は、キャパシタ電圧Ｃｔが上限閾値に達したときに、第２スイッチング素子Ｑ２をオフする。具体的には、スイッチング制御部４は、第２スイッチング素子Ｑ２のゲート電圧ＶＧＬをローレベルＬに制御することで、第２スイッチング素子Ｑ２をオフする。

スイッチング制御部４は、後述する接続点ｐの検出電圧ＤＴＳの立上りが検出されたときのパルス信号Ｐの出力期間が終了したときに、第１スイッチング素子Ｑ１をオンする。また、スイッチング制御部４は、後述する接続点ｐの検出電圧ＤＴＳの立下りが検出されたときのパルス信号Ｐの出力期間が終了したときに、第２スイッチング素子Ｑ２をオンする。

［分圧回路６］
分圧回路６は、一端が接続点ｐとリーケージインダクタＬｒとの間のノードＮに接続され、他端がデッドタイム補正部５に接続された第１分圧抵抗ｒ６１と、一端が第１分圧抵抗ｒ６１の他端に接続され、他端が接地電位に接続された第２分圧抵抗ｒ６２とを有する。

より具体的には、第１分圧抵抗ｒ６１の他端は、デッドタイム補正部５のコンパレータ５２の非反転入力端子に接続されている。

分圧回路６は、接続点ｐの電圧Ｖｓ（すなわち、中点電圧）を分圧する。

［デッドタイム補正部５］
デッドタイム補正部５は、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２の一方のオフから他方のオンまでの期間であるデッドタイムを補正する。

デッドタイム補正部５は、接続点ｐの電圧Ｖｓを検出する。具体的には、デッドタイム補正部５は、分圧回路６で分圧された電圧ＤＴＳを検出することで接続点ｐの電圧Ｖｓを検出する。また、デッドタイム補正部５は、接続点ｐとリーケージインダクタＬｒとの間のノードＮの電圧を検出することで、接続点ｐの電圧Ｖｓを検出する。

そして、デッドタイム補正部５は、接続点ｐの検出電圧ＤＴＳが、スイッチング制御部４によってキャパシタＣを放電させる放電期間において基準電圧Ｖｒｅｆに達したときに、キャパシタＣの単位時間当たりの放電量を増加させてキャパシタ電圧Ｃｔが下限閾値に達するまでの所要時間を短縮させることでデッドタイムを補正する。

基準電圧生成器５１は、デッドタイムの補正のタイミングを判断するための基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆの生成にあたり、基準電圧生成器５１は、電源２の電圧を検出し、電源２の検出電圧Ｖｓｅｎに応じた値を有するように基準電圧Ｖｒｅｆを生成する。

基準電圧Ｖｒｅｆを生成するための具体的な構成として、基準電圧生成器５１は、バッファ・アンプ５１１を備える。バッファ・アンプ５１１は、電源２の検出電圧Ｖｓｅｎが入力される非反転入力端子と、基準電圧Ｖｒｅｆが出力される出力端子と、出力端子から出力された基準電圧Ｖｒｅｆが入力される反転入力端子とを有する。電源２の検出電圧Ｖｓｅｎは、電源２の電圧Ｖｉｎを第１抵抗ｒ１および第２抵抗ｒ２で分圧した電圧である。

このように構成されたバッファ・アンプ５１１は、電源２の略１／２の値でキャパシタＣの放電電流を増加させるように基準電圧Ｖｒｅｆを生成することができる。

そして、デッドタイム補正部５は、接続点ｐの検出電圧ＤＴＳが基準電圧生成器５１で生成された基準電圧Ｖｒｅｆに達したときに、キャパシタＣの放電量を増加させる。

接続点ｐの検出電圧ＤＴＳが基準電圧Ｖｒｅｆに達したことを判断するため、コンパレータ５２は、接続点ｐの検出電圧ＤＴＳと基準電圧Ｖｒｅｆとを比較する。接続点ｐの検出電圧ＤＴＳと基準電圧Ｖｒｅｆとを比較することで、コンパレータ５２は、接続点ｐの検出電圧ＤＴＳの基準電圧Ｖｒｅｆへの立上りまたは立下りを検出する。

そして、デッドタイム補正部５は、コンパレータ５２によって接続点ｐの検出電圧ＤＴＳの基準電圧Ｖｒｅｆへの立上りまたは立下りが検出されたときに、キャパシタＣの放電量を増加させる。

より具体的には、コンパレータ５２は、反転入力端子にバッファ・アンプ５１１の出力端子から出力された基準電圧Ｖｒｅｆが入力され、非反転入力端子に接続点ｐの検出電圧ＤＴＳが入力され、出力端子から接続点ｐの検出電圧ＤＴＳの立上りまたは立下りを検出するための検出信号Ａが出力される。検出信号Ａは、パルス発生器５３の入力端に出力される。

パルス発生器５３は、コンパレータ５２から出力された検出信号Ａに基づいて、接続点ｐの検出電圧ＤＴＳの立上りまたは立下りを検出する。そして、パルス発生器５３は、検出電圧ＤＴＳの立上りまたは立下りが検出されたときにパルス信号Ｐを出力する。パルス発生器５３は、図３に示すように、キャパシタ電圧Ｃｔが下限閾値に達した時点でパルス信号Ｐの出力を終了する。これにより、キャパシタＣの過放電を抑制することができる。

そして、デッドタイム補正部５は、パルス発生器５３から出力されたパルス信号Ｐに応じて、キャパシタＣの放電量を増加させる。

より具体的には、デッドタイム補正部５は、放電回路５４によってキャパシタＣを放電することで、キャパシタＣの放電量を増加させる。

キャパシタＣを放電するための具体的な構成として、放電回路５４は、放電抵抗ｒｄと、トランジスタＴｒとを有する。

放電抵抗ｒｄは、一端がキャパシタＣの一端に接続されている。

トランジスタＴｒは、一端が放電抵抗ｒｄの他端に接続され、他端が固定電位の一例である接地電位に接続され、制御端子がパルス発生器５３の出力端に接続されている。トランジスタＴｒは、図２に示すように、ｎｐｎバイポーラトランジスタであってもよい。

このように構成された放電回路５４は、パルス信号ＰによってトランジスタＴｒがオンすることで、キャパシタＣから放電抵抗ｒｄおよびトランジスタＴｒを経て接地電位に電流を流すことで、キャパシタＣを放電することができる。

ここで、もし、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との間のデッドタイムを補正できない場合には、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を高周波動作させる場合に、デッドタイムが長いことでＺＶＳを実行することが困難となる。

これに対して、デッドタイム補正部５によれば、接続点ｐの検出電圧ＤＴＳの基準電圧Ｖｒｅｆへの立上りまたは立下りが検出されたときに、キャパシタＣの放電量を増加させることで、デッドタイムを補正することができる。

デッドタイムを補正することで、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を高周波動作させる場合においても、ＺＶＳを実行するために好適なデッドタイムを確保することができる。

次に、以上のように構成された第１の実施形態に係るスイッチング電源１によってもたらされる作用について説明する。

既述したように、第１の実施形態に係るスイッチング電源１は、一端が電源２の正極端子に接続された第１スイッチング素子Ｑ１と、一端が第１スイッチング素子Ｑ１の他端との接続点ｐに接続され、他端が電源２の負極端子に接続された第２スイッチング素子Ｑ２と、接続点ｐと第２スイッチング素子Ｑ２の他端との間に接続された１次巻線Ｗ１および１次巻線Ｗ１に磁気結合する２次巻線Ｗ２１、Ｗ２２を有するトランスＴと、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を制御するスイッチング電源制御回路３と、を備える。

スイッチング電源制御回路３は、充放電可能なキャパシタＣと、電源２から供給される電力によるキャパシタＣの充放電を制御するとともにキャパシタＣのキャパシタ電圧Ｃｔを検出し、キャパシタ電圧Ｃｔに応じて第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２のオンオフを制御するスイッチング制御部４と、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部５と、を有する。

スイッチング制御部４は、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２がオフした状態でキャパシタ電圧Ｃｔが下限閾値に達したときに、第２スイッチング素子Ｑ２をオフしたまま第１スイッチング素子Ｑ１をオンする（すなわち、図３におけるハイサイドのゲート電圧ＶＧＨをローレベルＬからハイレベルＨに切り替える）。

また、スイッチング制御部４は、第１スイッチング素子Ｑ１をオンした後にキャパシタ電圧Ｃｔが上限閾値に達したときに、第１スイッチング素子Ｑ１をオフする（すなわち、図３におけるハイサイドのゲート電圧ＶＧＨをハイレベルＨからローレベルＬに切り替える）。

また、スイッチング制御部４は、第１スイッチング素子Ｑ１をオフした後にキャパシタ電圧Ｃｔが下限閾値に達したときに、第１スイッチング素子Ｑ１をオフしたまま第２スイッチング素子Ｑ２をオンする（すなわち、図３におけるローサイドのゲート電圧ＶＧＬをローレベルＬからハイレベルＨに切り替える）。

このとき、図３に示すように、接続点ｐの電圧ＶｓがＧＮＤ（０Ｖ）まで下がったときにローサイドのゲート電圧ＶＧＬがハイレベルＨに切り替えられることで、ＺＶＳが成立する。ＺＶＳが成立することで、サージ電圧の発生を抑制できる。

また、スイッチング制御部４は、第２スイッチング素子Ｑ２をオンした後にキャパシタ電圧Ｃｔが上限閾値に達したときに、第２スイッチング素子Ｑ２をオフする（すなわち、図３におけるローサイドのゲート電圧ＶＧＬをハイレベルＨからローレベルＬに切り替える）。

このようなスイッチング素子Ｑ１、Ｑ２のオンオフ動作の過程において、デッドタイム補正部５は、接続点ｐの電圧Ｖｓを検出し、接続点ｐの検出電圧ＤＴＳが、スイッチング制御部４によってキャパシタＣを放電させる放電期間において基準電圧Ｖｒｅｆに達したとき（図３の時刻ｔ１、ｔ２）に、キャパシタＣの単位時間当たりの放電量を増加させる。すなわち、図３のキャパシタ電圧Ｃｔの減少の傾きを急峻にする。キャパシタＣの単位時間当たりの放電量を増加させることで、デッドタイム補正部５は、キャパシタ電圧Ｃｔが下限閾値に達するまでの所要時間を短縮させる。キャパシタ電圧Ｃｔが下限閾値に達するまでの所要時間を短縮させることで、デッドタイム補正部５は、デッドタイムを補正する。

このような構成によれば、接続点ｐの検出電圧ＤＴＳが基準電圧Ｖｒｅｆに達したときにキャパシタＣの単位時間当たりの放電量を増加させてキャパシタＣのキャパシタ電圧Ｃｔが下限閾値に達するまでの所要時間を短縮させることで、デッドタイムを補正することができる。これにより、高周波のスイッチング動作におけるスイッチング効率を向上させることができる。

また、既述したように、スイッチング電源制御回路３は、接続点ｐの電圧Ｖｓを分圧する分圧回路６を更に有し、デッドタイム補正部５は、分圧された電圧ＤＴＳを検出することで接続点ｐの電圧Ｖｓを検出する。

このような構成によれば、デッドタイム補正部５の検出電圧が過大となることによるデッドタイム補正部５の故障を防止することができる。

また、既述したように、デッドタイム補正部５は、電源２の電圧Ｖｉｎを検出し、電源２の検出電圧Ｖｓｅｎに応じた値を有するように基準電圧Ｖｒｅｆを生成する基準電圧生成器５１を有する。そして、デッドタイム補正部５は、接続点ｐの検出電圧ＤＴＳが基準電圧生成器５１で生成された基準電圧Ｖｒｅｆに達したときに、キャパシタＣの放電量を増加させる。

このような構成によれば、電源２の検出電圧Ｖｓｅｎに基づいて生成された基準電圧Ｖｒｅｆに基づいて、ＺＶＳを成立させるのに好適なデッドタイムの補正のタイミングを判断することができるので、デッドタイムを適切に補正することができる。

また、既述したように、基準電圧生成器５１は、電源２の略１／２の値でキャパシタＣの放電電流を増加させるように基準電圧Ｖｒｅｆを生成する。

このような構成によれば、電源２の電圧の入力変動にかかわらずＺＶＳを成立させるのに最適なデッドタイムの補正のタイミングを判断することができるので、デッドタイムをより適切に補正することができる。

また、既述したように、基準電圧生成器５１は、電源２の検出電圧Ｖｓｅｎが入力される非反転入力端子と、基準電圧Ｖｒｅｆが出力される出力端子と、出力端子から出力された基準電圧Ｖｒｅｆが入力される反転入力端子と、を有するバッファ・アンプ５１１を備える。

このような構成によれば、簡易な構成により、電源２の略１／２の値でキャパシタＣの放電電流を増加させるように基準電圧Ｖｒｅｆを生成することができる。

また、既述したように、デッドタイム補正部５は、接続点ｐの検出電圧ＤＴＳと基準電圧Ｖｒｅｆとを比較して、接続点ｐの検出電圧ＤＴＳの基準電圧Ｖｒｅｆへの立上りまたは立下りを検出するためのコンパレータ５２を有する。そして、デッドタイム補正部５は、コンパレータ５２によって接続点ｐの検出電圧ＤＴＳの立上りまたは立下りが検出されたときに、キャパシタＣの放電量を増加させる。

このような構成によれば、接続点ｐの検出電圧ＤＴＳの基準電圧Ｖｒｅｆへの立下りの検出をトリガーとして、第１スイッチング素子Ｑ１をオンする直前のデッドタイムの補正を行うことができ、接続点ｐの検出電圧ＤＴＳの基準電圧Ｖｒｅｆへの立上りの検出をトリガーとして、第２スイッチング素子Ｑ２をオンする直前のデッドタイムの補正を行うことができる。

また、既述したように、コンパレータ５２は、反転入力端子にバッファ・アンプ５１１の出力端子から出力された基準電圧Ｖｒｅｆが入力され、非反転入力端子に接続点ｐの検出電圧ＤＴＳが入力され、出力端子から接続点ｐの検出電圧ＤＴＳの立上りまたは立下りを検出するための検出信号Ａが出力される。

このような構成によれば、簡易な構成により、接続点ｐの検出電圧ＤＴＳの基準電圧Ｖｒｅｆへの立上りまたは立下りを検出することができる。

また、既述したように、デッドタイム補正部５は、コンパレータ５２から出力された検出信号Ａに基づいて接続点ｐの検出電圧ＤＴＳの立上りまたは立下りを検出し、立上りまたは立下りが検出されたときにパルス信号Ｐを出力するパルス発生器５３を有する。デッドタイム補正部５は、パルス発生器５３から出力されたパルス信号Ｐに応じて、キャパシタＣの放電量を増加させる。

このような構成によれば、接続点ｐの検出電圧ＤＴＳの立上りまたは立下りの検出をトリガーとしたデッドタイムの補正をパルス信号Ｐに基づいて簡便に行うことができる。

また、既述したように、デッドタイム補正部５は、パルス信号Ｐに応じてキャパシタＣを放電する放電回路５４を更に有する。

このような構成によれば、パルス信号Ｐに応じたデッドタイムの補正を確実に行うことができる。

また、既述したように、キャパシタＣは、一端が放電回路５４に接続され、他端が接地電位に接続され、スイッチング制御部４は、キャパシタＣの一端と放電回路５４との間の検出ノードＮｄの電圧を検出することでキャパシタ電圧Ｃｔを検出する。

このような構成によれば、キャパシタＣの電圧を正確に検出することができるので、デッドタイムを正確に補正することができる。

また、既述したように、放電回路５４は、一端がキャパシタＣの一端に接続された放電抵抗ｒｄと、一端が放電抵抗ｒｄの他端に接続され、他端が接地電位に接続され、制御端子がパルス発生器５３の出力端に接続されたトランジスタＴｒとを有する。

このような構成によれば、簡易な構成によって放電回路５４を構成することができる。

また、既述したように、スイッチング制御部４は、接続点ｐの検出電圧ＤＴＳの立上りが検出されたときのパルス信号Ｐの出力期間が終了したときに、第１スイッチング素子Ｑ１をオンし、接続点ｐの検出電圧ＤＴＳの立下りが検出されたときのパルス信号Ｐの出力期間が終了したときに、第２スイッチング素子Ｑ２をオンする。

このような構成によれば、ＺＶＳを成立させるためのパルス信号に基づいた第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２の制御を適切に行うことができる。

また、既述したように、スイッチング電源１は、接続点ｐと１次巻線Ｗ１との間に接続されたリーケージインダクタＬｒを更に備え、デッドタイム補正部５は、接続点ｐとリーケージインダクタＬｒとの間の電圧を検出することで接続点ｐの電圧Ｖｓを検出する。

このような構成によれば、接続点ｐの電圧Ｖｓを高精度に検出することができるので、デッドタイムを高精度に補正することができる。

（第２の実施形態）
次に、図４および図５を参照して、第１の実施形態に対して反転した信号に基づいてデッドタイムを補正する第２の実施形態に係るスイッチング電源について説明する。図４は、第２の実施形態に係るスイッチング電源１におけるデッドタイム補正部５の一例を示す回路図である。図５は、第２の実施形態に係るスイッチング電源の動作例を示す波形図である。

第２の実施形態に係るスイッチング電源１は、第１の実施形態と同様に、一端が電源２の正極端子に接続された第１スイッチング素子Ｑ１と、一端が第１スイッチング素子Ｑ１の他端との接続点ｐに接続され、他端が電源２の負極端子に接続された第２スイッチング素子Ｑ２と、を備える。また、第２の実施形態に係るスイッチング電源１は、接続点ｐと第２スイッチング素子Ｑ２の他端との間に接続された１次巻線Ｗ１および１次巻線Ｗ１に磁気結合する２次巻線Ｗ２１、Ｗ２２を有するトランスＴと、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を制御するスイッチング電源制御回路３と、を備える。

スイッチング電源制御回路３は、充放電可能なキャパシタＣを有する。また、スイッチング電源制御回路３は、電源２から供給される電力によるキャパシタＣの充放電を制御するとともにキャパシタＣのキャパシタ電圧Ｃｔを検出し、キャパシタ電圧Ｃｔに応じて第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２のオンオフを制御するスイッチング制御部４を有する。また、スイッチング電源制御回路３は、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部５を有する。

一方、第１の実施形態と異なり、第２の実施形態におけるデッドタイム補正部５は、第１の実施形態における放電回路５４の代わりに充電回路５５を備える。充電回路５５は、抵抗ｒｃとトランジスタＴｒとを有する。

放電抵抗ｒｃは、一端がキャパシタＣの一端に接続されている。

トランジスタＴｒは、一端が電源ＶＤＤに接続され、他端が抵抗ｒｃの他端に接続され、制御端子がパルス発生器５３の出力端に接続されている。パルス発生器５３は、第１の実施形態とは異なり、検出電圧ＤＴＳの立上りまたは立下りが検出されたときにパルス信号Ｐの出力を停止する。言い換えれば、パルス発生器５３は、検出電圧ＤＴＳの立上りまたは立下りが検出されたときにパルス信号Ｐをハイレベルからローレベルに切り替える。トランジスタＴｒは、ｐｎｐバイポーラトランジスタであってもよい。

このようなデッドタイム補正部５の構成により、第１の実施形態に対して極性反転したキャパシタ電圧Ｃｔに基づいてスイッチング素子Ｑ１、Ｑ２のオンオフが制御される。

具体的には、スイッチング制御部４は、図５に示すように、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２がオフした状態でキャパシタ電圧Ｃｔが上限閾値（上限設定電圧）に達したときに、第２スイッチング素子Ｑ２をオフしたまま第１スイッチング素子Ｑ１をオンする（すなわち、ＶＧＨをハイレベルＨにする）。

また、スイッチング制御部４は、第１スイッチング素子Ｑ１をオンした後にキャパシタ電圧Ｃｔが下限閾値（下限設定電圧）に達したときに、第１スイッチング素子Ｑ１をオフする（すなわち、ＶＧＨをローレベルＬにする）。

また、スイッチング制御部４は、第１スイッチング素子Ｑ１をオフした後にキャパシタ電圧Ｃｔが上限閾値に達したときに、第１スイッチング素子Ｑ１をオフしたまま第２スイッチング素子Ｑ２をオンする（すなわち、ＶＧＬをハイレベルＨにする）。

また、スイッチング制御部４は、第２スイッチング素子Ｑ２をオンした後にキャパシタ電圧Ｃｔが下限閾値に達したときに、第２スイッチング素子Ｑ２をオフする（すなわち、ＶＧＬをローレベルＬにする）。

デッドタイム補正部５は、接続点ｐの電圧Ｖｓを検出し、接続点ｐの検出電圧ＤＴＳが、スイッチング制御部４によってキャパシタＣを充電させる充電期間において基準電圧Ｖｒｅｆに達したときに、キャパシタＣの単位時間当たりの充電量を増加させてキャパシタ電圧Ｃｔが上限閾値に達するまでの所要時間を短縮させることでデッドタイムを補正する。

第２の実施形態によれば、接続点ｐの検出電圧ＤＴＳが基準電圧Ｖｒｅｆに達したときにキャパシタＣの単位時間当たりの充電量を増加させてキャパシタＣのキャパシタ電圧Ｃｔが上限閾値に達するまでの所要時間を短縮させることで、デッドタイムを補正することができる。これにより、高周波のスイッチング動作におけるスイッチング効率を向上させることができる。

なお、上記した構成以外にも、スイッチング電源１には、種々の変形例を適用することができる。例えば、図６に示すように、直列接続された２つのキャパシタＣ６１、Ｃ６２によって分圧回路６を構成してもよい。また、図７に示すように、直列接続された２つのキャパシタＣ６１、Ｃ６２と、直列接続された２つの抵抗ｒ６１、ｒ６２とを並列接続することで分圧回路６を構成してもよい。

上述した実施形態は、あくまで一例であって、発明の範囲を限定するものではない。発明の要旨を逸脱しない限度において、上述した実施形態に対して種々の変更を行うことができる。変更された実施形態は、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ スイッチング電源
２ 電源
３ スイッチング電源制御回路
４ スイッチング制御部
５ デッドタイム補正部
Ｑ１ 第１スイッチング素子
Ｑ２ 第２スイッチング素子
ｐ 接続点
Ｔ トランス
Ｗ１ １次巻線
Ｗ２１、Ｗ２２ ２次巻線
Ｃ キャパシタ

Claims (15)

1. 一端が電源の正極端子に接続された第１スイッチング素子と、
   一端が前記第１スイッチング素子の他端との接続点に接続され、他端が前記電源の負極端子に接続された第２スイッチング素子と、
   前記接続点と前記第２スイッチング素子の他端との間に接続された１次巻線および前記１次巻線に磁気結合する２次巻線を有するトランスと、
   前記第１スイッチング素子および前記第２スイッチング素子を制御する制御回路と、を備え、
   前記制御回路は、
   充放電可能なキャパシタと、
   前記電源から供給される電力による前記キャパシタの充放電を制御するとともにキャパシタ電圧を検出し、前記キャパシタ電圧に応じて前記第１スイッチング素子および前記第２スイッチング素子のオンオフを制御するスイッチング制御部と、
   前記第１スイッチング素子および前記第２スイッチング素子の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部と、を有し、
   前記スイッチング制御部は、
   前記第１スイッチング素子および前記第２スイッチング素子がオフした状態で前記キャパシタ電圧が下限設定電圧に達したときに、前記第２スイッチング素子をオフしたまま前記第１スイッチング素子をオンし、前記第１スイッチング素子をオンした後に前記キャパシタ電圧が上限設定電圧に達したときに、前記第１スイッチング素子をオフし、前記第１スイッチング素子をオフした後に前記キャパシタ電圧が前記下限設定電圧に達したときに、前記第１スイッチング素子をオフしたまま前記第２スイッチング素子をオンし、前記第２スイッチング素子をオンした後に前記キャパシタ電圧が前記上限設定電圧に達したときに、前記第２スイッチング素子をオフし、
   前記デッドタイム補正部は、
   前記接続点の電圧を検出し、前記接続点の検出電圧が、前記スイッチング制御部によって前記キャパシタを放電させる放電期間において基準電圧に達したときに、前記キャパシタの単位時間当たりの放電量を増加させて前記キャパシタ電圧が前記下限設定電圧に達するまでの所要時間を短縮させることで前記デッドタイムを補正することを特徴とするスイッチング電源。
2. 一端が電源の正極端子に接続された第１スイッチング素子と、
   一端が前記第１スイッチング素子の他端との接続点に接続され、他端が前記電源の負極端子に接続された第２スイッチング素子と、
   前記接続点と前記第２スイッチング素子の他端との間に接続された１次巻線および前記１次巻線に磁気結合する２次巻線を有するトランスと、
   前記第１スイッチング素子および前記第２スイッチング素子を制御する制御回路と、を備え、
   前記制御回路は、
   充放電可能なキャパシタと、
   前記電源から供給される電力による前記キャパシタの充放電を制御するとともにキャパシタ電圧を検出し、前記キャパシタ電圧に応じて前記第１スイッチング素子および前記第２スイッチング素子のオンオフを制御するスイッチング制御部と、
   前記第１スイッチング素子および前記第２スイッチング素子の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部と、を有し、
   前記スイッチング制御部は、
   前記第１スイッチング素子および前記第２スイッチング素子がオフした状態で前記キャパシタ電圧が上限設定電圧に達したときに、前記第２スイッチング素子をオフしたまま前記第１スイッチング素子をオンし、前記第１スイッチング素子をオンした後に前記キャパシタ電圧が下限設定電圧に達したときに、前記第１スイッチング素子をオフし、前記第１スイッチング素子をオフした後に前記キャパシタ電圧が前記上限設定電圧に達したときに、前記第１スイッチング素子をオフしたまま前記第２スイッチング素子をオンし、前記第２スイッチング素子をオンした後に前記キャパシタ電圧が前記下限設定電圧に達したときに、前記第２スイッチング素子をオフし、
   前記デッドタイム補正部は、
   前記接続点の電圧を検出し、前記接続点の検出電圧が、前記スイッチング制御部によって前記キャパシタを充電させる充電期間において基準電圧に達したときに、前記キャパシタの単位時間当たりの充電量を増加させて前記キャパシタ電圧が前記上限設定電圧に達するまでの所要時間を短縮させることで前記デッドタイムを補正することを特徴とするスイッチング電源。
3. 前記制御回路は、
   前記接続点の電圧を分圧する分圧回路を更に有し、
   前記デッドタイム補正部は、
   前記分圧された電圧を検出することで前記接続点の電圧を検出することを特徴とする請求項１に記載のスイッチング電源。
4. 前記デッドタイム補正部は、
   前記電源の電圧を検出し、前記電源の検出電圧に応じた値を有するように前記基準電圧を生成する基準電圧生成器を有し、
   前記接続点の検出電圧が前記基準電圧生成器で生成された基準電圧に達したときに、前記キャパシタの放電量を増加させることを特徴とする請求項１に記載のスイッチング電源。
5. 前記基準電圧生成器は、
   前記電源の略１／２の値で前記キャパシタの放電電流を増加させるように前記基準電圧を生成することを特徴とする請求項４に記載のスイッチング電源。
6. 前記基準電圧生成器は、
   前記電源の検出電圧が入力される非反転入力端子と、前記基準電圧が出力される出力端子と、前記出力端子から出力された前記基準電圧が入力される反転入力端子と、を有するバッファ・アンプを備えることを特徴とする請求項４に記載のスイッチング電源。
7. 前記デッドタイム補正部は、
   前記接続点の検出電圧と前記基準電圧とを比較して、前記接続点の検出電圧の前記基準電圧への立上りまたは立下りを検出するための第２のコンパレータを更に有し、
   前記第２のコンパレータによって前記接続点の検出電圧の前記立上りまたは立下りが検出されたときに、前記キャパシタの放電量を増加させることを特徴とする請求項６に記載のスイッチング電源。
8. 前記第２のコンパレータは、
   反転入力端子に前記バッファ・アンプの出力端子から出力された前記基準電圧が入力され、非反転入力端子に前記接続点の検出電圧が入力され、出力端子から前記接続点の検出電圧の前記立上りまたは立下りを検出するための検出信号が出力されることを特徴とする請求項７に記載のスイッチング電源。
9. 前記デッドタイム補正部は、
   前記検出信号に基づいて前記接続点の検出電圧の立上りまたは立下りを検出し、前記立上りまたは立下りが検出されたときにパルス信号を出力するパルス発生器を更に有し、
   前記パルス発生器から出力された前記パルス信号に応じて、前記キャパシタの放電量を増加させることを特徴とする請求項８に記載のスイッチング電源。
10. 前記デッドタイム補正部は、前記パルス信号に応じて前記キャパシタを放電する放電回路を更に有することを特徴とする請求項９に記載のスイッチング電源。
11. 前記キャパシタは、一端が前記放電回路に接続され、他端が固定電位に接続され、
    前記スイッチング制御部は、前記キャパシタの一端と前記放電回路との間の検出ノードの電圧を検出することで前記キャパシタ電圧を検出することを特徴とする請求項１０に記載のスイッチング電源。
12. 前記放電回路は、
    一端が前記キャパシタの一端に接続された抵抗と、
    一端が前記抵抗の他端に接続され、他端が固定電位に接続され、制御端子が前記パルス発生器の出力端に接続されたトランジスタと、を有することを特徴とする請求項１１に記載のスイッチング電源。
13. 前記スイッチング制御部は、
    前記接続点の検出電圧の立上りが検出されたときの前記パルス信号の出力期間が終了したときに、前記第１スイッチング素子をオンし、前記接続点の検出電圧の立下りが検出されたときの前記パルス信号の出力期間が終了したときに、前記第２スイッチング素子をオンすることを特徴とする請求項９に記載のスイッチング電源。
14. 前記パルス発生器は、前記キャパシタ電圧が前記下限設定電圧に達した時点で前記パルス信号の出力を終了することを特徴とする請求項９に記載のスイッチング電源。
15. 一端が電源の正極端子に接続された第１スイッチング素子と、
    一端が前記第１スイッチング素子の他端との接続点に接続され、他端が前記電源の負極端子に接続された第２スイッチング素子と、
    前記接続点と前記第２スイッチング素子の他端との間に接続された１次巻線および前記１次巻線に磁気結合する２次巻線を有するトランスと、を備えるスイッチング電源に備えられ、
    充放電可能なキャパシタと、
    前記電源から供給される電力による前記キャパシタの充放電を制御するとともにキャパシタ電圧を検出し、前記キャパシタ電圧に応じて前記第１スイッチング素子および前記第２スイッチング素子のオンオフを制御するスイッチング制御部と、
    前記第１スイッチング素子および前記第２スイッチング素子の一方のオフから他方のオンまでの期間であるデッドタイムを補正するデッドタイム補正部と、を有し、
    前記スイッチング制御部は、
    前記第１スイッチング素子および前記第２スイッチング素子がオフした状態で前記キャパシタ電圧が下限設定電圧に達したときに、前記第２スイッチング素子をオフしたまま前記第１スイッチング素子をオンし、前記第１スイッチング素子をオンした後に前記キャパシタ電圧が上限設定電圧に達したときに、前記第１スイッチング素子をオフし、前記第１スイッチング素子をオフした後に前記キャパシタ電圧が前記下限設定電圧に達したときに、前記第１スイッチング素子をオフしたまま前記第２スイッチング素子をオンし、前記第２スイッチング素子をオンした後に前記キャパシタ電圧が前記上限設定電圧に達したときに、前記第２スイッチング素子をオフし、
    前記デッドタイム補正部は、
    前記接続点の電圧を検出し、前記接続点の検出電圧が、前記スイッチング制御部によって前記キャパシタを放電させる放電期間において基準電圧に達したときに、前記キャパシタの単位時間当たりの放電量を増加させて前記キャパシタ電圧が前記下限設定電圧に達するまでの所要時間を短縮させることで前記デッドタイムを補正することを特徴とするスイッチング電源制御回路。

Images