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JP7106476B2 - 半導体装置およびその製造方法 - Google Patents
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Description

実施形態は、半導体装置およびその製造方法に関する。
半導体装置の１つであるトレンチゲート型ＭＯＳＦＥＴには、ゲート電極およびフィールドプレートをゲートトレンチの内部に配置した構造を有するものがある。
例えば、ＭＯＳＦＥＴのチャネル抵抗を低減するためにトレンチゲートを高密度化し、チャネル幅を広くすることが好ましいが、ドレイン・ソース間における電流の流路が狭くなり、オン抵抗の上昇を招く場合がある。これに対し、ドリフト層の不純物濃度を上げることによりオン抵抗の上昇を回避できるが、オフ耐圧が低下してしまう。そこで、ゲートトレンチの内部にフィールドプレートを配置したトレンチゲート構造が用いられる。これにより、低オン抵抗と高耐圧を両立させた構造を実現できる。しかしながら、フィールドプレートを配置すると、ドレイン・ソース間容量が大きくなる。
特開２０１７－１６２９０９号公報
実施形態は、フィールドプレートを含むトレンチゲート構造におけるソース・ドレイン間容量を低減できる半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の裏面に設けられた第１電極と、前記半導体部の表面に設けられた第２電極と、前記半導体部の前記表面側に設けられたトレンチの内部に配置された制御電極と、前記トレンチの内部に設けられ、前記第１電極と前記制御電極との間に位置するフィールドプレートと、を備える。前記制御電極は、前記第２電極と前記半導体部との間に位置し、第１絶縁膜を介して前記半導体部から電気的に絶縁される。前記フィールドプレートは、第２絶縁膜と前記第１絶縁膜とを含む積層構造により前記半導体部から電気的に絶縁され、第３絶縁膜を介して前記制御電極から電気的に絶縁される。前記半導体部は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う第２導電形の第２半導体層と、前記第２半導体層と前記第２電極との間に設けられた第１導電形の第３半導体層と、をさらに含む。前記第１絶縁膜は、前記第１半導体層と前記第２絶縁膜との間に位置する部分を含み、前記第２絶縁膜は、前記第１絶縁膜と前記フィールドプレートの間に位置し、前記第１絶縁膜の誘電率よりも低い誘電率を有する。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図２に続く製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、パワーＭＯＳＦＥＴであり、トレンチゲート構造を有する。
図１に示すように、半導体装置１は、半導体部１０と、ドレイン電極２０と、ソース電極３０と、ゲート電極４０と、フィールドプレート５０と、を含む。半導体部１０は、例えば、シリコンである。ドレイン電極２０は、半導体部１０の裏面上に設けられる。ソース電極３０は、半導体部１０の表面側に設けられる。
ゲート電極４０は、半導体部１０とソース電極３０との間に配置される。ゲート電極４０は、半導体部１０の表面側に設けられるゲートトレンチＧＴの内部に配置される。ゲート電極４０は、絶縁膜４５を介して半導体部１０から電気的に絶縁される。また、ゲート電極４０は、層間絶縁膜４７を介してソース電極３０から電気的に絶縁される。
フィールドプレート５０は、ゲートトレンチＧＴの内部に配置され、ドレイン電極２０とゲート電極４０との間に位置する。フィールドプレート５０は、絶縁膜４５と絶縁膜５５を含む積層構造の絶縁膜により半導体部１０から電気的に絶縁される。絶縁膜５５は、絶縁膜４５の誘電率よりも低い誘電率を有する。絶縁膜５５は、絶縁膜４５とフィールドプレート５０との間に位置する。また、フィールドプレート５０は、絶縁膜５７を介してゲート電極４０から電気的に絶縁される。
図１に示すように、半導体部１０は、ｎ形ドリフト層１１と、ｐ形拡散層１３と、ｎ形ソース層１５と、ｐ形コンタクト層１７と、ｎ形ドレイン層１９と、を含む。
ｐ形拡散層１３は、ｎ形ドリフト層１１とソース電極３０との間に設けられる。ｐ形拡散層１３は、絶縁膜４５を介してゲート電極４０に向き合うように設けられる。すなわち、ｐ形拡散層１３とゲート電極４０との間に位置する絶縁膜４５の一部は、ゲート絶縁膜として機能する。
ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｐ形コンタクト層１７は、例えば、ｐ形拡散層１３の中に選択的に設けられる。ｐ形コンタクト層１７は、ｐ形拡散層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。ｐ形コンタクト層１７は、ｐ形拡散層１３とソース電極３０とを電気的に接続するように設けられる。
この例では、ソース電極３０は、層間絶縁膜４７の上面からｐ形拡散層１３に至る深さのコンタクトトレンチＣＴの内部に延伸するコンタクト部３０ｅを有する。コンタクト部３０ｅは、ｎ形ソース層１５およびｐ形コンタクト層１７に接するように設けられる。ソース電極３０は、コンタクト部３０ｅを介してｎ形ソース層１５およびｐ形コンタクト層１７に電気的に接続される。
ｎ形ドレイン層１９は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形ドレイン層１９は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、ｎ形ドレイン層１９に電気的に接続される。
本実施形態では、フィールドプレート５０は、ｎ形ドリフト層１１の中に位置し、例えば、図示しない部分でソース電極３０に電気的に接続される。フィールドプレート５０は、絶縁膜４５と絶縁膜５５とを含む積層構造の絶縁膜により、ｎ形ドリフト層１１から電気的に絶縁される。絶縁膜５５は、絶縁膜４５の誘電率よりも低い誘電率を有する。これにより、ドレイン電極２０とソース電極３０との間の寄生容量であるドレインソース間容量を小さくすることができる。
絶縁膜４５は、例えば、シリコン酸化膜である。絶縁膜５５は、絶縁膜４５のシリコン酸化膜よりも原子密度が低い多孔質のシリコン酸化膜、所謂ポーラスなシリコン酸化膜である。また、絶縁膜５５は、例えば、ＳｉＯＣなどのＬｏｗ－ｋ材料を含む。
絶縁膜５５は、例えば、透過型電子顕微鏡（ＴＥＭ）を用いた測定において、絶縁膜４５よりも低輝度を示す材料を含む。
図２（ａ）～図７（ｂ）を参照して、半導体装置１の製造方法を説明する。図２（ａ）～図７（ｂ）は、実施形態に係る半導体装置１の製造過程を順に示す模式断面図である。
図２（ａ）に示すように、シリコンウェーハ１００の表面側にゲートトレンチＧＴを形成する。ゲートトレンチＧＴは、例えば、図示しないエッチングマスクを用いて、ＲＩＥ（Reactive Ion Etching）によりシリコンウェーハ１００を選択的に除去することにより形成される。シリコンウェーハ１００は、例えば、ｎ形ドリフト層１１のｎ形不純物と同じ濃度のｎ形不純物を含む。
図２（ｂ）に示すように、ゲートトレンチＧＴの内面を覆う絶縁膜４５を形成する。絶縁膜４５は、例えば、シリコン酸化膜であり、シリコンウェーハ１００を熱酸化することにより形成される。
図３（ａ）に示すように、シリコンウェーハ１００の表面側に、ｐ形拡散層１３、ｎ形ソース層１５およびｐ形コンタクト層１７を形成する。例えば、ゲートトレンチＧＴの内部を犠牲膜（図示しない）により埋め込んだ状態で、シリコンウェーハ１００の表面側にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入する。続いて、イオン注入されたｐ形不純物を熱処理により拡散させてｐ形拡散層１３を形成する。
さらに、ｎ形ソース層１５となる領域にｎ形不純物、例えば、リン（Ｐ）をイオン注入し、ｐ形コンタクト層１７となる領域にｐ形不純物、例えば、ボロン（Ｂ）を選択的にイオン注入する。その後、ｎ形不純物およびｐ形不純物を熱処理により活性化させ、ｎ形ソース層１５およびｐ形コンタクト層１７を形成する。この際、ｐ形コンタクト層１７の下端がｐ形拡散層１３の下端よりも浅い位置になるように、短時間の熱処理を実施する。また、ｐ形コンタクト層１７は、高い加速エネルギー下のイオン注入によりｎ形ソース層１５よりも深い位置に形成される。
図３（ｂ）に示すように、ゲートトレンチＧＴの内部に絶縁膜５５を形成する。絶縁膜５５は、例えば、図示しない犠牲膜を選択的に除去した後、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。ゲートトレンチＧＴの内部において、絶縁膜５５は、絶縁膜４５の上に形成される。また、絶縁膜５５は、ゲートトレンチＧＴの内部にスペースを残すように形成される。
図４（ａ）に示すように、導電膜５０ｆを、ゲートトレンチＧＴの内部のスペースを埋め込むように形成する。導電膜５０ｆは、例えば、ＣＶＤを用いて形成されるポリシリコン膜である。
図４（ｂ）に示すように、導電膜５０ｆをエッチバックすることにより、ゲートトレンチＧＴの下部にフィールドプレート５０を形成する。フィールドプレート５０は、例えば、その上端が、深さ方向（Ｚ方向）におけるｐ形拡散層１３の下端のレベルよりも低いレベルに位置するように形成される。
図５（ａ）に示すように、ゲートトレンチＧＴの内部のスペースを埋め込むように、絶縁膜５７を形成する。絶縁膜５７は、例えば、ＣＶＤを用いて形成され、絶縁膜５５と同じ材料を含む。
図５（ｂ）に示すように、ゲートトレンチＧＴの下部に絶縁膜５５の一部および絶縁膜５７の一部が残るように、絶縁膜５５および絶縁膜５７をエッチバックする。また、絶縁膜５５および５７のエッチバックは、絶縁膜４５をエッチングしない条件下で実施される。
ゲートトレンチＧＴの内部に残された絶縁膜５５の上面および絶縁膜５７の上面は、Ｚ方向において、ｐ形拡散層１３の下端のレベルと同じ位置もしくはｐ形拡散層１３の下端のレベルよりも深いレベルに位置するように形成される。絶縁膜５７は、必ずしも絶縁膜５５と同じ材料を含む必要はないが、絶縁膜５５と同じエッチングレートを有する材料を用いることが望ましい。
図６（ａ）に示すように、ゲートトレンチＧＴの内部のスペースを埋め込むように、導電膜４０ｆを形成する。導電膜４０ｆは、例えば、ＣＶＤを用いて形成される導電性のポリシリコン膜である。
図６（ｂ）に示すように、ゲートトレンチＧＴの上部にゲート電極４０を形成する。ゲート電極４０は、例えば、導電膜４０ｆをエッチバックすることにより形成される。ゲート電極４０は、絶縁膜４５を介してｐ形拡散層１３に向き合うように形成される。
図７（ａ）に示すように、ゲート電極４０を覆うように、層間絶縁膜４７を形成する。層間絶縁膜４７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。続いて、層間絶縁膜４７の上面からｐ形コンタクト層１７に至る深さを有するコンタクトトレンチＣＴを形成する。
図７（ｂ）に示すように、層間絶縁膜４７の上にソース電極３０を形成する。ソース電極３０は、例えば、真空蒸着、もしくは、ＣＶＤを用いて形成される。ソース電極３０は、コンタクトトレンチＣＴの内部に延伸し、ｎ形ソース層１５およびｐ形コンタクト層１７に接するコンタクト部３０ｅを有するように形成される。
ソース電極３０は、例えば、アルミニウムを含む。また、ソース電極３０は、コンタクトトレンチＣＴの内部を埋め込んだタングステンと、その上に形成されるアルミニウムを含む２層構造であっても良い。
続いて、シリコンウェーハ１００の裏面側をエッチングもしくは研磨することにより、所定の厚さに薄層化する。さらに、シリコンウェーハ１００の裏面側にｎ形不純物をイオン注入することにより、ｎ形ドレイン層１９を形成する（図１参照）。この際、シリコンウェーハ１００の裏面側にイオン注入されたｎ形不純物は、例えば、レーザアニールなどの方法を用いて活性化される。これにより、表面側に設けられた絶縁膜５５を熱変性させることなく、ｎ形ドレイン層１９を形成することができる。また、シリコンウェーハ１００に代えて、高濃度のｎ形シリコンウェーハ上に低濃度のｎ形シリコン層を形成したエピタキシャルウェーハを用いても良い。
続いて、ｎ形ドレイン層１９の上（シリコンウェーハ１００の裏面上）にドレイン電極２０を形成して、半導体装置１を完成させる（図１参照）。ドレイン電極２０は、例えば、真空蒸着により形成され、金ゲルマニウム（ＡｕＧｅ）合金を含む。
本実施形態に係る製造方法では、例えば、熱酸化およびイオン注入後の活性化などの９００℃以上の高温処理を必要とする工程を、絶縁膜５５を形成する前に実施する。絶縁膜５５を形成した後の工程は、例えば、４００℃程度の温度で実施できるＣＶＤにより実施される。これにより、半導体装置１の製造過程における絶縁膜５５の熱変性を回避することができる。
図８は、実施形態の変形例に係る半導体装置２を示す模式断面図である。半導体装置２では、絶縁膜５７は、ゲート電極４０の中に延伸するように設けられる。絶縁膜５７の上端は、Ｚ方向におけるゲート電極４０の下面のレベルよりも上のレベルに位置する。
この例では、絶縁膜５７は、絶縁膜５５のエッチングレートよりも遅いエッチングレートを有する材料を含む。したがって、図５（ｂ）に示す工程において、絶縁膜５７は、絶縁膜５５の上面よりも上に突き出た形状で残される。また、このような構造は、絶縁膜５７を選択的にエッチバックした後、絶縁膜５５をエッチバックすることにより形成することもできる。
半導体装置２では、ゲートトレンチＧＴの内部に残る絶縁膜５７のＺ方向の厚さを厚くすることにより、ゲート・ソース間の寄生容量を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形拡散層、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 １９…ｎ形ドレイン層、 ２０…ドレイン電極、 ３０…ソース電極、 ３０ｅ…コンタクト部、 ４０…ゲート電極、 ４０ｆ、５０ｆ…導電膜、 ４５、５５、５７…絶縁膜、 ４７…層間絶縁膜、 ５０…フィールドプレート、 １００…シリコンウェーハ、 ＣＴ…コンタクトトレンチ、 ＧＴ…ゲートトレンチ

Claims (6)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面に設けられた第１電極と、
    前記半導体部の表面に設けられた第２電極と、
    前記第２電極と前記半導体部との間に配置された制御電極であって、前記半導体部の前記表面側に設けられたトレンチの内部に配置され、第１絶縁膜を介して前記半導体部から電気的に絶縁された制御電極と、
    前記トレンチの内部に設けられ、前記第１電極と前記制御電極との間に位置し、第２絶縁膜と前記第１絶縁膜とを含む積層構造により前記半導体部から電気的に絶縁され、第３絶縁膜を介して前記制御電極から電気的に絶縁されたフィールドプレートと、
    を備え、
    前記半導体部は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う第２導電形の第２半導体層と、前記第２半導体層と前記第２電極との間に設けられた第１導電形の第３半導体層と、をさらに含み、
    前記第１絶縁膜は、前記第１半導体層と前記第２絶縁膜との間に位置する部分を含み、前記第２絶縁膜は、前記第１絶縁膜と前記フィールドプレートとの間に位置し、前記第１絶縁膜の誘電率よりも低い誘電率を有した半導体装置。
  2. 前記第２絶縁膜は、前記第１絶縁膜の原子密度よりも低い原子密度を有する請求項１記載の半導体装置。
  3. 前記第３絶縁膜は、前記第２絶縁膜と同じ材料を含む請求項１または２に記載の半導体装置。
  4. 前記フィールドプレートは、前記第１半導体層中に位置し、前記第１絶縁膜と前記第２絶縁膜とを含む前記積層構造を介して前記第１半導体層から電気的に絶縁される請求項１～３のいずれか１つに記載の半導体装置。
  5. 第１導電形の第１半導体層を含む半導体部の表面側にトレンチゲートを形成し、
    前記トレンチゲートの内面を覆う第１絶縁膜を形成し、
    前記第１絶縁膜を形成した後に、前記半導体部の前記表面側に第２導電形不純物を導入することにより、前記第２導電形の第２半導体層を形成し、
    前記半導体部の前記表面側に第１導電形不純物を導入することにより、第１導電形の第３半導体層を形成し、
    前記トレンチゲート中に、前記第１絶縁膜の誘電率よりも低い誘電率を有する第２絶縁膜を形成し、
    前記第１絶縁膜および前記第２絶縁膜を介して前記第１半導体層に向き合うフィールドプレートを前記トレンチゲート内に形成し、
    前記フィールドプレート上に第３絶縁膜を形成し、
    前記第２絶縁膜および前記第３絶縁膜を部分的に除去し、前記トレンチゲート内において、前記第３絶縁膜を介して前記フィールドプレートから電気的に絶縁され、前記第１半導体層と前記第３半導体層との間に位置する前記第２半導体層に前記第１絶縁膜を介して向き合う制御電極を形成する半導体装置の製造方法。
  6. 前記第１絶縁膜は、前記第１半導体層を熱酸化することにより形成される酸化膜である請求項５記載の半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
JP7490597B2 (ja) * 2021-03-05 2024-05-27 株式会社東芝 半導体装置およびその製造方法
CN114551244B (zh) * 2022-03-11 2025-08-12 上海华虹宏力半导体制造有限公司 一种垂直mos晶体管的制备方法
CN114927575A (zh) * 2022-06-01 2022-08-19 捷捷微电(南通)科技有限公司 一种屏蔽栅器件结构及其制作方法
JP7791798B2 (ja) * 2022-09-20 2025-12-24 株式会社東芝 半導体装置
CN115424939B (zh) * 2022-09-28 2026-01-13 芯迈半导体技术(杭州)股份有限公司 一种沟槽型mosfet及其制备方法
CN119451171A (zh) * 2024-11-07 2025-02-14 上海超致半导体科技有限公司 一种屏蔽栅mosfet器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120319132A1 (en) 2011-06-16 2012-12-20 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
JP2017045776A (ja) 2015-08-24 2017-03-02 ローム株式会社 半導体装置およびその製造方法
JP2017162909A (ja) 2016-03-08 2017-09-14 株式会社東芝 半導体装置
JP2018200919A (ja) 2017-05-25 2018-12-20 富士電機株式会社 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163323A (ja) * 1997-11-26 1999-06-18 Toshiba Corp 半導体装置とこの半導体装置の製造方法
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
GB0129450D0 (en) * 2001-12-08 2002-01-30 Koninkl Philips Electronics Nv Trenched semiconductor devices and their manufacture
GB0327792D0 (en) * 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor
US7774261B1 (en) 2005-09-30 2010-08-10 Trading Technologies International, Inc. System and method for use of fractional pay-up ticks in relation to trading strategies in an electronic trading environment
US7879686B2 (en) * 2009-01-16 2011-02-01 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing
JP6008377B2 (ja) * 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Ｐチャネル型パワーｍｏｓｆｅｔ
US8829562B2 (en) * 2012-07-24 2014-09-09 Infineon Technologies Ag Semiconductor device including a dielectric structure in a trench
JP2014090037A (ja) * 2012-10-29 2014-05-15 Advanced Power Device Research Association 半導体装置
JP2014175640A (ja) * 2013-03-13 2014-09-22 Renesas Electronics Corp 縦型複合パワーｍｏｓｆｅｔ
JP5799046B2 (ja) * 2013-03-22 2015-10-21 株式会社東芝 半導体装置
JP5784665B2 (ja) * 2013-03-22 2015-09-24 株式会社東芝 半導体装置の製造方法
US9911815B2 (en) 2014-06-18 2018-03-06 Intel Corporation Extended-drain structures for high voltage field effect transistors
JP2016046416A (ja) * 2014-08-25 2016-04-04 富士電機株式会社 半導体装置
JP2016062981A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP2016063004A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP6203697B2 (ja) * 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法
DE102015215024B4 (de) * 2015-08-06 2019-02-21 Infineon Technologies Ag Halbleiterbauelement mit breiter Bandlücke und Verfahren zum Betrieb eines Halbleiterbauelements
US9991378B2 (en) 2016-06-20 2018-06-05 Sinopower Semiconductor, Inc. Trench power semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120319132A1 (en) 2011-06-16 2012-12-20 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
JP2017045776A (ja) 2015-08-24 2017-03-02 ローム株式会社 半導体装置およびその製造方法
JP2017162909A (ja) 2016-03-08 2017-09-14 株式会社東芝 半導体装置
JP2018200919A (ja) 2017-05-25 2018-12-20 富士電機株式会社 半導体装置及びその製造方法

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