JP7106882B2

JP7106882B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP7106882B2
Application number: JP2018022572A
Authority: JP
Inventors: 勇介小林; 学武井
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-02-09
Filing date: 2018-02-09
Publication date: 2022-07-27
Anticipated expiration: 2038-02-09
Also published as: JP2019140259A

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。

図２０は、従来の炭化珪素半導体装置の構造を示す断面図である。図２０に示すように、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体とする）２００のおもて面（ｐ^-型炭化珪素エピタキシャル層１０３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素半導体基体（半導体チップ）２００は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１上にｎ^-型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ^-型炭化珪素エピタキシャル層１０３となる各炭化珪素層を順にエピタキシャル成長させてなる。

ｎ型高濃度領域１０６には、隣り合うトレンチ１１８間（メサ部）に、第１ｐ⁺型ベース領域１０４が選択的に設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面を部分的に覆う第２ｐ⁺型ベース領域１０５が選択的に設けられている。第１ｐ⁺型ベース領域１０４は、ｐ^-型炭化珪素エピタキシャル層１０３に接するように設けられている。第２ｐ⁺型ベース領域１０５は、ｎ^-型炭化珪素エピタキシャル層１０２に達しない深さで設けられている。第２ｐ⁺型ベース領域１０５と第１ｐ⁺型ベース領域１０４は同時に形成されてもかまわない。

符号１０７～１１２は、それぞれｎ⁺型ソース領域、ｐ⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソース電極である。ｎ⁺型炭化珪素基板１０１の裏面側には裏面電極（不図示）が設けられる。

また、トレンチ型の炭化珪素半導体装置のオン抵抗削減に関して、トレンチの底面近傍に膨出部を形成し、埋め込み絶縁膜を充填することで、チャネルとなる部分のＳｉＣ結晶にひずみが加わり、オン抵抗が減少し、さらに、隣接する膨出部間の距離が短くなり、飽和電流を低く抑える技術がある（例えば、下記特許文献１参照）。

特開２０１６－２１３３７４号公報

ここで、トレンチ型の炭化珪素半導体装置では、オン抵抗（ＲｏｎＡ）は、ｎ⁺型炭化珪素基板１０１の抵抗、ｎ^-型炭化珪素エピタキシャル層１０２の抵抗、ｎ型高濃度領域１０６の抵抗、ｐ^-型炭化珪素エピタキシャル層１０３の抵抗（以下、チャネル抵抗と称する）、ｎ⁺型ソース領域１０７の抵抗からなる。ｐ^-型炭化珪素エピタキシャル層１０３の不純物濃度が低いため、チャネル抵抗を下げることで、効率的にオン抵抗を下げることができる。チャネル抵抗は例えば、セルピッチ（トレンチ１１８間の距離ｗ）やチャネル長（ｐ^-型炭化珪素エピタキシャル層１０３の厚さｈ）を短縮することで減少させることができる。

図２１は、従来の炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係を示すグラフである。図２１において、横軸はドレイン電圧を示し、縦軸はドレイン電流を示す。図２１に示すように、ドレイン電圧を増加させて、ドレイン電圧がピンチオフ電圧に達すると、チャネルの広さが０になる、または、チャネル内の電荷が０になることにより、ドレイン電圧を増してもドレイン電流がほとんど増加しなくなる。

一方、ピンチオフ電圧に達するまでは、オン抵抗に依存してドレイン電流が上昇する。このため、チャネル抵抗を減少させ、オン抵抗を減少させると、ドレイン電流がほとんど増加しなくなる値（以下、飽和電流（Ｉｓａｔ）と称する）が上昇する。図２１では、線Ａはオン抵抗が大きい場合を示し、線Ｂはオン抵抗が小さい場合を示し、オン抵抗が小さい方が、飽和電流が大きい。

ここで、図２２は、従来の炭化珪素半導体装置における短絡破壊と飽和電流との関係を示すグラフである。図２２において、横軸は時間を示し、縦軸はドレイン電流を示す。図２２に示すように、飽和電流に達するとドレイン電流は増加しなくなる。短絡破壊は、飽和電流が流れている時間と電源電圧との積算のエネルギー量で決定される。チャネル抵抗を減少すると、飽和電流が増加するため、上記エネルギー量が増え、短絡破壊が起きやすくなり、短絡耐量が低下してしまう。このように、炭化珪素半導体装置では、オン抵抗と飽和電流がトレードオフ（反比例）の関係にあるため、オン抵抗を減少させると短絡耐量が低下するという問題があった。

この発明は、上述した従来技術による問題点を解消するため、オン抵抗と飽和電流のトレードオフを改善して、オン抵抗を減少しても短絡耐量の低下率が少ない半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域が設けられる。前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域が設けられる。前記第２半導体層と前記第１半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第２半導体領域および前記第３半導体領域は、前記トレンチの幅方向に延在した突起部を有し、前記突起部は、前記トレンチの底面より、前記第１電極側に設けられ、前記突起部間の距離は、前記第２電極の電圧が動作電圧であるとき、前記第２半導体領域と前記第１半導体層との間の第１空乏層と、前記第３半導体領域と前記第１半導体層との間の第２空乏層とが閉じず、前記第２電極の電圧が前記動作電圧より高く、前記ゲート電極の電圧より低いとき、前記第１空乏層と前記第２空乏層とが閉じる距離である。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域が設けられる。前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域が設けられる。前記第２半導体層と前記第１半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第３半導体領域の、前記第２半導体層側の表面に、前記第２半導体領域側に突き出た第２導電型の第４半導体領域が設けられる。前記第４半導体領域は、前記トレンチの底面より、前記第１電極側に設けられる。前記第４半導体領域と前記第２半導体領域間の距離は、前記第２電極の電圧が動作電圧であるとき、前記第２半導体領域と前記第１半導体層との間の第１空乏層と、前記第３半導体領域と前記第１半導体層との間の第２空乏層とが閉じず、前記第２電極の電圧が前記動作電圧より高く、前記ゲート電極の電圧より低いとき、前記第１空乏層と前記第２空乏層とが閉じる距離である。

また、この発明にかかる半導体装置は、上述した発明において、前記距離は、０．５μｍ以上０．９μｍ以下であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域を形成する第６工程を行う。次に、前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域を形成する第７工程を行う。次に、前記第２半導体層と前記第１半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第９工程を行う。次に、前記第２半導体領域および前記第３半導体領域に、前記トレンチの幅方向に延在した突起部を形成する第１０工程を行う。前記突起部は、前記トレンチの底面より、前記第１電極側に形成され、前記突起部間の距離は、前記第２電極の電圧が動作電圧であるとき、前記第２半導体領域と前記第１半導体層との間の第１空乏層と、前記第３半導体領域と前記第１半導体層との間の第２空乏層とが閉じず、前記第２電極の電圧が前記動作電圧より高く、前記ゲート電極の電圧より低いとき、前記第１空乏層と前記第２空乏層とが閉じる距離である。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域を形成する第６工程を行う。次に、前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域を形成する第７工程を行う。次に、前記第２半導体層と前記第１半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第９工程を行う。次に、前記第３半導体領域の、前記第２半導体層側の表面に、前記第２半導体領域側に突き出た第２導電型の第４半導体領域を形成する第１０工程を行う。前記第４半導体領域は、前記トレンチの底面より、前記第１電極側に形成され、前記第４半導体領域と前記第２半導体領域間の距離は、前記第２電極の電圧が動作電圧であるとき、前記第２半導体領域と前記第１半導体層との間の第１空乏層と、前記第３半導体領域と前記第１半導体層との間の第２空乏層とが閉じず、前記第２電極の電圧が前記動作電圧より高く、前記ゲート電極の電圧より低いとき、前記第１空乏層と前記第２空乏層とが閉じる距離である。

上述した発明によれば、第１ｐ⁺型ベース領域（第２導電型の第２半導体領域）と第２ｐ⁺型ベース領域（第２導電型の第３半導体領域）の間の幅が、従来の炭化珪素半導体装置より狭くなっている。これにより、ドレイン電圧が通常動作時の電圧より高くゲート電圧より低い場合に空乏層が閉じるようになり、従来より低いドレイン電圧でドレイン電流が飽和して、飽和電流が低くなる。このため、チャネル抵抗を低減してオン抵抗を低減しても、飽和電流が従来ほど上昇することなく、短絡耐量が低下することが少なくなる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗と飽和電流がトレードオフを改善して、オン抵抗を減少しても短絡耐量の低下率が少ないという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。従来の炭化珪素半導体装置の空乏層を示す断面図である。実施の形態１にかかる炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係を示すグラフである。実施の形態１にかかる炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係のシミュレーション結果を示すグラフである（その１）。実施の形態１にかかる炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係のシミュレーション結果を示すグラフである（その２）。実施の形態１にかかる炭化珪素半導体装置における飽和電流とオン抵抗との関係を示すグラフである。実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。実施の形態１、２、３にかかる炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係を示すグラフである。従来の炭化珪素半導体装置の構造を示す断面図である。従来の炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係を示すグラフである。従来の炭化珪素半導体装置における短絡破壊と飽和電流との関係を示すグラフである。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。

図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ^-型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ^-型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１とｎ^-型炭化珪素エピタキシャル層２と後述するｐ^-型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体１００とする。

ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（第２電極）１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。

炭化珪素半導体基体の第１主面側（ｐ^-型炭化珪素エピタキシャル層３側）には、トレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ^-型炭化珪素エピタキシャル層３のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ^-型炭化珪素エピタキシャル層３を貫通してｎ^-型炭化珪素エピタキシャル層２に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ^-型炭化珪素エピタキシャル層２およびｐ^-型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極１２側）からソース電極１２側に突出している。

ｎ^-型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ⁺型ベース領域（第２導電型の第２半導体領域）４と第２ｐ⁺型ベース領域（第２導電型の第３半導体領域）５が選択的に設けられている。第２ｐ⁺型ベース領域５はトレンチ１８の下に形成されており、第２ｐ⁺型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５は、例えばアルミニウムがドーピングされている。

第１ｐ⁺型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ⁺型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ⁺型ベース領域４の一部は、第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。

ｎ^-型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ^-型炭化珪素エピタキシャル層３が設けられている。ｐ^-型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）７およびｐ⁺型コンタクト領域８が選択的に設けられている。ｎ⁺型ソース領域７はトレンチ１８に接している。また、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８は互いに接する。また、ｎ^-型炭化珪素エピタキシャル層１の基体第１主面側の表面層の第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５に挟まれた領域と、ｐ^-型炭化珪素エピタキシャル層３と第２ｐ⁺型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。

図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。

実施の形態１の炭化珪素半導体装置では、第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５との間の幅（以下、ＪＦＥＴ幅）Ｌ１が、従来の炭化珪素半導体装置のＪＦＥＴ幅Ｌ１１より狭くなっている（Ｌ１＜Ｌ１１）。例えば、第１ｐ⁺型ベース領域４の幅または第２ｐ⁺型ベース領域５の幅の少なくとも一つを従来の炭化珪素半導体装置より広くすることで、ＪＦＥＴ幅Ｌ１を狭くすることができる。

ＪＦＥＴ幅Ｌ１は、炭化珪素半導体装置での通常動作時のドレイン電圧１Ｖ程度では空乏層Ｓが閉じず、ドレイン電圧が、通常動作時の電圧より高くゲート電圧より低い場合に空乏層Ｓが閉じるような幅とする。図１では空乏層Ｓが閉じた例を示している。具体的に、ゲート電圧を２０Ｖとすると、ＪＦＥＴ幅Ｌ１を０．５μｍ以上０．９μｍ以下にすることで、ドレイン電圧が２Ｖより高く１９Ｖ以下のとき、空乏層Ｓが閉じるようになる。

ここで、空乏層Ｓが閉じることは、第１ｐ⁺型ベース領域４とｎ型高濃度領域６またはｎ^-型炭化珪素エピタキシャル層２とのｐｎ界面での空乏層と、第２ｐ⁺型ベース領域５とｎ型高濃度領域６またはｎ^-型炭化珪素エピタキシャル層２とのｐｎ界面での空乏層が接するようになることである。

ここで、図２は、従来の炭化珪素半導体装置の空乏層を示す断面図である。従来の炭化珪素半導体装置では、ＪＦＥＴ幅Ｌ１１が実施の形態１より広いため、ドレイン電圧がゲート電圧と同程度になっても、空乏層Ｓが閉じない。このため、ピンチオフになるまで、ドレイン電圧に従いドレイン電流が増加し、ドレイン電圧がゲート電圧と同程度になったときにドレイン電流が飽和する。

一方、実施の形態１では、ドレイン電圧が通常動作時の電圧より高くゲート電圧より低い場合で空乏層Ｓが閉じるため、この時点でドレイン電流が飽和する。つまり、ゲート電圧と同程度のピンチオフ電圧より低い電圧（以下、ＪＦＥＴピンチオフ電圧）でドレイン電流が飽和する。

図３は、実施の形態１にかかる炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係を示すグラフである。図３において、横軸はドレイン電圧を示し、縦軸はドレイン電流を示し、線Ａは比較のため従来の炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係であり、線Ｂは、実施の形態１のＪＦＥＴ幅Ｌ１を適用した場合のドレイン電圧とドレイン電流との関係であり、線Ｃは、実施の形態１のＪＦＥＴ幅Ｌ１を適用し、チャネル抵抗を減少させた場合のドレイン電圧とドレイン電流との関係である。

図３に示すように、従来の線Ａはピンチオフ電圧でドレイン電流が飽和しているのに対して、線Ｂ、線Ｃでは、ピンチオフ電圧より低いＪＦＥＴピンチオフ電圧でドレイン電流が飽和しているため、飽和電圧が低くなっている。線Ｃは、チャネル抵抗を減少させているため、同じドレイン電圧に対してドレイン電流が高く、線Ｃの方が飽和電流が高くなっている。

ここで、図４Ａ、図４Ｂは、実施の形態１にかかる炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係のシミュレーション結果を示すグラフである。図４Ｂは、図４Ａの低電圧部の拡大図である。図４Ａ、図４Ｂにおいて、横軸はドレイン電圧を示し単位はＶであり、縦軸はドレイン電流を示し、単位はＡ／ｃｍ²である。

シミュレーションは、耐圧１２００Ｖ級の炭化珪素半導体装置にゲート電圧２０Ｖを印加して行った。従来構造はセルピッチを６μｍにして、オン抵抗は４．０９ｍΩｃｍ²であった。実施の形態１では、ＪＦＥＴ幅Ｌ１を狭くし、セルピッチを４μｍにし、オン抵抗は３．３９ｍΩｃｍ²であった。図４Ａ、図４Ｂに示すように、実施の形態１での飽和電流が、従来構造の飽和電流より低くなっている。

次に、図５は、実施の形態１にかかる炭化珪素半導体装置における飽和電流とオン抵抗との関係を示すグラフである。図５において、横軸はオン抵抗を示し、縦軸は飽和電流を示す。実線は比較のため従来構造の炭化珪素半導体装置における飽和電流とオン抵抗との関係であり、点線は、実施の形態１のＪＦＥＴ幅Ｌ１を適用した場合の飽和電流とオン抵抗との関係である。

図５に示すように、実施の形態１でも従来構造と同様に、オン抵抗と飽和電流のトレードオフが存在している。しかしながら、オン抵抗の領域Ａの部分では、実施の形態１は、従来構造と比べると同じオン抵抗で飽和電流が低くなり、オン抵抗と飽和電流のトレードオフが改善されている。このため、実施の形態１で、オン抵抗を減少させても短絡耐量が低下することが少ない。また、実施の形態１では、ＪＦＥＴ幅Ｌ１を狭くしているため、この部分の抵抗は増加するが、チャネル抵抗を下げることができるため、オン抵抗を減少させることができる。

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図６～図１２は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ^-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ^-型炭化珪素エピタキシャル層２ａは、ｎ^-型炭化珪素エピタキシャル層１となる。ここまでの状態が図６に示されている。

次に、第１ｎ^-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ⁺型ベース領域４ａを形成する。下部第１ｐ⁺型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ⁺型ベース領域５を形成してもよい。隣り合う下部第１ｐ⁺型ベース領域４ａと第２ｐ⁺型ベース領域５との距離が、０．５μｍ以上０．９μｍ以下となるよう形成する。これにより、炭化珪素半導体装置の通常動作時のドレイン電圧１Ｖ程度では空乏層Ｓが閉じず、ドレイン電圧が、通常動作時の電圧より高くゲート電圧以下の場合に空乏層Ｓが閉じるようになる。下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５の不純物濃度を例えば５×１０¹⁸／ｃｍ³程度に設定する。ここまでの状態が図７に示されている。

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ^-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。

次に、第１ｎ^-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ^-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ^-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定する。以降、第１ｎ^-型炭化珪素エピタキシャル層２ａと第２ｎ^-型炭化珪素エピタキシャル層２ｂを合わせて、ｎ^-型炭化珪素エピタキシャル層２となる。

次に、第２ｎ^-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ⁺型ベース領域４ｂを、下部第１ｐ⁺型ベース領域４ａに重なるように形成する。下部第１ｐ⁺型ベース領域４ａと上部第１ｐ⁺型ベース領域４ｂは連続した領域を形成し、第１ｐ⁺型ベース領域４となる。上部第１ｐ⁺型ベース領域４ｂの不純物濃度を例えば５×１０¹⁸／ｃｍ³程度となるように設定する。

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図８に示されている。

次に、ｎ^-型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ^-型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ^-型炭化珪素エピタキシャル層３の不純物濃度は４×１０¹⁷／ｃｍ³程度に設定する。ここまでの状態が図９に示されている。

次に、ｐ^-型炭化珪素エピタキシャル層３および露出したｎ^-型炭化珪素エピタキシャル層１の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ^-型炭化珪素エピタキシャル層３の表面の一部にｎ⁺型ソース領域７を形成する。ｎ⁺型ソース領域７の不純物濃度は、ｐ^-型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ^-型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺型コンタクト領域８を設ける。ｐ⁺型コンタクト領域８の不純物濃度は、ｐ^-型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図１０に示されている。

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型ベース領域４、第２ｐ⁺型ベース領域５、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

次に、ｐ^-型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ^-型炭化珪素エピタキシャル層３を貫通し、ｎ^-型炭化珪素エピタキシャル層２に達するトレンチ１８を形成する。トレンチ１８の底部はｎ^-型炭化珪素エピタキシャル層２に形成された第１ｐ⁺型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１１に示されている。

次に、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１２に示されている。

次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１２となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１２を残す。

次に、ｎ⁺型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８およびｎ⁺型炭化珪素半導体基板１とオーミック接合するソース電極１２および裏面電極を形成する。

次に、ｎ⁺炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１２および層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド（不図示）を形成する。

次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域の間の幅が、従来の炭化珪素半導体装置より狭くなっている。これにより、ドレイン電圧が通常動作時の電圧より高くゲート電圧より低い場合に空乏層が閉じるようになり、従来より低いドレイン電圧でドレイン電流が飽和して、飽和電流が低くなる。このため、チャネル抵抗を低減してオン抵抗を低減しても、飽和電流が従来ほど上昇することなく、短絡耐量が低下することが少なくなる。

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１３は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、第１ｐ⁺型ベース領域４および第２ｐ⁺型ベース領域５に、トレンチ１８の幅方向に延在した突起部１３を有する点である。

ｎ型高濃度領域６の抵抗は、ＪＦＥＴ幅Ｌ１と第２ｐ⁺型ベース領域５の厚さＬ２で決定される。一方、ＪＦＥＴピンチオフ電圧は、ＪＦＥＴ幅Ｌ１で決定される。このため、実施の形態２では、突起部１３によりＪＦＥＴ幅Ｌ１の狭いところが設けられる。突起部１３間のＪＦＥＴ幅Ｌ１は、実施の形態１と同様に、炭化珪素半導体装置での通常動作時のドレイン電圧１Ｖ程度では空乏層Ｓが閉じず、ドレイン電圧が、通常動作時の電圧より高くゲート電圧より低い場合に空乏層Ｓが閉じるような幅とする。これにより、従来より低いドレイン電圧でドレイン電流が飽和して、飽和電流を低くすることができる。

また、実施の形態２では、第１ｐ⁺型ベース領域４および第２ｐ⁺型ベース領域５の突起部１３が設けられていない部分により、ｎ型高濃度領域６の抵抗を実施の形態１よりも低くすることができる。

（実施の形態２にかかる半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図１４～図１６は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ⁺型炭化珪素基板１を用意し、下部第２ｐ⁺型ベース領域５ａの表面層に、第２ｐ⁺型ベース領域５、下部第１ｐ⁺型ベース領域４ａを選択的に形成するまでの工程を順に行う（図６、図７参照）。この際、第２ｐ⁺型ベース領域５、下部第２ｐ⁺型ベース領域４ａとの距離は従来の炭化珪素半導体装置と同程度、例えば、１．５μｍ程度となるよう形成する。

次に、第２ｐ⁺型ベース領域５、下部第１ｐ⁺型ベース領域４ａを選択的に形成する際に用いた酸化膜１９を用いて、アルミニウム等のｐ型の不純物を、酸化膜１９の開口部に注入する。この際、第２ｐ⁺型ベース領域５、下部第２ｐ⁺型ベース領域４ａを選択的に形成する際のドーズ量よりドーズ量を上げて、アルミニウム等のｐ型の不純物が横方向に広がるようにして、突起部１３を形成する。ここまでの状態が図１４に示されている。

この際、突起部１３間の距離が、０．５μｍ以上０．９μｍ以下となるよう形成する。これにより、炭化珪素半導体装置の通常動作時のドレイン電圧１Ｖ程度では空乏層Ｓが閉じず、ドレイン電圧が、通常動作時の電圧より高くゲート電圧より低い場合に空乏層Ｓが閉じるようになる。

その後、実施の形態１と同様に、上部ｎ型高濃度領域６ｂを設ける工程以降の工程を順に行う（図８～図１２参照）ことで、図１３に示す炭化珪素半導体装置が完成する。

また、実施の形態２にかかる炭化珪素半導体装置は、以下の方法でも製造することができる。まず、実施の形態１と同様に、ｎ⁺型炭化珪素基板１を用意し、第１ｎ^-型炭化珪素エピタキシャル層２ａを形成するまでの工程を順に行う（図６参照）。

次に、第１ｎ^-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜１９で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、下部１第１ｐ⁺型ベース領域４ａ１とトレンチ１８の底部となる下部第２ｐ⁺型ベース領域５ａを形成する。この際、下部１第１ｐ⁺型ベース領域４ａ１、下部第２ｐ⁺型ベース領域５ａ、との距離は従来の炭化珪素半導体装置と同程度、例えば、１．５μｍ程度となるよう形成する。ここまでの状態が図１５に示されている。

次に、イオン注入用マスクを除去し、第１ｎ^-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第３ｎ^-型炭化珪素エピタキシャル層２ｃを０．１μｍ程度の厚さで形成する。第３ｎ^-型炭化珪素エピタキシャル層２ｃの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定する。

次に、第３ｎ^-型炭化珪素エピタキシャル層２ｃの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜１９’で形成する。酸化膜１９’は、酸化膜１９より開口部を広く形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜１９’の開口部に注入し、下部２第１ｐ⁺型ベース領域４ａ２と上部第２ｐ⁺型ベース領域５ｂを形成する。この際、下部２第１ｐ⁺型ベース領域４ａ２、上部第２ｐ⁺型ベース領域５ｂ、との距離は、０．５μｍ以上０．９μｍ以下となるよう形成する。ここまでの状態が図１６に示されている。

以上、説明したように、実施の形態２によれば、第１ｐ⁺型ベース領域および第２ｐ⁺型ベース領域に、突起部を有する。これにより、実施の形態１と同様に飽和電流が低くなり、チャネル抵抗を低減してオン抵抗を低減しても、飽和電流が従来ほど上昇することがなく、短絡耐量が低下することが少なくなる。また、実施の形態２では、第１ｐ⁺型ベース領域および第２ｐ⁺型ベース領域の突起部が設けられていない部分により、ｎ型高濃度領域の抵抗を低くすることができる。

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１７は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、第２ｐ⁺型ベース領域５の、ｐ^-型炭化珪素エピタキシャル層３側の表面に、第１ｐ⁺型ベース領域４側に突き出た第３ｐ⁺型ベース領域（第２導電型の第４半導体領域）１５が設けられている点である。

第１ｐ⁺型ベース領域４と第３ｐ⁺型ベース領域１５とのとの距離Ｌ３は、実施の形態１と同様に、炭化珪素半導体装置での通常動作時のドレイン電圧１Ｖ程度では空乏層Ｓが閉じず、ドレイン電圧が、通常動作時の電圧より高くゲート電圧より低い場合に空乏層Ｓが閉じるような幅とする。これにより、従来より低いドレイン電圧でドレイン電流が飽和して、飽和電流を低くすることができる。

また、第１ｐ⁺型ベース領域４および第２ｐ⁺型ベース領域５の距離は、従来構造と同様の距離である。このため、実施の形態３では、ｎ型高濃度領域６の抵抗を実施の形態１よりも低くすることができる。

（実施の形態３にかかる半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。図１８は、実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ⁺型炭化珪素基板１を用意し、下部第２ｐ⁺型ベース領域５ａの表面層に、第２ｐ⁺型ベース領域５、下部第１ｐ⁺型ベース領域４ａを選択的に形成するまでの工程を順に行う（図６、図７参照）。この際、第２ｐ⁺型ベース領域５、下部第２ｐ⁺型ベース領域４ａとの距離は従来の炭化珪素半導体装置と同程度、例えば、１．５μｍ程度となるよう形成する。

次に、第３ｎ^-型炭化珪素エピタキシャル層２ｃの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜１９”で形成する。酸化膜１９”は、第３ｐ⁺型ベース領域１５と下部第２ｐ⁺型ベース領域４ａに対応する部分が開口されている。そして、アルミニウム等のｐ型の不純物を、酸化膜１９”の開口部に注入し、第３ｐ⁺型ベース領域１５を形成する。この際、第３ｐ⁺型ベース領域１５と第２ｐ⁺型ベース領域４ａとの距離は、０．５μｍ以上０．９μｍ以下となるよう形成する。ここまでの状態が図１８に示されている。

その後、実施の形態１と同様に、上部ｎ型高濃度領域６ｂを設ける工程以降の工程を順に行う（図８～図１２参照）ことで、図１７に示す炭化珪素半導体装置が完成する。

図１９は、実施の形態１、２、３にかかる炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係を示すグラフである。図１９において、横軸はドレイン電圧を示し、縦軸はドレイン電流を示す。線Ａは比較のため従来の炭化珪素半導体装置におけるドレイン電圧とドレイン電流との関係であり、線Ｃは、実施の形態１のＪＦＥＴ幅Ｌ１を適用し、チャネル抵抗を減少させた場合のドレイン電圧とドレイン電流との関係であり、線Ｄは、実施の形態２、３のドレイン電圧とドレイン電流との関係である。

図１９に示すように、従来の線Ａはピンチオフ電圧でドレイン電流が飽和しているのに対して、線Ｃ、線Ｄでは、ピンチオフ電圧より低いＪＦＥＴピンチオフ電圧でドレイン電流が飽和しているため、飽和電圧が低くなっている。なお、線Ｄは、ｎ型高濃度領域６の抵抗を実施の形態１よりも低くさせているが、チャネル抵抗を減少させていないため、オン抵抗は線Ｃより高くなり、飽和電流が低くなっている。

以上、説明したように、実施の形態３によれば、第２ｐ⁺型ベース領域の表面に、第１ｐ⁺型ベース領域側に突き出た第３ｐ⁺型ベース領域が設けられている。これにより、実施の形態１と同様に飽和電流が低くなり、チャネル抵抗を低減してオン抵抗を低減しても、飽和電流が従来ほど上昇することがなく、短絡耐量が低下することが少なくなる。また、実施の形態３では、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域との距離は、従来構造と同様の距離であるため、ｎ型高濃度領域の抵抗を実施の形態１よりも低くすることができる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の半導体装置に適している。

１、１０１ｎ⁺型炭化珪素基板
２、１０２ｎ^-型炭化珪素エピタキシャル層
２ａ第１ｎ^-型炭化珪素エピタキシャル層
２ｂ第２ｎ^-型炭化珪素エピタキシャル層
２ｃ第３ｎ^-型炭化珪素エピタキシャル層
３、１０３ｐ^-型炭化珪素エピタキシャル層
４、１０４第１ｐ⁺型ベース領域
４ａ下部第１ｐ⁺型ベース領域
４ａ１下部１第１ｐ⁺型ベース領域
４ａ２下部２第１ｐ⁺型ベース領域
４ｂ上部第１ｐ⁺型ベース領域
５、１０５第２ｐ⁺型ベース領域
５ａ下部第２ｐ⁺型ベース領域
５ｂ上部第２ｐ⁺型ベース領域
６、１０６ｎ型高濃度領域
６ａ下部ｎ型高濃度領域
６ｂ上部ｎ型高濃度領域
７、１０７ｎ⁺型ソース領域
８、１０８ｐ⁺型コンタクト領域
９、１０９ゲート絶縁膜
１０、１１０ゲート電極
１１、１１１層間絶縁膜
１２、１１２ソース電極
１３突起部
１４裏面電極
１５第３ｐ⁺型ベース領域
１８、１１８トレンチ
１９、１９’、１９” 酸化膜
１００、２００炭化珪素半導体基体

Claims

第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体層の内部に選択的に設けられた、第２導電型の第２半導体領域と、
前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第３半導体領域と、
前記第２半導体層と前記第１半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記第２半導体領域および前記第３半導体領域は、前記トレンチの幅方向に延在した突起部を有し、
前記突起部は、前記トレンチの底面より、前記第１電極側に設けられ、
前記突起部間の距離は、前記第２電極の電圧が動作電圧であるとき、前記第２半導体領域と前記第１半導体層との間の第１空乏層と、前記第３半導体領域と前記第１半導体層との間の第２空乏層とが閉じず、前記第２電極の電圧が前記動作電圧より高く、前記ゲート電極の電圧より低いとき、前記第１空乏層と前記第２空乏層とが閉じる距離であることを特徴とする半導体装置。
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体層の内部に選択的に設けられた、第２導電型の第２半導体領域と、
前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第３半導体領域と、
前記第２半導体層と前記第１半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記第３半導体領域の、前記第２半導体層側の表面に、前記第２半導体領域側に突き出た第２導電型の第４半導体領域と、
を備え、
前記第４半導体領域は、前記トレンチの底面より、前記第１電極側に設けられ、
前記第４半導体領域と前記第２半導体領域間の距離は、前記第２電極の電圧が動作電圧であるとき、前記第２半導体領域と前記第１半導体層との間の第１空乏層と、前記第３半導体領域と前記第１半導体層との間の第２空乏層とが閉じず、前記第２電極の電圧が前記動作電圧より高く、前記ゲート電極の電圧より低いとき、前記第１空乏層と前記第２空乏層とが閉じる距離であることを特徴とする半導体装置。
前記距離は、０．５μｍ以上０．９μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域を形成する第６工程と、
前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域を形成する第７工程と、
前記第２半導体層と前記第１半導体領域の表面に第１電極を形成する第８工程と、
前記半導体基板の裏面に第２電極を形成する第９工程と、
前記第２半導体領域および前記第３半導体領域に、前記トレンチの幅方向に延在した突起部を形成する第１０工程と、
を含み、
前記突起部は、前記トレンチの底面より、前記第１電極側に形成され、
前記突起部間の距離は、前記第２電極の電圧が動作電圧であるとき、前記第２半導体領域と前記第１半導体層との間の第１空乏層と、前記第３半導体領域と前記第１半導体層との間の第２空乏層とが閉じず、前記第２電極の電圧が前記動作電圧より高く、前記ゲート電極の電圧より低いとき、前記第１空乏層と前記第２空乏層とが閉じる距離であることを特徴とする半導体装置の製造方法。
第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域を形成する第６工程と、
前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域を形成する第７工程と、
前記第２半導体層と前記第１半導体領域の表面に第１電極を形成する第８工程と、
前記半導体基板の裏面に第２電極を形成する第９工程と、
前記第３半導体領域の、前記第２半導体層側の表面に、前記第２半導体領域側に突き出た第２導電型の第４半導体領域を形成する第１０工程と、
を含み、
前記第４半導体領域は、前記トレンチの底面より、前記第１電極側に形成され、
前記第４半導体領域と前記第２半導体領域間の距離は、前記第２電極の電圧が動作電圧であるとき、前記第２半導体領域と前記第１半導体層との間の第１空乏層と、前記第３半導体領域と前記第１半導体層との間の第２空乏層とが閉じず、前記第２電極の電圧が前記動作電圧より高く、前記ゲート電極の電圧より低いとき、前記第１空乏層と前記第２空乏層とが閉じる距離であることを特徴とする半導体装置の製造方法。