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JP7113230B2 - 半導体素子 - Google Patents
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Description

本開示は、半導体素子に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子および整流素子などの半導体素子に応用されている。ＳｉＣを用いた半導体素子は、Ｓｉを用いた半導体素子に比べて、例えば、電力損失を低減することができるという利点を有する。
ＳｉＣを用いた代表的な半導体素子は、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）およびショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ－Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ－Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＳｉＣを用いた半導体素子（以下、「ＳｉＣ半導体素子」）は、半導体基板と、半導体基板の主面上に配置されたＳｉＣから形成された半導体層とを有している。半導体層の上方には、表面電極として、素子外部と電気的に接続される電極が配置されている。ＳｉＣ半導体素子の終端または周辺において、半導体層には電界を緩和するための終端構造が設けられている。また、耐湿性を高めるために、半導体層の端部の主面上に、環状の層を形成することがある。また、半導体素子をパッケージ化またはモジュール化する際に、半導体素子を覆う樹脂からの干渉による構造破壊を抑制するため、終端構造を覆うパッシベーション膜が配置される（特許文献１参照）。
特許第６０３０８０６号公報
本開示の一態様は、高耐圧かつ高信頼性の半導体素子を提供する。
上記課題を解決するために、本開示の一態様に係る半導体素子は、
主面および裏面を有する第１導電型の半導体基板と、
前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、
前記炭化珪素半導体層内に配置され、前記炭化珪素半導体層の中央領域を囲む第２導電型の終端領域と、
前記終端領域の一部を覆い、他の部分を露出する絶縁膜と、
前記炭化珪素半導体層の前記中央領域の少なくとも一部上に配置された第１電極と、
前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成している第２電極と、
前記終端領域の前記他の部分上に配置され、前記第１電極を囲むシールリングと、
前記絶縁膜の少なくとも一部、および前記シールリングの少なくとも一部を覆い、有機膜を含むパッシベーション膜と、
を備え、
前記主面に垂直な方向から見たとき、
前記パッシベーション膜の外周端部は、前記シールリングの外周端部を囲み、
前記炭化珪素半導体層は、四角形状を有しており、
前記炭化珪素半導体層の辺部における、前記シールリングの外周端部から前記パッシベーション膜の外周端部までの距離をＬ２とし、
前記炭化珪素半導体層の角部における、前記シールリングの外周端部から前記パッシベーション膜の外周端部までの距離をＬ１とし、
前記炭化珪素半導体層の前記角部における、前記パッシベーション膜の外周端部の曲率半径をＲ１とすると、
Ｌ１＞Ｌ２
かつ、
Ｒ１≧Ｌ２
を満たす。
本開示の一態様によると、高耐圧かつ信頼性が高い半導体素子が提供される。
本開示の実施形態の半導体素子１０００の断面を示す図である。 本開示の実施形態の半導体素子１０００の、ドリフト層表面の注入領域を示す図である。 本開示の実施形態の半導体素子１０００の上面を示す図である。 本開示の実施形態の半導体素子１０００の辺部における端部断面を示す図である。 比較例である半導体素子５０００の上面を示す図である。 本開示の実施形態の半導体素子１０００の角部における端部断面を示す図である。 本開示の実施形態の半導体素子１０００のＨＴＲＢ評価結果を示す図である。 本開示の実施形態の半導体素子１０００のＴＨＢ評価結果を示す図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面図である。 本開示の実施形態の半導体素子１０００の製造方法を説明するための断面図である。 本開示の実施形態の半導体素子１０００の製造方法を説明するための断面図である。 本開示の実施形態の半導体素子１０００の製造方法を説明するための断面図である。 本開示の実施形態の半導体素子１０００の製造方法を説明するための断面図である。 本開示の実施形態の半導体素子１０００の製造方法を説明するための断面図である。 本開示の実施形態の半導体素子１０００の製造方法を説明するための断面図である。 本開示の実施形態の半導体素子１０００の製造方法を説明するための断面図である。 本開示の実施形態の半導体素子１０００の製造方法を説明するための断面図である。 本開示の半導体素子の別の例を示す断面図である。 本開示の半導体素子の別の例の、ドリフト層表面の注入領域を示す図である。 本開示の半導体素子の別の例を示す断面図である。 本開示の半導体素子の別の例の、ドリフト層表面の注入領域を示す図である。 本開示の半導体素子の別の例を示す断面図である。 本開示の半導体素子の別の例の、ドリフト層表面の注入領域を示す図である。 本開示の半導体素子の別の例を示す断面図である。 本開示の半導体素子の別の例を示す断面図である。
高耐圧かつ大電流の使用に耐え得る、信頼性の高い半導体素子が求められている。しかしながら、特許文献１に開示された従来のＳｉＣ半導体素子では、信頼性が不十分な場合があった。
本発明者は、以上の検討に基づき、以下の態様に係る半導体素子およびその製造方法に想到した。
本開示の一態様に係る半導体素子は、
主面および裏面を有する第１導電型の半導体基板と、
前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、
前記炭化珪素半導体層内に配置され、前記炭化珪素半導体層の中央領域を囲む第２導電型の終端領域と、
前記終端領域の一部を覆い、他の部分を露出する絶縁膜と、
前記炭化珪素半導体層の前記中央領域の少なくとも一部上に配置された第１電極と、
前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成している第２電極と、
前記終端領域の前記他の部分上に配置され、前記第１電極を囲むシールリングと、
前記絶縁膜の少なくとも一部、および前記シールリングの少なくとも一部を覆い、有機膜を含むパッシベーション膜と、
を備え、
前記主面に垂直な方向から見たとき、
前記パッシベーション膜の外周端部は、前記シールリングの外周端部を囲み、
前記炭化珪素半導体層は、四角形状を有しており、
前記炭化珪素半導体層の辺部における、前記シールリングの外周端部から前記パッシベーション膜の外周端部までの距離をＬ２とし、
前記炭化珪素半導体層の角部における、前記シールリングの外周端部から前記パッシベーション膜の外周端部までの距離をＬ１とし、
前記炭化珪素半導体層の前記角部における、前記パッシベーション膜の外周端部の曲率半径をＲ１とすると、
Ｌ１＞Ｌ２
かつ、
Ｒ１≧Ｌ２
を満たす。
なお、
Ｌ２は５μｍ以上２５μｍ以下であってもよい。
また、
前記主面に垂直な方向から見たときの前記炭化珪素半導体層の前記角部における、前記パッシベーション膜の外周端部の曲率中心は、前記シールリングの外周端部によって囲まれた領域内に位置していてもよい。
また、
前記主面に垂直な方向から見たときの前記角部における前記シールリングの外周端部の曲率半径をＲ５とすると、
Ｒ１＜Ｒ５
を満たしてもよい。
また、
前記シールリングは金属を含んでいてもよい。
また、
前記半導体素子は、前記第１電極上に、前記シールリングと同じ金属を含む表面電極を備えていてもよい。
また、
前記第１電極は、前記炭化珪素半導体層とショットキー接合を形成していてもよい。
以下、本開示のより具体的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。以下の説明において、同一または類似する機能を有する構成要素については、同じ参照符号を付している。
（実施形態）
以下、図面を参照しながら、本開示の半導体素子の実施形態を説明する。本実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について示すが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
（半導体素子の構造）
図１から図１７を参照して、本実施形態に係る半導体素子１０００を説明する。
図１および図２は、それぞれ、本実施形態に係る半導体素子１０００の概略を説明するための断面図および平面図である。半導体素子１０００は、第１導電型の半導体基板１０１と、半導体基板１０１の主面上に配置された第１導電型の炭化珪素半導体層であるドリフト層１０２とを備えている。図１に示す例では、半導体素子１０００は、ドリフト層１０２と半導体基板１０１との間にバッファ層１０２Ｂを備えている。バッファ層１０２Ｂは省略されてもかまわない。ドリフト層１０２内には、第２導電型の終端領域１５０が配置されている。第２導電型の終端領域１５０は、ガードリング領域１５１、その周辺を取り囲む複数のリングを含むＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）領域１５２、および、終端注入領域１５４を含む。
ドリフト層１０２上には、第１電極１５９が配置されている。第１電極１５９は、ドリフト層１０２とショットキー接合を形成している。これにより、優れた整流性を有する半導体素子１０００が実現できる。第１電極１５９は、炭化珪素半導体層であるドリフト層１０２と接する面の縁部において、ガードリング領域１５１と接している。ガードリング領域１５１と接する金属材料は、第１電極１５９のみであってもよい。ガードリング領域１５１は、第１電極１５９とは非オーミック接合を形成していてもよい。第１電極１５９の表面には、表面電極１１２が配置されている。
ドリフト層１０２の表面１０２Ｓ上の一部には、絶縁膜１１１が配置されている。絶縁膜１１１は、終端領域１５０の一部を覆っている。第１電極１５９の一部は、絶縁膜１１１上を覆っていてもよい。絶縁膜１１１上の少なくとも一部を覆うように、パッシベーション膜１１４が配置されている。パッシベーション膜１１４は表面電極１１２の一部を覆っていてもよい。
半導体基板１０１の法線方向から見て、ドリフト層１０２における終端領域１５０の内側に位置する領域には、複数の第２導電型のバリア領域１５３が配置されていてもよい。バリア領域１５３を形成することにより、第１電極１５９およびドリフト層１０２において形成されるショットキー接合に対して逆バイアスが印加された場合におけるショットキー漏れ電流を低減することができる。バリア領域１５３は、ドリフト層１０２の表面１０２Ｓ側に形成される。バリア領域１５３は、ドリフト層１０２の表面１０２Ｓにおいて、第１電極１５９と接していてもよい。
また、ドリフト層１０２の表面１０２Ｓ上の端部には、シールリング１１２０が配置されている。シールリング１１２０の下には、バリア金属１５９０が配置されていてもよい。シールリング１１２０またはバリア金属１５９０は、ドリフト層１０２の表面１０２Ｓにおいて、絶縁膜１１１の開口を介して第２導電型の終端注入領域１５４と接している。半導体基板１０１の基板中央から端部に向かう方向において、シールリング１１２０またはバリア金属１５９０のドリフト層１０２の表面１０２Ｓへの接触幅は、終端注入領域１５４の幅よりも狭く設計される。すなわち、シールリング１１２０またはバリア金属１５９０がドリフト層１０２の表面１０２Ｓと接する面全体は、終端注入領域１５４上にある。シールリング１１２０の少なくとも一部はパッシベーション膜１１４で覆われている。パッシベーション膜１１４はシールリング１１２０の外側端部を覆い、シールリング１１２０の外側に配置された絶縁膜１１１の外側１１１Ｂにまで延伸されている。
半導体基板１０１の主面と対向する面である裏面上には、第２電極１１０が配置されている。第２電極１１０は、半導体基板１０１とオーミック接合を形成している。第２電極１１０の下面、すなわち半導体基板１０１と反対側の面には、裏面電極１１３が配置されている。なお、図示していないが、半導体基板１０１の裏面と第２電極１１０とのオーミック接合の接触抵抗を低減するために、半導体基板１０１の裏面に対して第１導電型の注入領域を形成してもよい。
図１に示すように、終端領域１５０は、第１電極１５９の一部と接する第２導電型のガードリング領域１５１と、ガードリング領域１５１を囲むように配置された、複数の第２導電型のリングを含むフローティング領域であるＦＬＲ領域１５２と、終端注入領域１５４とを備えていてもよい。ＦＬＲ領域１５２は、ガードリング領域１５１と接触しないように配置されている。なお、終端領域１５０は、ドリフト層１０２の表面の一部を囲むように配置された少なくとも１つの領域を備えていればよく、例示する構成に限定されない。例えば、終端領域１５０として、第２導電型の不純物濃度を半導体基板１０１の面内方向において変化させたＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）領域を形成してもよい。
次に、半導体素子１０００のドリフト層１０２の表面１０２Ｓを平面視した構成を図２に示す。説明を簡単にするため、ここではドリフト層１０２の表面１０２Ｓ上の構造物は図示しない。ドリフト層１０２のうち、終端領域１５０に囲まれた中央領域が、有効領域１０２Ａである。有効領域１０２Ａの少なくとも一部上には、第１電極１５９が配置されている。電流は、ドリフト層１０２の表面１０２Ｓにおいて、有効領域１０２Ａを流れる。図２に示したようにバリア領域１５３を有する構成の場合、半導体素子１０００の順方向電流は、有効領域１０２Ａのうち、バリア領域１５３が配置された領域以外を選択的に流れる。ただし、第２電極に対して第１電極に比較的大きな順方向電圧を印加した場合には、バリア領域１５３にも順方向電流が流れてもよい。
半導体素子１０００の第２電極１１０に対して第１電極１５９に負の電圧が印加される際に、半導体素子１０００内に高電界が集中することによって耐圧が低下する場合がある。その耐圧低下を抑制するため、終端領域１５０が設けられる。終端領域１５０は、半導体素子１０００の角部においては、図２に示したように曲率を持たせて配置される。終端領域１５０は、例えば、その内周および外周が直線で構成される少なくとも２つの直線領域と、曲線を含む扇形領域とによって表現することができる。扇形領域は、少なくとも２つの直線領域の端部を繋ぐように配置されている。この例では、直線領域の内周および外周が直線のみから構成されているが、内周および外周の一部が直線状でなくてもよい。また、扇形領域に繋がる２つ領域は直線領域でなくてもよい。例えば、その内周および外周が、扇形領域よりも曲率の大きい曲線で構成されていてもよい。
図２に示す例では、半導体素子１０００の角部に配置された終端領域１５０において、終端注入領域１５４の内周および外周、ＦＬＲ領域１５２におけるリングの内周および外周、並びに、ガードリング領域１５１の外周は、同じ曲率中心Ｐを有している。なお、終端領域１５０の直線領域と扇型領域とを的確に表現するため、図２および関連図面に示す例では、曲率中心Pから上下方向および水平方向に延びる補助線が付されている。
図３は、図１に示した半導体素子１０００を上方向から見た図である。「上」とは、半導体素子１０００の外側のうち、表面電極１１２が位置する側を意味する。図３に示す例では、表面電極１１２の端部、並びにシールリング１１２０の内周端部および外周端部が、点線によって表され、パッシベーション膜１１４の内周端部および外周端部が、実線によって表されている。パッシベーション膜１１４の外周端部は、シールリング１１２０の外周端部を囲んでいる。また、図３に示す例では、ドリフト層１０２の端部が、最外周の四角の実線によって表されている。すなわち、ドリフト層１０２は、例えば４インチの半導体ウェハから切り出され、四角形状を有している。表面電極１１２の外周端部、並びにシールリング１１２０の内周端部および外周端部は、半導体素子１０００の角部において、図２に示した点Ｐと同じ曲率中心を有している。一方で、パッシベーション膜１１４の外周端部は、半導体素子１０００の角部において、点Ｐよりも外側に配置された点Ｑを曲率中心として有している。ここで、点Ｑを中心として、パッシベーション膜１１４の外周端部の角部の曲率半径をＲ１とする。また、パッシベーション膜１１４の外周端部の辺は半導体素子１０００の辺と略平行に配置される。
シールリング１１２０の内周端部および外周端部の角部の曲率中心は、点Ｐと同じ位置に配置される。また、シールリング１１２０の内周端部および外周端部の辺は、半導体素子１０００の辺と略平行に配置される。すなわち、シールリング１１２０の内周端部および外周端部の辺は、パッシベーション膜１１４の外周端部の辺と略平行に配置される。
ここで、半導体素子１０００の角部における、パッシベーション膜１１４の外周端部とシールリング１１２０の外周端部との距離をＬ１とし、半導体素子１０００の辺部における、パッシベーション膜１１４の外周端部とシールリング１１２０の外周端部との距離をＬ２とすると、
Ｌ１＞Ｌ２
Ｒ１≧Ｌ２
となるように点Ｑの位置が決定される。Ｌ１＞Ｌ２により、半導体素子の角部において、シールリング１１２０外側におけるパッシベーション膜１１４と絶縁膜１１１との接触面積を大きくできる。また、Ｒ１＝Ｌ２のとき、点Ｑは、左右側におけるシールリング１１２０の外周端部の辺を延長した垂直線と、上下側におけるシールリング１１２０の外周端部の辺を延長した水平線とが交差する４つの点のいずれかに位置する。この条件により、角部におけるパッシベーション膜１１４の外周端部が直角である形状は排除される。角部におけるパッシベーション膜１１４の外周端部が直角であると、この箇所に応力が集中してパッシベーション膜１１４の浮きが生じやすくなる。角部におけるパッシベーション膜１１４の外周端部が丸ければ、特定の箇所への応力集中が緩和され、パッシベーション膜１１４の浮きが生じにくくなる。
Ｌ１＞Ｌ２およびＲ１≧Ｌ２を満たすように、角部におけるパッシベーション膜１１４の外周端部を決定することにより、パッシベーション膜１１４の外周端部の浮きの発生を抑制でき、半導体素子１０００の信頼性を向上できる。また、仮にパッシベーション膜１１４の端部において浮きが発生した場合であっても、その浮きがシールリング１１２０まで進行しにくくなる。これにより、半導体素子１０００の高信頼性を維持できる。また、パッシベーション膜１１４の端部の浮きの進行状況は、シールリング１１２０の外側のパッシベーション膜１１４の角部を目視することにより、容易に判断できる。これにより、信頼性不良の懸念がある半導体素子を事前に排除できる。
点Ｑは、シールリング１１２０の外周端部によって囲まれた領域内に位置していてもよい。この場合、Ｌ１は、点Ｑが上記の領域外に位置する場合と比べて、短くなる。それでもなお、パッシベーション膜１１４の端部における浮きは、シールリング１１２０まで進行しにくい。これにより、半導体素子１０００の信頼性を向上できる。また、シールリング１１２０の外周端部の曲率半径をＲ５とすると、Ｒ１＜Ｒ５であってもよい。これにより、半導体素子の角部において、シールリング１１２０外側におけるパッシベーション膜１１４と絶縁膜１１１との接触面積を大きくできる。また、Ｌ２は、５μｍ以上２５μｍ以下であってもよい。これにより、半導体素子の非アクティブ領域を小さくすることができる。
パッシベーション膜１１４は有機保護膜から形成されることが多い。すなわち、パッシベーション膜１１４は、有機保護膜を含み得る。パッシベーション膜１１４には、例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）またはポリベンゾオキサゾール（ｐｏｌｙｂｅｎｚｏｘａｚｐｌｅ）が用いられる。本実施例では、パッシベーション膜１１４としてポリベンゾオキサゾールを用いた例を説明する。パッシベーション膜１１４は、半導体素子１０００の製造工程において、塗布、開口形成、および熱処理によって形成される。塗布工程によって、パッシベーション膜１１４は例えば１０μｍの膜厚を有する。この後、不要な部分が除去され、開口が形成され、熱処理によってパッシベーション膜１１４が得られる。有機保護膜であるパッシベーション膜１１４は、熱処理によって収縮する。このため、開口形成前の状態とは様子が異なる。まず、半導体素子１０００の基板１０１の主面に垂直な方向に着目すると、例えば塗布後の膜厚が１０μｍのパッシベーション膜１１４は、熱処理後に５μｍ程度にまで減少することがある。もちろん、有機保護膜は、基板１０１の主面に垂直な方向だけでなく、基板１０１の主面に平行な方向にも熱収縮する。
図４は、図３に示すＡ－Ｂ断面における、半導体素子１０００の端部の断面図である。図４（ａ）は、パッシベーション膜１１４の外周端部が正常に密着している例、図４（ｂ）および図４（ｃ）はパッシベーション膜１１４の外周端部に浮きが発生している例を示している。簡単のため、ドリフト層１０２以下の構造は、省略されている。図４（ａ）に示すように、パッシベーション膜１１４の外周端部は、熱収縮の影響により、なだらかな形状になる。シールリング１１２０またはバリア金属１５９０のうち、最も外側の位置からパッシベーション膜１１４の外周端部までの距離がＬ２である。パッシベーション膜１１４は絶縁膜１１１と接している。一方、図４（ｂ）に示すように、パッシベーション膜１１４の外周端部の一部が例えば領域Ｌ２１だけ浮き上がることがある。そこで、パッシベーション膜１１４と絶縁膜１１１との密着性を強化するために、距離Ｌ２を十分大きくすることが考えられる。しかしながら、シールリング１１２０の外側の領域は、半導体素子１０００の非アクティブ領域である。いわば、シールリング１１２０の外側の領域は、電流通電および耐圧維持に寄与しない無駄な領域である。距離Ｌ２を十分に大きくすると、チップ面積が大きくなることから、チップあたりの電流密度が小さくなる。その結果、デバイス特性が低下する。同等の電流を確保するためにチップ面積はさらに大きくすると、半導体素子１０００のコストが増大する。したがって、距離Ｌ２は可能な限り小さいことが望ましい。
次に、角部におけるパッシベーション膜１１４の外周端部が直角である半導体素子を、比較例として説明する。
図５は、比較例である半導体素子５０００を上方向から見た図である。図５に示すように、半導体素子５０００におけるパッシベーション膜１１４０の外周端部は、チップ端部に略平行に配置されている。シールリング１１２０外側でのパッシベーション膜１１４０と絶縁膜１１１との間の接触面積をできる限り大きくするために、パッシベーション膜１１４０の角部は、丸みを持たせず、ほぼ直角に配置されている。このように配置することにより、上述のパッシベーション膜の浮きが抑制されている。
ここで、図５に示す例における、パッシベーション膜１１４０の角部の外周端部から、シールリング１１２０までの最短距離をＬ３とすると、図３に示した距離Ｌ１との間には
Ｌ３＞Ｌ１
の関係が成り立つ。距離Ｌ３によって示された領域もまた、半導体素子５０００の非アクティブ領域である。いわば、距離Ｌ３によって示された領域は、電流通電に寄与しない無駄な領域である。ここで再度図５に着目する。シールリング１１２０の外周端部および内周端部の曲率半径をそれぞれＲ５、およびＲ６とすると、曲率中心点Ｐをできる限り外側に配置して曲率半径Ｒ５およびＲ６を小さくすることにより、距離Ｌ３を小さくすることができる。これにより、半導体素子５０００の導通領域、すなわちアクティブ領域をより大きくすることができる。
しかしながら、上記のように距離Ｌ３を小さくすると、半導体素子５０００の角部における、パッシベーション膜１１４０と絶縁膜１１１との間の接触面積が小さくなる。その結果、パッシベーション膜の浮きが発生しやすくなる。半導体素子５０００の角部においては、パッシベーション膜の熱収縮時の応力が大きい。図５に示すように、パッシベーション膜１１４０の角部がほぼ直角に配置されている場合には、パッシベーション膜１１４０の浮きが顕著になり、剥離が生じる。構造上、Ｌ３はＬ２より大きいことから、角部における剥離は、辺部における浮きに比べて、より顕著になる。このため、パッシベーション膜１１４０の形成後の半導体プロセス、パッケージ化、またはモジュール化などの組立工程において、角部の剥離が進行し、シールリング１１２０内側の領域を被覆することができない場合があり得る。この場合、素子特性の低下、または信頼性の低下が生じ得る。
ここで、本開示の半導体素子１０００では、角部においてパッシベーション膜１１４の外周端部に丸みを持たせ、その曲率半径Ｒ１は距離Ｌ２以上とし、距離Ｌ１は距離Ｌ２よりも大きく設定されている。比較例と同様に、曲率中心点Ｐをできる限り外側に配置して曲率半径Ｒ５およびＲ６を小さくすると、半導体素子１０００を上方向から見たとき、角部におけるパッシベーション膜１１４の外周端部において、浮きが発生する場合がある。この場合でも、曲率半径Ｒ１を距離Ｌ２以上とすることにより、半導体素子１０００の角部と半導体素子１０００の辺部とにおけるパッシベーション膜１１４の外周端部の浮きを、同程度とすることができる。また、距離Ｌ１を距離Ｌ２よりも大きくすることにより、パッシベーション膜１１４の絶縁膜１１１との接触面積が大きくなる。これにより、辺部よりも熱収縮時の影響が大きい角部での剥離を防止できる。
距離Ｌ１を距離Ｌ２よりも大きくすることにより、上記とは別の効果も得られる。一般的に、基板上に堆積された薄膜に浮きがあった場合、浮いた部分に空気などの媒体が介在することにより、屈折率の変化を生じる。これにより、上方から確認すると、薄膜の浮きが色の変化として観察される。したがって、薄膜の浮きが発見しやすくなる。しかしながら、これは、薄膜の膜厚がある程度均一である場合に限られる。ここで、図４（ｂ）および図４（ｃ）に示すように、辺部においてパッシベーション膜１１４の浮きが進行している例を説明する。図４（ｂ）および図４（ｃ）に示すように、パッシベーション膜１１４は熱収縮の影響もあって、端部断面では丸みを帯びた形状になっている。これにより、端部に近づくにつれ膜厚が小さくなっている。また、距離Ｌ２が小さく、例えば２０μｍ程度の場合、顕微鏡によって半導体素子１０００の上方向から確認した場合、図４（ｂ）または図４（ｃ）に示すような浮きがシールリング１１２０の外側にあったとしても、浮きがない場合との差異を色の変化として確認することは容易ではない。また、さらに浮きが進行し、シールリング１１２０と接している部分にも浮きが生じてしまった場合であっても、シールリング１１２０の幅がやはり２０μｍ程度しかない場合においては、浮きの有無による色の変化を確認することは容易ではない。このように、一般に、辺部におけるパッシベーション膜１１４端部の異常を確認することは容易ではない。
一方、本開示における半導体素子１０００では、角部における距離Ｌ１は辺部における距離Ｌ２よりも大きく設定されている。図６は、図３に示す角部におけるＣ－Ｄ断面を示す図である。図６（ａ）は、パッシベーション膜１１４の外周端部が正常に密着している例、図６（ｂ）および図６（ｃ）はパッシベーション膜１１４の外周端部に浮きが発生している例を示している。ここで、図６（ｃ）に示す角部におけるパッシベーション膜１１４の外周端部は、基板端から基板中央に向かう方向において距離Ｌ１２の浮きを有している。この距離は、図４に示す辺部におけるパッシベーション膜１１４の外周端部の浮きが有する距離と同程度である。ここで、距離Ｌ１によって示される領域のうち、浮きの部分の領域をＷ１２、密着したままの領域をＷ２とする。
領域Ｗ１２および領域Ｗ２、並びに、正常なシールリング１１２０内側の領域の色の違いを目視することにより、領域Ｗ２において浮きがないことを確認できる。これにより、角部において、シールリング１１２０の外側の一部では、パッシベーション膜１１４が、絶縁膜１１１と密着していることが確保される。また、角部におけるシールリング１１２０上のパッシベーション膜１１４の密着性も確保されている。このため、角部および辺部におけるシールリング１１２０上のパッシベーション膜１１４の光学的な比較が可能となる。その結果、顕微鏡観察時にパッシベーション膜１１４の色合いを目視比較することにより、辺部においてシールリング１１２０上のパッシベーション膜１１４まで浮きが進行しているかどうかを容易に見極めることが可能となる。もちろん、目視に限らず、計測器による判別であってもよい。
逆に、角部においてシールリング１１２０の外側すべてにおいて浮きが発生する場合、シールリング１１２０外側のパッシベーション膜１１４において領域Ｗ２が消失し、距離Ｌ１によって示される領域は、すべて領域Ｗ１２になる。このため、辺部においてはパッシベーション膜１１４の浮きがシールリング１１２０上まで進行している可能性がある。半導体素子１０００の信頼性確保のためには、シールリング１１２０の内側におけるパッシベーション膜１１４の密着性確保が望まれる。シールリング１１２０上でのパッシベーション膜１１４の浮きがあると、シールリング１１２０の内側まで浮きが進行してしまっていることも懸念される。このため、シールリング１１２０上でのパッシベーション膜１１４の密着性を確保することが望ましい。
以上から、角部における領域Ｗ２が確保できているかどうかが見極めるために、
Ｌ１＞Ｌ２
Ｒ１≧Ｌ２
を満たすように、パッシベーション膜１１４が配置される。これにより、角部でのパッシベーション膜１１４の浮きおよび／または剥離の防止と、パッシベーション膜１１４の浮きの進行状況とをモニタリングでき、半導体素子１０００の信頼性不良を事前に予測できる。
本発明者は、本開示の半導体素子１０００を、一般的なパッケージ（ＴＯ－２４７）に組み立て、ストレス試験を実施した。
図７および図８は、それぞれ、本発明の半導体素子１０００に対して、高温バイアス試験（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｔｅｓｔ：ＨＴＲＢ）および、高温高湿バイアス試験（Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ Ｔｅｓｔ：ＴＨＢ）を実施した結果を示す図である。
ＨＴＲＢ試験では、１７５℃の環境下において、裏面電極１１３に対して－１２００Ｖの電圧が表面電極１１２に印加された。ＴＨＢ試験では、８５℃および相対湿度８５％の環境下において、裏面電極１１３に対して－１０００Ｖの電圧が表面電極１１２に印加された。本発明者は、本開示の半導体素子１０００を２２素子ずつ準備し、ＨＴＲＢ試験およびＴＨＢ試験を実施した。その後に、本発明者は、室温における電流－電圧特性を測定し、ＨＴＲＢ試験およびＴＨＢ試験を実施する前の電流－電圧特性と比較してその変化をグラフ化した。ここでは、半導体素子１０００を上方向から見たときの面積を０．２ｃｍ２とした。半導体素子１０００において、表面電極１１２から裏面電極１１３に電流が流れる方向を、順方向とした。順方向に流れる電流が５０Ａであるときの、裏面電極１１３に対する表面電極１１２のオン電圧を、Ｖｆ５０とした。裏面電極１１３に対する表面電極１１２の電圧が－１２００Ｖのときの、逆方向に流れるリーク電流を、Ｉｒ１２００とした。図７および図８に示すＶｆ５０変化率は、ストレスを印加した後のＶｆ５０を、ストレスを印加する前（初期）のＶｆ５０で割った値を表している。例えば、Ｖｆ５０変化率が１であればＶｆ５０が初期から変動していないことを意味し、Ｖｆ５０変化率が１より大きければ初期に比べてＶｆ５０が大きくなっていることを意味する。同様に、Ｉｒ１２００変化率は、ストレスを印加した後のＩｒ１２００を、ストレスを印加する前（初期）のＩｒ１２００で割った値を表している。いずれの試験においても、２０００ｈ以上のストレスが印加された後であっても、オン電圧Ｖｆ５０およびリーク電流Ｉｒ１２００は、ストレス印加前の値に対しほとんど変動しなかった。これにより、本開示の半導体素子１０００が、ＨＴＲＢ試験およびＴＨＢ試験に耐えうる構造を提供していることが明らかとなった。
（半導体素子の製造方法）
次に、本実施形態に係る半導体素子１０００の製造方法を説明する。図９から図１７は、本実施形態に係る半導体素子１０００の製造方法の一部を説明する断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗の第１導電型（ｎ型）４Ｈ－ＳｉＣ（０００１）であり、＜１１－２０＞方向に例えば４度オフカットした基板である。
図９に示すように、半導体基板１０１上に、ｎ型のドリフト層１０２をエピタキシャル成長により形成する。ｎ型のドリフト層１０２の不純物濃度は、半導体基板の不純物濃度よりも低い。ドリフト層１０２を形成する前に、半導体基板１０１上に、ｎ型であり、高不純物濃度のＳｉＣによって構成されるバッファ層１０２Ｂを堆積してもよい。バッファ層の不純物濃度は、例えば、１×１０１８ｃｍ－３であり、バッファ層の厚さは、例えば、１μｍである。ドリフト層１０２は、例えば、ｎ型４Ｈ－ＳｉＣによって構成され、不純物濃度および厚さは、例えばそれぞれ１×１０１６ｃｍ－３および１１μｍである。不純物濃度および厚さは、必要な耐圧を得るために適宜選択される。そのため、この数値に限定されない。
次に、図１０に示すように、ドリフト層１０２の上に、例えばＳｉＯ２からなるマスク１６００を形成した後、例えばＡｌイオンをドリフト層１０２に注入する。これにより、ドリフト層１０２に、イオン注入領域１５１０、１５２０を形成する。イオン注入領域１５１０、１５２０は、それぞれ、後に、ガードリング領域１５１、およびＦＬＲ領域１５２になる。また、このとき、後に終端注入領域１５４になるイオン注入領域１５４０、および、後にバリア領域１５３になるイオン注入領域１５３０を同時に形成してもよい。イオン注入領域１５３０、１５４０を形成したい該当部に、マスク１６００の開口を形成するだけでよい。これにより、イオン注入領域１５３０、１５４０を、イオン注入領域１５１０、１５２０と同時に形成することができる。すなわち、終端注入領域１５４を形成するために別途工程を増やす必要がない。その結果、製造工程を簡便化することできる。
また、この場合、イオン注入領域１５１０、１５２０、１５３０、１５４０は、ドリフト層１０２の表面１０２Ｓに垂直な方向に対して同じ濃度プロファイルを有する。なお、バリア領域１５３および終端注入領域１５４は、必ずしも配置する必要はない。バリア領域１５３は、半導体素子１０００におけるリーク電流の低減の必要性に応じて適宜配置してもよい。終端注入領域１５４は、耐湿性向上の必要性に応じて、適宜配置してもよい。
なお、図示していないが、必要に応じて半導体基板１０１の裏面側に対して、例えばリンまたは窒素などの第１導電型の不純物を注入することにより、裏面側の第１導電型の濃度をさらに高めてもよい。
次に、図１１に示すように、マスク１６００を除去後、１５００℃から１９００℃程度の温度において熱処理することにより、イオン注入領域１５１０、１５２０、１５３０、１５４０から、それぞれ、第２導電型、すなわちｐ型のガードリング領域１５１、ＦＬＲ領域１５２、バリア領域１５３、および終端注入領域１５４が形成される。このとき、第２導電型の不純物濃度は、１×１０２０ｃｍ－３以上としてもよい。このように、第２導電型の不純物濃度を高くすることにより、バリア領域１５３と、その表面上に形成される第１電極との間、および、終端注入領域１５４と、その表面上に形成されるシールリングまたはバリア金属との間に生じる空乏層の幅が狭くなる。その結果、接触抵抗を低くすることができる。なお、熱処理実施前にドリフト層１０２の表面にカーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。また、その後に、ドリフト層１０２表面に熱酸化膜を形成後、その熱酸化膜をエッチングで除去することにより、ドリフト層１０２表面を清浄化してもよい。
図１に示す例において、ドリフト層１０２の表面１０２Ｓの面内方向におけるガードリング領域１５１の幅は、例えば１５μｍである。ＦＬＲ領域１５２は、ガードリング領域１５１を取り囲むように複数のリング、すなわちＦＬＲを含む。複数のＦＬＲの各々を形成する際における注入領域の幅は、例えば１μｍから２μｍであり、間隔は０．７μｍから５μｍ程度である。ＦＬＲの幅、および各ＦＬＲ間の間隔は固定値でもよいし、半導体素子１０００の所望耐圧を実現するために変化させてもよい。ＦＬＲ領域１５２におけるＦＬＲの本数は、本実施形態では２５本である。この本数も所望耐圧を実現するために変更してもよく、１０本から３０本程度であってもよい。ガードリング領域１５１およびＦＬＲ領域１５２を含む終端領域１５０において、第２導電型の不純物の最大濃度は、例えば２×１０２０ｃｍ－３程度であり、深さは例えば１μｍである。
第２導電型の不純物の深さは、以下のようにして定義される。終端領域１５０は、例えばイオン注入によって形成される。このとき、第２導電型の不純物濃度を表面から深さ方向に沿ってプロットすると、その濃度は、ある深さまではイオン注入条件によって規定された値を有する。規定された値は、ドリフト層１０２の第１導電型の不純物濃度よりも高い。一方、深い領域では注入イオンが届かない。したがって、その濃度は、深い領域では減少する。ここで、ドリフト層１０２の第１導電型の濃度が深さ方向において一定であり、例えば１×１０１６ｃｍ－３とする。第２導電型の不純物濃度がある深さにおいて第１導電型の不純物濃度と同じ（１×１０１６ｃｍ－３）になり、かつそれより深い領域において第１導電型の不純物濃度（１×１０１６ｃｍ－３）を超えない場合、その深さを第２導電型の不純物の深さとして定義する。
また、図１に示す例において、ドリフト層１０２の表面１０２Ｓの面内方向におけるバリア領域１５３の幅は、例えば３μｍであり、２μｍから６μｍ程度の間隔で配置してもよい。バリア領域の形状および配置間隔は、半導体素子の所望の特性を実現するために適宜選択される。さらに、図１に示す例において、ドリフト層１０２の表面１０２Ｓの面内方向における終端注入領域１５４の幅は、例えば１５μｍであり、ＦＬＲ領域１５２とは離間して配置される。
次に、図１２に示すように、ドリフト層１０２の表面１０２Ｓに例えばＳｉＯ２からなる絶縁膜１１１を例えば１４００ｎｍだけ形成して表面を保護した後に、半導体基板１０１の裏面に例えばＮｉを２００ｎｍ程度堆積した後、約１０００℃で熱処理することによって第２電極１１０を形成する。第２電極１１０は、半導体基板１０１の裏面とオーミック接合を形成する。電極種はＮｉに限定されず、例えばＴｉまたはＭｏなど、シリサイドを形成可能な金属が選択されてもよい。
次に、フォトレジストによるマスクを形成して、例えばウェットエッチングにより、ガードリング領域１５１の一部、ガードリング領域１５１の内側のドリフト層１０２、および、終端注入領域１５４の一部を露出させる。その後マスクを除去する。このようにして、図１３に示すように、開口を有する絶縁膜１１１が得られる。開口方法はウェットエッチングに限定されず、ドライエッチング、またはドライエッチングとウェットエッチングとの併用でも構わない。
次に、図１４に示すように、開口を有する絶縁膜１１１および開口に露出したドリフト層１０２の全面を覆うように、第１電極用導電膜１５９Ｆが堆積される。第１電極用導電膜１５９Ｆは、ドリフト層１０２に対してショットキー障壁を形成できる金属である。第１電極用導電膜１５９Ｆは、例えばＴｉ、ＮｉまたはＭｏであり、その厚さは、例えば２００ｎｍである。第１電極用導電膜１５９Ｆの堆積後、第１電極用導電膜１５９Ｆを有する半導体基板１０１を１００℃以上７００℃以下の温度において熱処理する。これにより、第１電極用導電膜１５９Ｆは、バリア領域１５３および終端注入領域１５４が形成されていないドリフト層１０２に対してショットキー接合を形成する。
次に、第１電極用導電膜１５９Ｆの上方に表面電極用導電膜を堆積する。表面電極用導電膜は、例えばＡｌを含む３μｍから６μｍ程度の金属膜である。表面電極用導電膜上にマスクを形成して不要な部分をエッチングすることにより、第１電極用導電膜１５９Ｆの一部も除去し、絶縁膜１１１の一部を露出させる。表面電極用導電膜と第１電極用導電膜１５９Ｆとの一部をエッチングした後にマスクを除去することにより、図１５に示すような表面電極１１２およびパターニングされた第１電極１５９が形成される。さらに、シールリング１１２０およびバリア金属１５９０が形成される。この際のエッチングは、ウェットエッチングまたはドライエッチングでもよい。このように形成することにより、第１電極１５９とバリア金属１５９０とは、同じ構成、すなわち同じ材料を有する。例えば、第１電極１５９がＴｉを主とする金属薄膜であれば、バリア金属１５９０もＴｉを主とする金属薄膜になる。また、シールリング１１２０は、Ｔｉ、ＮｉまたはＭｏなどの金属を含んでいてもよい。これにより、半導体素子の耐湿性を向上できる。
次に、露出した絶縁膜１１１および表面電極１１２を形成し、さらにシールリング１１２０の上方に、ポリイミドなどの有機膜からなるパッシベーション膜用絶縁膜を形成する。第１電極１５９上の表面電極１１２は、シールリング１１２０と同じ金属を含んでいてもよい。これにより、表面電極１１２およびシールリング１１２０を同一工程において形成でき、製造工程を簡単化できる。パッシベーション膜用絶縁膜の形成後、パッシベーション膜用絶縁膜のうち、表面電極１１２の一部の上に形成された部分と、絶縁膜１１１の外側１１１Ｂの端部の上に形成された部分とが暴露するような開口を有するマスクを準備する。このマスクに用いたドライエッチング、ウェットエッチング、または現像などにより、パッシベーション膜用絶縁膜の一部をエッチングして、表面電極１１２の一部と、絶縁膜１１１の外側１１１Ｂの端部とを露出させる。その後、マスクを除去する。これにより、図１６に示すように、表面電極１１２の一部と、絶縁膜１１１の外側１１１Ｂの端部とが開口されたパッシベーション膜１１４が得られる。パッシベーション膜１１４は有機絶縁体から形成されていることが望ましい。パッシベーション膜１１４には、ポリイミドやポリベンゾオキサゾールなど、一般的な半導体パワーデバイスに用いられる有機保護膜が採用される。
次に、図１７に示すように、必要に応じて裏面電極１１３が形成される。裏面電極１１３の形成工程は、上記のパッシベーション膜１１４の形成工程の前であってもよいし、表面電極１１２の形成工程の前であってもよい。裏面電極１１３は、例えば、第２電極１１０に接する側から、Ｔｉ、ＮｉおよびＡｇの順に堆積して形成される。Ｔｉ、ＮｉおよびＡｇの厚さは、例えば、それぞれ０．１μｍ、０．３μｍおよび０．７μｍである。以上の工程を経て、半導体素子１０００が形成される。
（変形例）
以下、本実施形態の半導体素子の変形例を説明する。
本開示の半導体素子１０００はバリア領域１５３を有するＪＢＳ構造であったが、図１８および図１９に示すように、バリア領域１５３の形状を変更してもよい。例えば、半導体素子１００５では、バリア領域１５３が、四角形状ではなく、一方向に伸びたストライプ状の形状を有している。この場合においても、図３に示したようなパッシベーション膜１１４を配置することにより、信頼性を確保することができる。
また、図２０および図２１に示すように、終端注入領域１５４を配置しない半導体素子１０３０であってもよい。この場合においても、図３に示したようなパッシベーション膜１１４を配置することにより、信頼性を確保することができる。
また、図２２および図２３に示すように、バリア領域１５３を配置しない半導体素子１０５０であってもよい。この場合においても、図３に示したようなパッシベーション膜１１４を配置することにより、信頼性を確保することができる。
また、図２４に示すように、シールリング１１２０の下にバリア金属１５９０を配置せず、シールリング１１２０が直接終端注入領域１５４と接した半導体素子１０６０であってもよい。この場合においても、図３に示したようなパッシベーション膜１１４を配置することにより、信頼性を確保することができる。
また、図２５に示すように、パッシベーション膜１１４が多層構造であってもよい。図２５に示した半導体素子１０７０においては、パッシベーション膜１１４は、第１パッシベーション膜１１４ａおよび第２パッシベーション膜１１４ｂを含む。第１パッシベーション膜１１４ａは例えば有機保護膜でポリイミドから形成され、第２パッシベーション膜１１４ｂは例えばＳｉＮから形成される。第２パッシベーション膜１１４ｂは第１パッシベーション膜１１４ａよりも小さく配置されていてもよい。この構成では、第２パッシベーション膜１１４ｂは、絶縁膜１１１を介して終端領域１５０の少なくとも一部を覆っていてもよい。また、第２パッシベーション膜１１４ｂは、表面電極１１２の上面の一部、または、表面電極１１２の端面を覆っていてもよい。図２５に示したパッシベーション膜は、もちろん図１から図２４に示したパッシベーション膜に置き換えてもよい。
また、本開示の半導体素子では、終端構造の一部としてＦＬＲ領域を形成したが、これに限定されない。例えば、ＦＬＲ領域を配置する代わりに、半導体基板の面内の中心から端に向かって第２導電型の濃度が低くなるＪＴＥ領域と置き換えてもよい。この場合、ＪＴＥ領域は、内側のガードリング領域と接していてもよいし、外側の終端注入領域と接していてもよい。
本開示の半導体素子の構成および各構成要素の材料は、上記に例示した構成および材料に限定されない。例えば、第１電極１５９の材料は、上記に例示したＴｉ、ＮｉおよびＭｏに限定されない。第１電極１５９には、ドリフト層１０２とショットキー接合するその他の金属、並びにそれらの合金および化合物からなる群から選択した材料を使用してもよい。
また、第１電極１５９と表面電極１１２との間に、例えばＴｉＮを含むバリア膜を形成してもよい。バリア膜の厚さは、例えば５０ｎｍである。
また、本開示の実施形態では、半導体素子がショットキーダイオードである例を説明したが、これに限定されない。本開示のパッシベーション膜１１４は、シールリングを有し、炭化珪素を含む半導体素子に適用されうる。この半導体素子は、例えば、シールリングの内側に、耐圧を保持する終端構造、および電流をオンオフにする複数のユニットセルを含むＭＩＳＦＥＴであってもよい。
また、本開示の実施形態では、炭化珪素が４Ｈ－ＳｉＣである例を説明したが、炭化珪素は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣまたは１５Ｒ－ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態では、ＳｉＣ基板の主面が（０００１）面からオフカットした面である例を説明したが、ＳｉＣ基板の主面は、（１１－２０）面、（１－１００）面、（０００－１）面、またはこれらのオフカット面であってもよい。また、半導体基板１０１としてＳｉ基板を用いてもよい。Ｓｉ基板上に、３Ｃ－ＳｉＣドリフト層を形成してもよい。この場合、３Ｃ－ＳｉＣに注入された不純物イオンを活性化するためのアニールを、Ｓｉ基板の融点以下の温度において実施してもよい。
本開示は、例えば、民生用、車載用または産業機器用の電力変換器に搭載するためのパワー半導体デバイスに用いられ得る。
１０００、１００５、１０３０、１０５０、１０６０、１０７０ 半導体素子
１０１ 半導体基板
１０２ ドリフト層、半導体層
１０２Ｂ バッファ層
１１０ 第２電極
１１１ 絶縁膜
１１１Ａ 絶縁膜の内側
１１１Ｂ 絶縁膜の外側
１１２ 表面電極
１１３ 裏面電極
１１４ パッシベーション膜
１５０ 終端領域
１５１ ガードリング領域
１５２ ＦＬＲ領域
１５３ バリア領域
１５４ 終端注入領域
１５９ 第１電極
１１２０ シールリング

Claims (7)

  1. 主面および裏面を有する第１導電型の半導体基板と、
    前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層内に配置され、前記炭化珪素半導体層の中央領域を囲む第２導電型の終端領域と、
    前記終端領域の一部を覆い、他の部分を露出する絶縁膜と、
    前記炭化珪素半導体層の前記中央領域の少なくとも一部上に配置された第１電極と、
    前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成している第２電極と、
    前記終端領域の前記他の部分上に配置され、前記第１電極を囲むシールリングと、
    前記絶縁膜の少なくとも一部、および前記シールリングの少なくとも一部を覆い、有機膜を含むパッシベーション膜と、
    を備え、
    前記主面に垂直な方向から見たとき、
    前記パッシベーション膜の外周端部は、前記シールリングの外周端部を囲み、
    前記炭化珪素半導体層は、四角形状を有しており、
    前記炭化珪素半導体層の辺部における、前記シールリングの外周端部から前記パッシベーション膜の外周端部までの距離をＬ２とし、
    前記炭化珪素半導体層の角部における、前記シールリングの外周端部から前記パッシベーション膜の外周端部までの距離をＬ１とし、
    前記炭化珪素半導体層の前記角部における、前記パッシベーション膜の外周端部の曲率半径をＲ１とすると、
    Ｌ１＞Ｌ２
    かつ、
    Ｒ１≧Ｌ２
    を満たす、
    半導体素子。
  2. Ｌ２は５μｍ以上２５μｍ以下である、
    請求項１に記載の半導体素子。
  3. 前記主面に垂直な方向から見たときの前記炭化珪素半導体層の前記角部における、前記パッシベーション膜の外周端部の曲率中心は、前記シールリングの外周端部によって囲まれた領域内に位置する、
    請求項１に記載の半導体素子。
  4. 前記主面に垂直な方向から見たときの前記角部における前記シールリングの外周端部の曲率半径をＲ５とすると、
    Ｒ１＜Ｒ５
    を満たす、
    請求項１に記載の半導体素子。
  5. 前記シールリングは金属を含む、
    請求項１から４のいずれかに記載の半導体素子。
  6. 前記第１電極上に、前記シールリングと同じ金属を含む表面電極を備える、
    請求項５に記載の半導体素子。
  7. 前記第１電極は、前記炭化珪素半導体層とショットキー接合を形成している、
    請求項１から６のいずれかに記載の半導体素子。
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