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JP7128715B2 - Semiconductor relay element and semiconductor relay module - Google Patents
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Description

本発明は、半導体リレー素子及び半導体リレーモジュールに関する。 The present invention relates to a semiconductor relay element and a semiconductor relay module.

モータ等に使用されている機械式のリレースイッチは、チャタリングによるサージノイズや接点の劣化といった課題だけでなく、小型化及び低コスト化が困難であるといった課題があった。このため、入力信号に応答して電気的にオン、オフする半導体リレーが注目され、近年では自動車用機器や家庭用機器の省電力化を始め、高電圧、低損失等の要求が高まっている。 Mechanical relay switches used in motors and the like have not only problems such as surge noise due to chattering and deterioration of contacts, but also problems such as difficulty in miniaturization and cost reduction. For this reason, semiconductor relays that are electrically turned on and off in response to an input signal have attracted attention, and in recent years there has been an increasing demand for high voltage, low loss, etc., as well as power saving in automobile equipment and household equipment. .

ハイブリッド自動車または電気自動車は、バッテリからの電力によって駆動される電動モータを駆動源として備え、メインバッテリに対して並列にコンデンサおよびインバータが接続されており、インバータからの電力供給によって電動モータが駆動される。また、車両の減速時には、電動モータが発生する回生電流が、インバータを介してメインバッテリを充電する。このリレーユニットとしての半導体リレーに求められる機能は、メインバッテリから電動モータに供給される電流をオン/オフする機能、および電動モータからメインバッテリに供給される回生電流(逆方向の電流)をオン/オフする機能である。このため、半導体リレーは、双方向の電流をオン/オフできる必要がある。 A hybrid vehicle or an electric vehicle is equipped with an electric motor as a drive source that is driven by electric power from a battery. A capacitor and an inverter are connected in parallel to the main battery, and the electric motor is driven by power supplied from the inverter. be. When the vehicle decelerates, the regenerated current generated by the electric motor charges the main battery via the inverter. The functions required of the semiconductor relay as a relay unit are to turn on/off the current supplied from the main battery to the electric motor, and to turn on the regenerative current (reverse current) supplied from the electric motor to the main battery. / is a function to turn off. Therefore, the semiconductor relay must be able to turn on/off bidirectional current.

最近のパワーエレクトロニクスは、パワーデバイス技術の開発により高耐圧化が進んでおり、パワーMOSFET(酸化物半導体電界効果トランジスタ)、IGBT(絶縁ゲートバイポーラトランジスタ)、さらには次世代デバイスとして注目されているGaN(ガリウム・ナイトライド)やSiC(シリコン・カーバイト)等の高速パワーデバイスを適用した半導体リレーが開発されている。 In recent power electronics, the development of power device technology has led to higher withstand voltages, such as power MOSFETs (oxide semiconductor field effect transistors), IGBTs (insulated gate bipolar transistors), and GaN, which is attracting attention as next-generation devices. (Gallium nitride), SiC (silicon carbide), and other high-speed power devices have been applied to semiconductor relays that have been developed.

例えば、特許文献1では、出力用MOSFETをSiCMOSとして高電圧化を図っている。特許文献2では、オン抵抗の増大を抑止するため、出力用のSiCMOSやGaN-FEMTに並列的にバイパス用半導体素子(ダイオード)を備えた半導体リレーが開示されている。特許文献3では、ソース同士を接続した第1化合物半導体MOSFETおよび第2化合物半導体MOSFETと、第1化合物半導体MOSFETのドレインに接続された第1出力端子と、第2化合物半導体MOSFETのドレインに接続された第2出力端子とを含んでいる、交流スイッチ、即ち、半導体リレーが開示され、耐圧400V以上の化合物半導体MOSFETを使用している。 For example, in Patent Literature 1, an output MOSFET is made of SiCMOS to increase the voltage. Patent Document 2 discloses a semiconductor relay provided with a bypass semiconductor element (diode) in parallel with an output SiCMOS or GaN-FEMT in order to suppress an increase in on-resistance. In Patent Document 3, a first compound semiconductor MOSFET and a second compound semiconductor MOSFET whose sources are connected to each other, a first output terminal connected to the drain of the first compound semiconductor MOSFET, and a drain of the second compound semiconductor MOSFET are connected. and a second output terminal, an AC switch or solid state relay is disclosed, using compound semiconductor MOSFETs with a withstand voltage of 400V or more.

特許文献4は、正負両極性の信号制御が可能な半導体リレーを2個の半導体スイッチのドレインを接続する構成で、同一基板に形成して、キャリアを半導体素子内部での移動を可能として導通損失を低減させている。 In Patent Document 4, a semiconductor relay capable of controlling signals of both positive and negative polarities is formed on the same substrate with a configuration in which the drains of two semiconductor switches are connected, and carriers are allowed to move inside the semiconductor element to reduce conduction loss. is reduced.

半導体リレーのスイッチング行う充放電回路は、例えば、特許文献5に、デプレッション型のMOSFETとインピーダンス素子で構成されている充放電回路が開示されている。抵抗と比較してインピーダンスの低い半導体素子を介して半導体スイッチのゲート容量を放電することにより、スイッチングに要する時間を短くすることができる。 As a charging/discharging circuit for switching a semiconductor relay, for example, Patent Document 5 discloses a charging/discharging circuit composed of a depletion type MOSFET and an impedance element. By discharging the gate capacitance of the semiconductor switch through a semiconductor element that has a low impedance compared to the resistance, the time required for switching can be shortened.

特開2007-135081号公報JP-A-2007-135081 特開2011-254013号公報JP 2011-254013 A 特開2013-12981号公報JP 2013-12981 A 特開2017-028213号公報JP 2017-028213 A 特開2016-208235号公報JP 2016-208235 A

しかしながら、半導体リレーは、より小型で、高電圧、大電流での高速スイッチングが要求されている。 However, semiconductor relays are required to be smaller and to perform high-speed switching at high voltage and high current.

従来の半導体リレーは、高電圧、大電流での高速スイッチングに対する要求に対し、パワーMOSFET(酸化物半導体電界効果トランジスタ)、IGBT(絶縁ゲートバイポーラトランジスタ)、GaN(ガリウム・ナイトライド)やSiC(シリコン・カーバイド)等の高速パワーデバイスのディスクリート素子を組み合わせて半導体リレー回路を構成していた。このため、リレー用に2個の高速パワー半導体スイッチと、充放電回路用のデプレッション型半導体スイッチを搭載しており、回路の小型化が課題であった。 Conventional semiconductor relays are power MOSFETs (oxide semiconductor field effect transistors), IGBTs (insulated gate bipolar transistors), GaN (gallium nitride), SiC (silicon・A semiconductor relay circuit was constructed by combining discrete elements of high-speed power devices such as carbide). For this reason, two high-speed power semiconductor switches for relays and a depletion-type semiconductor switch for charge/discharge circuits are mounted, and miniaturization of the circuit has been an issue.

本発明は、この課題を解決し、小型化が可能な半導体リレー素子及び半導体リレーモジュールを提供することを目的としている。 An object of the present invention is to solve this problem and to provide a semiconductor relay element and a semiconductor relay module that can be miniaturized.

(1)本発明の半導体リレー素子において、活性領域は、基板上に形成されたバッファ層と、前記バッファ層上に積層された窒化物半導体からなる電子走行層と、前記電子走行層上に積層されている、前記電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、が順に積層されて構成され、前記活性領域の前記電子供給層の表面上に、第1ドレイン電極と、第1ゲート電極と、第1ソース電極と、第2ソース電極と、第2ゲート電極と、第2ドレイン電極と、が平面的に順に配置され、前記第1ソース電極と前記第2ソース電極は、共通ソース電極で共有されていることが好ましい。 (1) In the semiconductor relay device of the present invention, the active region comprises a buffer layer formed on a substrate, an electron transit layer made of a nitride semiconductor laminated on the buffer layer, and an electron transit layer laminated on the electron transit layer. and an electron supply layer made of a nitride semiconductor having a bandgap larger than that of the nitride semiconductor forming the electron transit layer are stacked in order, and on the surface of the electron supply layer in the active region , a first drain electrode, a first gate electrode, a first source electrode, a second source electrode, a second gate electrode, and a second drain electrode are arranged in this order in a plane, and the first source electrode and the second source electrode are preferably shared by a common source electrode.

(2)本発明の半導体リレー素子において、前記第1ゲート電極と前記第2ゲート電極は、前記共通ソース電極を囲んでゲート配線パターンで接続されていることが好ましい。 (2) In the semiconductor relay element of the present invention, it is preferable that the first gate electrode and the second gate electrode are connected by a gate wiring pattern surrounding the common source electrode.

(3)本発明の半導体リレー素子は、前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、前記活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域においてゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第1ドレイン電極とフィンガー状の複数の前記第2ドレイン電極は、複数の前記第1ゲート電極と複数の前記第2ゲート電極の間に、交互に配置されていることが好ましい。 (3) The semiconductor relay device of the present invention includes a main source electrode in an inactive region that does not include the electron transit layer and the electron supply layer, and the plurality of finger-shaped common electrodes extending from the main source electrode through the active region. a plurality of finger-shaped first gate electrodes and a plurality of finger-shaped second gate electrodes penetrating the active region are arranged on both sides of the plurality of common source electrodes; A plurality of common source electrodes are surrounded and connected in series by a gate wiring pattern in an inactive region, a main first drain electrode is provided in the inactive region, and extends from the main first drain electrode through the active region. a plurality of finger-shaped first drain electrodes; a main second drain electrode in the inactive region; and a plurality of finger-shaped second drain electrodes penetrating the active region from the main second drain electrode. and the main first drain electrode and the main second drain electrode are arranged on opposite sides of the main source electrode with the active region interposed therebetween, and form a plurality of finger-like electrodes. Preferably, the first drain electrodes and the plurality of finger-shaped second drain electrodes are alternately arranged between the plurality of first gate electrodes and the plurality of second gate electrodes.

(4)本発明の半導体リレー素子は、前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、複数の前記第1ゲート電極と複数の前記第2ゲート電極は、前記メインソース電極及びフィンガー状の前記共通ソース電極に沿って配置され、フィンガー状の前記共通ソース電極を囲む複数の前記第1ゲート電極と前記第2ゲート電極が、前記不活性領域において直列に接続されたゲート配線パターン部分と、直列に接続された前記ゲート配線パターンから、フィンガー状に前記共通ソース電極に沿って並列に配置された前記ゲート配線パターンと、を備えていること、前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記活性領域を挟んで逆側に配置されて、フィンガー状の前記第1ドレイン電極とフィンガー状の前記第2ドレイン電極は、フィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極の間に、交互に配置されていることが好ましい。 (4) In the semiconductor relay device of the present invention, a main source electrode is provided in an inactive region that does not include the electron transit layer and the electron supply layer, and the plurality of finger-shaped common electrodes pierce the active region from the main source electrode. a source electrode, wherein the plurality of first gate electrodes and the plurality of second gate electrodes are arranged along the main source electrode and the finger-shaped common source electrode; A plurality of the first gate electrodes and the second gate electrodes surrounding the electrodes are connected in series in the inactive region, and the gate wiring patterns are connected in series to the common gate wiring pattern in a finger shape. the gate wiring pattern arranged in parallel along the source electrode; a main first drain electrode in the inactive region; and a plurality of finger-like patterns penetrating the active region from the main first drain electrode. a main second drain electrode in the inactive region; and a plurality of finger-shaped second drain electrodes penetrating the active region from the main second drain electrode. and the main first drain electrode and the main second drain electrode are arranged on opposite sides of the active region to form the finger-like first drain electrode and the finger-like second drain electrode. It is preferable that the drain electrodes are alternately arranged between the plurality of finger-shaped first gate electrodes and the plurality of finger-shaped second gate electrodes.

(5)本発明の半導体リレー素子は、前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、前記活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、前記共通ソース電極の両側に配置され、前記不活性領域において前記ゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、前記メイン第1ドレイン電極は、活性領域を挟んで、前記メインソース電極と前記メイン第2ドレイン電極の逆側に配置され、フィンガー状の複数の第1ドレイン電極とフィンガー状の複数の第2ドレイン電極は、フィンガー状の複数の第1ゲート電極とフィンガー状の複数の第2ゲート電極の間に、交互に配置されていることが好ましい。 (5) In the semiconductor relay device of the present invention, a main source electrode is provided in an inactive region that does not include the electron transit layer and the electron supply layer, and the plurality of finger-shaped common electrodes pierce the active region from the main source electrode. a plurality of finger-shaped first gate electrodes penetrating the active region and a plurality of finger-shaped second gate electrodes disposed on both sides of the common source electrode; a plurality of common source electrodes are surrounded by the gate wiring pattern and connected in series in the region; a main first drain electrode is provided in the inactive region; and fingers penetrating the active region from the main first drain electrode a main second drain electrode in the inactive region, and a plurality of finger-shaped second drains extending from the main second drain electrode through the active region; and the main first drain electrode is arranged on the opposite side of the main source electrode and the main second drain electrode with the active region interposed therebetween, and forms a plurality of finger-shaped first drains. Preferably, the electrodes and the plurality of finger-shaped second drain electrodes are alternately arranged between the plurality of finger-shaped first gate electrodes and the plurality of finger-shaped second gate electrodes.

(6)本発明の半導体リレー素子は、前記活性領域に前記メインソース電極を備え、前記共通ソース電極は、前記メインソース電極から、前記活性領域を貫いて配置され、前記共通ソース電極の一方の側に前記メインソース電極からフィンガー状の複数の第1ソース電極を配置し、前記共通ソース電極の他方の側に前記メインソース電極からフィンガー状の複数の第2ソース電極を配置していること、前記共通ソース電極の両側に配置される前記第1ゲート電極と前記第2ゲート電極は、電子走行層及び電子供給層を含まない不活性層領域において電気的に接続されていること、前記共通ソース電極の一方の側に配置される前記第1ゲート電極は、フィンガー状の複数の前記第1ソース電極を囲んで前記メインソース電極に沿って配置されていること、前記共通ソース電極の他方の側に配置される前記第2ゲート電極は、フィンガー状の複数の前記第2ソース電極を囲んで前記メインソース電極に沿って配置されていること、前記活性領域の前記メインソース電極と逆側にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極からフィンガー状の複数の前記第1ドレイン電極を有し、複数の前記第1ドレイン電極は、前記第1ゲート電極に沿って配置されていること、及び、前記活性領域の前記メインソース電極と逆側にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極からフィンガー状の複数の前記第2ドレイン電極を有し、複数の前記第2ドレイン電極は、前記第2ゲート電極に沿って配置されていることが好ましい。 (6) The semiconductor relay element of the present invention includes the main source electrode in the active region, and the common source electrode extends from the main source electrode through the active region, and is located on one side of the common source electrode. a plurality of finger-shaped first source electrodes extending from the main source electrode on one side thereof, and a plurality of finger-shaped second source electrodes extending from the main source electrode disposed on the other side of the common source electrode; the first gate electrode and the second gate electrode arranged on both sides of the common source electrode are electrically connected in an inactive layer region that does not include an electron transit layer and an electron supply layer; The first gate electrode arranged on one side of the electrodes is arranged along the main source electrode surrounding the plurality of finger-shaped first source electrodes, and the other side of the common source electrode. the second gate electrode is arranged along the main source electrode so as to surround the plurality of finger-like second source electrodes; comprising a first drain electrode, having a plurality of finger-shaped first drain electrodes extending from the main first drain electrode, the plurality of first drain electrodes being arranged along the first gate electrode; and a main second drain electrode on the side of the active region opposite to the main source electrode, a plurality of the second drain electrodes extending from the main second drain electrode in a finger shape, and a plurality of the second drains. An electrode is preferably arranged along the second gate electrode.

(7)本発明の半導体リレー素子は、前記活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の前記第1ソース電極を備えていること、前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の前記第2ソース電極を備えていること、前記第1ゲート電極は、前記第1ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、前記第2ゲート電極は、前記第2ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、前記第1ゲート電極と前記第2ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、前記活性領域に、メイン第1ドレイン電極とフィンガー状の2個の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の2個の前記第1ドレイン電極で前記第1ゲート電極を囲んで配置されていること、及び、前記活性領域に、前記メイン第2ドレイン電極とフィンガー状の2個の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の2個の前記第2ドレイン電極で前記第2ゲート電極を囲んで配置されていることが好ましい。 (7) The semiconductor relay element of the present invention includes the common source electrode that penetrates the active region and also serves as the main source electrode. the active region is provided with the finger-shaped second source electrode on the other side of the common source electrode; and the first gate electrode comprises the surrounding the first source electrode and arranged along the common source electrode; wherein the second gate electrode surrounds the second source electrode and arranged along the common source electrode; The first gate electrode and the second gate electrode are connected in series in an inactive region that does not include the electron transit layer and the electron supply layer; wherein the main first drain electrode and the two finger-shaped first drain electrodes surround the first gate electrode; and the active region the main second drain electrode and two finger-shaped second drain electrodes, wherein the main second drain electrode and the two finger-shaped second drain electrodes surround the second gate electrode; is preferably arranged.

(8)本発明の半導体リレー素子は、前記活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第1ソース電極を備えていること、前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第2ソース電極を備えていること、複数の前記第1ゲート電極は、複数の前記第1ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、複数の前記第2ゲート電極は、複数の前記第2ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、複数の前記第1ゲート電極と複数の前記第2ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、前記活性領域に、メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極で複数の前記第1ゲート電極を囲んで配置されていること、及び、前記活性領域に、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極で複数の前記第2ゲート電極を囲んで配置されていることが好ましい。 (8) The semiconductor relay element of the present invention includes the common source electrode that penetrates the active region and also serves as the main source electrode. the active region includes a plurality of finger-shaped second source electrodes on the other side of the common source electrode; and a plurality of the second source electrodes. one gate electrode is arranged along the common source electrode surrounding the plurality of first source electrodes and connected in series; and the plurality of second gate electrodes surrounds the plurality of second source electrodes. The plurality of first gate electrodes and the plurality of second gate electrodes are arranged along the common source electrode and connected in series in an inactive region that does not include the electron transit layer and the electron supply layer. wherein the active region comprises a main first drain electrode and a plurality of finger-shaped first drain electrodes, wherein the main first drain electrode and the plurality of finger-shaped first drain electrodes are connected in series; and the active region includes the main second drain electrode and the plurality of finger-shaped second drain electrodes, and the main second drain electrode and the It is preferable that a plurality of finger-shaped second drain electrodes surround a plurality of the second gate electrodes.

(9)本発明の半導体リレー素子は、前記バッファ層上に積層された窒化物半導体からなる前記電子走行層は、GaN(ガリウム・ナイトライド)で形成され、前記電子走行層上に形成された前記電子供給層は、前記電子走行層の前記GaNとバンドギャップエネルギーが異なるAlGa1-xN(0.01≦x≦0.4)で形成されていることが好ましい。 (9) In the semiconductor relay element of the present invention, the electron transit layer made of a nitride semiconductor laminated on the buffer layer is made of GaN (gallium nitride), and formed on the electron transit layer. The electron supply layer is preferably made of Al x Ga 1-x N (0.01≦x≦0.4) having a different bandgap energy from the GaN of the electron transit layer.

(10)本発明の半導体リレー素子は、第1ドレイン電極と第1ゲート電極と共通ソース電極で構成される第1GaN-HEMTと、第2ドレイン電極と第2ゲート電極と共通ソース電極で構成される第2GaN-HEMTは、ノーマリーオフとなるエンハンス型であることが好ましい。 (10) A semiconductor relay element of the present invention is composed of a first GaN-HEMT composed of a first drain electrode, a first gate electrode and a common source electrode, and a second drain electrode, a second gate electrode and a common source electrode. It is preferable that the second GaN-HEMT is of the normally-off enhancement type.

(11)本発明の半導体リレー素子は、前記電子供給層上には、更に保護膜が形成されていることが好ましい。 (11) In the semiconductor relay element of the present invention, it is preferable that a protective film is further formed on the electron supply layer.

(12)本発明の半導体リレー素子は、電子走行層及び前記電子供給層を含む第1活性領域と、電子走行層及び前記電子供給層を含む第2活性領域と、電子走行層及び前記電子供給層を含まない不活性領域と、を備え、前記第1活性領域には、前記電子供給層上に、第1ドレイン電極と、第1ゲート電極と、前記第1ソース電極と前記第2ソース電極を共有した共通ソース電極と、第2ゲート電極と、第2ドレイン電極と、が順に配置され、前記第2活性領域には、前記電子供給層上に、第3ドレイン電極と、第3ゲート電極と、第3ソース電極と、が順に配置されていることが好ましい。 (12) A semiconductor relay element of the present invention comprises: a first active region including an electron transit layer and the electron supply layer; a second active region including the electron transit layer and the electron supply layer; a layer-free inactive region, wherein the first active region includes a first drain electrode, a first gate electrode, the first source electrode and the second source electrode on the electron supply layer. A common source electrode, a second gate electrode, and a second drain electrode that share the and the third source electrode are preferably arranged in this order.

(13)本発明の半導体リレー素子は、前記第1ゲート電極と前記第2ゲート電極と前記第3ドレイン電極が接続され、前記共通ソース電極と前記第3ソース電極が接続されていることが好ましい。 (13) In the semiconductor relay element of the present invention, it is preferable that the first gate electrode, the second gate electrode and the third drain electrode are connected, and the common source electrode and the third source electrode are connected. .

(14)本発明の半導体リレー素子は、前記第1活性領域には、前記電子供給層上に、
前記メインソース電極から前記第1活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、前記第1活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域においてゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記第1活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、前記第1不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第1ドレイン電極とフィンガー状の複数の前記第2ドレイン電極は、複数の前記第1ゲート電極と複数の前記第2ゲート電極の間に、交互に配置されていることが好ましい。
(14) In the semiconductor relay element of the present invention, in the first active region, on the electron supply layer,
The plurality of finger-shaped common source electrodes penetrating the first active region from the main source electrode, the plurality of finger-shaped first gate electrodes penetrating the first active region and the plurality of finger-shaped gate electrodes are arranged on both sides of the plurality of common source electrodes and are connected in series in the inactive region by means of a gate wiring pattern surrounding the plurality of common source electrodes; a plurality of finger-like first drain electrodes extending from the main first drain electrode through the first active region; and a main second drain electrode in the first inactive region. a plurality of finger-shaped second drain electrodes penetrating the active region from the main second drain electrode; and the main first drain electrode and the main second drain electrode a plurality of finger-shaped first drain electrodes and a plurality of finger-shaped second drain electrodes arranged on opposite sides of the main source electrode across the active region; and the plurality of second gate electrodes.

(15)本発明の半導体リレー素子は、前記第1活性領域には、前記電子供給層上に、
前記第1活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、前記第1活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第1ソース電極を備えていること、前記第1活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第2ソース電極を備えていること、複数の前記第1ゲート電極は、複数の前記第1ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、複数の前記第2ゲート電極は、複数の前記第2ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、直列に接続された複数の前記第1ゲート電極と直列に接続された複数の前記第2ゲート電極は、前記不活性領域において直列に接続されていること、前記第1活性領域に、メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極で複数の前記第1ゲート電極を囲んで配置されていること、及び、前記第1活性領域に、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極で複数の前記第2ゲート電極を囲んで配置されていることが好ましい。
(15) In the semiconductor relay element of the present invention, in the first active region, on the electron supply layer,
The common source electrode that also serves as the main source electrode is provided through the first active region, and the first active region has a plurality of finger-like first electrodes on one side of the common source electrode. A source electrode is provided, the first active region is provided with a plurality of finger-shaped second source electrodes on the other side of the common source electrode, and the plurality of first gate electrodes are: the plurality of first source electrodes are arranged along the common source electrode and connected in series; the plurality of second gate electrodes surround the plurality of second source electrodes and connect to the common source electrode and the plurality of first gate electrodes connected in series and the plurality of second gate electrodes connected in series are connected in series in the inactive region. The first active region is provided with a main first drain electrode and a plurality of finger-shaped first drain electrodes, and the main first drain electrode and the plurality of finger-shaped first drain electrodes form a plurality of the first drain electrodes. and a plurality of finger-shaped second drain electrodes are provided in the first active region, and the main second drain electrode and a plurality of finger-shaped second drain electrodes are provided in the first active region. It is preferable that the plurality of the second drain electrodes are arranged so as to surround the plurality of the second gate electrodes.

(16)本発明の半導体リレー素子は、前記第1ドレイン電極と前記第1ゲート電極と前記ソース電極で構成される第1半導体スイッチと、前記第2ドレイン電極と前記第2ゲート電極と前記ソース電極で構成される第2半導体スイッチは、ノーマリーオフとなるエンハンス型であること、及び、前記第3ドレイン電極と前記第3ゲート電極と前記第3ソース電極で構成される第3半導体スイッチは、ノーマリーオンとなるデプレッション型であることが好ましい。 (16) The semiconductor relay element of the present invention comprises: a first semiconductor switch composed of the first drain electrode, the first gate electrode and the source electrode; and the second drain electrode, the second gate electrode and the source. The second semiconductor switch composed of electrodes is of a normally-off enhancement type, and the third semiconductor switch composed of the third drain electrode, the third gate electrode, and the third source electrode is , is preferably a depression type that is normally on.

(17)本発明の半導体リレーモジュールは、本発明の上記(1)に記載の半導体リレー素子と、前記半導体リレー素子の開閉を制御する制御回路と、を備えていることが好ましい。 (17) A semiconductor relay module of the present invention preferably includes the semiconductor relay element according to (1) above of the present invention, and a control circuit for controlling opening and closing of the semiconductor relay element.

(18)本発明の半導体リレーモジュールは、本発明の上記(1)に記載の半導体リレー素子と、前記半導体リレー素子の充放電回路と、前記半導体リレー素子の開閉を制御する発振回路と、を備えていることが好ましい。 (18) A semiconductor relay module of the present invention includes the semiconductor relay element according to (1) above of the present invention, a charge/discharge circuit for the semiconductor relay element, and an oscillation circuit for controlling opening and closing of the semiconductor relay element. It is preferable to have

(19)本発明の半導体リレーモジュールは、本発明の上記(12)に記載の半導体リレー素子と、抵抗又はダイオードのディスクリート素子と、前記半導体リレー素子の開閉を制御する発振回路と、を備えていることが好ましい。 (19) A semiconductor relay module of the present invention includes the semiconductor relay element according to (12) above of the present invention, a discrete element such as a resistor or a diode, and an oscillation circuit that controls opening and closing of the semiconductor relay element. preferably.

第1活性領域に第1半導体スイッチと第2半導体スイッチが配置され、第2活性領域には、第3半導体スイッチが配置されている。第3半導体スイッチは、半導体リレーのゲート電極に印加される信号の充放電回路に使用され、半導体リレー素子と同じチップ内に存在させている。 A first semiconductor switch and a second semiconductor switch are arranged in the first active region, and a third semiconductor switch is arranged in the second active region. The third semiconductor switch is used in a charging/discharging circuit for the signal applied to the gate electrode of the semiconductor relay, and is present within the same chip as the semiconductor relay element.

(1)本発明の半導体リレー素子の基本ユニットは、基板上に形成されたバッファ層と、バッファ層上に積層された窒化物半導体からなる電子走行層と、電子走行層上に積層されている、電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、からなる活性領域と、活性領域の電子供給層上に、第1ドレイン電極と、第1ゲート電極と、第1ソース電極と、第2ソース電極と、第2ゲート電極と、第2ドレイン電極と、が順に配置されていること、第1ソース電極と第2ソース電極は、共通ソース電極で共有されている。 (1) The basic unit of the semiconductor relay element of the present invention comprises a buffer layer formed on a substrate, an electron transit layer made of a nitride semiconductor laminated on the buffer layer, and laminated on the electron transit layer. an electron supply layer made of a nitride semiconductor having a bandgap larger than that of the nitride semiconductor forming the electron transit layer; and a first drain electrode and a first gate on the electron supply layer of the active region. an electrode, a first source electrode, a second source electrode, a second gate electrode, and a second drain electrode are arranged in this order; the first source electrode and the second source electrode are a common source electrode; shared.

半導体リレーの第1半導体スイッチ領域及び第2半導体スイッチ領域のキャリアが半導体素子内部を相互に移動可能となり、個別チップの半導体スイッチを直列接続した場合に比べ、導通損失を低減させることができる。さらに、同一活性領域に2つの半導体スイッチを逆直列接続で形成でき、小型化が図れる。 Carriers in the first semiconductor switch region and the second semiconductor switch region of the semiconductor relay can mutually move inside the semiconductor element, and the conduction loss can be reduced compared to the case where the semiconductor switches of individual chips are connected in series. Furthermore, two semiconductor switches can be formed in the same active region by anti-serial connection, and miniaturization can be achieved.

本発明の半導体リレー素子によれば、第1半導体スイッチ領域及び第2半導体スイッチ領域は、同一基板上に互いに隣接して形成されているため、製造上、第1半導体スイッチ領域及び第2半導体スイッチ領域のオン閾値分布が近似した値となり、安定した駆動が可能となる。 According to the semiconductor relay element of the present invention, the first semiconductor switch region and the second semiconductor switch region are formed adjacent to each other on the same substrate. The on-threshold distribution of the regions becomes similar values, and stable driving becomes possible.

(2)本発明の半導体リレー素子においては、第1ゲート電極と第2ゲート電極は共有され、共有された共通ソース電極を囲んでゲート配線パターンで電気的に接続されている。このため、第1ゲート電極と第2ゲート電極とを容易かつ確実に同電位にすることができ、外部でゲート同士を接続する必要が無いため回路を小型化できる。 (2) In the semiconductor relay element of the present invention, the first gate electrode and the second gate electrode are shared, and are electrically connected by a gate wiring pattern surrounding the shared common source electrode. Therefore, the first gate electrode and the second gate electrode can be easily and reliably set to the same potential, and the circuit can be miniaturized because there is no need to connect the gates externally.

(3)本発明の半導体リレー素子は、電子走行層及び電子供給層を含む活性領域に、複数の共通ソース電極と、複数の共通ソース電極を囲むゲート配線パターンを直列に接続して第1ゲート電極と第2ゲート電極を形成し、第1ゲート電極と第2ゲート電極の間に第1ドレイン電極と第2ドレイン電極を交互に配置した構造である。メイン第1ドレインとメイン第2電極は、活性領域を挟んでメインソース電極と反対側に配置している。半導体リレーの基本ユニットを、並列に複数個並べて集積化する場合の構造である。 (3) The semiconductor relay element of the present invention comprises an active region including an electron transport layer and an electron supply layer, a plurality of common source electrodes, and a gate wiring pattern surrounding the plurality of common source electrodes, which are connected in series to form a first gate. In this structure, an electrode and a second gate electrode are formed, and the first drain electrode and the second drain electrode are alternately arranged between the first gate electrode and the second gate electrode. The main first drain and the main second electrode are arranged on the opposite side of the main source electrode with the active region interposed therebetween. This is a structure in which a plurality of basic units of a semiconductor relay are arranged in parallel and integrated.

本発明の半導体リレー素子によれば、電極パターンの交差は、一方の配線をビアホール等で、他の層に配線して交差を避ける必要があるため、少ない方がよく、本電極パターンの配置により、電極同士の交差をメイン第1ドレイン電極と複数の第2ドレイン電極だけにすることができる。 According to the semiconductor relay element of the present invention, the crossing of the electrode patterns should be minimized because it is necessary to avoid the crossing by wiring one wiring to another layer through a via hole or the like. , the intersecting electrodes can be limited to only the main first drain electrode and the plurality of second drain electrodes.

(4)本発明の半導体リレー素子は、電子走行層及び電子供給層を含む活性領域に、複数の共通ソース電極と、共通ソース電極を囲むゲート配線パターンを直列接続及び平列接続を併用して第1ゲート電極と第2ゲート電極を形成し、第1ゲート電極と第2ゲート電極の間に第1ドレイン電極と第2ドレイン電極を交互に配置した構造である。メイン第2ドレイン電極は、活性領域を挟んでメインソース電極とメイン第1ドレインと反対が配置している。このため、本電極パターンの配置により、電極同士の交差を第1ドレイン電極とメインソース電極だけにすることができる。 (4) In the semiconductor relay element of the present invention, a plurality of common source electrodes and gate wiring patterns surrounding the common source electrodes are connected in series and in parallel in an active region including an electron transit layer and an electron supply layer. It has a structure in which a first gate electrode and a second gate electrode are formed, and the first drain electrode and the second drain electrode are alternately arranged between the first gate electrode and the second gate electrode. The main second drain electrode is arranged opposite to the main source electrode and the main first drain with the active region interposed therebetween. Therefore, by arranging this electrode pattern, it is possible to limit the intersections of the electrodes to only the first drain electrode and the main source electrode.

(5)本発明の半導体リレー素子は、電子走行層及び電子供給層を含む活性領域に、複数の共通ソース電極と、共通ソース電極を囲むゲート配線パターンを直列に接続して第1ゲート電極と第2ゲート電極を形成し、第1ゲート電極と第2ゲート電極の間に第1ドレイン電極と第2ドレイン電極を交互に配置した構造である。メイン第1ドレイン電極は、活性領域を挟んで、メインソース電極とメイン第2ドレイン電極の逆側に配置され、フィンガー状の第1ドレイン電極とフィンガー状の第2ドレイン電極は、フィンガー状の第1ゲート電極とフィンガー状の第2ゲート電極の間に、交互に配置されている。 (5) In the semiconductor relay element of the present invention, a plurality of common source electrodes and a gate wiring pattern surrounding the common source electrodes are connected in series to the active region including the electron transit layer and the electron supply layer to form the first gate electrode. In this structure, a second gate electrode is formed, and the first drain electrode and the second drain electrode are alternately arranged between the first gate electrode and the second gate electrode. The main first drain electrode is arranged on the opposite side of the main source electrode and the main second drain electrode with the active region interposed therebetween. They are alternately arranged between the first gate electrode and the finger-shaped second gate electrode.

この電極パターン配置では、第2ドレイン電極はメインソース電極とゲート配線パターン2つの配線と交差する。この場合、メインソース電極とゲート配線パターンの2つの配線を跨いで他の層に配線し、ビアホールで接続する構造とすることができる。 In this electrode pattern arrangement, the second drain electrode intersects two wirings of the main source electrode and the gate wiring pattern. In this case, it is possible to form a structure in which the two wirings of the main source electrode and the gate wiring pattern are straddled over to another layer and connected through a via hole.

(6)本発明の半導体リレー素子においては、活性領域にメインソース電極を備え、共通ソース電極は、メインソース電極から、活性領域を貫いて配置され、共通ソース電極の一方の側にメインソース電極からフィンガー状の複数の第1ソース電極を配置し、共通ソース電極の他方の側にメインソース電極からフィンガー状の複数の第2ソース電極を配置している。共通ソース電極の両側に配置される第1ゲート電極と第2ゲート電極は、不活性層領域で電気的に接続されている。共通ソース電極の一方の側に配置される第1ゲート電極は、フィンガー状の複数の第1ソース電極を囲んでメインソース電極に沿って配置され、共通ソース電極の他方の側に配置される第2ゲート電極は、フィンガー状の複数の第2ソース電極を囲んでメインソース電極に沿って配置されている。 (6) In the semiconductor relay element of the present invention, the active region is provided with a main source electrode, the common source electrode is arranged from the main source electrode through the active region, and the main source electrode is arranged on one side of the common source electrode. A plurality of finger-shaped first source electrodes are arranged, and a plurality of finger-shaped second source electrodes are arranged from the main source electrode on the other side of the common source electrode. A first gate electrode and a second gate electrode arranged on both sides of the common source electrode are electrically connected in an inactive layer region. A first gate electrode arranged on one side of the common source electrode is arranged along the main source electrode so as to surround the plurality of finger-shaped first source electrodes, and a first gate electrode arranged on the other side of the common source electrode is arranged along the main source electrode. The two gate electrodes are arranged along the main source electrode surrounding the plurality of finger-like second source electrodes.

この電極パターンの配置により、第1ドレイン電極と第2ドレイン電極は、共通ソース電極を挟んで横方向に分離することができ、それぞれの電極パターンが交差すること無く、平面的に配置できる。 With this electrode pattern arrangement, the first drain electrode and the second drain electrode can be laterally separated with the common source electrode interposed therebetween, and the electrode patterns can be planarly arranged without intersecting each other.

(7)本発明の半導体リレー素子は、活性領域を貫いてメインソース電極を兼ねた共通ソース電極を備えている。活性領域には、共通ソース電極の一方の側にフィンガー状の第1ソース電極を備え、共通ソース電極の他方の側にフィンガー状の第2ソース電極を備えている。第1ゲート電極は、第1ソース電極囲んで共通ソース電極に沿って配置され、第2ゲート電極は、第2ソース電極囲んで共通ソース電極に沿って配置されている。 (7) The semiconductor relay element of the present invention has a common source electrode that penetrates the active region and also serves as a main source electrode. The active region includes a finger-like first source electrode on one side of the common source electrode and a finger-like second source electrode on the other side of the common source electrode. A first gate electrode is arranged along the common source electrode around the first source electrode, and a second gate electrode is arranged along the common source electrode around the second source electrode.

この電極パターンの配置により、第1ドレイン電極と第2ドレイン電極は、共通ソース電極を挟んで縦方向に分離することができ、それぞれの電極パターンが交差すること無く、平面的に配置できる。 With this electrode pattern arrangement, the first drain electrode and the second drain electrode can be separated in the vertical direction with the common source electrode interposed therebetween, and the respective electrode patterns can be planarly arranged without intersecting each other.

(8)本発明の半導体リレー素子は、活性領域を貫いてメインソース電極を兼ねた共通ソース電極を備えている。活性領域には、共通ソース電極の一方の側にフィンガー状の複数の第1ソース電極を備え、共通ソース電極の他方の側にフィンガー状の複数の第2ソース電極を備えている。第1ゲート電極は、第1ソース電極囲んで共通ソース電極に沿って配置され直列に接続され、第2ゲート電極は、第2ソース電極囲んで共通ソース電極に沿って配置され直列に接続されて、第1ゲート電極と第1ゲート電極は、不活性領域において直列に接続されている。 (8) The semiconductor relay element of the present invention has a common source electrode that penetrates the active region and also serves as a main source electrode. The active region includes a plurality of finger-shaped first source electrodes on one side of the common source electrode and a plurality of finger-shaped second source electrodes on the other side of the common source electrode. The first gate electrode is arranged along the common source electrode surrounding the first source electrode and connected in series, and the second gate electrode is arranged along the common source electrode surrounding the second source electrode and connected in series. , the first gate electrode and the first gate electrode are connected in series in the inactive region.

この電極パターンの配置により、複数の第1ドレイン電極とフック数の第2ドレイン電極は、共通ソース電極を挟んで縦方向に分離することができ、それぞれの電極パターンが交差すること無く、平面的に配置できる。 With this arrangement of the electrode patterns, the plurality of first drain electrodes and the second drain electrodes of the number of hooks can be vertically separated with the common source electrode interposed therebetween. can be placed in

(9)本発明の半導体リレー素子においては、バッファ層上に積層された窒化物半導体からなる電子走行層は、GaN(ガリウム・ナイトライド)で形成され、電子走行層上に形成された電子供給層は、バンドギャップエネルギーが異なるAlGa1-xN(0.01≦x≦0.4)で形成されている。このGaN-HEMTは横型構造であり、本発明の半導体リレーに好適である。 (9) In the semiconductor relay element of the present invention, the electron transit layer made of a nitride semiconductor laminated on the buffer layer is made of GaN (gallium nitride), and the electron supply layer formed on the electron transit layer is made of GaN (gallium nitride). The layers are formed of Al x Ga 1-x N (0.01≦x≦0.4) with different bandgap energies. This GaN-HEMT has a horizontal structure and is suitable for the semiconductor relay of the present invention.

(10)本発明の半導体リレー素子においては、第1ドレイン電極と第1ゲート電極と共通ソース電極で構成される第1GaN-HEMTと、第2ドレイン電極と第2ゲート電極と共通ソース電極で構成される第2GaN-HEMTは、ノーマリーオフとなるエンハンスメント型である。ゲートとソース間電位を0とすることによりノーマリーオフとなるため、半導体スイッチに好適である。 (10) In the semiconductor relay element of the present invention, the first GaN-HEMT is composed of the first drain electrode, the first gate electrode, and the common source electrode, and the second drain electrode, the second gate electrode, and the common source electrode. The second GaN-HEMT is of an enhancement type which is normally off. When the potential between the gate and the source is set to 0, it becomes normally off, so it is suitable for a semiconductor switch.

(11)本発明の半導体リレー素子は、電子供給層上には、更に保護膜が形成されている。GaN-HEMTは、半導体表面における不純物準位および界面準位、あるいはこれらの準位密度に関係して、高バイアス印加後に高抵抗(Ron増大)となる電流コラプス現象が存在する。保護膜は、逆方向リーク電流を抑制することができる。 (11) In the semiconductor relay element of the present invention, a protective film is further formed on the electron supply layer. A GaN-HEMT has a current collapse phenomenon in which it becomes high resistance (increase in R on ) after applying a high bias due to impurity levels and interface levels on the semiconductor surface, or their level densities. The protective film can suppress reverse leakage current.

(12)本発明の半導体リレー素子は、電子走行層及び電子供給層を含む第1活性領域と、電子走行層及び電子供給層を含む第2活性領域と、電子走行層及び電子供給層を含まない不活性領域とを備えている。第1活性領域には、電子供給層上に、第1ドレイン電極と、第1ゲート電極と、第1ソース電極と第2ソース電極を共有した共通ソース電極と、第2ゲート電極と、第2ドレイン電極とが順に配置され、第2活性領域には、電子供給層上に、第3ドレイン電極と、第3ゲート電極と、第3ソース電極とが順に配置されている。 (12) A semiconductor relay element of the present invention includes a first active region including an electron transit layer and an electron supply layer, a second active region including an electron transit layer and an electron supply layer, and an electron transit layer and an electron supply layer. with no inactive regions. The first active region includes, on the electron supply layer, a first drain electrode, a first gate electrode, a common source electrode sharing the first source electrode and the second source electrode, a second gate electrode, a second A third drain electrode, a third gate electrode, and a third source electrode are sequentially arranged in the second active region on the electron supply layer.

第1活性領域に第1半導体スイッチと第2半導体スイッチが配置され、第2活性領域には、第3半導体スイッチが配置されている。第3半導体スイッチは、半導体リレーのゲート電極に印加される信号の充放電回路に使用され、半導体リレー素子と同じチップ内に存在させている。このため、第3半導体スイッチは、半導体リレーをオン・オフする充放電回路の半導体スイッチとして利用でき、さらなる小型化が実現できる。 A first semiconductor switch and a second semiconductor switch are arranged in the first active region, and a third semiconductor switch is arranged in the second active region. The third semiconductor switch is used in a charging/discharging circuit for the signal applied to the gate electrode of the semiconductor relay, and is present within the same chip as the semiconductor relay element. Therefore, the third semiconductor switch can be used as a semiconductor switch of a charging/discharging circuit for turning on/off the semiconductor relay, and further miniaturization can be realized.

(13)本発明の半導体リレー素子においては、第3半導体スイッチの第3ドレイン電極は、半導体リレーの第1ゲート電極と第2ゲート電極と接続され、第3半導体スイッチの第3ソース電極は、半導体リレーの共通ソース電極と第3ソース電極が接続されている。第3半導体スイッチを充放電回路用として使用する場合は、第3ゲート電極と第3ソース電極に抵抗やダイオード等のディスクリート素子を接続すればよい。このため、半導体リレー素子は充放電回路を含めて、さらに小型化が可能である。 (13) In the semiconductor relay element of the present invention, the third drain electrode of the third semiconductor switch is connected to the first gate electrode and the second gate electrode of the semiconductor relay, and the third source electrode of the third semiconductor switch is connected to A common source electrode and a third source electrode of the semiconductor relay are connected. When using the third semiconductor switch for a charge/discharge circuit, discrete elements such as resistors and diodes may be connected to the third gate electrode and the third source electrode. Therefore, the semiconductor relay element including the charging/discharging circuit can be further miniaturized.

(14)本発明の半導体リレー素子は、電子走行層及び電子供給層を含む第1活性領域と、電子走行層及び電子供給層を含む第2活性領域とを備えている。第1活性領域には、第1ゲート電極と第2ゲート電極により囲まれた共通ソース電極が複数存在し、第1ゲート電極と第2ゲート電極間に、第1ドレイン電極と第2ドレイン電極が交互に配置されて、横方向に複数の半導体リレーを形成している。第2活性領域には、第3半導体スイッチが形成されている。このため、この第3半導体スイッチは、複数の半導体リレーに共通の充放電回路として利用できる。 (14) A semiconductor relay element of the present invention includes a first active region including an electron transit layer and an electron supply layer, and a second active region including an electron transit layer and an electron supply layer. A plurality of common source electrodes surrounded by the first gate electrode and the second gate electrode are present in the first active region, and the first drain electrode and the second drain electrode are provided between the first gate electrode and the second gate electrode. They are arranged alternately to form a plurality of semiconductor relays in the horizontal direction. A third semiconductor switch is formed in the second active region. Therefore, this third semiconductor switch can be used as a common charging/discharging circuit for a plurality of semiconductor relays.

(15)本発明の半導体リレー素子は、電子走行層及び電子供給層を含む第1活性領域と、電子走行層及び電子供給層を含む第2活性領域と、を備えている。第1活性領域には、メインソース電極から一方の側に複数の第1ソース電極が、他方の側に複数の第2ソース電極を備えている。複数の第1ソース電極は第1ゲート電極で囲まれ、複数の第2ソース電極は第2ゲート電極で囲まれ、直列に接続された複数の第1ゲート電極と直列に接続された複数の第2ゲート電極は不活性領域において電気的に接続されている。第1ドレイン電極は、メイン第1ドレイン電極からフィンガー状に第1ゲート電極間に配置され、第2ドレイン電極は、メイン第2ドレイン電極からフィンガー状に第2ゲート電極間に配置され、複数の縦方向に形成された半導体リレーが配置されている。 (15) A semiconductor relay element of the present invention includes a first active region including an electron transit layer and an electron supply layer, and a second active region including an electron transit layer and an electron supply layer. The first active region has a plurality of first source electrodes on one side from the main source electrode and a plurality of second source electrodes on the other side. A plurality of first source electrodes are surrounded by a first gate electrode, a plurality of second source electrodes are surrounded by a second gate electrode, and a plurality of serially connected first gate electrodes are surrounded by a plurality of second source electrodes. The two gate electrodes are electrically connected in the inactive region. The first drain electrode is arranged between the main first drain electrode and the first gate electrode in a finger shape, the second drain electrode is arranged between the main second drain electrode and the second gate electrode in a finger shape, and a plurality of Vertically formed semiconductor relays are arranged.

第2活性領域には、第3半導体スイッチが形成されている。このため、この第3半導体スイッチは、複数の半導体リレーに共通の充放電回路として利用できる。さらに、この半導体リレー及び第3半導体スイッチを接続する電極配置は、それぞれの電極が交差する部分が無く、平面的に配置可能である。 A third semiconductor switch is formed in the second active region. Therefore, this third semiconductor switch can be used as a common charging/discharging circuit for a plurality of semiconductor relays. Furthermore, the electrodes connecting the semiconductor relay and the third semiconductor switch can be arranged in a plane without any intersection of the respective electrodes.

(16)本発明の半導体リレー素子においては、半導体リレーを構成する第1半導体スイッチと第2半導体スイッチがノーマリーオフとなるエンハンスメント型であり、第3半導体スイッチがノーマリーオンとなるデプレッション型である。このため、半導体リレーは、ゲートとソース間がプラス電位と0電位でオン・オフされ、充放電回路に使用される第3半導体スイッチは、0電位とマイナス電位でオン・オフされる。 (16) In the semiconductor relay element of the present invention, the first semiconductor switch and the second semiconductor switch constituting the semiconductor relay are of an enhancement type in which they are normally off, and the third semiconductor switch is of a depression type in which they are normally on. be. For this reason, the semiconductor relay is turned on and off at positive potential and 0 potential between the gate and source, and the third semiconductor switch used in the charging/discharging circuit is turned on and off at 0 potential and negative potential.

(17)本発明の半導体リレーモジュールは、本発明の上記(1)に記載の半導体リレー素子と、半導体リレー素子の開閉を制御する制御回路と、を備えている。このため、大電流を流す用途においても、確実な駆動が可能となると共に、回路全体を小型化・簡素化することができる。 (17) A semiconductor relay module of the present invention includes the semiconductor relay element according to (1) above of the present invention, and a control circuit for controlling opening and closing of the semiconductor relay element. Therefore, even in applications where a large current flows, reliable driving is possible, and the entire circuit can be downsized and simplified.

(18)本発明の半導体リレーモジュールは、本発明の上記(1)に記載の半導体リレー素子と、半導体リレー素子の充放電回路と、半導体リレー素子の開閉を制御する発振回路と、を備えている。このため、大電流を流す用途においても、確実な駆動が可能となると共に、回路全体を小型化・簡素化することができる。 (18) A semiconductor relay module of the present invention includes the semiconductor relay element according to (1) above of the present invention, a charge/discharge circuit for the semiconductor relay element, and an oscillation circuit for controlling opening and closing of the semiconductor relay element. there is Therefore, even in applications where a large current flows, reliable driving is possible, and the entire circuit can be downsized and simplified.

(19)本発明の半導体リレーモジュールは、本発明の上記(12)に記載の半導体リレー素子と、抵抗又はダイオードのディスクリート素子と、半導体リレー素子の開閉を制御する発振回路とを備えている。 (19) A semiconductor relay module of the present invention includes the semiconductor relay element according to (12) above of the present invention, a discrete element such as a resistor or a diode, and an oscillation circuit for controlling opening and closing of the semiconductor relay element.

第1活性領域に第1半導体スイッチと第2半導体スイッチが配置され、賽2活性領域には、第3半導体スイッチが配置されている。第3半導体スイッチは、半導体リレーのゲート電極に印加される信号の充放電回路に使用され、半導体リレー素子と同じチップ内に存在させている。このため、大電流を流す用途においても、絶縁トランス等を用いずに小型で確実な駆動が可能となり、充放電回路も小型化できるため、回路全体を小型化・簡素化することができる。 A first semiconductor switch and a second semiconductor switch are arranged in the first active region, and a third semiconductor switch is arranged in the second active region. The third semiconductor switch is used in a charging/discharging circuit for the signal applied to the gate electrode of the semiconductor relay, and is present within the same chip as the semiconductor relay element. Therefore, even in applications where a large current flows, it is possible to drive the device in a small size without using an insulating transformer or the like, and the charging/discharging circuit can be made smaller, so that the entire circuit can be made smaller and simpler.

本発明の実施形態に係る半導体リレーの基本回路の構成を示す回路図である。1 is a circuit diagram showing the configuration of a basic circuit of a semiconductor relay according to an embodiment of the invention; FIG. GaN-HEMTの基本構造の模式的断面図である。1 is a schematic cross-sectional view of the basic structure of a GaN-HEMT; FIG. GaN-HEMTにより実現した本発明の半導体リレー素子の基本ユニットを示した模式的断面図である。1 is a schematic cross-sectional view showing a basic unit of a semiconductor relay element of the present invention realized by GaN-HEMT; FIG. 本発明の半導体リレー素子の基本ユニットAの配線パターンを示す図である。FIG. 3 is a diagram showing a wiring pattern of the basic unit A of the semiconductor relay element of the present invention; 基本ユニットAを複数並べて並列接続させた半導体リレー素子の平面図である。FIG. 2 is a plan view of a semiconductor relay element in which a plurality of basic units A are arranged and connected in parallel; 基本ユニットAを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。FIG. 10 is a plan view of a semiconductor relay element with another wiring pattern in which a plurality of basic units A are arranged and connected in parallel; 基本ユニットAを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。FIG. 10 is a plan view of a semiconductor relay element with another wiring pattern in which a plurality of basic units A are arranged and connected in parallel; 第1ドレイン電極と第2ドレイン電極を交互に配置する半導体リレー素子において、複数の第1ゲート電極と複数の第2ゲート電極の配線で、直列接続を利用しない場合の比較例を示す図である。FIG. 10 is a diagram showing a comparative example in which serial connection is not used in wiring of a plurality of first gate electrodes and a plurality of second gate electrodes in a semiconductor relay element in which first drain electrodes and second drain electrodes are alternately arranged; . 基本ユニットAを応用した配線パターンによる半導体リレー素子の平面図である。4 is a plan view of a semiconductor relay element with a wiring pattern to which the basic unit A is applied; FIG. 本発明の半導体リレー素子の基本ユニットBの平面図である。FIG. 2 is a plan view of a basic unit B of the semiconductor relay device of the present invention; 図10で示した半導体リレー素子の基本ユニットBのX1-Y1、X2-Y2、X3-Y3の模式的断面図である。11 is a schematic cross-sectional view along lines X1-Y1, X2-Y2, and X3-Y3 of the basic unit B of the semiconductor relay element shown in FIG. 10; FIG. 基本ユニットBを複数並べて並列接続させた半導体リレー素子の平面図である。FIG. 4 is a plan view of a semiconductor relay element in which a plurality of basic units B are arranged and connected in parallel; 縦型に配列した半導体リレー素子の基本ユニットBの電極配置を同じにして、2つに分割した活性領域に2つの半導体スイッチを複数配置した実施例を示す図である。FIG. 10 is a diagram showing an embodiment in which a plurality of two semiconductor switches are arranged in two divided active regions with the same electrode arrangement of the basic unit B of semiconductor relay elements arranged vertically. 本発明の半導体リレー素子62を用いた半導体リレーモジュールA60の回路構成を示す図である。FIG. 4 is a diagram showing a circuit configuration of a semiconductor relay module A60 using semiconductor relay elements 62 of the present invention; 本発明の半導体リレー素子62を用いた他の半導体リレーモジュールB65の回路構成を示す図である。FIG. 10 is a diagram showing the circuit configuration of another semiconductor relay module B65 using the semiconductor relay element 62 of the present invention; 半導体リレーモジュールB65を使用して、負荷70への直流電源72を開閉する場合の回路図である。FIG. 11 is a circuit diagram when a semiconductor relay module B65 is used to open and close a DC power supply 72 to a load 70; 半導体リレーモジュールB65の充放電回路66の一例を説明する図である。FIG. 11 is a diagram illustrating an example of a charge/discharge circuit 66 of a semiconductor relay module B65; 半導体リレーを構成する第1半導体スイッチQ1と第2半導体スイッチQ2に、第3半導体スイッチQ3を加えた半導体リレー素子の回路構成を示す図である。It is a diagram showing a circuit configuration of a semiconductor relay element in which a third semiconductor switch Q3 is added to a first semiconductor switch Q1 and a second semiconductor switch Q2 that constitute a semiconductor relay. 第3半導体スイッチを搭載した半導体リレー素子の基本ユニットを示す平面図である。FIG. 10 is a plan view showing a basic unit of a semiconductor relay device equipped with a third semiconductor switch; 第3半導体スイッチを備えた半導体リレー素子の基本ユニットCによる実施例1を示す図である。FIG. 10 is a diagram showing Example 1 by the basic unit C of the semiconductor relay element having the third semiconductor switch; 第3半導体スイッチを備えた半導体リレー素子の基本ユニットCによる実施例2を示す図である。FIG. 10 is a diagram showing Example 2 of a basic unit C of a semiconductor relay element having a third semiconductor switch; 第3半導体スイッチを搭載した半導体リレー素子80による半導体リレーモジュールC82を示す図である。FIG. 10 is a diagram showing a semiconductor relay module C82 with a semiconductor relay element 80 mounted with a third semiconductor switch;

以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せをする様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that the constituent elements in this embodiment can be appropriately replaced with existing constituent elements or the like, and various variations of combining with other existing constituent elements are possible. Therefore, the description of this embodiment is not intended to limit the content of the invention described in the claims.

図1は、本発明の実施形態に係る半導体リレーの基本回路の構成を示す回路図である。半導体リレーは、2つの半導体スイッチのソース同士を接続した逆直列回路となっている。 FIG. 1 is a circuit diagram showing the configuration of a basic circuit of a semiconductor relay according to an embodiment of the invention. A semiconductor relay is an anti-series circuit in which the sources of two semiconductor switches are connected to each other.

第1半導体スイッチQ1の第1ソースS1と第2半導体スイッチQ2の第2ソースS2が接続され、第1半導体スイッチQ1の第1ドレインD1と第2半導体スイッチQ2の第2ドレインD2が出力端子となっている。出力端子は、第1ドレイン端子3と第2ドレイン端子4であり、半導体スイッチQ1と半導体スイッチQ2の逆直列回路は、双方向に流れる電流を電気的にオン・オフするリレーとして動作する。 A first source S1 of the first semiconductor switch Q1 and a second source S2 of the second semiconductor switch Q2 are connected, and a first drain D1 of the first semiconductor switch Q1 and a second drain D2 of the second semiconductor switch Q2 are output terminals. It's becoming The output terminals are the first drain terminal 3 and the second drain terminal 4, and the anti-series circuit of the semiconductor switch Q1 and the semiconductor switch Q2 operates as a relay that electrically turns on and off current flowing in both directions.

第1半導体スイッチQ1の第1ゲートG1と第2半導体スイッチQ2の第2ゲートG2が電気的に接続されているゲート端子2と、同じく電気的に接続された第1ソースS1と第2ソースS2からのソース端子1は、半導体リレーの出力をオン・オフ制御する信号の入力端子となっている。 A gate terminal 2 to which the first gate G1 of the first semiconductor switch Q1 and the second gate G2 of the second semiconductor switch Q2 are electrically connected, and the first source S1 and the second source S2 which are also electrically connected. A source terminal 1 from is an input terminal for a signal for controlling on/off of the output of the semiconductor relay.

半導体リレーは、2つの半導体スイッチのソース同士を接続した逆直列回路である。正負両極性の信号制御を行う半導体リレーは、高電圧化が可能な半導体スイッチを使用し、2個の半導体スイッチのソースを接続する回路構成を同一基板上に一体的に形成することで小型化が図れる。 A solid state relay is an anti-series circuit in which the sources of two solid state switches are connected together. Semiconductor relays that control signals of both positive and negative polarities use semiconductor switches that can handle high voltages, and the circuit configuration that connects the sources of the two semiconductor switches is integrated on the same substrate to reduce size. can be achieved.

窒化物半導体(III族窒化物半導体)は、ワイドバンドギャップ半導体であり、絶縁破壊電界強度がシリコンの10倍、バンドギャップがシリコンの3倍と優れており、1000V以上で100Aクラスのデバイスが実現されている。また、シリコン系半導体又はガリウム砒素(GaAs)系の化合物半導体と比べて電子の飽和ドリフト速度が大きい。このため、高い電子移動度を得られると共に、高耐圧化が可能であり、窒化物半導体であるGaN-HEMT(High Electron Mobility Transistor)は横型構造であるため、半導体リレーの基本回路を同一チップで実現可能である。 Nitride semiconductors (group III nitride semiconductors) are wide bandgap semiconductors, and have a dielectric breakdown field strength ten times that of silicon and a bandgap three times that of silicon. It is In addition, the saturation drift velocity of electrons is higher than that of silicon-based semiconductors or gallium arsenide (GaAs)-based compound semiconductors. For this reason, high electron mobility can be obtained, and a high breakdown voltage is possible. Since a GaN-HEMT (High Electron Mobility Transistor), which is a nitride semiconductor, has a horizontal structure, the basic circuit of a semiconductor relay can be formed on the same chip. It is feasible.

図2は、GaN-HEMTの基本構造の模式的断面図である。基板12は、SiC(炭化珪素)、GaN(窒化ガリウム)、Al(サファイア)、Si(シリコン)等により形成されている。i-GaNにより形成されているバッファ層14は、電子走行層16の転位密度を低くし、結晶性を良好にするために形成する。バッファ層14には、GaNで形成される電子走行層16とAlGa1-xN(0.01≦x≦0.4)(窒化アルミニウムガリウム)で形成される電子供給層18が積層され、電子供給層18の表面は、SiN(窒化シリコン)等の保護膜を設けている。GaN-HEMTは横型構造のトランシスタであり、ソース電極22、ゲート電極24及びドレイン電極は横並びに配置されている。 FIG. 2 is a schematic cross-sectional view of the basic structure of a GaN-HEMT. The substrate 12 is made of SiC (silicon carbide), GaN (gallium nitride), Al 2 O 3 (sapphire), Si (silicon), or the like. The buffer layer 14 made of i-GaN is formed to lower the dislocation density of the electron transit layer 16 and improve the crystallinity. The buffer layer 14 is laminated with an electron transit layer 16 made of GaN and an electron supply layer 18 made of Al x Ga 1-x N (0.01≦x≦0.4) (aluminum gallium nitride). , the surface of the electron supply layer 18 is provided with a protective film such as SiN (silicon nitride). The GaN-HEMT is a lateral structure transistor, in which the source electrode 22, the gate electrode 24 and the drain electrode are arranged side by side.

窒化物半導体は、面方位の(0001)面を主面とすると窒化ガリウム(GaN)等とのヘテロ界面には、自発分極及びピエゾ分極により電荷が生じる。ヘテロ界面におけるシートキャリア濃度は、これら分極の効果によって、特にドーピングを行わなくても1×1013cm-2以上となる。このため、ヘテロ界面における2次元電子ガス(2Dimensional Electron Gas:2DEG)を利用して、高電子移動度トランジスタが実現できる。チャネル層に2次元電子ガスが形成される。2次元電子ガスにより、低いオン抵抗と速いスイッチング速度、及び、電流の双方向制御が実現される。 When a nitride semiconductor has the (0001) plane as its main surface, an electric charge is generated by spontaneous polarization and piezoelectric polarization at the hetero interface with gallium nitride (GaN) or the like. Due to these polarization effects, the sheet carrier concentration at the heterointerface becomes 1×10 13 cm −2 or more even without doping. Therefore, a high electron mobility transistor can be realized by using a two-dimensional electron gas (2DEG) at the heterointerface. A two-dimensional electron gas is formed in the channel layer. A two-dimensional electron gas provides low on-resistance, fast switching speed, and bi-directional control of current.

GaN-HEMTは、構造上、ゲートに電圧を印加しなくても導通するデプレッション型のノーマリーオン動作である。しかし、ゲート直下のキャリア濃度を減少させて閾値電圧をプラス側にシフトさせることにより、エンハンスメント型のノーマリーオフ動作とすることができる。例えば、リセス構造のゲートやp-GaN積層構造等である。 A GaN-HEMT is structurally a depletion type normally-on operation that conducts without applying a voltage to the gate. However, by reducing the carrier concentration immediately below the gate and shifting the threshold voltage to the positive side, enhancement-type normally-off operation can be achieved. For example, there are recessed gates, p-GaN laminated structures, and the like.

図3は、GaN-HEMTにより実現した本発明の半導体リレー素子の基本ユニットを示した模式的断面図である。基板12上に形成されたバッファ層14と、バッファ層14上に積層された窒化物半導体からなる電子走行層16と、電子走行層16上に積層され、電子走行層16を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層18とからなる活性領域が形成されている。 FIG. 3 is a schematic cross-sectional view showing a basic unit of the semiconductor relay element of the present invention realized by GaN-HEMT. A buffer layer 14 formed on a substrate 12; an electron transit layer 16 made of a nitride semiconductor laminated on the buffer layer 14; and a nitride semiconductor laminated on the electron transit layer 16 to form the electron transit layer 16. An active region consisting of an electron supply layer 18 made of a nitride semiconductor having a bandgap larger than that of the active region is formed.

活性領域の電子供給層18上に、第1ドレイン電極30と、第1ゲート電極32と、第1ソース電極と、第2ソース電極と、第2ゲート電極36と、第2ドレイン電極38とが順に配置されている。第1ソース電極と第2ソース電極は、共通ソース電極34で共有されている。各電極間には保護膜20を設けている。 A first drain electrode 30, a first gate electrode 32, a first source electrode, a second source electrode, a second gate electrode 36, and a second drain electrode 38 are formed on the electron supply layer 18 in the active region. are arranged in order. The first source electrode and the second source electrode are shared by a common source electrode 34 . A protective film 20 is provided between each electrode.

第1ドレイン電極30、第1ゲート電極32と共通ソース電極34で形成される第1半導体スイッチQ1と、共通ソース電極34、第2ゲート電極36と第2ドレイン電極38で形成される第2半導体スイッチQ2は、共通ソース電極34を介して逆接続に直列接続されている。さらに、第1半導体スイッチ領域及び第2半導体スイッチ領域のキャリアが半導体素子内部の電子供給層18及び電子走行層16を相互に移動可能であるため、個別チップの半導体スイッチを直列接続した場合に比べ、導通損失を低減させることができる。第1半導体スイッチQ1と第2半導体スイッチQ2は、ゲート同士も電気的に接続され、ソースとの間に同じ信号を入力するが、第1ゲート電極32と第2ゲート電極36の電気的な接続は、ゲート電極の配線パターンで行うことができる。 A first semiconductor switch Q1 formed by a first drain electrode 30, a first gate electrode 32 and a common source electrode 34, and a second semiconductor formed by a common source electrode 34, a second gate electrode 36 and a second drain electrode 38. The switches Q2 are connected in series in reverse connection via a common source electrode 34. FIG. Furthermore, since carriers in the first semiconductor switch region and the second semiconductor switch region can move between the electron supply layer 18 and the electron transport layer 16 inside the semiconductor element, the semiconductor switches of individual chips are connected in series. , the conduction loss can be reduced. The gates of the first semiconductor switch Q1 and the second semiconductor switch Q2 are also electrically connected to each other, and the same signal is input between the source and the first semiconductor switch Q1 and the second semiconductor switch Q2. can be performed with the wiring pattern of the gate electrode.

<半導体リレー素子の基本ユニットA>
図4は、本発明の半導体リレー素子の基本ユニットAの配線パターンを示す図である。図4(A)は平面図、図4(B)は図4(A)のX-Y断面図を示している。図4(A)において、破線で示した活性領域48は、基板12、バッファ層14、電子走行層16及び電子供給層18が積層された領域である。不活性領域50は、例えばBやFeなどをイオン注入し、チャネルを消滅して形成されたイオン注入層によって形成することができる。これにより、活性領域48と不活性領域50との境界部に段差が形成されないため、境界部を跨いで形成される電極への配線パターンに段差が生じない。各電極への配線パターンは、交差する部分は、ビアホール等により相違する層を経由して電気的な絶縁を図るが、なるべく交差しない配線パターンとすることが望ましい。
<Basic unit A of semiconductor relay element>
FIG. 4 is a diagram showing the wiring pattern of the basic unit A of the semiconductor relay element of the present invention. 4(A) is a plan view, and FIG. 4(B) is an XY sectional view of FIG. 4(A). In FIG. 4A, an active region 48 indicated by broken lines is a region where the substrate 12, the buffer layer 14, the electron transit layer 16 and the electron supply layer 18 are laminated. The inactive region 50 can be formed of an ion-implanted layer formed by ion-implanting B, Fe, or the like to eliminate the channel. As a result, no step is formed at the boundary between the active region 48 and the inactive region 50, so that no step occurs in the wiring pattern to the electrode formed across the boundary. The wiring patterns to the respective electrodes are electrically insulated through different layers by via holes or the like at the crossing portions, but it is desirable that the wiring patterns do not cross each other as much as possible.

共通ソース電極34は、活性領域48を貫いて配置されている。共通ソース電極34の両側近傍に第1ゲート電極32と第2ゲート電極36が配置されており、不活性領域50で接続されて、1本の連続したゲート配線パターン40となっている。第1ゲート電極32側には、さらに第1ドレイン電極30が配置され、第2ゲート電極36側には、さらに第2ドレイン電極38が配置されている。この構造が半導体リレー素子の基本ユニットであり、この基本ユニットを並列に接続して、オン抵抗の低減と大電流対応がなされる。 Common source electrode 34 is disposed through active region 48 . A first gate electrode 32 and a second gate electrode 36 are arranged in the vicinity of both sides of a common source electrode 34 and are connected by an inactive region 50 to form one continuous gate wiring pattern 40 . A first drain electrode 30 is further arranged on the first gate electrode 32 side, and a second drain electrode 38 is further arranged on the second gate electrode 36 side. This structure is the basic unit of a semiconductor relay element, and this basic unit is connected in parallel to reduce on-resistance and handle large currents.

このために、共通ソース電極34にはメインソース電極42、第1ドレイン電極30にはメイン第1ドレイン電極44、第2ドレイン電極38にはメイン第2ドレイン電極46を設けてもよい。共通ソース電極34又はメインソース電極42はソース端子1、ゲート配線パターン40はゲート端子2、第1ドレイン電極30又はメイン第1ドレイン電極44は第1ドレイン端子3、第2ドレイン電極38又はメイン第2ドレイン電極46は第2ドレイン端子4に接続されている。 For this purpose, the common source electrode 34 may be provided with a main source electrode 42 , the first drain electrode 30 with a main first drain electrode 44 , and the second drain electrode 38 with a main second drain electrode 46 . The common source electrode 34 or the main source electrode 42 is the source terminal 1, the gate wiring pattern 40 is the gate terminal 2, the first drain electrode 30 or the main first drain electrode 44 is the first drain terminal 3, the second drain electrode 38 or the main first drain electrode A second drain electrode 46 is connected to the second drain terminal 4 .

<基本ユニットAによる実施例1>
図5は、基本ユニットAを複数並べて並列接続させた半導体リレー素子の平面図である。
電子走行層及び電子供給層を含まない不活性領域50にメインソース電極42を備え、メインソース電極42から破線で示した活性領域48を貫くフィンガー状の複数の共通ソース電極34、34-1、34-2を有している。
<Embodiment 1 by basic unit A>
FIG. 5 is a plan view of a semiconductor relay element in which a plurality of basic units A are arranged and connected in parallel.
A main source electrode 42 is provided in an inactive region 50 that does not include an electron transit layer and an electron supply layer, and a plurality of finger-like common source electrodes 34, 34-1 extending from the main source electrode 42 through an active region 48 indicated by broken lines. 34-2.

活性領域48を貫くフィンガー状の複数の第1ゲート電極32、32-1、32-2とフィンガー状の複数の第2ゲート電極36、36-1、36-2が、複数の共通ソース電極34、34-1、34-2の両側に配置され、不活性領域50でゲート配線パターン40により複数の共通ソース電極を囲んで直列に接続されている。 A plurality of finger-shaped first gate electrodes 32, 32-1, 32-2 penetrating the active region 48 and a plurality of finger-shaped second gate electrodes 36, 36-1, 36-2 form a plurality of common source electrodes 34. , 34-1 and 34-2, and are connected in series by gate wiring patterns 40 in an inactive region 50, surrounding a plurality of common source electrodes.

電子走行層及び電子供給層を含まない不活性領域50にメイン第1ドレイン電極44を備え、メイン第1ドレイン電極44から活性領域48を貫くフィンガー状の複数の第1ドレイン電極30、30-1を有している。さらに、不活性領域50には、メイン第2ドレイン電極46を備え、メイン第2ドレイン電極46から活性領域48を貫くフィンガー状の複数の第2ドレイン電極38、38-1を有している。 A main first drain electrode 44 is provided in an inactive region 50 that does not include an electron transit layer and an electron supply layer, and a plurality of finger-like first drain electrodes 30, 30-1 penetrating the active region 48 from the main first drain electrode 44. have. Further, the inactive region 50 is provided with a main second drain electrode 46 and has a plurality of finger-like second drain electrodes 38, 38-1 penetrating the active region 48 from the main second drain electrode 46. As shown in FIG.

メイン第1ドレイン電極44とメイン第2ドレイン電極46は、メインソース電極42に対して活性領域48を挟んで逆側に配置され、フィンガー状の複数の第1ドレイン電極30、30-1とフィンガー状の複数の第2ドレイン電極38、38-1は、複数の第1ゲート電極32、32-1、32-2と複数の第2ゲート電極36、36-136-2の間に、交互に配置されている。 The main first drain electrode 44 and the main second drain electrode 46 are arranged on opposite sides of the main source electrode 42 with the active region 48 interposed therebetween. The plurality of second drain electrodes 38, 38-1 are alternately arranged between the plurality of first gate electrodes 32, 32-1, 32-2 and the plurality of second gate electrodes 36, 36-136-2. are placed.

本電極パターンの配置により、電極同士の交差をメイン第1ドレイン電極44と複数の第2ドレイン電極38、38-1だけにすることができる。メイン第1ドレイン電極44と複数の第2ドレイン電極38、38-1は交差しているが、交差している部分は、メイン第1ドレイン電極44をビアホールで接続した異なる層に配線することにより、交差を避けることができる。 Due to the arrangement of this electrode pattern, the intersecting electrodes can be limited to only the main first drain electrode 44 and the plurality of second drain electrodes 38, 38-1. The main first drain electrode 44 and the plurality of second drain electrodes 38, 38-1 intersect. , can avoid crossing.

<基本ユニットAによる実施例2>
図6は、基本ユニットAを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。
<Embodiment 2 with basic unit A>
FIG. 6 is a plan view of a semiconductor relay element with another wiring pattern in which a plurality of basic units A are arranged and connected in parallel.

電子走行層及び電子供給層を含まない不活性領域50にメインソース電極42を備え、メインソース電極42から破線で示した活性領域48を貫くフィンガー状の複数の共通ソース電極34、34-1、34-2を有している。 A main source electrode 42 is provided in an inactive region 50 that does not include an electron transit layer and an electron supply layer, and a plurality of finger-like common source electrodes 34, 34-1 extending from the main source electrode 42 through an active region 48 indicated by broken lines. 34-2.

複数の第1ゲート電極32、32-1、32-2と複数の第2ゲート電極36.36-1、36-2は、メインソース電極42及びフィンガー状の複数の共通ソース電極34、34-1、34-2に沿って配置され、フィンガー状の複数の共通ソース電極34、34-1、34-2を囲む複数の第1ゲート電極32、32-1、32-2と複数の第2ゲート電極36.36-1、36-2が、不活性領域50において直列に接続されたゲート配線パターン40の部分と、直列に接続されたゲート配線パターン40から、フィンガー状に複数の共通ソース電極34、34-1、34-2に沿って並列に配置されたゲート配線パターン40を備えている。 The plurality of first gate electrodes 32, 32-1, 32-2 and the plurality of second gate electrodes 36, 36-1, 36-2 are connected to the main source electrode 42 and the plurality of finger-like common source electrodes 34, 34-. 1, 34-2 and surrounding a plurality of finger-like common source electrodes 34, 34-1, 34-2 and a plurality of second gate electrodes 32, 32-1, 34-2. The gate electrodes 36, 36-1 and 36-2 form a portion of the gate wiring pattern 40 connected in series in the inactive region 50 and a plurality of common source electrodes in a finger shape from the gate wiring pattern 40 connected in series. It has gate wiring patterns 40 arranged in parallel along 34, 34-1 and 34-2.

不活性領域50にメイン第1ドレイン電極44を備え、メイン第1ドレイン電極44から活性領域48を貫くフィンガー状の複数の第1ドレイン電極30、30-1を有している。不活性領域にメイン第2ドレイン電極46を備え、メイン第2ドレイン電極46から活性領域48を貫くフィンガー状の複数の第2ドレイン電極38、38-1を有している。 A main first drain electrode 44 is provided in the inactive region 50, and a plurality of finger-like first drain electrodes 30, 30-1 extending from the main first drain electrode 44 through the active region 48 are provided. A main second drain electrode 46 is provided in the inactive region, and a plurality of finger-like second drain electrodes 38, 38-1 extending from the main second drain electrode 46 through the active region 48 are provided.

メイン第1ドレイン電極44とメイン第2ドレイン電極46は、活性領域48を挟んで逆側に配置されて、フィンガー状の複数の第1ドレイン電極30、30-1とフィンガー状の複数の第2ドレイン電極38、38-1は、フィンガー状の複数の第1ゲート電極32、32-1、32-2とフィンガー状の複数の第2ゲート電極36、36-1、36-2の間に、交互に配置されている、 The main first drain electrode 44 and the main second drain electrode 46 are arranged opposite to each other with the active region 48 interposed therebetween. The drain electrodes 38, 38-1 are arranged between the plurality of finger-shaped first gate electrodes 32, 32-1, 32-2 and the plurality of finger-shaped second gate electrodes 36, 36-1, 36-2. alternately arranged

本電極パターンの配置により、電極同士の交差をメインソース電極42と複数の第1ドレイン電極30、30-1だけにすることができる。メインソース電極42と複数の第1ドレイン電極30、30-1は交差しているが、交差している部分は、メインソース電極42をビアホールで接続した異なる層に配線することにより、交差を避けることができる。 Due to the arrangement of this electrode pattern, the intersection of electrodes can be limited to only the main source electrode 42 and the plurality of first drain electrodes 30, 30-1. The main source electrode 42 and the plurality of first drain electrodes 30, 30-1 intersect, but the intersecting portions are avoided by wiring the main source electrode 42 in different layers connected by via holes. be able to.

<基本ユニットAによる実施例3>
図7は、基本ユニットAを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。
<Embodiment 3 by basic unit A>
FIG. 7 is a plan view of a semiconductor relay element with another wiring pattern in which a plurality of basic units A are arranged and connected in parallel.

電子走行層及び電子供給層を含まない不活性領域50にメインソース電極42を備え、メインソース電極42から破線で示した活性領域48を貫くフィンガー状の複数の共通ソース電極34、34-1、34-2を有している。 A main source electrode 42 is provided in an inactive region 50 that does not include an electron transit layer and an electron supply layer, and a plurality of finger-like common source electrodes 34, 34-1 extending from the main source electrode 42 through an active region 48 indicated by broken lines. 34-2.

活性領域48を貫くフィンガー状の複数の第1ゲート電極32、32-1、32-2とフィンガー状の複数の第2ゲート電極36、36-1、36-2が、複数の共通ソース電極34、34-1、34-2の両側に配置され、不活性領域50でゲート配線パターン40により複数の共通ソース電極を囲んで直列に接続されている。 A plurality of finger-shaped first gate electrodes 32, 32-1, 32-2 penetrating the active region 48 and a plurality of finger-shaped second gate electrodes 36, 36-1, 36-2 form a plurality of common source electrodes 34. , 34-1 and 34-2, and are connected in series by gate wiring patterns 40 in an inactive region 50, surrounding a plurality of common source electrodes.

電子走行層及び電子供給層を含まない不活性領域50にメイン第1ドレイン電極44を備え、メイン第1ドレイン電極44から活性領域48を貫くフィンガー状の複数の第1ドレイン電極30、30-1を有している。不活性領域50にメイン第2ドレイン電極46を備え、メイン第2ドレイン電極46から活性領域48を貫くフィンガー状の複数の第2ドレイン電極38、38-1を有している。 A main first drain electrode 44 is provided in an inactive region 50 that does not include an electron transit layer and an electron supply layer, and a plurality of finger-like first drain electrodes 30, 30-1 penetrating the active region 48 from the main first drain electrode 44. have. A main second drain electrode 46 is provided in the inactive region 50, and a plurality of finger-like second drain electrodes 38, 38-1 extending from the main second drain electrode 46 through the active region 48 are provided.

メイン第1ドレイン電極44は、活性領域48を挟んで、メインソース電極42とメイン第2ドレイン電極46の逆側に配置されて、フィンガー状の複数の第1ドレイン電極30、30-1とフィンガー状の複数の第2ドレイン電極は、フィンガー状の複数の第1ゲート電極とフィンガー状の複数の第2ゲート電極38、38-1の間に、交互に配置されている。 The main first drain electrode 44 is arranged on the opposite side of the main source electrode 42 and the main second drain electrode 46 with the active region 48 interposed therebetween, and is provided with a plurality of finger-like first drain electrodes 30, 30-1 and finger electrodes 30, 30-1. The plurality of finger-shaped second drain electrodes are alternately arranged between the plurality of finger-shaped first gate electrodes and the plurality of finger-shaped second gate electrodes 38, 38-1.

本電極パターンの配置では、メインソース電極42とゲート配線パターン40が、複数の第1ドレイン電極30、30-1と交差している。この場合、複数の第1ドレイン電極30、30-1を、メインソース電極42とゲート配線パターン40を跨いでビアホールで接続した異なる層に配線することにより、交差を避けることができる。 In the arrangement of this electrode pattern, the main source electrode 42 and the gate wiring pattern 40 cross the plurality of first drain electrodes 30, 30-1. In this case, crossing can be avoided by wiring the plurality of first drain electrodes 30, 30-1 across the main source electrode 42 and the gate wiring pattern 40 in different layers connected by via holes.

<基本ユニットAによる実施例との比較例>
図8は、第1ドレイン電極と第2ドレイン電極を交互に配置する半導体リレー素子において、複数の第1ゲート電極と複数の第2ゲート電極の配線で、直列接続を利用しない場合の比較例を示す図である。
<Comparative Example with Example Using Basic Unit A>
FIG. 8 shows a comparative example of a semiconductor relay element in which first drain electrodes and second drain electrodes are alternately arranged, in which series connection is not used in wiring of a plurality of first gate electrodes and a plurality of second gate electrodes. FIG. 4 is a diagram showing;

電子走行層及び電子供給層を含まない不活性領域50にメインソース電極42を備え、メインソース電極42から破線で示した活性領域48を貫くフィンガー状の複数の共通ソース電極34、34-1、34-2を有している。 A main source electrode 42 is provided in an inactive region 50 that does not include an electron transit layer and an electron supply layer, and a plurality of finger-like common source electrodes 34, 34-1 extending from the main source electrode 42 through an active region 48 indicated by broken lines. 34-2.

活性領域48を貫くフィンガー状の複数の第1ゲート電極32、32-1、32-2とフィンガー状の複数の第2ゲート電極36、36-1、36-2が、複数の共通ソース電極34、34-1、34-2の両側に配置されている。フィンガー状の複数の第1ゲート電極32、32-1、32-2とフィンガー状の複数の第2ゲート電極36、36-1、36-2は平行の関係にあり、不活性領域50においてゲート配線パターン40に接続されている。フィンガー状の複数の第1ゲート電極32、32-1、32-2とフィンガー状の複数の第2ゲート電極36、36-1、36-2が直列接続となる部分は存在しない。 A plurality of finger-shaped first gate electrodes 32, 32-1, 32-2 penetrating the active region 48 and a plurality of finger-shaped second gate electrodes 36, 36-1, 36-2 form a plurality of common source electrodes 34. , 34-1 and 34-2. The plurality of finger-shaped first gate electrodes 32, 32-1, 32-2 and the plurality of finger-shaped second gate electrodes 36, 36-1, 36-2 are in a parallel relationship. It is connected to the wiring pattern 40 . There is no portion where the plurality of finger-shaped first gate electrodes 32, 32-1, 32-2 and the plurality of finger-shaped second gate electrodes 36, 36-1, 36-2 are connected in series.

電子走行層及び電子供給層を含まない不活性領域50にメイン第1ドレイン電極44を備え、メイン第1ドレイン電極44から活性領域48を貫くフィンガー状の複数の第1ドレイン電極30、30-1を有している。さらに、不活性領域50には、メイン第2ドレイン電極46を備え、メイン第2ドレイン電極46から活性領域48を貫くフィンガー状の複数の第2ドレイン電極38、38-1を有している。 A main first drain electrode 44 is provided in an inactive region 50 that does not include an electron transit layer and an electron supply layer, and a plurality of finger-like first drain electrodes 30, 30-1 penetrating the active region 48 from the main first drain electrode 44. have. Further, the inactive region 50 is provided with a main second drain electrode 46 and has a plurality of finger-like second drain electrodes 38, 38-1 penetrating the active region 48 from the main second drain electrode 46. As shown in FIG.

メイン第1ドレイン電極44とメイン第2ドレイン電極46は、メインソース電極42に対して活性領域48を挟んで逆側に配置され、フィンガー状の複数の第1ドレイン電極30、30-1とフィンガー状の複数の第2ドレイン電極38、38-1は、複数の第1ゲート電極32、32-1、32-2と複数の第2ゲート電極36、36-1、36-2の間に、交互に配置されている。 The main first drain electrode 44 and the main second drain electrode 46 are arranged on opposite sides of the main source electrode 42 with the active region 48 interposed therebetween. between the plurality of first gate electrodes 32, 32-1, 32-2 and the plurality of second gate electrodes 36, 36-1, 36-2, are arranged alternately.

比較例とした本電極パターンは、フィンガー状の複数の第1ゲート電極32、32-1、32-2とフィンガー状の複数の第2ゲート電極36、36-1、36-2が直列接続となる部分は存在しないため、電極同士の交差は、複数の第1ドレイン電極30、30-1とメインソース電極42、及び、ゲート配線パターンと複数の第2ドレイン電極38、38-1となる。このため、メインソース電極42とゲート配線パターン40の2つの配線をビアホールで接続した異なる層に配線にしなければならない。本発明によれば、直列接続を利用した複数の第1ゲート電極と複数の第2ゲート電極の配線パターンにより交差を少なくできる。 In this electrode pattern as a comparative example, a plurality of finger-shaped first gate electrodes 32, 32-1, 32-2 and a plurality of finger-shaped second gate electrodes 36, 36-1, 36-2 are connected in series. Since there is no such portion, the intersections of the electrodes are the plurality of first drain electrodes 30, 30-1 and the main source electrode 42, and the gate wiring pattern and the plurality of second drain electrodes 38, 38-1. Therefore, the two wirings of the main source electrode 42 and the gate wiring pattern 40 must be wired in different layers by connecting via holes. According to the present invention, crossings can be reduced by the wiring pattern of the plurality of first gate electrodes and the plurality of second gate electrodes that are connected in series.

<基本ユニットAを応用した実施例4>
図9は、基本ユニットAを応用した配線パターンによる半導体リレー素子の平面図である。電極パターンが交差しない配線パターンとしている。
<Embodiment 4 applying the basic unit A>
FIG. 9 is a plan view of a semiconductor relay element with a wiring pattern to which the basic unit A is applied. The wiring pattern is such that the electrode patterns do not intersect.

破線で示した活性領域48にメインソース電極42を備え、共通ソース電極34は、メインソース電極42から、活性領域48を貫いて配置され、共通ソース電極34の一方の側にメインソース電極42からフィンガー状の複数の第1ソース電極33、33-1を配置し、共通ソース電極34の他方の側にメインソース電極42からフィンガー状の複数の第2ソース電極35、35-1を配置している。第1ソース電極33、33-1、及び、第2ソース電極35、35-1は、いずれも活性領域48を貫かない。 A main source electrode 42 is provided in an active region 48 indicated by dashed lines, and a common source electrode 34 is disposed from the main source electrode 42 through the active region 48 and extends from the main source electrode 42 to one side of the common source electrode 34 . A plurality of finger-shaped first source electrodes 33, 33-1 are arranged, and a plurality of finger-shaped second source electrodes 35, 35-1 are arranged from the main source electrode 42 on the other side of the common source electrode 34. there is None of the first source electrodes 33 , 33 - 1 and the second source electrodes 35 , 35 - 1 penetrate the active region 48 .

共通ソース電極34の両側に配置される第1ゲート電極32と第2ゲート電極36は、不活性層領域50において電気的に接続されている。 The first gate electrode 32 and the second gate electrode 36 arranged on both sides of the common source electrode 34 are electrically connected in the inactive layer region 50 .

共通ソース電極34の一方の側に配置される第1ゲート電極32は、ゲート配線パターン40により第1ゲート電極32-1に直列接続され、フィンガー状の複数の第1ソース電極33、33-1を囲み、さらにメインソース電極42に沿って配置されている。共通ソース電極34の他方の側に配置される第2ゲート電極36は、ゲート配線パターン40により第2ゲート電極36-1に直列接続され、フィンガー状の複数の第2ソース電極35、35-1を囲み、さらにメインソース電極40に沿って配線されている。 The first gate electrode 32 arranged on one side of the common source electrode 34 is connected in series to the first gate electrode 32-1 by the gate wiring pattern 40 to form a plurality of finger-like first source electrodes 33, 33-1. and along the main source electrode 42 . The second gate electrode 36 arranged on the other side of the common source electrode 34 is connected in series to the second gate electrode 36-1 by the gate wiring pattern 40, forming a plurality of finger-like second source electrodes 35, 35-1. , and is wired along the main source electrode 40 .

活性領域48のメインソース電極42と逆側にメイン第1ドレイン電極44を備え、メイン第1ドレイン電極44は、フィンガー状の複数の第1ドレイン電極30、30-1、30-2を有し、複数の第1ドレイン電極30、30-1、30-2は、第1ゲート電極32,32-1と第1ソース電極33、33-1に沿って配置されている。 A main first drain electrode 44 is provided on the opposite side of the active region 48 from the main source electrode 42. The main first drain electrode 44 has a plurality of finger-like first drain electrodes 30, 30-1, 30-2. , a plurality of first drain electrodes 30, 30-1, 30-2 are arranged along the first gate electrodes 32, 32-1 and the first source electrodes 33, 33-1.

活性領域48のメインソース電極42と逆側にメイン第2ドレイン電極46を備え、メイン第2ドレイン電極46は、フィンガー状の複数の第2ドレイン電極38、38-1、38-2を有し、複数の第2ドレイン電極38、38-1、38-2は、第2ゲート電極36,36-1と第2ソース電極35、35-1に沿って配置されている。 A main second drain electrode 46 is provided on the opposite side of the active region 48 from the main source electrode 42. The main second drain electrode 46 has a plurality of finger-like second drain electrodes 38, 38-1, 38-2. , a plurality of second drain electrodes 38, 38-1, 38-2 are arranged along the second gate electrodes 36, 36-1 and the second source electrodes 35, 35-1.

本電極パターンの配置は、第1ドレイン電極と第2ドレイン電極を、共通ソース電極を挟んで横方向に分離する配置としたため、それぞれの電極パターンが交差すること無く、平面的に配置できる。 Since the electrode patterns are arranged such that the first drain electrode and the second drain electrode are separated in the horizontal direction with the common source electrode interposed therebetween, the electrode patterns can be arranged in a plane without intersecting each other.

<半導体リレー素子の基本ユニットB>
図10は、本発明の半導体リレー素子の基本ユニットBの平面図である。基本ユニットAは、半導体リレーの2つの半導体スイッチを横に配置した構造であるのに対して、半導体リレーの基本ユニットBは、半導体リレーの2つの半導体スイッチを縦に配置した構造である。
<Basic unit B of semiconductor relay element>
FIG. 10 is a plan view of the basic unit B of the semiconductor relay device of the present invention. The basic unit A has a structure in which two semiconductor switches of a semiconductor relay are arranged horizontally, whereas the basic unit B of a semiconductor relay has a structure in which two semiconductor switches of a semiconductor relay are arranged vertically.

破線で示した活性領域48を貫いてメインソース電極を兼ねた共通ソース電極34を備えている。活性領域48には、共通ソース電極34の一方の側にフィンガー状の第1ソース電極33を備えている。活性領域48には、共通ソース電極34の他方の側にフィンガー状の第2ソース電極35を備えている。 A common source electrode 34 also serving as a main source electrode is provided through an active region 48 indicated by a broken line. The active region 48 is provided with finger-like first source electrodes 33 on one side of the common source electrode 34 . The active region 48 is provided with a finger-like second source electrode 35 on the other side of the common source electrode 34 .

第1ゲート電極32は、第1ソース電極33を囲み、さらに共通ソース電極34に沿って配置されている。第2ゲート電極36は、第2ソース電極35を囲み、さらに共通ソース電極34に沿って配置されている。第1ゲート電極32と第2ゲート電極36は、電子走行層及び電子供給層を含まない不活性領域50において直列に接続されている。 The first gate electrode 32 surrounds the first source electrode 33 and is arranged along the common source electrode 34 . A second gate electrode 36 surrounds the second source electrode 35 and is arranged along the common source electrode 34 . The first gate electrode 32 and the second gate electrode 36 are connected in series in an inactive region 50 that does not include an electron transport layer and an electron supply layer.

活性領域48に、メイン第1ドレイン電極44とフィンガー状の2個の第1ドレイン電極30、30-1を備え、メイン第1ドレイン電極44とフィンガー状の2個の第1ドレイン電極30、30-1は、第1ゲート電極32を囲んで配置されている。活性領域48に、メイン第2ドレイン電極46とフィンガー状の2個の第2ドレイン電極38、38-1を備え、メイン第2ドレイン電極46とフィンガー状の2個の第2ドレイン電極38、38-1は、第2ゲート電極を囲んで配置されている。 The active region 48 is provided with a main first drain electrode 44 and two finger-shaped first drain electrodes 30, 30-1. −1 are arranged surrounding the first gate electrode 32 . The active region 48 is provided with a main second drain electrode 46 and two finger-shaped second drain electrodes 38, 38-1. -1 are arranged surrounding the second gate electrode.

図11は、図10で示した半導体リレー素子の基本ユニットBのX1-Y1、X2-Y2、X3-Y3の模式的断面図である。図11の(A)はX1-Y1断面、(B)はX2-Y2断面、(C)はX3-Y3断面を示している。いずれも図3で示したと同様に、活性領域の電子供給層18上に、第1ドレイン電極30と、第1ゲート電極32と、第1ソース電極と第2ソース電極が共有された共通ソース電極34と、第2ゲート電極36と、第2ドレイン電極38とが順に配置されている。即ち、全活性領域が各配線パターンを含めて有効に活用された半導体リレー構造であることが分かる。 FIG. 11 is a schematic cross-sectional view taken along lines X1-Y1, X2-Y2, and X3-Y3 of the basic unit B of the semiconductor relay element shown in FIG. In FIG. 11, (A) shows the X1-Y1 cross section, (B) shows the X2-Y2 cross section, and (C) shows the X3-Y3 cross section. 3, on the electron supply layer 18 in the active region, a first drain electrode 30, a first gate electrode 32, and a common source electrode in which the first source electrode and the second source electrode are shared. 34, a second gate electrode 36, and a second drain electrode 38 are arranged in this order. That is, it can be seen that the semiconductor relay structure effectively utilizes the entire active region including each wiring pattern.

<基本ユニットBによる実施例>
図12は、基本ユニットBを複数並べて並列接続させた半導体リレー素子の平面図である。
<Embodiment using basic unit B>
FIG. 12 is a plan view of a semiconductor relay device in which a plurality of basic units B are arranged and connected in parallel.

破線で示した活性領域48を貫いてメインソース電極を兼ねた共通ソース電極34を備えている。活性領域48には、共通ソース電極34の一方の側にフィンガー状の複数の第1ソース電極33-1、33-2、33-3、33-4を備えている。活性領域48には、共通ソース電極34の他方の側にフィンガー状の複数の第2ソース電極35-1、35-2、35-3、35-4を備えている。 A common source electrode 34 also serving as a main source electrode is provided through an active region 48 indicated by a broken line. The active region 48 is provided with a plurality of finger-like first source electrodes 33-1, 33-2, 33-3, 33-4 on one side of the common source electrode . The active region 48 is provided with a plurality of finger-like second source electrodes 35-1, 35-2, 35-3, and 35-4 on the other side of the common source electrode .

複数の第1ゲート電極32-1、32-2、32-3、32-4は、複数の第1ソース電極33-1、33-2、33-3、33-4を囲んで共通ソース電極34に沿って直列に接続されている。複数の第2ゲート電極36-1、36-2、36-3、36-4は、複数の第2ソース電極35-1、35-2、35-3、35-4を囲んで共通ソース電極34に沿って配置され直列に接続されている。 A plurality of first gate electrodes 32-1, 32-2, 32-3 and 32-4 surround a plurality of first source electrodes 33-1, 33-2, 33-3 and 33-4 to form a common source electrode. 34 are connected in series. A plurality of second gate electrodes 36-1, 36-2, 36-3 and 36-4 surround a plurality of second source electrodes 35-1, 35-2, 35-3 and 35-4 to form a common source electrode. 34 and connected in series.

複数の第1ゲート電極32-1、32-2、32-3、32-4と複数の第2ゲート電極36-1、36-2、36-3、36-4は、電子走行層及び電子供給層を含まない不活性領域50において直列に接続されている。 The plurality of first gate electrodes 32-1, 32-2, 32-3, 32-4 and the plurality of second gate electrodes 36-1, 36-2, 36-3, 36-4 are electron transport layers and electron transport layers. They are connected in series in an inactive region 50 that does not contain a supply layer.

活性領域48に、メイン第1ドレイン電極44とフィンガー状の複数の第1ドレイン電極30-1、30-2、30-3、30-4、30-5を備え、メイン第1ドレイン電極44とフィンガー状の複数の第1ドレイン電極30-1、30-2、30-3、30-4、30-5で複数の第1ゲート電極32-1、32-2、32-3、32-4を囲んで配置されている。活性領域48に、メイン第2ドレイン電極46とフィンガー状の複数の第2ドレイン電極38-1、38-2、38-3、38-4、38-5を備え、メイン第2ドレイン電極46とフィンガー状の複数の第2ドレイン電極38-1、38-2、38-3、38-4、38-5で複数の第2ゲート電極36-1、36-2、36-3、36-4を囲んで配置されている。 The active region 48 is provided with a main first drain electrode 44 and a plurality of finger-like first drain electrodes 30-1, 30-2, 30-3, 30-4, and 30-5. A plurality of finger-like first drain electrodes 30-1, 30-2, 30-3, 30-4, and 30-5 form a plurality of first gate electrodes 32-1, 32-2, 32-3, and 32-4. are placed around the The active region 48 is provided with a main second drain electrode 46 and a plurality of finger-like second drain electrodes 38-1, 38-2, 38-3, 38-4, and 38-5. A plurality of finger-like second drain electrodes 38-1, 38-2, 38-3, 38-4 and 38-5 form a plurality of second gate electrodes 36-1, 36-2, 36-3 and 36-4. are placed around the

この電極パターンの配置により、複数の第1ドレイン電極と複数の第2ドレイン電極を、共通ソース電極を挟んで縦方向に分離することができ、それぞれの電極パターンが交差すること無く、平面的に配置できる。 With this arrangement of the electrode patterns, the plurality of first drain electrodes and the plurality of second drain electrodes can be vertically separated with the common source electrode interposed therebetween. can be placed.

<基本ユニットBを応用した実施例>
図13は、縦型に配列した半導体リレー素子の基本ユニットBの電極配置を同じにして、2つに分割した活性領域に2つの半導体スイッチを複数配置した実施例を示す図である。電極配置は、図12で示した電極配置と同じであるが、2つの半導体スイッチのソース同士が共通ソース電極を介して接続されている。第1活性領域48-1と第2活性領域48-2に活性領域を分割したことにより、半導体リレーの第1半導体スイッチ領域及び第2半導体スイッチ領域のキャリアが半導体素子内部を相互に移動できなくなる。このため、半導体リレーの第1半導体スイッチ領域及び第2半導体スイッチ領域のキャリアが半導体素子内部を相互に移動可能な場合に比べれば、導通損失の低減効果は少ない。ただし、個別チップの半導体スイッチを直列接続した場合に比べ、導通損失を低減させることはできる。
<Embodiment applying basic unit B>
FIG. 13 is a diagram showing an embodiment in which a plurality of two semiconductor switches are arranged in two divided active regions with the same electrode arrangement of the basic unit B of semiconductor relay elements arranged vertically. The electrode arrangement is the same as that shown in FIG. 12, but the sources of the two semiconductor switches are connected via a common source electrode. By dividing the active region into the first active region 48-1 and the second active region 48-2, the carriers in the first semiconductor switch region and the second semiconductor switch region of the semiconductor relay cannot mutually move inside the semiconductor element. . Therefore, compared with the case where the carriers in the first semiconductor switch region and the second semiconductor switch region of the semiconductor relay can mutually move inside the semiconductor element, the effect of reducing the conduction loss is small. However, the conduction loss can be reduced compared to the case where the semiconductor switches of individual chips are connected in series.

<半導体リレーモジュールA>
図14は、本発明の半導体リレー素子62を用いた半導体リレーモジュールA60の回路構成を示す図である。
<Semiconductor relay module A>
FIG. 14 is a diagram showing the circuit configuration of a semiconductor relay module A60 using the semiconductor relay element 62 of the present invention.

半導体リレーモジュールA60は、半導体リレー素子62と制御回路63から構成されている。半導体リレー素子62の第1ドレイン端子3と第2ドレイン端子4は半導体リレーモジュールA60の出力端子となっている。第1ドレイン端子3と第2ドレイン端子4に制御する負荷への入力を接続して、負荷への入力の開閉を行う。制御回路63は、半導体リレー素子62の導通又は開放の動作を制御する。 A semiconductor relay module A60 is composed of a semiconductor relay element 62 and a control circuit 63 . The first drain terminal 3 and the second drain terminal 4 of the semiconductor relay element 62 are output terminals of the semiconductor relay module A60. The input to the load to be controlled is connected to the first drain terminal 3 and the second drain terminal 4 to switch the input to the load. The control circuit 63 controls conduction or opening of the semiconductor relay element 62 .

この制御回路63は、半導体リレー素子62への駆動バイアス信号を供給する駆動バイアス信号供給を含んでいる。さらに、入出力電圧の検出部、導通電流検出部や、半導体スイッチ温度検出部等を含んでいてもよい。 This control circuit 63 includes a drive bias signal supply that supplies a drive bias signal to the semiconductor relay element 62 . Furthermore, an input/output voltage detection section, a conduction current detection section, a semiconductor switch temperature detection section, and the like may be included.

<半導体リレーモジュールB>
図15は、本発明の半導体リレー素子62を用いた他の半導体リレーモジュールB65の回路構成を示す図である。
<Semiconductor relay module B>
FIG. 15 is a diagram showing the circuit configuration of another semiconductor relay module B65 using the semiconductor relay element 62 of the present invention.

半導体リレーモジュールB65は、半導体リレー素子62と充放電回路66と発振回路68から構成されている。さらに、入出力電圧の検出部、導通電流検出部や、半導体スイッチ温度検出部等を含んでいてもよい。半導体リレー素子62の第1ドレイン端子3と第2ドレイン端子4は半導体リレーモジュール60の出力端子となっている。第1ドレイン端子3と第2ドレイン端子4に制御する負荷への入力を接続して、負荷への入力の開閉を行う。 The semiconductor relay module B65 is composed of a semiconductor relay element 62, a charge/discharge circuit 66, and an oscillation circuit 68. As shown in FIG. Furthermore, an input/output voltage detection section, a conduction current detection section, a semiconductor switch temperature detection section, and the like may be included. The first drain terminal 3 and the second drain terminal 4 of the semiconductor relay element 62 are output terminals of the semiconductor relay module 60 . The input to the load to be controlled is connected to the first drain terminal 3 and the second drain terminal 4 to switch the input to the load.

充放電回路66は、発振回路68からの駆動信号に対応して第1半導体スイッチQ1と第2半導体スイッチQ2のゲート容量を充放電して、半導体リレーの開閉を行う。発振回路68は、半導体リレーの開閉を行うために入力端子64に印加される入力信号を、フォトダイオードアレイ、発振周波数発生回路や昇圧回路等により制御し、充放電回路66へ駆動信号を出力する。 The charging/discharging circuit 66 charges/discharges the gate capacitances of the first semiconductor switch Q1 and the second semiconductor switch Q2 in response to the drive signal from the oscillator circuit 68, thereby opening and closing the semiconductor relay. The oscillation circuit 68 controls the input signal applied to the input terminal 64 to open and close the semiconductor relay by using a photodiode array, an oscillation frequency generation circuit, a booster circuit, etc., and outputs a drive signal to the charge/discharge circuit 66 . .

半導体リレーモジュールB65は、大電流を流す用途においても、確実な駆動が可能となると共に、回路全体を小型化・簡素化することができる。 The semiconductor relay module B65 can be reliably driven even in applications where a large current flows, and the entire circuit can be made smaller and simpler.

図16は、半導体リレーモジュールB65を使用して、負荷70への直流電源72を開閉する場合の回路図である。 FIG. 16 is a circuit diagram for opening and closing the DC power supply 72 to the load 70 using the semiconductor relay module B65.

直流電源72と、負荷70と、半導体リレーモジュールB65とで構成され、半導体リレーモジュールB65は、直流電源72と負荷70との間に設けられ、直流電源72と負荷70とを短絡又は開放する。半導体リレーモジュールB65の発振回路68は、例えば、直流電源72の電圧よりも高く、かつ、第1半導体スイッチQ1及び第2半導体スイッチQ2のゲート閾値電圧Vth以上の正の駆動電圧を充放電回路66に印加する。 It is composed of a DC power supply 72, a load 70, and a semiconductor relay module B65. The oscillation circuit 68 of the semiconductor relay module B65 applies a positive drive voltage, which is higher than the voltage of the DC power supply 72 and is equal to or higher than the gate threshold voltage Vth of the first semiconductor switch Q1 and the second semiconductor switch Q2, to the charge/discharge circuit. 66.

充放電回路66では、駆動電圧により第1半導体スイッチQ1及び第2半導体スイッチQ2のゲート容量を充放電してオン・オフすることにより、半導体リレー素子62の開閉を行う。第1半導体スイッチQ1及び第2半導体スイッチQ2がオン状態になると、直流電源72から負荷70へ電力が供給される。 In the charging/discharging circuit 66, the semiconductor relay element 62 is opened/closed by charging/discharging the gate capacitances of the first semiconductor switch Q1 and the second semiconductor switch Q2 with the drive voltage to turn them ON/OFF. When the first semiconductor switch Q1 and the second semiconductor switch Q2 are turned on, power is supplied from the DC power supply 72 to the load 70 .

図17は、半導体リレーモジュールB65の充放電回路66の一例を説明する図である。充放電回路66は、ノーマリ―オンとなるデプレッション型の第3半導体スイッチQ3と、抵抗又はダイオード等のディスクリート素子73から構成されている。第3半導体スイッチQ3の第3ドレインと第3ゲートは、発振回路68に接続されている。第3半導体スイッチQ3の第3ゲートと第3ソースには、ディスクリート素子73が接続されている。 FIG. 17 is a diagram illustrating an example of the charge/discharge circuit 66 of the semiconductor relay module B65. The charging/discharging circuit 66 is composed of a normally-on depression type third semiconductor switch Q3 and a discrete element 73 such as a resistor or a diode. A third drain and a third gate of the third semiconductor switch Q3 are connected to the oscillation circuit 68. As shown in FIG. A discrete element 73 is connected to the third gate and third source of the third semiconductor switch Q3.

発振回路68からの駆動信号が充放電回路66の第3半導体スイッチQ3の第3ドレインに印加されると、デプレッション型の第3半導体スイッチQ3はオン状態であり、第3ドレイン73に電流が流れると、ディスクリート素子73の両端に電位差が発生し、第3ゲートに負の電圧が印加される。この電位差によってデプレッション型の第3半導体スイッチQ3はオフとなる。そして、第1半導体スイッチQ1の第1ゲートと、第2半導体スイッチQ2の第2ゲートに印加された充放電回路66の出力電圧が、閾値電圧Vthよりも大きくなると、第1半導体スイッチQ1と第2半導体スイッチQ2がオンになり、半導体リレーがオン状態となる When the driving signal from the oscillation circuit 68 is applied to the third drain of the third semiconductor switch Q3 of the charging/discharging circuit 66, the third semiconductor switch Q3 of depletion type is in the ON state, and current flows through the third drain 73. , a potential difference is generated across the discrete element 73, and a negative voltage is applied to the third gate. This potential difference turns off the depletion-type third semiconductor switch Q3. When the output voltage of the charging/discharging circuit 66 applied to the first gate of the first semiconductor switch Q1 and the second gate of the second semiconductor switch Q2 becomes higher than the threshold voltage Vth , the first semiconductor switch Q1 The second semiconductor switch Q2 is turned on, and the semiconductor relay is turned on.

一方、発振回路68からの駆動信号がオフになると、発振回路68からの駆動信号が無く、ディスクリート素子73の両端に電位差は発生しなくなるため、デプレッション型の第3半導体スイッチQ3はオン状態となる。その結果、第1半導体スイッチQ1の第1ゲートと第1ソース、及び、第2半導体スイッチQ2の第2ゲートと第2ソースがこのデプレッション型の第3半導体スイッチQ3でショートされ、半導体リレー素子62がオフ状態となる。 On the other hand, when the drive signal from the oscillation circuit 68 is turned off, there is no drive signal from the oscillation circuit 68, and no potential difference occurs across the discrete element 73, so that the depletion-type third semiconductor switch Q3 is turned on. . As a result, the first gate and first source of the first semiconductor switch Q1 and the second gate and second source of the second semiconductor switch Q2 are short-circuited by the depression-type third semiconductor switch Q3, and the semiconductor relay element 62 is turned off.

充放電回路66で使用されている第3半導体スイッチは、上記説明のようにデプレッション型である。このため、高耐圧でデプレッション型のGaN-HEMTが好適である。GaN-HEMTの基本構造は本来デプレッション型であり、ゲート電極に様々な技術を適用してノーマリーオフのエンハンスメント型にしている。従って、充放電回路66で使用されている第3半導体スイッチQ3は、エンハンスメント型とする技術を適用することなく使用可能である。 The third semiconductor switch used in the charge/discharge circuit 66 is of the depletion type as described above. For this reason, a depletion-type GaN-HEMT with a high breakdown voltage is suitable. The basic structure of a GaN-HEMT is originally a depletion type, and is made into a normally-off enhancement type by applying various techniques to the gate electrode. Therefore, the third semiconductor switch Q3 used in the charge/discharge circuit 66 can be used without applying enhancement-type technology.

本発明の半導体リレー素子62は、GaN-HEMTを使用しており、第3半導体スイッチQ3も容易に同一のチップに搭載でき、これにより更なる半導体リレーモジュールの小型化が図れる。 The semiconductor relay element 62 of the present invention uses a GaN-HEMT, and the third semiconductor switch Q3 can be easily mounted on the same chip, thereby further miniaturizing the semiconductor relay module.

<第3半導体スイッチを搭載した半導体リレー素子の基本ユニットC>
図18は、半導体リレーを構成する第1半導体スイッチQ1と第2半導体スイッチQ2に、第3半導体スイッチQ3を加えた半導体リレー素子の回路構成を示す図である。第1半導体スイッチQ1の第1ゲートと第2半導体スイッチQ2の第2ゲートに、第3半導体スイッチQ3の第3ドレインが接続され、第1半導体スイッチQ1の第1ソースと第2半導体スイッチQ2の第2ソースに、第3半導体スイッチQ3の第3ソースが接続されている。第3半導体スイッチQ3の第3ゲートは、補助ゲート端子5に接続され、外部にインピーダンス素子が接続される。
<Basic Unit C of Semiconductor Relay Element Mounted with Third Semiconductor Switch>
FIG. 18 is a diagram showing the circuit configuration of a semiconductor relay element in which a third semiconductor switch Q3 is added to the first semiconductor switch Q1 and the second semiconductor switch Q2 that constitute a semiconductor relay. The third drain of the third semiconductor switch Q3 is connected to the first gate of the first semiconductor switch Q1 and the second gate of the second semiconductor switch Q2, and the first source of the first semiconductor switch Q1 and the second gate of the second semiconductor switch Q2 are connected. A third source of the third semiconductor switch Q3 is connected to the second source. A third gate of the third semiconductor switch Q3 is connected to the auxiliary gate terminal 5 and externally connected to an impedance element.

図19は、第3半導体スイッチを搭載した半導体リレー素子の基本ユニットを示す平面図である。 FIG. 19 is a plan view showing a basic unit of a semiconductor relay device equipped with a third semiconductor switch.

電子走行層及び電子供給層を含む第1活性領域48-1と、電子走行層及び電子供給層を含む第2活性領域48-2と、電子走行層及び電子供給層を含まない不活性領域50とを備えている。 A first active region 48-1 including an electron transit layer and an electron supply layer, a second active region 48-2 including an electron transit layer and an electron supply layer, and an inactive region 50 not including an electron transit layer and an electron supply layer. and

第1活性領域48-1には、電子供給層上に、第1ドレイン電極30と、第1ゲート電極32と、第1ソース電極と第2ソース電極を共有した共通ソース電極34と、第2ゲート電極36と、第2ドレイン電極38とが順に配置されている。 The first active region 48-1 includes, on the electron supply layer, a first drain electrode 30, a first gate electrode 32, a common source electrode 34 sharing the first source electrode and the second source electrode, and a second A gate electrode 36 and a second drain electrode 38 are arranged in order.

第2活性領域48-2には、電子供給層上に、第3ドレイン電極74と、第3ゲート電極76と、第3ソース電極78と、が順に配置されている。 In the second active region 48-2, a third drain electrode 74, a third gate electrode 76, and a third source electrode 78 are arranged in this order on the electron supply layer.

第1ゲート電極32と第2ゲート電極36と第3ドレイン電極74が接続され、共通ソース電極34と第3ソース電極78がメインソース電極42により接続されている。 The first gate electrode 32 , the second gate electrode 36 and the third drain electrode 74 are connected, and the common source electrode 34 and the third source electrode 78 are connected by the main source electrode 42 .

電子走行層及び電子供給層を含む第1活性領域48-1と電子走行層及び電子供給層を含む第2活性領域48-2は、同じ積層構造であり、半導体リレーを形成する第1活性領域48-1の第1ゲート電極32と第2ゲート電極36は、エンハンスメント型とする構造が適用されているが、第2活性領域の第3ゲート電極76は、デプレッション型でよいため、エンハンスメント型とする構造を適用する必要が無い。 The first active region 48-1 including the electron transit layer and the electron supply layer and the second active region 48-2 including the electron transit layer and the electron supply layer have the same laminated structure, forming a semiconductor relay. The first gate electrode 32 and the second gate electrode 36 of 48-1 are of the enhancement type, but the third gate electrode 76 of the second active region may be of the depletion type, so it is of the enhancement type. There is no need to apply a structure that

<第3半導体スイッチを搭載した半導体リレー素子の基本ユニットCによる実施例1>
図20は、第3半導体スイッチを備えた半導体リレー素子の基本ユニットCによる実施例1を示す図である。電子走行層及び電子供給層を含む第1活性領域48-1と、電子走行層及び電子供給層を含む第2活性領域48-2と、電子走行層及び電子供給層を含まない不活性領域50を備えている。第1活性領域48-1には、第1半導体スイッチQ1と第2半導体スイッチQ2により半導体リレーが形成されている。第2活性領域48-2には、第3半導体スイッチQ3が形成されている。
<Embodiment 1 by Basic Unit C of Semiconductor Relay Element Mounting Third Semiconductor Switch>
FIG. 20 is a diagram showing Example 1 by the basic unit C of the semiconductor relay element having the third semiconductor switch. A first active region 48-1 including an electron transit layer and an electron supply layer, a second active region 48-2 including an electron transit layer and an electron supply layer, and an inactive region 50 not including an electron transit layer and an electron supply layer. It has A semiconductor relay is formed in the first active region 48-1 by the first semiconductor switch Q1 and the second semiconductor switch Q2. A third semiconductor switch Q3 is formed in the second active region 48-2.

不活性領域50にメインソース電極42を備え、メインソース電極42は、第1活性領域48-1を貫くフィンガー状の複数の共通ソース電極34、34-1、34-2を備えている。 A main source electrode 42 is provided in the inactive region 50, and the main source electrode 42 is provided with a plurality of finger-like common source electrodes 34, 34-1, 34-2 penetrating the first active region 48-1.

第1活性領域48-1を貫くフィンガー状の複数の第1ゲート電極32、32-1、32-2とフィンガー状の複数の第2ゲート電極36、36-1、36-2が、複数の共通ソース電極34、34-1、34-2の両側に配置され、不活性領域50においてゲート配線パターン40により複数の共通ソース電極を囲んで直列に接続されている。 A plurality of finger-shaped first gate electrodes 32, 32-1, 32-2 penetrating the first active region 48-1 and a plurality of finger-shaped second gate electrodes 36, 36-1, 36-2 They are arranged on both sides of the common source electrodes 34, 34-1, and 34-2, and are connected in series by the gate wiring pattern 40 in the inactive region 50 so as to surround the plurality of common source electrodes.

不活性領域50にメイン第1ドレイン電極44を備え、メイン第1ドレイン電極44から第1活性領域48-1を貫くフィンガー状の複数の第1ドレイン電極30、30-1を有している。さらに、不活性領域50には、メイン第2ドレイン電極46を備え、メイン第2ドレイン電極46から第1活性領域48-1を貫くフィンガー状の複数の第2ドレイン電極38、38-1が備えられている。 A main first drain electrode 44 is provided in the inactive region 50, and a plurality of finger-like first drain electrodes 30, 30-1 extending from the main first drain electrode 44 through the first active region 48-1 are provided. Further, the inactive region 50 is provided with a main second drain electrode 46 and a plurality of finger-like second drain electrodes 38, 38-1 extending from the main second drain electrode 46 through the first active region 48-1. It is

メイン第1ドレイン電極44とメイン第2ドレイン電極46は、メインソース電極42に対して第1活性領域48-1を挟んで逆側に配置され、フィンガー状の複数の第1ドレイン電極30、30-1とフィンガー状の複数の第2ドレイン電極38、38-1は、複数の第1ゲート電極32、32-1、32-2と複数の第2ゲート電極36、36-1、36-2の間に、交互に配置されている。 The main first drain electrode 44 and the main second drain electrode 46 are arranged on opposite sides of the main source electrode 42 with the first active region 48-1 interposed therebetween. -1 and a plurality of finger-like second drain electrodes 38, 38-1 are connected to a plurality of first gate electrodes 32, 32-1, 32-2 and a plurality of second gate electrodes 36, 36-1, 36-2. are alternately arranged between

第2活性領域48-2には、第3ドレイン電極74、第3ゲート電極76と第3ソース電極78が順に配置されている。 A third drain electrode 74, a third gate electrode 76 and a third source electrode 78 are arranged in this order in the second active region 48-2.

第1ゲート電極32、32-1、32-2と第2ゲート電極36、36-1、36-2と第3ドレイン電極74が接続され、メインソース電極42と第3ソース電極78が接続されている。 The first gate electrodes 32, 32-1, 32-2, the second gate electrodes 36, 36-1, 36-2 and the third drain electrode 74 are connected, and the main source electrode 42 and the third source electrode 78 are connected. ing.

<第3半導体スイッチを備えた半導体リレー素子の基本ユニットCによる実施例2>
図21は、第3半導体スイッチを備えた半導体リレー素子の基本ユニットCによる実施例2を示す図である。基本ユニットCは、電子走行層及び電子供給層を含む第1活性領域48-1と、電子走行層及び電子供給層を含む第2活性領域48-2と、電子走行層及び電子供給層を含まない不活性領域50を備えている。第1活性領域48-1には、第1半導体スイッチQ1と第2半導体スイッチQ2により半導体リレーが形成されている。第2活性領域48-2には、第3半導体スイッチQ3が形成されている。
<Embodiment 2 by Basic Unit C of Semiconductor Relay Element Equipped with Third Semiconductor Switch>
FIG. 21 is a diagram showing a second embodiment of the basic unit C of the semiconductor relay element having the third semiconductor switch. The basic unit C includes a first active region 48-1 including an electron transit layer and an electron supply layer, a second active region 48-2 including an electron transit layer and an electron supply layer, and an electron transit layer and an electron supply layer. It has an inactive region 50 where no A semiconductor relay is formed in the first active region 48-1 by the first semiconductor switch Q1 and the second semiconductor switch Q2. A third semiconductor switch Q3 is formed in the second active region 48-2.

第1活性領域48-1を貫いてメインソース電極を兼ねた共通ソース電極34を備えている。第1活性領域48-1には、共通ソース電極34の一方の側にフィンガー状の複数の第1ソース電極33-1、33-2、33-3、33-4を備えている。活性領域48には、共通ソース電極34の他方の側にフィンガー状の複数の第2ソース電極35-1、35-2、35-3、35-4を備えている。 A common source electrode 34 that also serves as a main source electrode is provided through the first active region 48-1. The first active region 48-1 is provided with a plurality of finger-like first source electrodes 33-1, 33-2, 33-3, 33-4 on one side of the common source electrode . The active region 48 is provided with a plurality of finger-like second source electrodes 35-1, 35-2, 35-3, and 35-4 on the other side of the common source electrode .

複数の第1ゲート電極32-1、32-2、32-3、32-4は、複数の第1ソース電極33-1、33-2、33-3、33-4を囲んで共通ソース電極34に沿って直列に接続されている。複数の第2ゲート電極36-1、36-2、36-3、36-4は、複数の第2ソース電極35-1、35-2、35-3、35-4を囲んで共通ソース電極に沿って配置され直列に接続されている。 A plurality of first gate electrodes 32-1, 32-2, 32-3 and 32-4 surround a plurality of first source electrodes 33-1, 33-2, 33-3 and 33-4 to form a common source electrode. 34 are connected in series. A plurality of second gate electrodes 36-1, 36-2, 36-3 and 36-4 surround a plurality of second source electrodes 35-1, 35-2, 35-3 and 35-4 to form a common source electrode. are arranged along and connected in series.

複数の第1ゲート電極32-1、32-2、32-3、32-4と複数の第2ゲート電極36-1、36-2、36-3、36-4は、電子走行層及び電子供給層を含まない不活性領域50において直列に接続されている。 The plurality of first gate electrodes 32-1, 32-2, 32-3, 32-4 and the plurality of second gate electrodes 36-1, 36-2, 36-3, 36-4 are electron transport layers and electron transport layers. They are connected in series in an inactive region 50 that does not contain a supply layer.

第1活性領域48-1に、メイン第1ドレイン電極44とフィンガー状の複数の第1ドレイン電極30-1、30-2、30-3、30-4、30-5を備え、メイン第1ドレイン電極44とフィンガー状の複数の第1ドレイン電極30-1、30-2、30-3、30-4、30-5で複数の第1ゲート電極32-1、32-2、32-3、32-4を囲んで配置されている。第1活性領域48-1に、メイン第2ドレイン電極46とフィンガー状の複数の第2ドレイン電極38-1、38-2、38-3、38-4、38-5を備え、メイン第2ドレイン電極46とフィンガー状の複数の第2ドレイン電極38-1、38-2、38-3、38-4、38-5で複数の第2ゲート電極36-1、36-2、36-3、36-4を囲んで配置されている。 A main first drain electrode 44 and a plurality of finger-like first drain electrodes 30-1, 30-2, 30-3, 30-4, and 30-5 are provided in the first active region 48-1. The drain electrode 44 and the finger-like first drain electrodes 30-1, 30-2, 30-3, 30-4, and 30-5 form a plurality of first gate electrodes 32-1, 32-2, and 32-3. , 32-4. The first active region 48-1 is provided with a main second drain electrode 46 and a plurality of finger-like second drain electrodes 38-1, 38-2, 38-3, 38-4, 38-5. The drain electrode 46 and the plurality of finger-like second drain electrodes 38-1, 38-2, 38-3, 38-4, 38-5 form a plurality of second gate electrodes 36-1, 36-2, 36-3. , 36-4.

第2活性領域48-2には、第3ドレイン電極74、第3ゲート電極76と第3ソース電極78が順に配置されている。 A third drain electrode 74, a third gate electrode 76 and a third source electrode 78 are arranged in this order in the second active region 48-2.

第1ゲート電極32、32-1、32-2と第2ゲート電極36、36-1、36-2と第3ドレイン電極74が接続され、共通ソース電極34と第3ソース電極78が接続されている。 The first gate electrodes 32, 32-1, 32-2, the second gate electrodes 36, 36-1, 36-2 and the third drain electrode 74 are connected, and the common source electrode 34 and the third source electrode 78 are connected. ing.

この電極パターンの配置により、複数の第1ドレイン電極と複数の第2ドレイン電極は、共通ソース電極を挟んで縦方向に分離させることができ、第3半導体スイッQ3との接続も、それぞれの電極パターンが交差すること無く、平面的に配置できる。 Due to this arrangement of the electrode patterns, the plurality of first drain electrodes and the plurality of second drain electrodes can be separated in the vertical direction with the common source electrode interposed therebetween, and the connection with the third semiconductor switch Q3 can also be made between the respective electrodes. Patterns can be laid out in a plane without crossing each other.

<第3半導体スイッチを搭載した半導体リレー素子による半導体リレーモジュール>
図22は、第3半導体スイッチを搭載した半導体リレー素子80による半導体リレーモジュールC82を示す図である。半導体リレーモジュールC82は、第3半導体スイッチを搭載した半導体リレー素子80と、抵抗やダイオード等のディスクリート素子73と、発振回路68から構成されている。破線で示した充放電回路66の第3半導体スイッチQ3を、半導体リレー素子と一体化して形成したため、半導体モジュールC82は半導体モジュールA60や半導体モジュールB65よりもさらに小型化が可能である。
<Semiconductor relay module using a semiconductor relay element equipped with a third semiconductor switch>
FIG. 22 is a diagram showing a semiconductor relay module C82 with a semiconductor relay element 80 mounted with a third semiconductor switch. The semiconductor relay module C82 is composed of a semiconductor relay element 80 mounted with a third semiconductor switch, a discrete element 73 such as a resistor or a diode, and an oscillation circuit 68 . Since the third semiconductor switch Q3 of the charging/discharging circuit 66 indicated by the dashed line is integrated with the semiconductor relay element, the semiconductor module C82 can be made even smaller than the semiconductor module A60 and the semiconductor module B65.

半導体リレーの充放電回路66は、第3半導体スイッチQ3を用いて、様々な回路構成に展開が可能である。例えば、電流検出回路等である。このため、第3半導体スイッチQ3を、半導体スイッチ素子の内部で半導体リレー素子に接続することなく単独で存在させて、第3ドレイン電極74、第3ゲート電極76と第3ソース電極78を半導体スイッチ素子の外部に取り出す端子に接続することもできる。 The charging/discharging circuit 66 of the semiconductor relay can be developed into various circuit configurations using the third semiconductor switch Q3. For example, a current detection circuit or the like. For this reason, the third semiconductor switch Q3 is made to exist alone without being connected to the semiconductor relay element inside the semiconductor switch element, and the third drain electrode 74, the third gate electrode 76 and the third source electrode 78 are connected to the semiconductor switch element. It can also be connected to a terminal taken out of the device.

以上、本発明の実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications and applications are possible without departing from the gist of the present invention.

Q1 第1半導体スイッチ
Q2 第2半導体スイッチ
Q3 第3半導体スイッチ
S1 第1ソース
G1 第1ゲート
D1 第1ドレイン
S2 第2ソース
G2 第2ゲート
D2 第2ドレイン
S3 第3ソース
G3 第3ゲート
D3 第3ドレイン
1 ソース端子
2 ゲート端子
3 第1ドレイン端子
4 第2ドレイン端子
5 補助ゲート端子
10 GaN-HEMTの構造
12 基板
14 バッファ層
16 電子走行層
18 電子供給層
20 保護膜
22 ソース電極
24 ゲート電極
26 ドレイン電極
30、30-1、30-2、30-3、30-4、30-5 第1ドレイン電極
32、32-1、32-2、32-3、32-4 第1ゲート電極
33、33-1、33-2、33-3、33-4 第1ソース電極
34、34-1、34-2 共通ソース電極
35、35-1、35-2、35-3、35-4 第2ソース電極
36、36-1、36-2、36-3、36-4 第2ゲート電極
38、38-1、38-2、38-3、38-4、38-5 第2ドレイン電極
40 ゲート配線パターン
42 メインソース電極
44 メイン第1ドレイン電極
46 メイン第2ドレイン電極
48 活性領域
48-1 第1活性領域
48-2 第2活性領域
50 不活性領域
60 半導体リレーモジュールA
62 半導体リレー素子
63 制御回路
64 入力端子
65 半導体リレーモジュールB
66 充放電回路
68 発振回路
70 負荷
72 直流電源
73 ディスクリート素子
74 第3ドレイン電極
76 第3ゲート電極
78 第3ソース電極
80 第3半導体スイッチを搭載した半導体リレー素子
82 半導体リレーモジュールC
Q1 First semiconductor switch Q2 Second semiconductor switch Q3 Third semiconductor switch S1 First source G1 First gate D1 First drain S2 Second source G2 Second gate D2 Second drain S3 Third source G3 Third gate D3 Third third Drain 1 Source terminal 2 Gate terminal 3 First drain terminal 4 Second drain terminal 5 Auxiliary gate terminal 10 GaN-HEMT structure 12 Substrate 14 Buffer layer 16 Electron transit layer 18 Electron supply layer 20 Protective film 22 Source electrode 24 Gate electrode 26 drain electrodes 30, 30-1, 30-2, 30-3, 30-4, 30-5 first drain electrodes 32, 32-1, 32-2, 32-3, 32-4 first gate electrodes 33, 33-1, 33-2, 33-3, 33-4 first source electrodes 34, 34-1, 34-2 common source electrodes 35, 35-1, 35-2, 35-3, 35-4 second source electrode 36, 36-1, 36-2, 36-3, 36-4 second gate electrode 38, 38-1, 38-2, 38-3, 38-4, 38-5 second drain electrode 40 gate Wiring pattern 42 Main source electrode 44 Main first drain electrode 46 Main second drain electrode 48 Active region 48-1 First active region 48-2 Second active region 50 Inactive region 60 Semiconductor relay module A
62 semiconductor relay element 63 control circuit 64 input terminal 65 semiconductor relay module B
66 charge/discharge circuit 68 oscillation circuit 70 load 72 DC power supply 73 discrete element 74 third drain electrode 76 third gate electrode 78 third source electrode
80 Semiconductor relay element equipped with a third semiconductor switch 82 Semiconductor relay module C

Claims (18)

活性領域は、
基板上に形成されたバッファ層と、
前記バッファ層上に積層された窒化物半導体からなる電子走行層と、
前記電子走行層上に積層されている、前記電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、
が順に積層されて構成され
前記活性領域の前記電子供給層の表面上に、
第1ドレイン電極と、
第1ゲート電極と、
第1ソース電極と、
第2ソース電極と、
第2ゲート電極と、
第2ドレイン電極と、
が平面的に順に配置され、
前記第1ソース電極と前記第2ソース電極は、共通ソース電極で共有されていること、及び、
前記第1ゲート電極と前記第2ゲート電極は、前記共通ソース電極を囲んでゲート配線パターンで接続されていること、
を特徴とする半導体リレー素子。
The active region is
a buffer layer formed on a substrate;
an electron transit layer made of a nitride semiconductor laminated on the buffer layer;
an electron supply layer made of a nitride semiconductor having a bandgap larger than that of the nitride semiconductor forming the electron transit layer, which is laminated on the electron transit layer;
on the surface of the electron supply layer in the active region,
a first drain electrode;
a first gate electrode;
a first source electrode;
a second source electrode;
a second gate electrode;
a second drain electrode;
are arranged in order on a plane,
the first source electrode and the second source electrode are shared by a common source electrode ; and
the first gate electrode and the second gate electrode are connected by a gate wiring pattern surrounding the common source electrode;
A semiconductor relay element characterized by:
前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域でゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、
前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、
前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第1ドレイン電極とフィンガー状の複数の前記第2ドレイン電極は、複数の前記第1ゲート電極と複数の前記第2ゲート電極の間に、交互に配置されていること、
を特徴とする請求項に記載の半導体リレー素子。
A main source electrode is provided in an inactive region that does not include the electron transit layer and the electron supply layer, and a plurality of finger-shaped common source electrodes that penetrate the active region from the main source electrode;
A plurality of finger-shaped first gate electrodes and a plurality of finger-shaped second gate electrodes penetrating the active region are arranged on both sides of the plurality of common source electrodes, and a plurality of gate wiring patterns are formed in the inactive region. connected in series surrounding the common source electrode of
A main first drain electrode is provided in the inactive region, and a plurality of finger-like first drain electrodes extending from the main first drain electrode to the active region are provided;
A main second drain electrode is provided in the inactive region, and a plurality of finger-shaped second drain electrodes are provided penetrating the active region from the main second drain electrode;
The main first drain electrode and the main second drain electrode are arranged on opposite sides of the main source electrode with the active region interposed therebetween. the second drain electrodes are alternately arranged between the plurality of first gate electrodes and the plurality of second gate electrodes;
The semiconductor relay element according to claim 1 , characterized by:
前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
複数の前記第1ゲート電極と複数の前記第2ゲート電極は、前記メインソース電極及びフィンガー状の前記共通ソース電極に沿って配置され、フィンガー状の前記共通ソース電極を囲む複数の前記第1ゲート電極と前記第2ゲート電極が、前記不活性領域において直列に接続されたゲート配線パターン部分と、直列に接続された前記ゲート配線パターンから、フィンガー状に前記共通ソース電極に沿って並列に配置された前記ゲート配線パターンとを備えていること、
前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、
前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、
前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記活性領域を挟んで逆側に配置されて、フィンガー状の前記第1ドレイン電極とフィンガー状の前記第2ドレイン電極は、フィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極の間に、交互に配置されていること、
を特徴とする請求項に記載の半導体リレー素子。
A main source electrode is provided in an inactive region that does not include the electron transit layer and the electron supply layer, and a plurality of finger-shaped common source electrodes that penetrate the active region from the main source electrode;
A plurality of the first gate electrodes and a plurality of the second gate electrodes are arranged along the main source electrode and the finger-shaped common source electrode, and a plurality of the first gates surrounding the finger-shaped common source electrode. The electrode and the second gate electrode are arranged in parallel along the common source electrode in a finger shape from the gate wiring pattern portion connected in series in the inactive region and from the gate wiring pattern connected in series. and the gate wiring pattern,
A main first drain electrode is provided in the inactive region, and a plurality of finger-like first drain electrodes extending from the main first drain electrode through the active region are provided;
A main second drain electrode is provided in the inactive region, and a plurality of finger-shaped second drain electrodes are provided penetrating the active region from the main second drain electrode;
The main first drain electrode and the main second drain electrode are arranged on opposite sides of the active region, and the finger-shaped first drain electrode and the finger-shaped second drain electrode alternately arranged between the plurality of first gate electrodes and the plurality of finger-shaped second gate electrodes;
The semiconductor relay element according to claim 1 , characterized by:
前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、前記共通ソース電極の両側に配置され、前記不活性領域において前記ゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、
前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、
前記メイン第1ドレイン電極は、活性領域を挟んで、前記メインソース電極と前記メイン第2ドレイン電極の逆側に配置され、フィンガー状の複数の第1ドレイン電極とフィンガー状の複数の第2ドレイン電極は、フィンガー状の複数の第1ゲート電極とフィンガー状の複数の第2ゲート電極の間に、交互に配置されていること、
を特徴とする請求項に記載の半導体リレー素子。
A main source electrode is provided in an inactive region that does not include the electron transit layer and the electron supply layer, and a plurality of finger-shaped common source electrodes that penetrate the active region from the main source electrode;
A plurality of finger-shaped first gate electrodes and a plurality of finger-shaped second gate electrodes penetrating the active region are arranged on both sides of the common source electrode, and a plurality of gate wiring patterns are arranged in the inactive region. connected in series surrounding the common source electrode;
A main first drain electrode is provided in the inactive region, and a plurality of finger-like first drain electrodes extending from the main first drain electrode to the active region are provided;
A main second drain electrode is provided in the inactive region, and a plurality of finger-shaped second drain electrodes are provided penetrating the active region from the main second drain electrode;
The main first drain electrode is arranged on the opposite side of the main source electrode and the main second drain electrode with the active region interposed therebetween, and the plurality of finger-shaped first drain electrodes and the plurality of finger-shaped second drain electrodes the electrodes are alternately arranged between the plurality of finger-shaped first gate electrodes and the plurality of finger-shaped second gate electrodes;
The semiconductor relay element according to claim 1 , characterized by:
前記活性領域にメインソース電極を備え、前記共通ソース電極は、前記メインソース電極から、前記活性領域を貫いて配置され、前記共通ソース電極の一方の側に前記メインソース電極からフィンガー状の複数の第1ソース電極を配置し、前記共通ソース電極の他方の側に前記メインソース電極からフィンガー状の複数の第2ソース電極を配置していること、
前記共通ソース電極の両側に配置される前記第1ゲート電極と前記第2ゲート電極は、電子走行層及び電子供給層を含まない不活性層領域において電気的に接続されていること、
前記共通ソース電極の一方の側に配置される前記第1ゲート電極は、フィンガー状の複数の前記第1ソース電極を囲んで前記メインソース電極に沿って配置されていること、
前記共通ソース電極の他方の側に配置される前記第2ゲート電極は、フィンガー状の複数の前記第2ソース電極を囲んで前記メインソース電極に沿って配置されていること、
前記活性領域の前記メインソース電極と逆側にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極からフィンガー状の複数の前記第1ドレイン電極を有し、複数の前記第1ドレイン電極は、前記第1ゲート電極に沿って配置されていること、及び、
前記活性領域の前記メインソース電極と逆側にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極からフィンガー状の複数の前記第2ドレイン電極を有し、複数の前記第2ドレイン電極は、前記第2ゲート電極に沿って配置されていること、
を特徴とする請求項に記載の半導体リレー素子。
A main source electrode is provided in the active region, the common source electrode is disposed from the main source electrode through the active region, and a plurality of fingers extending from the main source electrode on one side of the common source electrode. and a plurality of finger-shaped second source electrodes extending from the main source electrode on the other side of the common source electrode;
the first gate electrode and the second gate electrode arranged on both sides of the common source electrode are electrically connected in an inactive layer region that does not include an electron transit layer and an electron supply layer;
the first gate electrode arranged on one side of the common source electrode is arranged along the main source electrode surrounding the plurality of finger-shaped first source electrodes;
the second gate electrode arranged on the other side of the common source electrode is arranged along the main source electrode surrounding the plurality of finger-shaped second source electrodes;
A main first drain electrode is provided on the side of the active region opposite to the main source electrode, and a plurality of finger-shaped first drain electrodes are provided from the main first drain electrode, the plurality of first drain electrodes comprising: arranged along the first gate electrode; and
A main second drain electrode is provided on the side of the active region opposite to the main source electrode, and a plurality of the second drain electrodes are finger-shaped from the main second drain electrode, the plurality of second drain electrodes comprising: arranged along the second gate electrode;
The semiconductor relay element according to claim 1 , characterized by:
前記活性領域を貫いてメインソース電極を兼ねた前記共通ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の前記第1ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の前記第2ソース電極を備えていること、
前記第1ゲート電極は、前記第1ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、
前記第2ゲート電極は、前記第2ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、
前記第1ゲート電極と前記第2ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、
前記活性領域に、メイン第1ドレイン電極とフィンガー状の2個の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の2個の前記第1ドレイン電極で前記第1ゲート電極を囲んで配置されていること、及び、
前記活性領域に、前記メイン第2ドレイン電極とフィンガー状の2個の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の2個の前記第2ドレイン電極で前記第2ゲート電極を囲んで配置されていること、
を特徴とする請求項に記載の半導体リレー素子。
comprising the common source electrode that penetrates the active region and also serves as a main source electrode;
the active region includes the finger-like first source electrode on one side of the common source electrode;
the active region is provided with the finger-shaped second source electrode on the other side of the common source electrode;
the first gate electrode surrounds the first source electrode and is arranged along the common source electrode;
the second gate electrode surrounds the second source electrode and is arranged along the common source electrode;
the first gate electrode and the second gate electrode are connected in series in an inactive region that does not include the electron transit layer and the electron supply layer;
The active region is provided with a main first drain electrode and two finger-shaped first drain electrodes, and the main first drain electrode and the two finger-shaped first drain electrodes form the first gate electrode. being arranged around, and
The active region is provided with the main second drain electrode and two finger-shaped second drain electrodes, and the main second drain electrode and the two finger-shaped second drain electrodes constitute the second gate electrode. be placed around the
The semiconductor relay element according to claim 1 , characterized by:
前記活性領域を貫いてメインソース電極を兼ねた前記共通ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第1ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第2ソース電極を備えていること、
複数の前記第1ゲート電極は、複数の前記第1ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第2ゲート電極は、複数の前記第2ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第1ゲート電極と複数の前記第2ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、
前記活性領域に、メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極で複数の前記第1ゲート電極を囲んで配置されていること、及び、
前記活性領域に、メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極で複数の前記第2ゲート電極を囲んで配置されていること、
を特徴とする請求項に記載の半導体リレー素子。
comprising the common source electrode that penetrates the active region and also serves as a main source electrode;
the active region includes a plurality of finger-shaped first source electrodes on one side of the common source electrode;
the active region includes a plurality of finger-like second source electrodes on the other side of the common source electrode;
the plurality of first gate electrodes surrounding the plurality of first source electrodes and arranged along the common source electrode and connected in series;
the plurality of second gate electrodes surrounding the plurality of second source electrodes and arranged along the common source electrode and connected in series;
the plurality of first gate electrodes and the plurality of second gate electrodes are connected in series in an inactive region that does not include the electron transit layer and the electron supply layer;
A main first drain electrode and a plurality of finger-shaped first drain electrodes are provided in the active region, and a plurality of the first gate electrodes are formed by the main first drain electrode and the plurality of finger-shaped first drain electrodes. being arranged around, and
A main second drain electrode and a plurality of finger-shaped second drain electrodes are provided in the active region, and a plurality of the second gate electrodes are formed by the main second drain electrode and the plurality of finger-shaped second drain electrodes. be placed around the
The semiconductor relay element according to claim 1 , characterized by:
前記バッファ層上に積層された窒化物半導体からなる前記電子走行層は、GaN(ガリウム・ナイトライド)で形成され、
前記電子走行層上に形成された前記電子供給層は、前記電子走行層の前記GaNとバンドギャップエネルギーが異なるAlGa1-xN(0.01≦x≦0.4)で形成されていること、
を特徴とする請求項1に記載の半導体リレー素子。
The electron transit layer made of a nitride semiconductor laminated on the buffer layer is made of GaN (gallium nitride),
The electron supply layer formed on the electron transit layer is made of Al x Ga 1-x N (0.01≦x≦0.4) having a different bandgap energy from the GaN of the electron transit layer. to be
The semiconductor relay element according to claim 1, characterized by:
第1ドレイン電極と第1ゲート電極と共通ソース電極で構成される第1GaN-HEMTと、第2ドレイン電極と第2ゲート電極と共通ソース電極で構成される第2GaN-HEMTは、ノーマリーオフとなるエンハンス型であること、
を特徴とする請求項1に記載の半導体リレー素子。
A first GaN-HEMT composed of a first drain electrode, a first gate electrode, and a common source electrode, and a second GaN-HEMT composed of a second drain electrode, a second gate electrode, and a common source electrode are normally off. be an enhanced type that
The semiconductor relay element according to claim 1, characterized by:
前記電子供給層上には、更に保護膜が形成されていること、
を特徴とする請求項1に記載の半導体リレー素子。
a protective film is further formed on the electron supply layer;
The semiconductor relay element according to claim 1, characterized by:
電子走行層及び電子供給層を含む第1活性領域と、
前記電子走行層及び前記電子供給層を含む第2活性領域と、
前記電子走行層及び前記電子供給層を含まない不活性領域と、
を備え、
前記第1活性領域には、前記電子供給層上に、
第1ドレイン電極と、
第1ゲート電極と、
1ソース電極と第2ソース電極を共有した共通ソース電極と、
第2ゲート電極と、
第2ドレイン電極と、
が順に配置され、
前記第2活性領域には、前記電子供給層上に、
第3ドレイン電極と、
第3ゲート電極と、
第3ソース電極と、
が順に配置されていること、
を特徴とする半導体リレー素子。
a first active region including an electron transit layer and an electron supply layer;
a second active region including the electron transit layer and the electron supply layer;
an inactive region that does not include the electron transit layer and the electron supply layer;
with
In the first active region, on the electron supply layer,
a first drain electrode;
a first gate electrode;
a common source electrode sharing a first source electrode and a second source electrode;
a second gate electrode;
a second drain electrode;
are arranged in order,
In the second active region, on the electron supply layer,
a third drain electrode;
a third gate electrode;
a third source electrode;
are arranged in order,
A semiconductor relay element characterized by:
前記第1ゲート電極と前記第2ゲート電極と前記第3ドレイン電極が接続され、前記共通ソース電極と前記第3ソース電極が接続されていること、
を特徴とする請求項11に記載の半導体リレー素子。
the first gate electrode, the second gate electrode and the third drain electrode are connected, and the common source electrode and the third source electrode are connected;
12. The semiconductor relay element according to claim 11 , characterized by:
前記第1活性領域には、前記電子供給層上に、
インソース電極から前記第1活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記第1活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域でゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記第1活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、
前記第1不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、
前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第1ドレイン電極とフィンガー状の複数の前記第2ドレイン電極は、複数の前記第1ゲート電極と複数の前記第2ゲート電極の間に、交互に配置されていること、
を特徴とする請求項11に記載の半導体リレー素子。
In the first active region, on the electron supply layer,
having a plurality of finger-like common source electrodes penetrating the first active region from the main source electrode;
A plurality of finger-shaped first gate electrodes and a plurality of finger-shaped second gate electrodes penetrating the first active region are arranged on both sides of the plurality of common source electrodes, and a gate wiring pattern is formed in the inactive region. connected in series surrounding the plurality of common source electrodes by
A main first drain electrode is provided in the inactive region, and a plurality of finger-like first drain electrodes extending from the main first drain electrode to the first active region are provided;
A main second drain electrode is provided in the first inactive region, and a plurality of finger-shaped second drain electrodes extending from the main second drain electrode to the active region are provided;
The main first drain electrode and the main second drain electrode are arranged on opposite sides of the main source electrode with the active region interposed therebetween. the second drain electrodes are alternately arranged between the plurality of first gate electrodes and the plurality of second gate electrodes;
12. The semiconductor relay element according to claim 11 , characterized by:
前記第1活性領域には、前記電子供給層上に、
前記第1活性領域を貫いてメインソース電極を兼ねた前記共通ソース電極を備えていること、
前記第1活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の第1ソース電極を備えていること、
前記第1活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の第2ソース電極を備えていること、
複数の前記第1ゲート電極は、複数の前記第1ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第2ゲート電極は、複数の前記第2ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
直列に接続された複数の前記第1ゲート電極と直列に接続された複数の前記第2ゲート電極は、前記不活性領域において直列に接続されていること、
前記第1活性領域に、メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極で複数の前記第1ゲート電極を囲んで配置されていること、及び、
前記第1活性領域に、メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極で複数の前記第2ゲート電極を囲んで配置されていること、
を特徴とする請求項11に記載の半導体リレー素子。
In the first active region, on the electron supply layer,
comprising the common source electrode that penetrates the first active region and also serves as a main source electrode;
the first active region includes a plurality of finger-like first source electrodes on one side of the common source electrode;
the first active region includes a plurality of finger-like second source electrodes on the other side of the common source electrode;
the plurality of first gate electrodes surrounding the plurality of first source electrodes and arranged along the common source electrode and connected in series;
the plurality of second gate electrodes surrounding the plurality of second source electrodes and arranged along the common source electrode and connected in series;
a plurality of the first gate electrodes connected in series and a plurality of the second gate electrodes connected in series are connected in series in the inactive region;
A main first drain electrode and a plurality of finger-shaped first drain electrodes are provided in the first active region, and a plurality of the first gates are formed by the main first drain electrode and the plurality of finger-shaped first drain electrodes. positioned around the electrodes; and
A main second drain electrode and a plurality of finger-shaped second drain electrodes are provided in the first active region, and a plurality of the second drain electrodes are formed by the main second drain electrode and the plurality of finger-shaped second drain electrodes. arranged around the gate electrode;
12. The semiconductor relay element according to claim 11 , characterized by:
前記第1ドレイン電極と前記第1ゲート電極と前記ソース電極で構成される第1半導体スイッチと、前記第2ドレイン電極と前記第2ゲート電極と前記ソース電極で構成される第2半導体スイッチは、ノーマリーオフとなるエンハンス型であること、及び、
前記第3ドレイン電極と前記第3ゲート電極と前記第3ソース電極で構成される第3半導体スイッチは、ノーマリーオンとなるデプレッション型であること、
を特徴とする請求項11に記載の半導体リレー素子。
a first semiconductor switch composed of the first drain electrode, the first gate electrode, and the source electrode; and a second semiconductor switch composed of the second drain electrode, the second gate electrode, and the source electrode, It is an enhanced type that is normally off, and
a third semiconductor switch composed of the third drain electrode, the third gate electrode, and the third source electrode is of a normally-on depletion type;
12. The semiconductor relay element according to claim 11 , characterized by:
請求項1に記載の半導体リレー素子と、
前記半導体リレー素子の開閉を制御する制御回路と、
を備えていることを特徴とする半導体リレーモジュール。
a semiconductor relay element according to claim 1;
a control circuit for controlling opening and closing of the semiconductor relay element;
A semiconductor relay module comprising:
請求項1に記載の半導体リレー素子と、
前記半導体リレー素子の充放電回路と、
前記半導体リレー素子の開閉を制御する発振回路と、
を備えていることを特徴とする半導体リレーモジュール。
a semiconductor relay element according to claim 1;
a charge/discharge circuit for the semiconductor relay element;
an oscillation circuit that controls opening and closing of the semiconductor relay element;
A semiconductor relay module comprising:
請求項11記載の半導体リレー素子と、
抵抗又はダイオードのディスクリート素子と、
前記半導体リレー素子の開閉を制御する発振回路と、
を備えていることを特徴とする半導体リレーモジュール。
a semiconductor relay element according to claim 11 ;
discrete elements of resistors or diodes;
an oscillation circuit that controls opening and closing of the semiconductor relay element;
A semiconductor relay module comprising:
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