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JP7129889B2 - ＳｉＣエピタキシャルウェハの製造方法 - Google Patents
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JP7129889B2 - ＳｉＣエピタキシャルウェハの製造方法 - Google Patents

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Description

本発明はＳｉＣエピタキシャルウェハの製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界が１桁大きく、バンドギャップが３倍大きく、熱伝導率が３倍程度高い。そのため、炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。
ＳｉＣデバイスの実用化の促進には、高品質かつ低コストのＳｉＣエピタキシャルウェハ、及びエピタキシャル成長技術の確立が求められている。
ＳｉＣデバイスは、ＳｉＣ基板と当該基板上に積層されたエピタキシャル層とを備えるＳｉＣエピタキシャルウェハに形成される。ＳｉＣ基板は、昇華再結晶法等で成長させたＳｉＣのバルク単結晶から加工して得られる。エピタキシャル層は、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等によって作製され、デバイスの耐圧維持領域となる。
エピタキシャル層は、より具体的には、（０００１）面から＜１１－２０＞方向にオフ角を有する面を成長面とし、ＳｉＣ基板上に形成される。エピタキシャル層は、ＳｉＣ基板上にステップフロー成長（原子ステップからの横方向成長）し、４Ｈ－ＳｉＣとなる。
ＳｉＣエピタキシャルウェハにおいて、ＳｉＣデバイスに致命的な欠陥を引き起こすデバイスキラー欠陥の一つとして、基底面転位（Ｂａｓａｌ ｐｌａｎｅ ｄｉｓｌｏｃａｔｉｏｎ：ＢＰＤ）が知られている。たとえば、バイポーラデバイスに順方向に電流を流した際に、流れるキャリアの再結合エネルギーによって、ＳｉＣ基板からエピタキシャル層に引き継がれた基底面転位の部分転位が移動、拡張し高抵抗な積層欠陥を形成する。そして、デバイス内に高抵抗部が生じると、デバイスの信頼性低下を引き起こす（順方向劣化）。そのため、エピタキシャル層に引き継がれる基底面転位の低減がこれまで行われてきた。
ＳｉＣ基板中における基底面転位の多くは、エピタキシャル層が形成される際に欠陥拡張が生じない貫通刃状転位（Ｔｈｒｅａｄｉｎｇ ｅｄｇｅ ｄｉｓｌｏｃａｔｉｏｎ：ＴＥＤ）に変換することができる（特許文献１）。
しかし、順方向に大電流を流した場合には、ＳｉＣ基板とエピタキシャル層の界面で貫通刃状転位に変換された基底面転位もまた、エピタキシャル層中で積層欠陥（Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ：ＳＦ）に拡張することが近年明らかになってきた。そのため、今後の市場拡大が予想される大電流パワーデバイスは、基底面転位を貫通刃状転位に変換しただけでは積層欠陥の形成を十分に抑制できず、デバイスの信頼性悪化の懸念が常に付きまとう。
特許文献２には、ＳｉＣエピタキシャルウェハ内に通常のエピタキシャル層とは別に、さらに不純物濃度の高いエピタキシャル層を形成することで、ＳｉＣ基板とエピタキシャル層の界面での基底面転位から貫通刃状転位への変換効率を高めることが記載されている。基底面転位への変換効率を高めることで、基底面転位の伸長および拡張が抑制できる。基底面転位の伸長及び拡張は、デバイスの順方向劣化の原因である。そのため、高不純物濃度のエピタキシャル層の形成は、ＳｉＣエピタキシャルウェハを用いたＳｉＣデバイスの順方向劣化を抑制する有力な解決策と考えられてきた。
特開２００９－８８２２３号公報 国際公開第２０１７／０９４７６４号
しかし、ＳｉＣ基板よりも不純物濃度の高いエピタキシャル層（再結合層）を形成する工程を追加することで、元々高価なＳｉＣエピタキシャルウェハのコストはさらに増大し、ひいてはＳｉＣデバイスの生産における製造コストの増大につながる。一方で、順方向劣化はＳｉＣデバイスの初期特性評価で検知することが難しく、順方向劣化を生じやすいＳｉＣデバイスを流出させてしまう恐れがあるため、順方向劣化が生じにくいＳｉＣエピタキシャルウェハが強く求められている。
従って、順方向に電流を流した際に、順方向劣化が生じにくく、かつ低コストなＳｉＣエピタキシャルウェハの製造方法を提供することを目的とする。
本願発明は、鋭意検討の結果、ＳｉＣ基板上にエピタキシャル層を形成する場合に、再結合層を設ける方が良い場合と、逆に設けない方が良い場合とがあることを見出した。またＳｉＣ基板の基底面転位密度を基に、再結合層を形成すべきか否かを判断できることを見出した。
本発明は、上記課題を解決するため、以下の手段を提供する。
（１）本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣ基板の第一面の基底面転位密度を測定する測定工程と、前記測定工程の測定結果に基づいて、前記ＳｉＣ基板の前記第一面に積層するエピタキシャル層の層構成を決定する層構成決定工程と、前記層構成決定工程の結果に基づいて、前記ＳｉＣ基板の第一面にエピタキシャル層を積層する積層工程と、を有し、前記層構成決定工程では、前記基底面転位密度が所定値未満の場合は、前記エピタキシャル層を前記ＳｉＣ基板側から変換層と、ドリフト層とし、前記層構成決定工程では、前記基底面転位密度が所定値以上の場合は、前記エピタキシャル層を前記ＳｉＣ基板側から変換層と、再結合層と、ドリフト層とし、前記変換層は、前記ＳｉＣ基板より低い不純物濃度を有し、前記再結合層は、前記変換層と同等かそれより不純物濃度が高い。
（２）上記態様に係るＳｉＣエピタキシャルウェハの製造方法は、前記所定値を５００ｃｍ－２としてもよい。
（３）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法は、前記測定工程の前に、代表基板を決定する代表基板決定工程を有し、前記代表基板決定工程は、同一のＳｉＣインゴットから切り出された複数のＳｉＣ基板のうち、少なくとも１枚のＳｉＣ基板を代表基板として決定する工程であり、前記測定工程は、第１工程と、第２工程とを有してもよく、前記第１工程は、前記代表基板の第一面の基底面転位密度を測定する工程であり、前記第２工程は、前記複数のＳｉＣ基板の基底面転位密度は、前記代表基板の基底面転位密度と同一であると判断する工程であってもよい。
（４）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法は、前記代表基板決定工程において、前記ＳｉＣインゴットの成長終了位置を０とし、前記ＳｉＣインゴットの成長開始位置を１としたとき、前記代表基板の少なくとも１枚を、０．３５～０．４５の位置から切り出されたＳｉＣ基板から決定してもよい。
上記態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、順方向に電流を流した際に、順方向劣化が生じにくい低コストなＳｉＣエピタキシャルウェハの製造方法を提供できる。
本発明の一実施形態に係るＳｉＣエピタキシャルウェハの製造方法により製造されるＳｉＣエピタキシャルウェハの斜視図である。 本発明の一実施形態にかかるＳｉＣエピタキシャルウェハの製造方法により製造されるＳｉＣエピタキシャルウェハの要部の斜視図である。 ＳｉＣインゴット内におけるＢＰＤ密度の分布の一例を示すグラフである。 本発明の一実施形態にかかるＳｉＣエピタキシャルウェハの製造方法により製造されるＳｉＣエピタキシャルウェハの断面図である。 本発明の一実施形態にかかるＳｉＣエピタキシャルウェハの製造方法により製造されるＳｉＣエピタキシャルウェハの別の例の断面図である。 ＢＰＤ密度と、ＳｉＣエピタキシャルウェハに生じる順方向劣化の程度と、の関係を示すグラフである。
以下、本実施形態について添付図面を参照して、本実施形態について詳細に説明する。以下の説明で用いる図面は、本発明の特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（ＳｉＣエピタキシャルウェハの製造方法）
本実施形態にかかるＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣ基板の第一面の基底面転位密度を測定する測定工程と、測定工程の測定結果に基づいて、ＳｉＣ基板の第一面に積層するエピタキシャル層の層構成を決定する層構成決定工程と、層構成決定工程の結果に基づいて、ＳｉＣ基板の第一面にエピタキシャル層を積層する積層工程と、を有する。
図１は、本実施形態にかかるＳｉＣエピタキシャルウェハの製造方法により製造されるＳｉＣエピタキシャルウェハの斜視図である。ＳｉＣエピタキシャルウェハ１は、ＳｉＣ基板１０とエピタキシャル層２０とを有する。ＳｉＣ基板１０は、昇華法等により作製されたＳｉＣ単結晶をスライスすること等により得られる。エピタキシャル層２０は、化学気相成長法等によりＳｉＣ基板１０上に形成された層である。本明細書において、ＳｉＣエピタキシャルウェハ１はエピタキシャル層２０を形成後のウェハを意味し、ＳｉＣ基板１０はエピタキシャル膜２０を形成前のウェハを意味する。
（測定工程）
測定工程では、ＳｉＣ基板１０の第一面１０ａの基底面転位密度を測定する。基底面転位密度とは、ＳｉＣ基板１０に存在する基底面転位の密度のことをいう。
図２は、ＳｉＣエピタキシャルウェハ１の要部の斜視図である。図２（a）は、順方向に電流を流す前のＳｉＣエピタキシャルウェハ１であり、図２（ｂ）は、順方向に電流を流した後のＳｉＣエピタキシャルウェハ１である。
ＳｉＣ基板１０には、基底面転位（ＢＰＤ）１１が存在する。基底面転位１１は、ＳｉＣ単結晶の基底面である（０００１）面に存在する転位のことをいう。基底面転位１１には、エピタキシャル層２０内において、貫通刃状転位１２に変換されるものと、基底面転位１１として残存するものと、がある。貫通刃状転位１２は、基底面から直交する向きに生じる転位のことをいう。基底面転位１１または基板とエピタキシャル層の界面で変換した貫通刃状転位１２は、順方向に電流を流した際に、積層欠陥１３を形成するものがある。積層欠陥１３は、抵抗成分となるため、積層欠陥１３が生じることにより順方向の抵抗が増大する。積層欠陥１３は、順方向劣化（ＶＦ劣化）の原因となる。
測定工程を行うにあたって、まず、ＳｉＣ基板１０を準備する。ＳｉＣ基板１０の製造方法は特に問わない。例えば、昇華法等で得られたＳｉＣインゴットをスライスすることで得られる。
ＳｉＣ基板１０は、例えば、窒素がドーピングされている。ＳｉＣ基板１０の不純物濃度は、例えば１×１０１８ｃｍ－３以上、２×１０１９ｃｍ－３以下である。
次に、用意したＳｉＣ基板の結晶欠陥を測定する。測定した結晶欠陥のうち、基底面転位密度（ＢＰＤ密度）を測定する。測定の手法は特に問わないが、Ｘ線トポグラフィ測定等を用いて行う。
Ｘ線トポグラフィ測定では、例えばシンクロトロン放射光をＳｉＣ基板の面方位（１１－２８）に対して放射する。放射したＳｉＣウェハから反射されるＸ線回折光を観測する。観測したＸ線回折光からトポグラフィ像を取得する。記録媒体として高解像度のＸ線フィルム、原子核乾板等を用いる。記録媒体として当該構成を上記の物質を用いることにより、観測したＸ線回折光による画像から基底面転位、貫通刃状転位ほか種々の貫通転位、積層欠陥を分類することができる。反射Ｘ線トポグラフィを行い、測定された基底面転位の数および測定した領域の大きさからＢＰＤ密度を測定する。
反射Ｘ線トポグラフィはエッチング等の破壊的な手法を併用しないため、結晶欠陥の位置の検出を非破壊的に行うことができる。
（代表基板決定工程）
測定工程の前に代表基板決定工程をさらに有しても良い。代表基板決定工程は、同一のＳｉＣインゴットから切り出された複数のＳｉＣ基板のうち、測定工程を行う代表基板を少なくとも１枚決定する工程である。
ＳｉＣ基板の基底面転位や貫通刃状転位など各種転位密度について、ＳｉＣインゴットから切り出されたＳｉＣ基板のうち少なくとも１枚を測定することで、同一のＳｉＣインゴットから切り出されたＳｉＣ基板の転位密度が所定値以下かどうか判断することが可能である。一般的に、ＳｉＣインゴット内の転位密度には分布があり、個々のＳｉＣインゴットが内包する転位密度が異なっても、その分布は同様の傾向を持っていることが知られている。図３は、２つのＳｉＣインゴットにおけるＢＰＤ密度の分布を示したものである。横軸はＳｉＣインゴットの先端の位置を０とし、根元の位置を１としたＳｉＣインゴットに対して、切り出したＳｉＣ基板の相対的な位置を表す。すなわち、ＳｉＣインゴットの成長終了位置を０とし、成長開始位置を１としたＳｉＣインゴットに対して、切り出したＳｉＣ基板の相対的な位置を表す。
図３の結果から、例えば、ＳｉＣインゴットの０．３５～０．４５の位置から切り出したＳｉＣ基板のＢＰＤ密度を測定することで、そのＳｉＣインゴットから作製したＳｉＣ基板のＢＰＤ密度の最大値として扱うことができる。代表基板決定工程において代表基板は、ＳｉＣインゴットから切り出された任意のＳｉＣ基板を決定することができる。好ましくは、前述の相対的な位置が０．３５～０．４５の位置から切り出したＳｉＣ基板とすることができる。
また、代表基板決定工程は、同一のＳｉＣインゴットから切り出された複数のＳｉＣ基板を代表基板としてもよい。複数のＳｉＣ基板を代表基板とする場合、好ましくは、複数のＳｉＣ基板のうち１枚を相対位置が０．３５～０．４５の範囲から切り出すことが好ましく、より好ましくは、複数枚のＳｉＣ基板を０．３５～０．４５の範囲から切り出す。代表基板決定工程を行う際は、基板同一視工程をさらに行うことが好ましい。
代表基板決定工程を行う場合、第１工程と第２工程とを有する測定工程を行う。
第１工程は、代表基板決定工程で決定された代表基板の第一面のＢＰＤ密度を測定する工程である。代表基板のＢＰＤ密度の測定は、代表基板決定工程を有さない場合のＢＰＤ密度の測定と同様の方法で行うことができる。
（第２工程）
第２工程は、同一のＳｉＣインゴットから切り出された複数のＳｉＣ基板のＢＰＤ密度は、代表基板のＢＰＤ密度と同一であると判断する工程である。
複数の基板を代表基板として決定した場合は、図３に示すＢＰＤ密度の分布と、測定した複数の代表基板のＢＰＤ密度と、を参考に同一のＳｉＣインゴットから切り出された複数のＳｉＣ基板のＢＰＤ密度を適宜決定することができる。相対位置の近いＳｉＣ基板のＢＰＤ密度を同一とみなしても良いし、ＢＰＤ密度が最大の基板と同一またはそれ未満とみなしても良い。
例えば、相対位置が０．３５～０．４５の代表基板のＢＰＤ密度が５００未満だった場合、同一のＳｉＣインゴットから切り出されたＳｉＣ基板のＢＰＤ密度は、すべて前記代表基板と同一またはそれ未満であるとみなしても良い。
また、相対位置が０．３、０．４、０．５のＳｉＣ基板をそれぞれ代表基板Ａ、Ｂ、Ｃとする。代表基板Ａ、Ｂ、ＣのＢＰＤ密度が４５０、６００、４５０であった場合を例とする。この場合、相対位置が０～０．３のＳｉＣ基板のＢＰＤ密度を代表基板ＡのＢＰＤ密度と同一とみなし、０．５～１のＳｉＣ基板のＢＰＤ密度を代表基板ＢのＢＰＤ密度と同一とみなす。相対位置が０．３～０．５のＳｉＣ基板のＢＰＤ密度は、代表基板Ａと同一とみなしても良いし、代表基板Ｂと同一とみなしても良い。あるいは、相対位置が０～０．３５のＳｉＣ基板は、代表基板ＡのＢＰＤ密度と同一とみなし、相対位置が０．３５～０．４５のＳｉＣ基板は、代表基板ＢのＢＰＤ密度と同一とみなし、相対位置が０．４５～１．０のＳｉＣ基板は、代表基板ＣのＢＰＤ密度と同一とみなしてもよい。
代表基板決定工程と、第１工程と第２工程とを有する測定工程と、を行うことで、測定を行うＳｉＣ基板の枚数を抑え、測定工程に係る工数を削減できるためＳｉＣエピタキシャルウェハの製造コストダウンに繋がる。
（層構成決定工程）
層構成決定工程は、ＳｉＣ基板１０の第一面１０ａに積層するエピタキシャル層２０の層構成を決定する。図４および図５は、本実施形態にかかるＳｉＣエピタキシャルウェハの製造方法により製造されるＳｉＣエピタキシャルウェハの断面図である。
図４に示すＳｉＣエピタキシャルウェハ１Ａは、ＳｉＣ基板１０とエピタキシャル層２０Ａとを有する。エピタキシャル層２０Ａは、変換層２１とドリフト層２３とを有する。変換層２１及びドリフト層２３は、不純物がドープされている。変換層２１は、ＳｉＣ基板１０より不純物濃度が低い。ドリフト層２３は、ドリフト電流が流れ、デバイスとして機能する層である。ドリフト電流とは、半導体に電圧が印加された際に、キャリアの流れにより生じる電流である。ドリフト層２３の不純物濃度は、例えば１×１０１４ｃｍ－３以上である。
図５に示すＳｉＣエピタキシャルウェハ１Ｂは、ＳｉＣ基板１０とエピタキシャル層２０Ｂとを有する。エピタキシャル層２０Ｂは、変換層２１と再結合層２２とドリフト層２３とを有する。変換層２１、再結合層２２及びドリフト層２３は、不純物がドープされている。再結合層２２は、変換層２１と同等かそれより不純物濃度が高い層である。
層決定工程では、ＳｉＣ基板１０に積層されるエピタキシャル層２０Ａ，２０Ｂの層構成を決定する。すなわち、エピタキシャル層をエピタキシャル層２０Ａとするか、エピタキシャル層２０Ｂとするかを決定する。
図６は、ＢＰＤ密度と、ＳｉＣエピタキシャルウェハ１のＶＦ劣化の程度と、の関係を表すグラフである。横軸は、ＳｉＣ基板１０の第一面１０ａにおけるＢＰＤ密度である。縦軸は、ＶＦ劣化の度合いを示す指標である。具体的には、ある電流値でのＶＦ劣化量ΔＶＦを初期電圧値ＶＦで割って規格化した値である。グラフ中の丸は、図４に示す構成のエピタキシャル層２０Ａに生じるＶＦ劣化の程度を示す。グラフ中の四角は、図５に示す構成のエピタキシャル層２０Ｂに生じるＶＦ劣化の程度を示す。
図６のグラフから、ＳｉＣ基板１０の第一面１０ａのＢＰＤ密度が所定値より大きい場合、図５に示す構成のＳｉＣエピタキシャルウェハ１Ｂの方が、図４に示す構成のＳｉＣエピタキシャルウェハ１Ａと比してＶＦ劣化が生じにくい。
しかしながら、ＳｉＣ基板１０の第一面１０ａのＢＰＤ密度が小さい程、ＳｉＣエピタキシャルウェハ１ＡのＶＦ劣化が小さい。これに対して、ＳｉＣエピタキシャルウェハ１ＢのＶＦ劣化の程度は、ＢＰＤ密度に関わらず一定である。そのため、ＢＰＤ密度が所定値より小さい場合、図４に示す構成のＳｉＣエピタキシャルウェハ１Ａは、図５で示す構成のＳｉＣエピタキシャルウェハ１Ｂと比してＶＦ劣化が生じにくい。この原因は、明確ではないが、以下のように考えられる。図４で示される構成をとるＳｉＣエピタキシャウェハ１Ａは、ＶＦ劣化に寄与するＢＰＤが少なくなることで劣化量が減少する一方、図５で示される構成をとるＳｉＣエピタキシャルウェハ１Ｂは、再結合層を形成した分、エピタキシャル層の膜厚が増加し、拡張した積層欠陥の面積も増加することで劣化量が増大する。そのため、図４に示す構成のＳｉＣエピタキシャルウェハ１Ａは、図５に示す構成のＳｉＣエピタキシャルウェハ１Ｂと比してＶＦ劣化が生じにくいと考えられる。
図６に示すようにＳｉＣ基板１０の第一面１０ａのＢＰＤ密度によって、ＶＦ劣化が生じにくいエピタキシャル層２０の層構成が異なる。
測定工程で測定したＢＰＤ密度が所定値以上の場合は、ＳｉＣエピタキシャルウェハ１Ｂの構成を選択する。すなわち、エピタキシャル層２０ＢをＳｉＣ基板１０側から変換層２１、再結合層２２、ドリフト層２３、とする。
これに対し、ＢＰＤ密度が所定値未満の場合は、ＳｉＣエピタキシャルウェハ１Ａの構成を選択する。すなわち、エピタキシャル層２０ＡをＳｉＣ基板１０側から変換層２１、ドリフト層２３、とする。つまり、ＢＰＤ密度が所定値未満の場合は再結合層２２を設けない方が、ＶＦ劣化を抑制できる。
代表基板決定工程と、第１工程と第２工程を有する測定工程を行った場合、第２工程で判断したそれぞれのＳｉＣ基板のＢＰＤ密度を、所定値と照らし合わせて層構成を決定する。
（積層工程）
積層工程では、層構成決定工程の結果に基づいて、ＳｉＣ基板１０の第一面１０ａにエピタキシャル層２０を積層する。
エピタキシャル層２０の層構成は、ＳｉＣ基板１０のＢＰＤ密度が所定値と比して大きいか小さいかに応じて、異なる。ＢＰＤ密度が所定値以上の場合、エピタキシャル層２０Ｂとし、ＢＰＤ密度が所定値よりも小さい場合、エピタキシャル層２０Ａとする。
ＳｉＣ基板１０の第一面１０ａにエピタキシャル層２０をエピタキシャル成長させる手法は、特に問わない。例えば、化学気成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等により成長させる。エピタキシャル層２０にドープする不純物は、窒素、ホウ素、チタン、バナジウム、アルミニウム、ガリウム、リン等を用いることができる。
以下、変換層２１と、再結合層２２と、ドリフト層２３と、の各層について詳細に記載する。
変換層２１は、例えば、窒素がドーピングされているエピタキシャル層２０である。変換層２１は、ＳｉＣ基板１０よりも低不純物濃度のｎ型ないしｐ型半導体である。変換層２１は、基底面転位１１を貫通刃状転位１２に変換する。
変換層２１の不純物濃度は、ＳｉＣ基板１０より低いことが好ましく、また再結合層２２の不純物濃度以下であることが好ましい。変換層２１の不純物濃度の値は、１×１０１７ｃｍ－３以上であることが好ましい。変換層２１の不純物濃度の値は、２×１０１９ｃｍ－３以下であることが好ましい。変換層２１の不純物濃度は、ＳｉＣ基板１０とドリフト層２３の格子不整合を緩和するために、両者の不純物濃度の中間になるよう設定する。
再結合層２２は、ＳｉＣエピタキシャルウェハ１にＢＰＤを有するバイポーラデバイスの順方向に電圧を印加した場合に、少数キャリアがＳｉＣ基板１０に到達する確率を低減する。その結果、ＢＰＤが拡張しエピタキシャル層２０にショックレー型の積層欠陥が形成されることを抑制できる。つまり、再結合層２２は、デバイスの順方向劣化を抑制するための層である。
再結合層２２を形成する場合、ＳｉＣ基板１０のＢＰＤ密度から、再結合層２２のキャリア濃度及び膜厚を決定することが好ましい。
再結合層２２は、電子－ホール再結合を促進することで、再結合層２２と変換層２１との界面およびＳｉＣ基板中にあるＢＰＤ近傍でのキャリア再結合を抑制する。これにより、再結合層より下の変換層やＳｉＣ基板に存在するＢＰＤの拡張が抑制され、バイポーラ型のＳｉＣデバイスのＶＦ劣化を抑制できる。具体的には、ボディダイオードを備えたＳｉＣ‐ＭＯＳＦＥＴのオン抵抗増大などを防ぐことができる。
ドリフト層２３は、ＳｉＣデバイスが形成される層である。ドリフト層２３にＢＰＤが含まれると、ＳｉＣデバイスの順方向劣化の要因となる。ドリフト層２３の不純物濃度は、再結合層２２よりも低く、１×１０１４ｃｍ－３程度以上であることが好ましい。ドリフト層２３の膜厚は、５μｍ以上程度であることが好ましい。
上述のように、本実施形態にかかるＳｉＣエピタキシャルウェハの製造方法によれば、ＳｉＣ基板１０に対して適正なエピタキシャル層の層構成を決定し、積層することで、順方向劣化のしづらいＳｉＣデバイスを形成することができる。また、所定値よりＢＰＤ密度の小さいＳｉＣ基板１０に対しては、再結合層２２を形成せずにすむため製造コストの削減ができる。所定値よりも大きいＢＰＤ密度のＳｉＣ基板１０に対しては、必要と考えられる不純物濃度及び厚さの再結合層２２を積層することにより、ＢＰＤ密度の大きい基板を使用しても、高い歩留まりでデバイスが製造可能となる。
以上、本発明の好ましい実施の形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
以上のように、本発明にかかるＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣ基板のＢＰＤ密度の測定を行い、高品質なＳｉＣエピタキシャルウェハを製造するために適切な層構成の層を形成することにより、ＳｉＣデバイスの順方向に電流を印加した場合でも劣化が起こりづらいＳｉＣエピタキシャルウェハの低コストでの製造に有用である。
１、１Ａ、１Ｂ ＳｉＣエピタキシャルウェハ
１０ ＳｉＣ基板
１１ 基底面転位（ＢＰＤ）
１２ 貫通刃状転位（ＴＥＤ）
１３ 積層欠陥（ＳＦ）
２０、２０Ａ、２０Ｂ エピタキシャル層
２１ 変換層
２２ 再結合層
２３ ドリフト層

Claims (4)

  1. ＳｉＣ基板の第一面の基底面転位密度を測定する測定工程と、
    前記測定工程の測定結果に基づいて、前記ＳｉＣ基板の前記第一面に積層するエピタキシャル層の層構成を決定する層構成決定工程と、
    前記層構成決定工程の結果に基づいて、前記ＳｉＣ基板の第一面にエピタキシャル層を積層する積層工程と、を有し、
    前記層構成決定工程では、前記基底面転位密度が所定値未満の場合は、
    前記エピタキシャル層を前記ＳｉＣ基板側から変換層と、ドリフト層とし、
    前記層構成決定工程では、前記基底面転位密度が所定値以上の場合は、
    前記エピタキシャル層を前記ＳｉＣ基板側から変換層と、再結合層と、ドリフト層とし、
    前記変換層は、前記ＳｉＣ基板より低い不純物濃度を有し、
    前記再結合層は、前記変換層と同等かそれより不純物濃度が高い、ＳｉＣエピタキシャルウェハの製造方法。
  2. 前記所定値を５００／ｃｍ２とする、請求項１に記載のＳｉＣエピタキシャルウェハの製造方法。
  3. 前記測定工程の前に、代表基板を決定する代表基板決定工程を有し、
    前記代表基板決定工程は、同一のＳｉＣインゴットから切り出された複数のＳｉＣ基板のうち、少なくとも１枚のＳｉＣ基板を代表基板として決定する工程であり、
    前記測定工程は、第１工程と、第２工程とを有し、
    前記第１工程は、前記代表基板の第一面の基底面転位密度を測定する工程であり、
    前記第２工程は、前記複数のＳｉＣ基板の基底面転位密度は、前記代表基板の基底面転位密度と同一であると判断する工程である、請求項１または２に記載のＳｉＣエピタキシャルウェハの製造方法。
  4. 前記代表基板決定工程は、
    前記ＳｉＣインゴットの成長終了位置を０とし、前記ＳｉＣインゴットの成長開始位置を１としたとき、
    前記代表基板の少なくとも１枚を、０．３５～０．４５の位置から切り出されたＳｉＣ基板から決定する、請求項３に記載のＳｉＣエピタキシャルウェハの製造方法。
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US16/672,650 US10985079B2 (en) 2018-11-09 2019-11-04 Method of manufacturing SiC epitaxial wafer
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115279956A (zh) 2019-12-27 2022-11-01 沃孚半导体公司 大直径碳化硅晶片
US12125701B2 (en) * 2020-12-15 2024-10-22 Wolfspeed, Inc. Large dimension silicon carbide single crystalline materials with reduced crystallographic stress
JP7216248B1 (ja) 2021-07-13 2023-01-31 昭和電工株式会社 ＳｉＣデバイス及びＳｉＣデバイスの製造方法
JP7187620B1 (ja) 2021-07-13 2022-12-12 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びＳｉＣエピタキシャルウェハの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008094700A (ja) 2006-09-13 2008-04-24 Nippon Steel Corp 炭化珪素単結晶エピタキシャルウェハ及びその製造方法
JP2009088223A (ja) 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP2013058709A (ja) 2011-09-09 2013-03-28 Showa Denko Kk ＳｉＣエピタキシャルウェハ及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7018554B2 (en) * 2003-09-22 2006-03-28 Cree, Inc. Method to reduce stacking fault nucleation sites and reduce forward voltage drift in bipolar devices
CN100433256C (zh) * 2004-03-18 2008-11-12 克里公司 减少堆垛层错成核位置的顺序光刻方法和具有减少的堆垛层错成核位置的结构
KR101287787B1 (ko) * 2007-09-12 2013-07-18 쇼와 덴코 가부시키가이샤 에피택셜 ＳｉＣ 단결정 기판 및 에피택셜 ＳｉＣ 단결정 기판의 제조 방법
US9644288B2 (en) * 2011-11-23 2017-05-09 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
CN108292686B (zh) 2015-12-02 2021-02-12 三菱电机株式会社 碳化硅外延基板及碳化硅半导体装置
JP6579710B2 (ja) * 2015-12-24 2019-09-25 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
CN107068539B (zh) * 2016-12-15 2019-11-22 中国电子科技集团公司第五十五研究所 降低碳化硅外延基平面位错密度的方法
WO2018160785A1 (en) 2017-03-02 2018-09-07 University Of South Carolina PINNING THE CONVERSION POINT BELOW THE EPILAYER INTERFACE FOR SiC POWER DEVICE

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008094700A (ja) 2006-09-13 2008-04-24 Nippon Steel Corp 炭化珪素単結晶エピタキシャルウェハ及びその製造方法
JP2009088223A (ja) 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP2013058709A (ja) 2011-09-09 2013-03-28 Showa Denko Kk ＳｉＣエピタキシャルウェハ及びその製造方法

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