JP7139673B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、インバータ回路等の電力変換用のハーフブリッジ回路のゲートドライブ回路には、ゲートドライブ回路の内部電源電圧ＶＣＣよりも高い電圧を生成するブートストラップ回路が内蔵されることが公知である（例えば、下記特許文献１～５参照。）。ハーフブリッジ回路の高電位側（ハイサイド：以下、上アームとする）のスイッチングデバイスに、ブートストラップ回路により上アームのスイッチングパワーデバイスのドレイン電圧ＶＤＤよりも高い電圧に昇圧されたゲート電圧が供給されることで、当該上アームのスイッチングパワーデバイスが完全にオンされる。図１５は、一般的なブートストラップ回路の一部の部品の等価回路を示す回路図である。

図１５に示すように、ブートストラップ回路１００は、ブートストラップダイオード（ＢＳＤ：Ｂｏｏｔｓｔｒａｐ Ｄｉｏｄｅ）１０１、図示省略するブートストラップコンデンサ（ＢＳＣ：Ｂｏｏｔｓｔｒａｐ Ｃｏｎｄｅｎｓｅｒ）、および電流制限抵抗１０２で構成される。ブートストラップダイオード１０１のカソードにブートストラップコンデンサの正極が接続され、ブートストラップコンデンサの負極に図示省略する上アームのスイッチングパワーデバイスのゲートが接続される。ブートストラップダイオード１０１のアノードと内部電源との間に、ブートストラップダイオード１０１に直列に電流制限抵抗１０２が接続される。

ブートストラップ回路１００では、ハーフブリッジ回路の上アームのスイッチングデバイスがオン状態で、かつ低電位側（ローサイド：以下、下アームとする）のスイッチングデバイスがオフ状態であるときに、ブートストラップダイオード１０１が導通し、内部電源電圧ＶＣＣから電流制限抵抗１０２およびブートストラップダイオード１０１の電圧降下分を差し引いた電圧がブートストラップコンデンサに充電される。このとき、上アームのスイッチングデバイスは、ゲート電圧がゼロ電位であるため、オンしない。

一方、ハーフブリッジ回路の上アームのスイッチングデバイスがオフ状態で、かつ下アームのスイッチングデバイスがオン状態であるとき、上アームのスイッチングデバイスのゲート電圧は、上アームのスイッチングデバイスのドレイン電圧ＶＤＤに、ブートストラップコンデンサの正極の電位を加えた電圧値となる。これにより、上アームのスイッチングデバイスが完全にオン状態になる。このようなブートストラップ回路１００の動作は、ゲートドライブ回路に入力されるスイッチング周波数の周期で繰り返し行われる。

ブートストラップコンデンサの充電量は、ブートストラップダイオード１０１の抵抗値Ｒ１０１と電流制限抵抗１０２の抵抗値Ｒ１０２との合成抵抗値（＝ブートストラップダイオード１０１の抵抗値Ｒ１０１＋電流制限抵抗１０２の抵抗値Ｒ１０２）と、ブートストラップコンデンサの容量と、の積（時定数）で決まる。このため、抵抗値Ｒ１０２の精度の高い（ばらつきの小さい）電流制限抵抗１０２が求められる。このため、電流制限抵抗１０２には、寄生効果がなく、かつ半導体基板（半導体チップ）の面積を低減可能なポリシリコン（ｐｏｌｙ－Ｓｉ）抵抗が用いられる。

電流制限抵抗１０２となるポリシリコン抵抗は、半導体基板（半導体チップ）のおもて面上に層間絶縁膜を介して配置され、同一の半導体基板に形成されたｐｎ接合からなるブートストラップダイオード１０１に直列に接続された１つのポリシリコン層である。また、従来、電流制限抵抗１０２には、直方体状の平面形状のポリシリコン層が用いられる。その理由は、ポリシリコン層の矩形状の表面の縦横比（具体的には体積）からシート抵抗を算出しやすく、かつ当該シート抵抗から電流制限抵抗１０２の設計が容易であることから、電流制限抵抗１０２を所望の抵抗値Ｒ１０２で正確に形成可能となるからである（例えば、下記特許文献６参照。）。

従来のブートストラップ回路のブートストラップダイオード１０１および電流制限抵抗１０２の構造について説明する。図１６は、従来のブートストラップ回路のブートストラップダイオードおよび電流制限抵抗を半導体基板のおもて面側から見た構造を示す平面図である。図１７は、図１６の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。図１６，１７は、下記特許文献６の図６，７に相当する。図１６，１７に示すように、ブートストラップ回路１００のブートストラップダイオード１０１および電流制限抵抗１０２は、同一の半導体基板１１０に設けられている。

ブートストラップダイオード１０１は、ダイオード領域１２１に配置され、ｐ型アノード領域１１３とｎ^-型ドリフト領域１１２およびｎ⁺型カソード領域１１１とのｐｎ接合で形成される。ｎ⁺型カソード領域１１１およびｎ^-型ドリフト領域１１２となる各半導体層を積層して半導体基板１１０が構成されている。半導体基板１１０は、ｎ^-型ドリフト領域１１２側の主面をおもて面とし、ｎ⁺型カソード領域１１１側の主面を裏面とする。ｐ型アノード領域１１３は、ダイオード領域１２１において、半導体基板１１０のおもて面の表面層（ｎ^-型ドリフト領域１１２の表面層）に選択的に設けられている。ｐ型アノード領域１１３は、略矩形状の平面形状を有する。

ｐ型アノード領域１１３の内部には、ｐ型アノード領域１１３の外周に沿って、ｐ⁺型アノードコンタクト領域１１４が選択的に設けられている。ｐ⁺型アノードコンタクト領域１１４は、ｐ型アノード領域１１３の略矩形状の平面形状の３辺に沿って延在する略Ｕ字状の平面形状を有し、ダイオード領域１２１の中央部（内側）を囲む。半導体基板１１０のおもて面上に、酸化膜１１５を介して電流制限抵抗１０２（ハッチング部分）として機能するポリシリコン層が設けられている。電流制限抵抗１０２は、ダイオード領域１２１の中央部に設けられ、深さ方向にｐ型アノード領域１１３に対向する。

電流制限抵抗１０２は、略矩形状の平面形状を有する。電流制限抵抗１０２は、層間絶縁膜１１６で覆われている。層間絶縁膜１１６上には、アノード電極１１７ａおよび制限抵抗電極１１７ｂが互いに離して配置されている。層間絶縁膜１１６および酸化膜１１５を深さ方向に貫通して、アノード電極１１７ａとｐ⁺型アノードコンタクト領域１１４とのコンタクト（電気的接触部）となるコンタクトホール１１８ａ’が設けられている。また、層間絶縁膜１１６には、アノード電極１１７ａと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ａと、制限抵抗電極１１７ｂと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ｂと、が設けられている。

アノード電極１１７ａは、ｐ⁺型アノードコンタクト領域１１４と同じ略Ｕ字状の平面形状を有し、電流制限抵抗１０２の周囲を囲む。アノード電極１１７ａは、略Ｕ字状の平面形状のコンタクトホール１１８ａ’を介してｐ⁺型アノードコンタクト領域１１４にほぼ全面に接する。また、アノード電極１１７ａは、コンタクトホール１１８ａを介して電流制限抵抗１０２に接する。図１６には、コンタクトホール１１８ａとコンタクトホール１１８ａ’とを離して配置した場合を示し、図１７には、コンタクトホール１１８ａ，１１８ａ’同士が連結された場合を示している。

アノード電極１１７ａと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ａと、制限抵抗電極１１７ｂと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ｂと、は、それぞれ電流制限抵抗１０２の略矩形状の平面形状の１組の対辺に沿った略直線状に設けられている。アノード電極１１７ａと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ａは、アノード電極１１７ａの略Ｕ字状の平面形状を構成する３つの直線部のうちの開放端１１９ａを持たない直線部（両端にそれぞれ他の直線部が連結された直線部）に設けられている。

制限抵抗電極１１７ｂは、電流制限抵抗１０２よりも面積の小さい略矩形状の平面形状を有する。制限抵抗電極１１７ｂの全面が層間絶縁膜１１６を介して電流制限抵抗１０２に深さ方向に対向する。制限抵抗電極１１７ｂは、コンタクトホール１１８ｂを介して電流制限抵抗１０２に接する。制限抵抗電極１１７ｂは、内部電源電圧ＶＣＣに固定されている。ダイオード領域１２１の周囲は、エッジ終端領域１２２に囲まれている。図１６には、制限抵抗電極１１７ｂを最も粗い破線で示し、アノード電極１１７ａを制限抵抗電極１１７ｂよりも細かい破線で示す。コンタクトホール１１８ａ，１１８ｂをアノード電極１１７ａよりも細かい破線で示す。

特許第５４７３５１１号公報 特許第５７５４３９９号公報 特許第４３９７６０２号公報 特許第４６１０９４１号公報 特許第２８９８２７２号公報 特開２０１１－１２９６２８号公報

しかしながら、従来のブートストラップ回路では、アノード電極１１７ａとｐ⁺型アノードコンタクト領域１１４とのコンタクトとなるコンタクトホール１１８ａ’の開放端１１９ａ側の部分１３０が、ダイオード領域１２１の中央部側（内側）からエッジ終端領域１２２側（外側）へ向かう方向に、アノード電極１１７ａと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ａと対向していない。このため、電流制限抵抗１０２からブートストラップダイオード１０１へ流れ込む電流経路（正孔の移動経路）の長さが半導体基板１１０のおもて面の面内で異なる。

すなわち、アノード電極１１７ａとｐ⁺型アノードコンタクト領域１１４とのコンタクトとなるコンタクトホール１１８ａ’から、アノード電極１１７ａと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ａへ流れ込む電子の移動経路の長さが半導体基板１１０のおもて面の面内で異なる。例えば、アノード電極１１７ａとｐ⁺型アノードコンタクト領域１１４とのコンタクトとなるコンタクトホール１１８ａ’の開放端１１９ａから、アノード電極１１７ａと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ａへ流れ込む電子の移動経路１３１が最も長くなる。

これによって、アノード電極１１７ａとｐ⁺型アノードコンタクト領域１１４とのコンタクトとなるコンタクトホール１１８ａ’の開放端１１９ａ側から、アノード電極１１７ａと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ａに移動する電子が、アノード電極１１７ａと電流制限抵抗１０２とのコンタクトとなるコンタクトホール１１８ａの端部１３２に集中する。このため、電流制限抵抗１０２の体積に基づく抵抗値Ｒ１０２に応じた発熱量に比べて、電流制限抵抗１０２の端部での部分的な発熱量が大きくなり、電流制限抵抗１０２の抵抗値Ｒ１０２の精度が変動しやすいという問題がある。

この発明は、上述した従来技術による問題点を解消するため、ブートストラップ回路を構成するブートストラップダイオードおよび電流制限抵抗を備えた半導体装置であって、電流制限抵抗の抵抗値の精度低下を抑制することができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。第１導電型の第２半導体領域は、前記半導体基板の、前記第１半導体領域以外の部分である。ブートストラップダイオードは、前記第１半導体領域と前記第２半導体領域とのｐｎ接合で形成されている。絶縁層は、前記半導体基板のおもて面を覆う。前記絶縁層の内部に、ポリシリコン層が設けられている。前記ポリシリコン層は、前記絶縁層を挟んで前記第１半導体領域と対向する。第１電極は、前記第１半導体領域および前記ポリシリコン層に接する。第２電極は、前記ポリシリコン層に接する。第３電極は、前記半導体基板の裏面に設けられ、前記第２半導体領域に接する。前記第１電極と前記第１半導体領域との第１接触部は、前記ポリシリコン層の周囲を囲む環状に配置されている。前記第１接触部の環よりも内側において、前記第１接触部の環から等しい距離に、前記第１電極と前記ポリシリコン層との第２接触部が配置されている。前記第２接触部よりも内側において、前記第２接触部から等しい距離に、前記第２電極と前記ポリシリコン層との第３接触部が配置されている。

前記ポリシリコン層は、第１ポリシリコン部と、複数の第２ポリシリコン部と、を有する。前記第１ポリシリコン部は、前記第２電極との前記第３接触部を有する。複数の前記第２ポリシリコン部は、前記第１ポリシリコン部よりも外側に配置され、それぞれ内側の端部で前記第１ポリシリコン部と連結され、かつ外側の端部に前記第１電極との前記第２接触部を有する。複数の前記第２ポリシリコン部は、前記第３接触部に対して前記第２接触部までの距離の等しい。複数の前記第２ポリシリコン部は、前記第１ポリシリコン部の外周に沿って等間隔に配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２接触部は、前記第１接触部の環に沿って等間隔に複数配置され、前記第３接触部は、前記第１接触部の環に沿った環状に配置されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、複数の前記第２ポリシリコン部は、前記第１ポリシリコン部との連結箇所から前記第２接触部に至るまで一様な幅で延在していることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、複数の前記第２ポリシリコン部は、前記第３接触部と前記第２接触部との間に並列に接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１ポリシリコン部は円形状の平面形状を有する。複数の前記第２ポリシリコン部は、それぞれ、前記第１ポリシリコン部との連結箇所を始点とし、前記第２接触部を終点とする渦巻き状に外側へ延在し、前記第１ポリシリコン部の周囲を囲むことを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。第１導電型の第２半導体領域は、前記半導体基板の、前記第１半導体領域以外の部分である。ブートストラップダイオードは、前記第１半導体領域と前記第２半導体領域とのｐｎ接合で形成されている。絶縁層は、前記半導体基板のおもて面を覆う。前記絶縁層の内部に、ポリシリコン層が設けられている。前記ポリシリコン層は、前記絶縁層を挟んで前記第１半導体領域と対向する。第１電極は、前記第１半導体領域および前記ポリシリコン層に接する。第２電極は、前記ポリシリコン層に接する。第３電極は、前記半導体基板の裏面に設けられ、前記第２半導体領域に接する。前記ポリシリコン層は環状の平面形状を有する。前記第１電極と前記第１半導体領域との第１接触部は、前記ポリシリコン層の周囲を囲む環状に配置されている。前記第１接触部の環よりも内側において、前記第１接触部の環からの距離の等しい環状に、前記第１電極と前記ポリシリコン層との第２接触部が配置されている。前記第２接触部よりも内側で、かつ前記ポリシリコン層の内周よりも外側に、前記第２接触部からの距離の等しい環状に、前記第２接触部に対して、前記第２電極と前記ポリシリコン層との第３接触部が配置されている。

また、この発明にかかる半導体装置は、上述した発明において、前記ポリシリコン層は、扇形状の平面形状に複数に分離されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第２接触部は、前記第１接触部の環に沿った円弧状に同じ弧長で、前記第１接触部の環に沿って等間隔に複数配置され、前記第３接触部は、前記第１接触部の環に沿った円弧状に同じ弧長で、前記第１接触部の環に沿って等間隔に複数配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ポリシリコン層の表面積は、前記第１半導体領域の表面積の４０％以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ポリシリコン層の表面積は、前記第１半導体領域の表面積と等しいことを特徴とする。

上述した発明によれば、電流制限抵抗のポリシリコン抵抗として機能するポリシリコン層に均一に電流を流すことができるため、電流制限抵抗に局所的に電子が集中する箇所が存在しない。したがって、電流制限抵抗の発熱量が部分的に大きくなることを抑制することができる。

本発明にかかる半導体装置によれば、ブートストラップ回路を構成するブートストラップダイオードおよび電流制限抵抗を備えた半導体装置であって、電流制限抵抗の抵抗値の精度低下を抑制することができるという効果を奏する。

実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の一部を拡大して示す平面図である。 実施の形態１にかかる半導体装置の等価回路を示す回路図である。 図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 図１の切断線Ａ－Ａ’における断面構造の別の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す平面図である。 図６の一部を拡大して示す平面図である。 実施の形態２にかかる半導体装置の等価回路を示す回路図である。 実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図９の一部を示す平面図である。 実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１１の一部を示す平面図である。 実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１３の一部を示す平面図である。 一般的なブートストラップ回路の一部の部品の等価回路を示す回路図である。 従来のブートストラップ回路のブートストラップダイオードおよび電流制限抵抗を半導体基板のおもて面側から見た構造を示す平面図である。 図１６の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の一部を拡大して示す平面図である。図２には、図１の電流制限抵抗２の一部を拡大して示す。図１，２では、半導体基板１０のおもて面上の絶縁膜１５および層間絶縁膜１６（図４参照）を図示省略する。図３は、実施の形態１にかかる半導体装置の等価回路を示す回路図である。図３には、図１のブートストラップダイオード１および電流制限抵抗２の等価回路を示す。図４は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図５は、図１の切断線Ａ－Ａ’における断面構造の別の一例を示す断面図である。

図１，２に示す実施の形態１にかかる半導体装置は、同一の半導体基板（半導体チップ）１０に、ブートストラップ回路の構成部であるブートストラップダイオード（ＢＳＤ）１および電流制限抵抗２（図３，４参照）を備える。ブートストラップ回路は、例えば、インバータ回路等の電力変換用のハーフブリッジ回路のゲートドライブ回路に内蔵され、ゲートドライブ回路の内部電源電圧ＶＣＣをハーフブリッジ回路の高電位側（上アーム）のスイッチングデバイスのドレイン電圧ＶＤＤよりも高い電圧に昇圧して、当該上アームのスイッチングデバイスに供給するゲート電圧を生成する機能を有する。

ブートストラップ回路は、ブートストラップダイオード１、電流制限抵抗２、および図示省略するブートストラップコンデンサ（ＢＳＣ）で構成される。ブートストラップダイオード１および電流制限抵抗２の合成抵抗値により、ブートストラップコンデンサの充電量（すなわちブートストラップコンデンサの電圧）が決定される。ブートストラップダイオード１は、ｐ型アノード領域１３（図４参照）とｎ^-型ドリフト領域１２および後述するｎ⁺型カソード領域１１（図４参照）とのｐｎ接合で形成される。ｐ型アノード領域１３は、ダイオード領域において、半導体基板１０のおもて面の全面に配置されている。ダイオード領域とは、ブートストラップダイオード１が配置された領域である。

また、図示省略するが、ｐ型アノード領域１３は、例えば円形状の平面形状を有する。このｐ型アノード領域１３には、ｐ型アノード領域１３の外周に沿った略環状に、ｐ⁺型アノードコンタクト領域１４が配置されている。ｐ⁺型アノードコンタクト領域１４は、コンタクトホール１８ａを介して後述するアノード電極１７ａに接する。コンタクトホール１８ａは、ｐ⁺型アノードコンタクト領域１４に沿った略環状に配置されている。コンタクトホール１８ａの直径は、アノード電極１７ａの内径よりも大きく、かつアノード電極１７ａの外径よりも小さい。

半導体基板１０のおもて面上には、絶縁膜１５を挟んで電流制限抵抗２となるポリシリコン（ｐｏｌｙ－Ｓｉ）抵抗が配置されている。絶縁膜１５は、例えば半導体基板のおもて面全面に設けられ、コンタクトホールを備えている。絶縁膜１５は、例えば酸化膜、窒化膜、またはこれらの積層膜であってもよい。電流制限抵抗２は、絶縁膜１５を挟んで深さ方向にｐ型アノード領域１３に対向する。また、電流制限抵抗２は、層間絶縁膜１６に覆われており、層間絶縁膜１６を挟んで深さ方向に後述するアノード電極１７ａおよび制限抵抗電極１７ｂに対向する。

電流制限抵抗２は、制限抵抗電極１７ｂから電流制限抵抗２を通ってブートストラップダイオード１のｐ型アノード領域１３へ向かって電流が流れた（正孔が移動した）ときに、制限抵抗電極１７ｂとブートストラップダイオード１のｐ型アノード領域１３との間に並列に複数の電流経路が形成されるようにポリシリコン層を複数に分割した構成を有する。具体的には、電流制限抵抗２は、ポリシリコン抵抗として機能する複数（ここでは４つ）のポリシリコン層２１～２４と、これらポリシリコン層２１～２４と制限抵抗電極１７ｂとを電気的に接続するポリシリコン層（以下、ポリシリコン接続部とする）２０と、で構成される。

ポリシリコン接続部２０、ポリシリコン層２１～２４、および後述するポリシリコン層３３ａ～３３ｆ，４２は、例えば絶縁膜１５の表面上の全面に堆積したポリシリコン層を所定パターンにパターニングすることで形成可能である。図１，２には、同一工程で形成可能な複数のポリシリコン層をハッチングで示す（図６，７においても同様）。

ポリシリコン接続部２０は、例えばチップ中央部に配置されている。また、ポリシリコン接続部２０は、例えば円形状の平面形状を有する。ポリシリコン接続部２０は、コンタクトホール１８ｃを介して制限抵抗電極１７ｂに接する。ポリシリコン接続部２０の直径は、制限抵抗電極１７ｂの直径よりも小さい。制限抵抗電極１７ｂとポリシリコン接続部２０とのコンタクト（電気的接触部）となるコンタクトホール１８ｃは、後述するコンタクトホール１８ｂよりも内側に位置し、当該コンタクトホール１８ｂから等しい距離ｘ１に均一に配置されている。具体的には、コンタクトホール１８ｃは、例えばポリシリコン接続部２０の外周に沿った環状に配置されている。コンタクトホール１８ｃの直径は、ポリシリコン接続部２０の直径よりも小さい。

複数のポリシリコン層２１～２４は、すべて略同じの平面形状を有し、それぞれ離して配置されている。複数のポリシリコン層２１～２４は、それぞれ、一方の端部がポリシリコン接続部２０の外周に連結されている。複数のポリシリコン層２１～２４とポリシリコン接続部２０との各連結部は、ポリシリコン接続部２０の外周に沿って均一に配置されていればよく、ポリシリコン層２１～２４の抵抗値に応じて種々変更可能である。ポリシリコン接続部２０の、コンタクトホール１８ｃよりも外側（チップ端部側）の部分は、ポリシリコン層２１～２４とともにポリシリコン抵抗として機能する。

複数のポリシリコン層２１～２４は、それぞれ、ポリシリコン接続部２０との連結箇所を始点とし、後述するコンタクトホール１８ｂを終点とする渦巻き状に、ポリシリコン接続部２０の外周に沿って、かつポリシリコン接続部２０から離れるように外側へ延在させた平面形状を有する（図１，２では３本の渦巻きを図示）。複数のポリシリコン層２１～２４によって、ポリシリコン接続部２０の周囲が環状に囲まれる。ポリシリコン層２１～２４の平面形状は、ポリシリコン接続部２０との連結箇所から外側へ向かって滑らかに連続した曲線状であってもよいし、図１，２に示すようにポリシリコン接続部２０との連結箇所から外側に向かって直径が異なる円弧（曲線）状のポリシリコン層を複数繋ぎ合わせて局所的に折れ曲がった箇所を有する稲妻状であってもよい。

ポリシリコン層２１～２４の表面積は、広くするほど、ポリシリコン層２１～２４での放熱性が向上するため、好ましい。複数のポリシリコン層２１～２４の総表面積と、ポリシリコン接続部２０の表面積と、の総和（すなわち電流制限抵抗２の表面積）は、例えば、ｐ型アノード領域１３の表面積の４０％以上とし、好ましくはｐ型アノード領域１３の表面積と略等しいことがよい。電流制限抵抗２の表面積をｐ型アノード領域１３の表面積に近づけるほど、電流制限抵抗２の放熱性を向上させることができる。

複数のポリシリコン層２１～２４は、それぞれ他方の端部側の部分でコンタクトホール１８ｂを介してアノード電極１７ａに接する。アノード電極１７ａとポリシリコン層２１～２４とのコンタクトとなる各コンタクトホール１８ｂは、コンタクトホール１８ａよりも内側に位置し、コンタクトホール１８ａから等しい距離ｘ２に均一に配置されている。具体的には、各コンタクトホール１８ｂは、例えばアノード電極１７ａの内周に沿って等間隔に配置されている。

すべてのポリシリコン層２１～２４において、制限抵抗電極１７ｂとポリシリコン接続部２０とのコンタクトとなるコンタクトホール１８ｃから、アノード電極１７ａと各ポリシリコン層２１～２４の他方の端部とのコンタクトとなるコンタクトホール１８ｂまでの間の電流経路の長さおよび最短距離ｘ１が等しい。ポリシリコン層２１～２４の抵抗値Ｒ２１～２４は、それぞれ当該電流経路の長さと後述する幅ｗ１で決まる。ポリシリコン層２１～２４の抵抗値Ｒ２１～２４は、例えば数Ω～数百Ωである。また、すべてのポリシリコン層２１～２４において、アノード電極１７ａと各ポリシリコン層２１～２４の他方の端部とのコンタクトとなるコンタクトホール１８ｂから、アノード電極１７ａとｐ⁺型アノードコンタクト領域１４とのコンタクトとなるコンタクトホール１８ａまでの最短距離ｘ２が等しい。

すなわち、制限抵抗電極１７ｂから電流制限抵抗２への電流引き抜きのためのコンタクトのレイアウトが均一になっている。電流制限抵抗２からブートストラップダイオード１への電流引き抜きのためのコンタクトのレイアウトが均一になっている。これによって、ブートストラップダイオード１を通って半導体基板１０の裏面からＢＳＣへ抜ける電流の引き抜きが均一になる。すべてのコンタクトホール１８ｂは平面形状および表面積ともに等しいことが好ましい。コンタクトホール１８ｂの平面形状は、例えば矩形状や円形状であってもよい。コンタクトホール１８ｂ，１８ｃは、層間絶縁膜１６を深さ方向に貫通している。図１，２には、コンタクトホール１８ａ，１８ｃを太線で示し、コンタクトホール１８ｂを塗りつぶした矩形（■）で示す。

また、各ポリシリコン層２１～２４においてそれぞれ電流の流れる方向（白抜き矢印の向きで示す方向）と直交する方向（ポリシリコン接続部２０の法線方向）の幅ｗ１は、ポリシリコン層２１～２４における電流経路の全長にわたって一様であることが好ましい。ポリシリコン層２１～２４における電流経路とは、制限抵抗電極１７ｂに接合されたワイヤから制限抵抗電極１７ｂ、電流制限抵抗２（ポリシリコン接続部２０およびポリシリコン層２１～２４）およびブートストラップダイオード１を通って半導体基板１０の裏面のカソード電極３０からＢＳＣへ向かって流れる電流の経路のうち、ポリシリコン接続部２０と当該ポリシリコン接続部２０に並列接続された各ポリシリコン層２１～２４との各連結箇所それぞれから各ポリシリコン層２１～２４へ分割して流れてｐ⁺型アノードコンタクト領域１４に至るまでの電流の経路である。

アノード電極１７ａおよび制限抵抗電極１７ｂは、層間絶縁膜１６上に配置されている。制限抵抗電極１７ｂは、チップ中央部に配置されている。制限抵抗電極１７ｂは、例えば円形状の平面形状を有する。制限抵抗電極１７ｂは、層間絶縁膜１６を挟んで深さ方向にポリシリコン接続部２０の例えば全面と対向する。制限抵抗電極１７ｂは、層間絶縁膜１６を挟んで深さ方向に複数のポリシリコン層２１～２４の一方の端部と対向していてもよい。また、制限抵抗電極１７ｂは、図示省略する内部電源に接続され、内部電源電圧ＶＣＣに固定されている。

アノード電極１７ａは、制限抵抗電極１７ｂと離して、制限抵抗電極１７ｂの周囲を囲む環状に配置されている。アノード電極１７ａは、後述する複数のポリシリコン層３３ａ～３３ｆのうち、最も内側（チップ中央部側）のポリシリコン層３３ａに層間絶縁膜１６を挟んで深さ方向に対向する。図１において、制限抵抗電極１７ｂは破線の円で囲む部分であり、アノード電極１７ａは、制限抵抗電極１７ｂよりも細かい２本の破線間に挟まれた部分である（図６においても同様）。

ダイオード領域の周囲は、エッジ終端領域に囲まれている。エッジ終端領域は、ダイオード領域と半導体基板１０の側面との間の領域であり、ｎ^-型ドリフト領域１２の、チップおもて面側の電界を緩和し耐圧（耐電圧）を保持する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。ダイオード領域からエッジ終端領域にわたって、半導体基板１０のおもて面上には、絶縁膜１５を挟んで複数（ここでは６つ）のポリシリコン層３３ａ～３３ｆが配置されている。図１，２には、複数のポリシリコン層３３ａ～３３ｆを内側から外側へ向かって順に配置した場合を示す（図６，７においても同様）。

これら複数のポリシリコン層３３ａ～３３ｆは、電流制限抵抗２と離して、電流制限抵抗２の周囲を囲む同心円状に配置されている。複数のポリシリコン層３３ａ～３３ｆのうち、最も内側のポリシリコン層３３ａは、コンタクトホール３５ａを介してアノード電極１７ａに接する。複数のポリシリコン層３３ａ～３３ｆのうち、最も内側のポリシリコン層３３ａ以外のポリシリコン層３３ｂ～３３ｆは、エッジ終端領域に配置され、それぞれコンタクトホール３５ｂ～３５ｆを介して後述する図示省略するＦＬＲ３１およびＦＰ３４（図４参照）に接する。図１，２には、コンタクトホール３５ａ～３５ｆを太線で示す。

また、エッジ終端領域において、半導体基板１０のおもて面上には、絶縁膜１５を挟んでポリシリコン層４２が設けられている。ポリシリコン層４２は、ポリシリコン層３３ａ～３３ｆと離して、かつ複数のポリシリコン層３３ａ～３３ｆのうち、最も外側のポリシリコン層３３ｆの周囲を囲む環状に配置されている。ポリシリコン層４２は、チャネルストッパー電極４３に接し、チャネルストッパー電極４３とともにチャネルストッパーとして機能する。チャネルストッパー電極４３は、ポリシリコン層４２およびｐ型チャネルストッパー領域４１に接する。

チャネルストッパー電極４３は、後述するＦＰ３４と離して、かつ複数のＦＰ３４のうち、最も外側のＦＰ４３の周囲を囲む環状に配置されている。図１において、チャネルストッパー電極４３は、制限抵抗電極１７ｂよりも粗い２本の破線間に挟まれた部分である。ｐ型チャネルストッパー領域４１は、半導体基板１０のおもて面において、半導体基板１０の最も外側に設けられている。ｐ型チャネルストッパー領域４１は、ＦＬＲ３２と離して、かつＦＬＲ３２の周囲を囲む環状に配置されている。

図３に示すように、ブートストラップダイオード１のカソード（図４のカソード電極３０）にブートストラップコンデンサの正極が接続され、ブートストラップコンデンサの負極に図示省略する上アームのスイッチングパワーデバイスのゲートが接続される。ブートストラップダイオード１のアノード（アノード電極１７ａ）と内部電源との間に、ブートストラップダイオード１に直列に電流制限抵抗２が接続される。電流制限抵抗２は、ポリシリコン抵抗として機能する複数（ここでは４つ）のポリシリコン層２１～２４の合成抵抗である。すべてのポリシリコン層２１～２４は、一方の端部が内部電源に接続され、他方の端部がブートストラップダイオード１のアノードに接続されている。

一般的に、ブートストラップ回路においては、ハーフブリッジ回路の上アームのスイッチングデバイスがオン状態で、かつ低電位側（下アーム）のスイッチングデバイスがオフ状態であるときに、ブートストラップダイオード１が導通し、内部電源電圧ＶＣＣから電流制限抵抗２およびブートストラップダイオード１の電圧降下分を差し引いた電圧がブートストラップコンデンサに充電される。このとき、上アームのスイッチングデバイスは、ゲート電圧がゼロ電位であるため、オンしない。

一方、ハーフブリッジ回路の上アームのスイッチングデバイスがオフ状態で、かつ下アームのスイッチングデバイスがオン状態であるとき、上アームのスイッチングデバイスのゲート電圧は、上アームのスイッチングデバイスのドレイン電圧ＶＤＤに、ブートストラップコンデンサの正極の電位を加えた電圧値となる。これにより、上アームのスイッチングデバイスが完全にオン状態になる。このようなブートストラップ回路の動作は、ゲートドライブ回路に入力されるスイッチング周波数の周期で繰り返し行われる。

ブートストラップコンデンサの充電量は、ブートストラップダイオード１の抵抗値Ｒ１と電流制限抵抗２の合成抵抗値との合成抵抗値（＝ブートストラップダイオード１の抵抗値Ｒ１＋電流制限抵抗２の合成抵抗値）と、ブートストラップコンデンサの容量と、の積（時定数）で決まる。電流制限抵抗２の合成抵抗値は、ポリシリコン層２１～２４の各抵抗値Ｒ２１～Ｒ２４の逆数の総和の逆数（＝（１／Ｒ２１＋１／Ｒ２２＋１／Ｒ２３＋１／Ｒ２４）^-1≒Ｒ２１／４、Ｒ２１≒Ｒ２２≒Ｒ２３≒Ｒ２４）である。

次に、実施の形態１にかかる半導体装置の断面構造について説明する。図４に示すように、図１，２のブートストラップダイオード１および電流制限抵抗２は、同一の半導体基板１０において例えばダイオード領域５１に設けられている。ブートストラップダイオード１は、ｐ型アノード領域１３とｎ^-型ドリフト領域１２およびｎ⁺型カソード領域１１とのｐｎ接合で形成される。

ｎ⁺型カソード領域１１およびｎ^-型ドリフト領域１２となる各半導体層をエピタキシャル成長させて半導体基板１０が構成される。ｎ⁺型カソード領域１１となるｎ⁺型基板上にｎ^-型ドリフト領域１２となる半導体層をエピタキシャル成長させて半導体基板１０が構成されていてもよい。半導体基板１０は、ｎ^-型ドリフト領域１２側の主面をおもて面とし、ｎ⁺型カソード領域１１側の主面を裏面とする。ｐ型アノード領域１３は、ダイオード領域５１において、半導体基板１０のおもて面の表面層（ｎ^-型ドリフト領域１２の表面層）の全面に設けられている。ｐ型アノード領域１３の内部には、ｐ⁺型アノードコンタクト領域１４が選択的に設けられている。

ｐ⁺型アノードコンタクト領域１４よりも内側において、半導体基板１０のおもて面は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局部絶縁膜）等の酸化膜からなる絶縁膜１５で覆われている。この絶縁膜１５上に、電流制限抵抗２を構成するポリシリコン接続部２０およびポリシリコン層２１～２４（図４ではポリシリコン層２４は不図示）が配置されている。ポリシリコン接続部２０は、ポリシリコン層２１～２４よりも内側に配置されている。ポリシリコン接続部２０には、図示省略する部分ですべてのポリシリコン層２１～２４が連結されている。

ポリシリコン層２１～２４の厚さｔ１は、例えば０．２μｍ以上１μｍ以下程度であることが好ましく、例えば０．５μｍ程度であってもよい。ポリシリコン層２１～２４の厚さｔ１が上記上限値を超える場合、ポリシリコン層２１～２４の所定の抵抗値Ｒ２１～Ｒ２４が得られないからである。また、ポリシリコン層２１～２４の厚さｔ１が薄くなるほど、ポリシリコン層２１～２４の断面積が小さくなるため、ポリシリコン層２１～２４の抵抗値Ｒ２１～Ｒ２４が高くなり、ポリシリコン層２１～２４に電流が流れにくくなる。ポリシリコン層２１～２４の厚さｔ１が上記下限値未満である場合、ポリシリコン層２１～２４への電流集中により電流制限抵抗２が劣化するからである。

ｐ型アノード領域１３の端部、ｐ⁺型アノードコンタクト領域１４、ポリシリコン接続部２０およびポリシリコン層２１～２４は、層間絶縁膜１６で覆われている。層間絶縁膜１６および絶縁膜１５には、層間絶縁膜１６および絶縁膜１５を深さ方向に貫通してｐ⁺型アノードコンタクト領域１４に達するコンタクトホール１８ａが設けられている。層間絶縁膜１６には、層間絶縁膜１６を深さ方向に貫通する複数（ここでは４つ）のコンタクトホール１８ｂが設けられている。複数のコンタクトホール１８ｂには、それぞれ異なるポリシリコン層２１～２４の他方の端部が露出される。

また、層間絶縁膜１６には、層間絶縁膜１６を深さ方向に貫通してポリシリコン接続部２０に達するコンタクトホール１８ｃが設けられている。コンタクトホール１８ｃには、ポリシリコン接続部２０の外周部が露出される。層間絶縁膜１６上には、アノード電極１７ａおよび制限抵抗電極１７ｂが互いに離して設けられている。アノード電極１７ａおよび制限抵抗電極１７ｂは、例えばアルミニウム（Ａｌ）を含む合金からなる金属電極であり、例えばアルミニウム－シリコン（Ａｌ－Ｓｉ）電極、アルミニウム－銅（Ａｌ－Ｃｕ）電極、またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）電極であってもよい。

制限抵抗電極１７ｂは、コンタクトホール１８ｃを介してポリシリコン接続部２０に接し、ポリシリコン接続部２０によってすべてのポリシリコン層２１～２４に電気的に接続されている。ポリシリコン接続部２０により制限抵抗電極１７ｂとポリシリコン層２１～２４とを電気的に接続することで、電流制限抵抗２の抵抗値を低くすることができる。ポリシリコン接続部２０の、コンタクトホール１８ｃよりも内側の部分は、制限抵抗電極１７ｂにボンディングワイヤを接合する際に、半導体基板１０への例えば超音波振動等の衝撃を低減するための緩衝材として機能する。

制限抵抗電極１７ｂとすべてのポリシリコン層２１～２４とがポリシリコン接続部２０によって電気的に接続されていればよく、コンタクトホール１８ｃの直下にのみポリシリコン接続部２０’が配置されていてもよい（図５参照）。コンタクトホール１８ｃの直下とは、絶縁膜１５上においてコンタクトホール１８ｃに露出される部分である。コンタクトホール１８ｃの直下にのみポリシリコン接続部２０’が配置される場合、ポリシリコン接続部２０’の平面形状は略環状となる。

エッジ終端領域５２において、半導体基板１０のおもて面の表面層（ｎ^-型ドリフト領域１２の表面層）には、フローティングのｐ型領域である複数のフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）３１、および、ｐ型チャネルストッパー領域４１、がそれぞれ選択的に設けられている。ＦＬＲ３１は、ｐ型アノード領域１３と離して配置されている。また、図示省略するが、複数のＦＬＲ３１は、ｐ型アノード領域１３の周囲を囲む同心円状に配置されている。

各ＦＬＲ３１の内部には、それぞれｐ⁺型コンタクト領域３２が選択的に設けられている。図示省略するが、各ｐ⁺型コンタクト領域３２は、自身が設けられた対応するＦＬＲ３１に沿った環状に配置されている。ｐ型チャネルストッパー領域４１は、ＦＬＲ３１よりも外側において、半導体基板１０のおもて面の表面層に選択的に設けられている。また、ｐ型チャネルストッパー領域４１は、ＦＬＲ３１と離して設けられ、かつ半導体基板１０の側面に露出するように配置されている。

エッジ終端領域５２において、半導体基板１０のおもて面は絶縁膜１５で覆われている。絶縁膜１５上に、電流制限抵抗２と離して、電流制限抵抗２よりも外側に、ポリシリコン層３３ａ～３３ｆが設けられている。ポリシリコン層３３ａ～３３ｆは層間絶縁膜１６で覆われており、層間絶縁膜１６上にフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）３４が設けられている。エッジ終端領域５２における層間絶縁膜１６には、層間絶縁膜１６を深さ方向に貫通して、複数のポリシリコン層３３ａ～３３ｆのうち、最も内側のポリシリコン層３３ａに達するコンタクトホール３５ａが設けられている。

また、エッジ終端領域５２における層間絶縁膜１６および絶縁膜１５には、層間絶縁膜１６、ポリシリコン層３３ｂ～３３ｆのうち、深さ方向に対向するポリシリコン層、および絶縁膜１５を深さ方向に貫通してｐ⁺型コンタクト領域３２に達するコンタクトホール３５ｂ～３５ｆが設けられている。コンタクトホール３５ｂ～３５ｆには、それぞれ異なるｐ⁺型コンタクト領域３２が露出される。ポリシリコン層３３ａ～３３ｆは、互いに離して配置されている。ポリシリコン層３３ａ～３３ｆの厚さｔ２は、例えば、電流制限抵抗２を構成するポリシリコン層２１～２４の厚さｔ１と同じであってもよい。

複数のポリシリコン層３３ａ～３３ｆのうち、最も内側のポリシリコン層３３ａは、例えばダイオード領域５１に配置され、絶縁膜１５を挟んで深さ方向にｐ型アノード領域１３に対向する。また、当該最も内側のポリシリコン層３３ａは、層間絶縁膜１６を挟んで深さ方向にアノード電極１７ａに対向し、コンタクトホール３５ａを介してアノード電極１７ａに接する。複数のポリシリコン層３３ａ～３３ｆのうち、最も内側のポリシリコン層３３ａ以外のポリシリコン層３３ｂ～３３ｆは、エッジ終端領域５２に配置されている。

複数のポリシリコン層３３ａ～３３ｆのうち、最も内側のポリシリコン層３３ａ以外のポリシリコン層３３ｂ～３３ｆは、それぞれ絶縁膜１５を挟んで深さ方向に異なるＦＬＲ３１に対向し、かつＦＬＲ３１側に対して反対側において層間絶縁膜１６を挟んで深さ方向に異なるＦＰ３４に対向する。また、当該ポリシリコン層３３ｂ～３３ｆは、コンタクトホール３５ｂ～３５ｆを介して深さ方向に対向するＦＬＲ３１およびＦＰ３４に接する。複数のポリシリコン層３３ｂ～３３ｆは、ＦＰ３４とともにＦＰとして機能する。

複数のＦＬＲ３１のうち、最も外側のＦＬＲ３１とｐ型チャネルストッパー領域４１との間において、半導体基板１０のおもて面は、例えばＬＯＣＯＳ膜等の絶縁膜１５で覆われている。この絶縁膜１５上に、ポリシリコン層３３ｂ～３３ｆと離して、ポリシリコン層４２が設けられている。チャネルストッパー電極４３は、ポリシリコン層４２を覆う層間絶縁膜１６上に設けられ、コンタクトホールを介してポリシリコン層４２およびｐ型チャネルストッパー領域４１に接する。ポリシリコン層４２は、チャネルストッパー電極４３とともにチャネルストッパー電極として機能する。

ＦＰ３４およびチャネルストッパー電極４３は、例えばアノード電極１７ａと同じ金属電極である。ＦＰ３４およびチャネルストッパー電極４３を覆うように、パッシベーション膜１９が設けられている。パッシベーション膜１９は、エッジ終端領域５２から制限抵抗電極１７ｂの表面上にまで延在していてもよい。ブートストラップダイオード１のｎ⁺型カソード領域１１は、半導体基板１０の裏面を形成する。カソード電極３０は、半導体基板１０の裏面全面に設けられ、ｎ⁺型カソード領域１１に接続されている。カソード電極３０は、ブートストラップコンデンサの正極が電気的に接続されている。

以上、説明したように、実施の形態１によれば、電流制限抵抗のポリシリコン抵抗として機能するポリシリコン層を複数に分割し、各ポリシリコン層の一方の端部を、制限抵抗電極との接続部であるポリシリコン接続部に連結し、他方の端部をブートストラップダイオードのｐ型アノード領域に接続する。これによって、制限抵抗電極とブートストラップダイオードのｐ型アノード領域との間に、ポリシリコン層による複数の電流経路（正孔の移動経路）が並列に形成される。これにより、電流制限抵抗のポリシリコン抵抗として機能するすべてのポリシリコン層に均等に電流を流すことができるため、電流制限抵抗に局所的に電子が集中する箇所が存在しない。したがって、電流制限抵抗の発熱量が部分的に大きくなることを抑制することができるため、電流制限抵抗の抵抗値の精度低下を抑制することができる。また、実施の形態１によれば、電流制限抵抗のポリシリコン抵抗として機能する各ポリシリコン層を、それぞれ、ポリシリコン接続部との連結箇所から当該ポリシリコン接続部の周囲を囲む略曲線状の平面形状に配置することで、当該電流経路を長く確保することができ、ポリシリコン抵抗を高抵抗にすることができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図６は、実施の形態２にかかる半導体装置の構造の一例を示す平面図である。図７は、図６の一部を拡大して示す平面図である。図７には、図６の電流制限抵抗２の一部を拡大して示す。図８は、実施の形態２にかかる半導体装置の等価回路を示す回路図である。図８には、図６のブートストラップダイオード１および電流制限抵抗２の等価回路を示す。

実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、電流制限抵抗２を構成するポリシリコン層をさらに分割し、電流制限抵抗２のポリシリコン抵抗として機能する、制限抵抗電極１７ｂとブートストラップダイオード１との間に並列に接続された複数のポリシリコン層６１～ｎ（ただし、ｎ＝６２，６３，６４，…）の個数を増やした点である。

図６，７には、例えば、電流制限抵抗２のポリシリコン抵抗として機能するポリシリコン層を８つ配置した場合の一例を示すが（すなわちｎ＝６８）、電流制限抵抗２のポリシリコン抵抗として機能するポリシリコン層の個数は種々変更可能である。実施の形態２にかかる半導体装置の、ポリシリコン層６１～６８の個数およびレイアウト以外の構成は、実施の形態１にかかる半導体装置と同様である。

実施の形態２において、８つのポリシリコン層６１～６８は、実施の形態１と同様に、ポリシリコン接続部２０と各ポリシリコン層６１～６８との連結箇所からポリシリコン接続部２０の周囲を囲む略曲線状の平面形状に配置される。これによって、実施の形態１と同様に、制限抵抗電極１７ｂとブートストラップダイオード１のｐ型アノード領域１３との間に、ポリシリコン層６１～６８による８つの電流経路（正孔の移動経路）が並列に形成される。

ポリシリコン層６１～６８の幅ｗ１や電流経路の長さを調整することで、ポリシリコン層６１～６８のレイアウトを種々変更可能である。このため、ポリシリコン層６１～６８の幅ｗ１や電流経路の長さを調整することで、電流制限抵抗２の設計の自由度が向上する。これによって、チップサイズを縮小化することができたり、チップサイズを変えない場合にはポリシリコン層６１～６８の抵抗値Ｒ６１～Ｒ６８を調整することができる。

以上、説明したように、実施の形態２によれば、電流制限抵抗のポリシリコン抵抗として機能する複数のポリシリコン層の個数を増やした場合においても、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図９，１１，１３は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１０，１２，１４は、それぞれ図９，１１，１３の一部を示す平面図である。図１０，１２，１４には、それぞれ図９，１１，１３のコンタクトホール１８ｂ，１８ｃ、および、電流制限抵抗２のポリシリコン抵抗として機能するポリシリコン層、のみを示す。

実施の形態２にかかる半導体装置は、ポリシリコン接続部およびポリシリコン抵抗を兼ねる１つ以上のポリシリコン層で構成された電流制限抵抗２を備える。すなわち、制限抵抗電極１７ｂからブートストラップダイオード１に向かって流れる電流の経路（正孔の移動経路）を、電流制限抵抗２を構成するポリシリコン層によって均等に形成することができればよく、電流制限抵抗２を構成するポリシリコン層の平面形状は種々変更可能である。

具体的には、図９，１０に示すように、電流制限抵抗２として、略円形状の平面形状を有するポリシリコン層７１を配置してもよい。ポリシリコン層７１は、層間絶縁膜を挟んで深さ方向にアノード電極１７ａおよび制限抵抗電極１７ｂに対向する。ポリシリコン層７１は、コンタクトホール１８ｂ’を介してアノード電極１７ａに接し、かつコンタクトホール１８ｃを介して制限抵抗電極１７ｂに接する。すなわち、電流制限抵抗２を構成するポリシリコン層７１は実施の形態１のポリシリコン接続部およびポリシリコン抵抗を兼ねており、分割されていない。

アノード電極１７ａとポリシリコン層７１とのコンタクトとなるコンタクトホール１８ｂ’は、アノード電極１７ａの内径よりも大きく、かつポリシリコン層７１の直径よりも小さい直径の略環状に配置されている。制限抵抗電極１７ｂとポリシリコン層７１とのコンタクトとなるコンタクトホール１８ｃは、制限抵抗電極１７ｂの直径よりも小さい直径の略環状に配置されている。ポリシリコン層７１の直径は、コンタクトホール１８ｂ’の直径よりも大きい。ポリシリコン層７１の直径は、アノード電極１７ａの外径よりも小さくてもよい。

図１１，１２に示すように、電流制限抵抗２を構成するポリシリコン層７１’の平面形状を略環状としてもよい。この場合、アノード電極１７ａとポリシリコン層７１’とのコンタクトとなるコンタクトホール１８ｂ’は、アノード電極１７ａの内径よりも大きく、かつポリシリコン層７１’の外径よりも小さい直径の略環状に配置される。制限抵抗電極１７ｂとポリシリコン層７１’とのコンタクトとなるコンタクトホール１８ｃは、制限抵抗電極１７ｂの直径よりも小さく、かつポリシリコン層７１’の内径よりも大きい直径の略環状に配置される。図１１，１２に示す実施の形態２にかかる半導体装置の、ポリシリコン層７１’の平面形状以外の構成は、図９，１０に示す実施の形態２にかかる半導体装置と同様である。

また、図１３，１４に示すように、略環状の平面形状のポリシリコン層７１’を、当該ポリシリコン層７１’の中心を中心とする扇形状の平面形状に分割した複数（ここでは４つ）のポリシリコン層７２～７５で電流制限抵抗２が構成されていてもよい。この場合、複数のポリシリコン層７２～７５は、互いに離して配置されている。アノード電極１７ａと各ポリシリコン層７２～７５とのコンタクトとなるコンタクトホール１８ｂ’、および、制限抵抗電極１７ｂとポリシリコン層７１’とのコンタクトとなるコンタクトホール１８ｃは、ともに、扇形状の平面形状の各ポリシリコン層７２～７５のみと対向する略円弧状に分割される。図１３，１４に示す実施の形態２にかかる半導体装置の、ポリシリコン層７２～７５の平面形状以外の構成は、図１１，１２に示す実施の形態２にかかる半導体装置と同様である。

図９，１１，１３において、電流制限抵抗２のポリシリコン抵抗として機能するポリシリコン層７１，７１’，７２～７５は、ドット状のハッチング部分である。制限抵抗電極１７ｂは、破線の円で囲んだ、右下がりの斜線状のハッチング部分である。アノード電極１７ａは、制限抵抗電極１７ｂよりも細かい２本の破線間に挟まれた、右上がりの斜線状のハッチング部分である。コンタクトホール１８ｂ’，１８ｃは実太線で示す。

以上、説明したように、実施の形態３によれば、ポリシリコン接続部およびポリシリコン抵抗を兼ねる１つ以上のポリシリコン層に均一に電流を流すことができるため、実施の形態１，２と同様の効果を奏する。

また、図示省略するが、ブートストラップダイオード１の平面形状（すなわちｐ型アノード領域１３の平面形状）を、略矩形状としてもよい。この場合、電流制限抵抗２のポリシリコン接続部は、例えば矩形状の平面形状にする。電流制限抵抗２のポリシリコン抵抗として機能する複数のポリシリコン層は、ポリシリコン接続部の周囲を矩形状にかつ多重に囲むレイアウトに配置してもよい。または、電流制限抵抗２のポリシリコン抵抗として機能する複数のポリシリコン層は、それぞれ、直線状の部分を複数繋ぎ合わせて局所的に折れ曲がった箇所を有する稲妻状の平面形状とし、ポリシリコン接続部との連結箇所を始点とし、アノード電極とのコンタクトホールを終点とする渦巻き状に、ポリシリコン接続部から離れるように外側へ延在させたレイアウトに配置してもよい。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、コンタクトホールを埋め込むように金属電極（アノード電極、制限抵抗電極およびＦＰ）を設けているが、これに限らず、コンタクトホールの内部にバリアメタルまたはプラグを埋め込んで、金属電極をコンタクトホールの内部のバリアメタルまたはプラグを介して対応する各部に電気的に接続させてもよい。また、ブートストラップダイオードおよび電流制限抵抗と同一の半導体基板、ブートストラップダイオードおよび電流制限抵抗以外の素子や回路が搭載されていてもよい。

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１ ブートストラップダイオード
２ 電流制限抵抗
１０ 半導体基板
１１ ｎ⁺型カソード領域
１２ ｎ^-型ドリフト領域
１３ ｐ型アノード領域
１４ ｐ⁺型アノードコンタクト領域
１５ 絶縁膜
１６ 層間絶縁膜
１７ａ アノード電極
１７ｂ 制限抵抗電極
１８ａ，１８ｂ，１８ｂ'，１８ｃ，３５ａ～３５ｆ コンタクトホール
１９ パッシベーション膜
２０，２０' ポリシリコン接続部
２１～２４，３３ａ～３３ｆ，４２，６１～６８，７１，７１'，７２～７５ ポリシリコン層
３０ カソード電極
３１ ＦＬＲ
３２ ｐ⁺型コンタクト領域
３４ ＦＰ
４１ ｐ型チャネルストッパー領域
４３ チャネルストッパー電極
５１ ダイオード領域
５２ エッジ終端領域
Ｒ１ ブートストラップダイオードの抵抗値
Ｒ２１～Ｒ２４，Ｒ６１～Ｒ６８，Ｒｎ ポリシリコン抵抗として機能するポリシリコン層の抵抗値
ｔ１，ｔ２ ポリシリコン層の厚さ
ＶＣＣ 内部電源電圧
ＶＤＤ ドレイン電圧
ｗ１ ポリシリコン抵抗として機能するポリシリコン層の幅
ｘ１，ｘ２ コンタクトホール間の最短距離

Claims (10)

1. 第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
   前記半導体基板の、前記第１半導体領域以外の部分である第１導電型の第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域とのｐｎ接合で形成されたブートストラップダイオードと、
   前記半導体基板のおもて面を覆う絶縁層と、
   前記絶縁層の内部に設けられ、前記絶縁層を挟んで前記第１半導体領域と対向するポリシリコン層と、
   前記第１半導体領域および前記ポリシリコン層に接する第１電極と、
   前記ポリシリコン層に接する第２電極と、
   前記半導体基板の裏面に設けられ、前記第２半導体領域に接する第３電極と、
   を備え、
   前記第１電極と前記第１半導体領域との第１接触部は、前記ポリシリコン層の周囲を囲む環状に配置され、
   前記第１接触部の環よりも内側において、前記第１接触部の環から等しい距離に、前記第１電極と前記ポリシリコン層との第２接触部が配置され、
   前記第２接触部よりも内側において、前記第２接触部から等しい距離に、前記第２電極と前記ポリシリコン層との第３接触部が配置され、
   前記ポリシリコン層は、
   前記第２電極との前記第３接触部を有する第１ポリシリコン部と、
   前記第１ポリシリコン部よりも外側に配置され、それぞれ内側の端部で前記第１ポリシリコン部と連結され、かつ外側の端部に前記第１電極との前記第２接触部を有する複数の第２ポリシリコン部と、を有し、
   前記第３接触部に対して前記第２接触部までの距離の等しい複数の前記第２ポリシリコン部が前記第１ポリシリコン部の外周に沿って等間隔に配置されていることを特徴とする半導体装置。
2. 前記第２接触部は、前記第１接触部の環に沿って等間隔に複数配置され、
   前記第３接触部は、前記第１接触部の環に沿った環状に配置されていることを特徴とする請求項１に記載の半導体装置。
3. 複数の前記第２ポリシリコン部は、前記第１ポリシリコン部との連結箇所から前記第２接触部に至るまで一様な幅で延在していることを特徴とする請求項１または２に記載の半導体装置。
4. 複数の前記第２ポリシリコン部は、前記第３接触部と前記第２接触部との間に並列に接続されていることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
5. 前記第１ポリシリコン部は円形状の平面形状を有し、
   複数の前記第２ポリシリコン部は、それぞれ、前記第１ポリシリコン部との連結箇所を始点とし、前記第２接触部を終点とする渦巻き状に外側へ延在し、前記第１ポリシリコン部の周囲を囲むことを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
6. 第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
   前記半導体基板の、前記第１半導体領域以外の部分である第１導電型の第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域とのｐｎ接合で形成されたブートストラップダイオードと、
   前記半導体基板のおもて面を覆う絶縁層と、
   前記絶縁層の内部に設けられ、前記絶縁層を挟んで前記第１半導体領域と対向するポリシリコン層と、
   前記第１半導体領域および前記ポリシリコン層に接する第１電極と、
   前記ポリシリコン層に接する第２電極と、
   前記半導体基板の裏面に設けられ、前記第２半導体領域に接する第３電極と、
   を備え、
   前記ポリシリコン層は環状の平面形状を有し、
   前記第１電極と前記第１半導体領域との第１接触部は、前記ポリシリコン層の周囲を囲む環状に配置され、
   前記第１接触部の環よりも内側において、前記第１接触部の環からの距離の等しい環状に、前記第１電極と前記ポリシリコン層との第２接触部が配置され、
   前記第２接触部よりも内側で、かつ前記ポリシリコン層の内周よりも外側に、前記第２接触部からの距離の等しい環状に、前記第２電極と前記ポリシリコン層との第３接触部が配置されていることを特徴とする半導体装置。
7. 前記ポリシリコン層は、扇形状の平面形状に複数に分離されていることを特徴とする請求項６に記載の半導体装置。
8. 前記第２接触部は、前記第１接触部の環に沿った円弧状に同じ弧長で、前記第１接触部の環に沿って等間隔に複数配置され、
   前記第３接触部は、前記第１接触部の環に沿った円弧状に同じ弧長で、前記第１接触部の環に沿って等間隔に複数配置されていることを特徴とする請求項７に記載の半導体装置。
9. 前記ポリシリコン層の表面積は、前記第１半導体領域の表面積の４０％以上であることを特徴とする請求項１～８のいずれか一つに記載の半導体装置。
10. 前記ポリシリコン層の表面積は、前記第１半導体領域の表面積と等しいことを特徴とする請求項９に記載の半導体装置。

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