JP7141669B2

JP7141669B2 - Ｐｃｂ設計レイアウトの回路開放短絡検査方法、検出システム及び電子デバイス

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Publication number: JP7141669B2
Application number: JP2021528897A
Authority: JP
Inventors: ▲勝▼杰 ▲銭▼; ▲豊▼收 ▲劉▼
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Description

本発明はプリント回路基板技術分野に関し、特に、ＰＣＢ設計レイアウトの回路開放短絡検査方法、検出システム及び電子デバイスに関する。

ＰＣＢ（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ，プリント回路基板）は各種電子部品の担体であり、現代の電子製品においては、ほとんどがＰＣＢを使用する必要がある。技術が絶えず発展し、技術レベルが上がるにつれて、電子製品はより軽く、より薄く、より小さくなる傾向にある。ＰＣＢは、密度が高く、素子が小さく、間隔が細く、層数が更に多い方向へと発展しており、これによりＰＣＢの品質検査作業が困難になりつつある。

ＰＣＢ設計レイアウトはＰＣＢＬａｙｏｕｔ配線設計でもあり、回路設計の最後の工程となる。ＰＣＢ配線が終了した後、ＰＣＢのベアボード製造工程に入る。ＰＣＢのベアボード製造工程は、ＰＣＢ設計データ（Ｇｅｒｂｅｒデータ又はドリルデータ）に基づいて完成させる必要がある。このことから明らかなように、ＰＣＢ設計レイアウトはＰＣＢ製造全体における前提及び基礎であり、設計品質の優劣はＰＣＢ全体ひいては電子製品の品質状態を決定する。また、ＰＣＢの設計レイアウトにおいて最も発生しやすい品質問題はＰＣＢ線路の回路開放短絡問題であり、かつ、当該問題は各設計者及びＰＣＢベアボードメーカーが解決しなければならない主要問題でもある。

一般的な状況下では、ＰＣＢ線路に回路開放短絡が発生してしまう原因は以下の通りである。

１．ＰＣＢ配線ソフトから出力されるＰＣＢ設計データにエラーが存在し（例えば、Ｇｅｒｂｅｒファイルにｂｕｇが存在する又はＰＣＢ配線設計自体にエラーがある）。このことから、設計されたレイアウトが最初のネットリストの接続関係と異なり、線路の開路又は短絡が形成される。

２．ＰＣＢベアボードの製造プロセスに基づいて、ベアボードメーカーがベアボード製造前にＰＣＢ設計データ（例えば、Ｇｅｒｂｅｒファイル）に適当な修正を行う。これにより、実際に製造されるＰＣＢベアボードの設計機能が満たされるが、修正の過程において線路の開路又は短絡が引き起こされる可能性がある。

ＰＣＢのベアボード生産はＰＣＢ設計データに基づいて実現されるということに鑑みると、ＰＣＢ設計データの正確性が保証されてこそ、ＰＣＢ線路に回路開放短絡問題が発生することを効果的に低減させる、ひいては回避することができる。これから明らかなように、ＰＣＢ設計データの正確性を保証することには重要な意義がある。

以上に述べた従来技術の欠点に鑑みて、本発明の目的は、速やかかつ効率的に、ＰＣＢ設計データが配線当初のネットリストと一致しているか否かを検証し、ＰＣＢ設計データの正確性を保証することができるＰＣＢ設計レイアウトの回路開放短絡検査方法、検出システム及び電子デバイスを提供することである。

上述の目的及びその他関連の目的を実現するために、本発明は、ＰＣＢ設計レイアウトの回路開放短絡検査方法を提供する。前記ＰＣＢ設計レイアウトの回路開放短絡検査方法は、検査されるＰＣＢ設計レイアウトのＰＣＢデータを読み取ることで、前記ＰＣＢ設計レイアウトに含まれる各ＰＣＢ層の画像を出力することと、各前記ＰＣＢ層の画像にそれぞれ第一接続性分析を行うことで、同じ層内で互いに接触する各パッドパターンを同一の子ネットワークグループに分類することと、前記ＰＣＢ設計レイアウトのドリル層の各電気メッキ孔にそれぞれ第二接続性分析を行うことで、各前記電気メッキ孔が異なるＰＣＢ層を貫通することによって接続された各パッドパターンが属する各前記子ネットワークグループを同一の親ネットワークグループに分類することと、前記ＰＣＢ設計レイアウトのＩＰＣネットリストデータを読み取ることで、各前記パッドパターンが属するネットリストネットワークグループを取得することと、各前記パッドパターンのネットリストネットワーク関係が前記第二接続性分析を経た後のネットワーク関係と一致しているか否かを判断することとを含み、一致している場合には、前記ＰＣＢ設計レイアウトに回路開放短絡問題がないと判定し、そうでない場合には、前記ＰＣＢ設計レイアウトに回路開放短絡問題があると判定する。

本発明の一実施例において、各前記パッドパターンのネットリストネットワーク関係と前記第二接続性分析を経た後のネットワーク関係とに基づいて前記ＰＣＢ設計レイアウトに回路開放短絡問題があるか否かを判断するステップは、具体的に、同一の前記ネットリストネットワークグループに属する各パッドパターンが同一の前記親ネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに開路問題があり、かつ、開路問題は当該ネットリストネットワークグループで発生しており、かつ、開路の具体的位置は、当該ネットリストネットワークグループ中の個別の親ネットワークグループ名と他の親ネットワークグループ名とが一致していないパッドパターンである可能性があると判定することと、同一の前記親ネットワークグループに属する各パッドパターンが同一の前記ネットリストネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに短絡問題があり、かつ、短絡問題は当該親ネットワークグループで発生しており、かつ、短絡の具体的位置は、当該親ネットワークグループ中の個別のネットリストネットワークグループ名と他のネットリストネットワークグループ名とが一致していないパッドパターンである可能性があると判定することと、同一のネットリストネットワークグループに属する各パッドパターンが同一の親ネットワークグループにも属している場合には、又は同一の親ネットワークグループに属する各パッドパターンが同一のネットリストネットワークグループにも属している場合には、前記ＰＣＢ設計レイアウトに回路開放短絡問題がないと判定することとを含んでいる。

本発明の一実施例において、前記方法は、前記ＩＰＣネットリストデータの画像を出力することと、前記ＩＰＣネットリストデータは各前記パッドパターンの座標を含むことと、前記ＩＰＣネットリストデータから回路開放短絡問題があるネットワークグループに含まれるパッドパターンの座標を検出することと、前記ＩＰＣネットリストデータの画像上に検出した座標位置を強調して表示することとを更に含んでいる。

本発明の一実施例において、前記方法は、検査報告の生成を更に含み、前記検査報告は、各前記パッドパターンの識別情報、属するネットリストネットワークグループの情報、属する親ネットワークグループの情報、及び検査結果を含んでいる。

上述の目的及びその他関連の目的を実現するために、本発明は、ＰＣＢ設計レイアウトの回路開放短絡検査システムを提供する。前記ＰＣＢ設計レイアウトの回路開放短絡検査システムは、検査されるＰＣＢ設計レイアウトのＰＣＢデータを読み取ることで、前記ＰＣＢ設計レイアウトに含まれる各ＰＣＢ層の画像を出力するために用いられるＰＣＢデータ読み取りモジュールと、各前記ＰＣＢ層の画像にそれぞれ第一接続性分析を行うことで、同じ層内で互いに接触する各パッドパターンを同一の子ネットワークグループに分類するために用いられ、前記ＰＣＢ設計レイアウトのドリル層の各電気メッキ孔にそれぞれ第二接続性分析を行うことで、各前記電気メッキ孔が異なるＰＣＢ層を貫通することによって接続された各パッドパターンが属する各前記子ネットワークグループを同一の親ネットワークグループに分類するために用いられる接続性分析モジュールと、前記ＰＣＢ設計レイアウトのＩＰＣネットリストデータを読み取ることで、各前記パッドパターンが属するネットリストネットワークグループを取得するために用いられるＩＰＣネットリストデータ読み取りモジュールと、各前記パッドパターンのネットリストネットワーク関係が前記第二接続性分析を経た後のネットワーク関係と一致しているか否かを判断し、一致している場合には、前記ＰＣＢ設計レイアウトに回路開放短絡問題がないと判定し、そうでない場合には、前記ＰＣＢ設計レイアウトに回路開放短絡問題があると判定するために用いられる回路開放短絡検査モジュールとを含んでいる。

本発明の一実施例において、前記回路開放短絡検査モジュールが各前記パッドパターンのネットリストネットワーク関係と前記第二接続性分析を経た後のネットワーク関係とに基づいて前記ＰＣＢ設計レイアウトに回路開放短絡問題があるか否かを判断する実現方式は、同一の前記ネットリストネットワークグループに属する各パッドパターンが同一の前記親ネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに開路問題があり、かつ、開路問題は当該ネットリストネットワークグループで発生しており、かつ、開路の具体的位置は、当該ネットリストネットワークグループ中の個別の親ネットワークグループ名と他の親ネットワークグループ名とが一致していないパッドパターンである可能性があると判定することと、同一の前記親ネットワークグループに属する各パッドパターンが同一の前記ネットリストネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに短絡問題があり、かつ、短絡問題は当該親ネットワークグループで発生しており、かつ、短絡の具体的位置は、当該親ネットワークグループ中の個別のネットリストネットワークグループ名と他のネットリストネットワークグループ名とが一致していないパッドパターンである可能性があると判定することと、同一のネットリストネットワークグループに属する各パッドパターンが同一の親ネットワークグループにも属している場合には、又は同一の親ネットワークグループに属する各パッドパターンが同一のネットリストネットワークグループにも属していれば、前記ＰＣＢ設計レイアウトに回路開放短絡問題がないと判定することとを含んでいる。

本発明の一実施例において、前記ＩＰＣネットリストデータ読み取りモジュールは、前記ＩＰＣネットリストデータの画像を出力することにも用いられ、前記ＩＰＣネットリストデータは各前記パッドパターンの座標を含み、前記システムは、前記ＩＰＣネットリストデータから回路開放短絡問題があるネットワークグループに含まれるパッドパターンの座標を検出し、前記ＩＰＣネットリストデータの画像上に検出した座標位置を強調して表示するために用いられる強調表示モジュールを更に含んでいる。

本発明の一実施例において、前記システムは、検査報告の生成に用いられる検査報告生成モジュールを更に含み、前記検査報告は、各前記パッドパターンの識別情報、属するネットリストネットワークグループの情報、属する親ネットワークグループの情報、及び検査結果を含んでいる。

上述の目的及びその他関連の目的を実現するために、本発明は、コンピュータプログラムが記憶された記憶媒体を提供する。前記コンピュータプログラムがプロセッサによりロードされて実行されるとき、前記ＰＣＢ設計レイアウトの回路開放短絡検査方法が実現される。

上述の目的及びその他関連の目的を実現するために、本発明は、電子デバイスを提供する。前記電子デバイスは、プロセッサ及びメモリを含んでいる。前記メモリはコンピュータプログラムを記憶するために用いられ、前記プロセッサは前記コンピュータプログラムをロードし、実行するために用いられ、これにより前記電子デバイスが前記ＰＣＢ設計レイアウトの回路開放短絡検査方法を実行する。

上述したように、本発明におけるＰＣＢ設計レイアウトの回路開放短絡検査方法、検出システム及び電子デバイスは、ＰＣＢベアボード製造前に、ＰＣＢ設計レイアウトの回路開放短絡検査を自動的、知能的に実現し、完成品が製造された後に検出装置を用いてＰＣＢの回路開放短絡検査を行う作業量を減らすことができる。本発明はＰＣＢ設計企業及びベアボード製造工場で使用することができ、製造されたＰＣＢベアボードにおける回路開放短絡欠陥を効果的に防ぐことで、大量のＰＣＢベアボードが廃棄処分されることを回避することができる。言うまでもなく、本発明は客観的にもベアボード製造工場の生産効率を高め、企業の損失及びリスクを低減し、更に、企業全体の競争力を高める助けとなる。

図１は本発明の一実施例におけるＰＣＢ設計レイアウトの回路開放短絡検査方法のフローチャートである。図２はＰＣＢ物理層の構造模式図である。図３Ａは本発明の一実施例における読み込んだＰＣＢデータに基づいて出力された画像である。図３Ｂは図３Ａ内のＨ部分の部分拡大図である。図４は図３が接続性分析を経た後に出力された画像である。図５は本発明の一実施例における読み込んだＩＰＣネットリストデータに基づいて出力された画像である。図６は本発明の一実施例におけるＰＣＢ設計レイアウトの回路開放短絡検査システムのモジュール模式図である。図７は本発明の一実施例における電子デバイスの模式図である。

以下、特定の具体的な実施例を通じて本発明の実施手段を説明するが、当業者であれば本明細書で開示された内容によって本発明の他の利点と効果を容易に理解することができる。また、本発明は、その他の異なる具体的実施手段による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変更を行ってもよい。説明すべき点として、矛盾しない状況においては、以下の実施例及び実施例中の特徴は互いに組み合わせることができる。

説明すべき点として、以下の実施例で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。よって、図面には本発明に関連するアセンブリのみを示しており、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、かつ、アセンブリの配置形態がより複雑になる場合もある。

図１に示すように、本発明が提供するＰＣＢ設計レイアウトの回路開放短絡検査方法は、以下のステップを含む。

Ｓ１において、検査されるＰＣＢ設計レイアウトのＰＣＢデータを読み取ることで、前記ＰＣＢ設計レイアウトに含まれる各ＰＣＢ層の画像を出力する。

読み込んだＰＣＢデータはＰＣＢベアボードを製造するために必要な物理層データであり、物理層は、表面信号層、中間信号層（中間層の数は０からｎの間である）、裏面信号層及びドリル層を含む。ドリル層は複数のファイルを有する可能性があり、電気メッキ及び非電気メッキを含み、かつ、異なる層を貫通するものは複数のファイルに分けられる。ＰＣＢデータのファイル形式はＧｅｒｂｅｒ／ＢａｒｃｏＤＰＦ／ＭＤＡを含むがこれらに限られるものではない。図２は表面信号層の銅箔パターンである。ＰＣＢデータに基づいて出力された各層を、実際のＰＣＢ層の順序に従って配列する。順番に、表面信号層２１、中間信号層２２,２３、裏面信号層２４であり、表面信号層２１と中間信号層２２との間、中間信号層２２と中間信号層２３との間、中間信号層２３と裏面信号層２４との間は絶縁層２５によって隔てられている。電気メッキ孔２６及び非電気メッキ孔２７は表面信号層２１、中間信号層２２,２３、裏面信号層２４、各絶縁層２５をそれぞれ貫通する。電気メッキ孔２６は表面信号層２１と裏面信号層２４を接続するが、非電気メッキ孔２７は貫通している層と接続されていない。符号２８は銅箔を示している。

図３Ａは、検出されるＰＣＢ設計レイアウトのＰＣＢデータに基づいて出力された、それに含まれる各ＰＣＢ層の画像である。図３Ｂは、図３Ａ内のＨ部分の部分拡大図である。このとき、接続性分析はまだ行われていないため、ＰＣＢ層上の各パッドパターンはグループ別に再区分されておらず、「ＮＥＴＮＡＭＥ」は空であり、各パッドパターン間のネットワーク関係も再定義されていない。

Ｓ２において、各前記ＰＣＢ層の画像にそれぞれ第一接続性分析を行うことで、同じ層内で互いに接触する各パッドパターンを同一の子ネットワークグループに分類する。

第一接続性分析は接続性分析の最初の段階である。当該段階においては、画像処理アルゴリズムを通じて、図３Ａ内の各パッドパターンが互いに接続されているか否かを分析する。Ｈ部分を例示する（図３Ｂを参照）。画像分析を経た後、Ｈ１領域内の各パッドパターンは互いに接続されているが、Ｈ２領域内のパッドパターンはＨ１領域内の各パッドパターンといずれも分離しているという結論が得られた。これによって、第一接続性分析を経た後、Ｈ１領域内の各パッドパターンは同一の子ネットワークグループ１に分類され、Ｈ２領域内のパッドパターンは子ネットワークグループ２に分類され、その他はこれに準じて類推される。

Ｓ３において、前記ＰＣＢ設計レイアウトのドリル層の各電気メッキ孔にそれぞれ第二接続性分析を行うことで、各前記電気メッキ孔が異なるＰＣＢ層を貫通することによって接続された各パッドパターンが属する各前記子ネットワークグループを同一の親ネットワークグループに分類する。

第二接続性分析は接続性分析の２番目の段階である。当該段階においては、層間の接続関係を分析する。ステップＳ１ではドリル層のＰＣＢデータを読み込んだ後、孔層が電気メッキであるか否かを識別し、また、電気メッキ孔層がどの関連層に穴を開けているかを識別する。続いて、第二接続性分析が行われる場合には、電気メッキ孔が接続する異なるＰＣＢ層のパッドパターンが属する子ネットワークグループは同一の親ネットワークグループに分類される。例えば、第一接続性分析を経た後、表面信号層上の各パッドパターンは、子ネットワークグループ１、子ネットワークグループ２、子ネットワークグループ３に区分され、裏面信号層上の各パッドパターンは子ネットワークグループ１’、子ネットワークグループ２’、子ネットワークグループ３’に区分される。電気メッキ孔が表面信号層と裏面信号層を貫通しているため、子ネットワークグループ１と子ネットワークグループ１’は同一の親ネットワークグループＮＥＴ１に分類され、子ネットワークグループ２と子ネットワークグループ２’は同一の親ネットワークグループＮＥＴ２に分類され、子ネットワークグループ３と子ネットワークグループ３’は同一の親ネットワークグループＮＥＴ３に分類され、その他はこれに準じて類推される。

図４に示すように、このように、図３内の「ＮＥＴＮＡＭＥ」がもともと空（ＮＵＬＬ）であるパッドパターンには親ネットワークグループ名「Ｎｅｔ１」が与えられる。

説明すべき点として、親ネットワークグループが確定した後、接続性分析は直ちに完了する。このとき、各パッドパターンが接続性分析を経た後に形成したネットワーク関係も、これに伴って確定される。

Ｓ４において、前記ＰＣＢ設計レイアウトのＩＰＣネットリストデータを読み取ることで、各前記パッドパターンが属するネットリストネットワークグループを取得する。

ＩＰＣネットリストデータはＩＰＣ－Ｄ－３５６ネットリストデータ又は類似データを含む。ＩＰＣ－Ｄ－３５６ネットリストデータは、ＰＣＢ表裏面信号層上の全てのパッドパターンのネットワーク名と座標を含んでいる。つまり、業界標準であるこれらのネットリストデータにおいて、各パッドパターンはネットリストネットワーク名を有している。ネットリストネットワーク名が同じであれば、同一のネットリストネットワークグループに属すると見なすことができ、各パッドパターンのネットリストネットワーク関係もこれに伴って確定される。

図５は、検出されるＰＣＢ設計レイアウトのＩＰＣネットリストデータに基づいて出力された、それに含まれる各ＰＣＢ層の画像であり、重要と表示されたパッドパターンのネットリストネットワーク名ＮｅｔＮａｍｅは「Ｎ１８２８９７２３」である。

Ｓ５において、各前記パッドパターンのネットリストネットワーク関係が前記第二接続性分析を経た後のネットワーク関係と一致しているか否かを判断する。一致している場合には、ステップＳ６が実行され、そうでない場合には、ステップＳ７が実行される。

接続性分析が行われる前、各パッドパターンのネットワーク関係はネットリストネットワークグループ間の関係によって構成される。接続性分析が行われた後、各パッドパターンのネットワーク関係は親ネットワークグループ間の関係によって構成される。詳細には、同一のネットリストネットワークグループに属する各パッドパターンが接続性分析を経た後に同一の親ネットワークグループにも属している場合には、又は、同一の親ネットワークグループに属する各パッドパターンが同一のネットリストネットワークグループにも属している場合には、前後のネットワーク関係が一致していることを表している。同一の前記ネットリストネットワークグループに属する各パッドパターンが接続性分析を経た後に同一の前記親ネットワークグループに属していない場合には、又は、同一のネットリストネットワークグループに属する各パッドパターンが同一の親ネットワークグループに属していない場合には、前後のネットワーク関係が一致していないことを表している。

Ｓ６において、前記ＰＣＢ設計レイアウトに回路開放短絡問題がないと判定する。

詳細には、同一のネットリストネットワークグループに属する各パッドパターンが同一の親ネットワークグループにも属している場合には、又は同一の親ネットワークグループに属する各パッドパターンが同一のネットリストネットワークグループにも属している場合には、前記ＰＣＢ設計レイアウトに回路開放短絡問題がないと判定する。

Ｓ７において、前記ＰＣＢ設計レイアウトに回路開放短絡問題があると判定する。

詳細には、同一の前記ネットリストネットワークグループに属する各パッドパターンが同一の前記親ネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに開路問題があり、かつ、開路問題は当該ネットリストネットワークグループで発生しており、かつ、開路の具体的位置は、当該ネットリストネットワークグループ中の個別の親ネットワークグループ名と他の親ネットワークグループ名とが一致していないパッドパターンである可能性があり、当該ネットリストネットワークグループのいずれかの線路又はいずれかの孔部である可能性もあると判定される。同一の前記親ネットワークグループに属する各パッドパターンが同一の前記ネットリストネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに短絡問題があり、かつ、短絡問題は当該親ネットワークグループで発生しており、かつ、短絡の具体的位置は、当該親ネットワークグループ中の個別のネットリストネットワークグループ名と他のネットリストネットワークグループ名とが一致していないパッドパターンである可能性があり、当該親ネットワークグループのいずれかの線路又はいずれかの孔部である可能性もあると判定される。

一実施例において、更に、前記方法は検査報告を生成するステップも含んでいる。前記検査報告は、各前記パッドパターンの識別情報、属するネットリストネットワークグループの情報、属する親ネットワークグループの情報、及び検査結果を含んでいる。

例えば、表１を示す。

表１はネットワーク名１を主要キーワードにしてソートされており、当該「ネットワーク名１」は即ち上述の文で説明した「ネットリストネットワークグループ」の名称である。ネットワーク名２においては名称の出現回数が多いものが前に並べられており、当該「ネットワーク名２」は即ち上述の文で説明した「親ネットワークグループ」の名称である。表１において、「Ａ１８２８９７２３」が対応する「ＮＥＴ１」の数が最も多く、そのため「ＮＥＴ１」が前に並べられ、「ＮＥＴ３」が後ろに並べられている。また、「ＶＣＣ」が対応する「ＮＥＴ６」の数が最も多く、そのため「ＮＥＴ６」が前に並べられ、「ＮＥＴ３」、「ＮＥＴ２２」が後ろに並べられている。

ＰＣＢデータパターン番号が「１２１」、「１２」、「１４３」、「１５４」、「１０５」、「１７６」であるパッドパターンについて言えば、接続性分析前はいずれも「Ａ１８２８９７２３」グループに属し、接続性分析後、前の５つは「ＮＥＴ１」グループに属し、最後の１つは「ＮＥＴ３」グループに属する。前の５つのパッドパターンについては、前後のネットワーク関係が変化しておらず、最後の１つのパッドパターンについては、前後のネットワーク関係が一致しなくなっている。これから明らかなように、「Ａ１８２８９７２３」グループに開路問題があり、かつ、パッドパターン「１７６」が、開路問題が存在する具体的位置である可能性がある。

ＰＣＢデータパターン番号が「１８７」、「９８」、「２０９」、「２２０」、「２３１」であるパッドパターンについて言えば、接続性分析前はいずれも「ＧＮＤ」グループに属し、接続性分析後はいずれも「ＮＥＴ３」グループに属し、前後のネットワーク関係が変化しておらず、これから明らかなように、「ＧＮＤ」グループに回路開放短絡問題はない。

ＰＣＢデータパターン番号が「２５３」、「２６４」、「２４２」、「２３３３」であるパッドパターンについて言えば、接続性分析前はいずれも「ＶＣＣ」グループに属し、接続性分析後、前の２つは「ＮＥＴ６」グループに属し、「２４２」は「ＮＥＴ３」グループに属し、「２３３３」は「ＮＥＴ２２」グループに属する。前の２つのパッドパターンについては、前後のネットワーク関係が変化しておらず、後ろの２つのパッドパターンについては、前後のネットワーク関係が一致しなくなっている。これから明らかなように、「ＶＣＣ」グループに開路問題があり、かつ、パッドパターン「２４２」、「２３３３」が、開路問題が存在する具体的位置である可能性がある。

更に、例えば、表２を示す。

表２はネットワーク名２を主要キーワードにしてソートされており、当該「ネットワーク名２」は即ち上述の文で説明した「親ネットワークグループ」の名称である。ネットワーク名１においては名称の出現回数が多いものが前に並べられており、当該「ネットワーク名１」は即ち上述の文で説明した「ネットリストネットワークグループ」の名称である。表２において、「ＮＥＴ３」が対応する「ＧＮＤ」の数が最も多く、そのため「ＧＮＤ」が前に並べられ、「Ａ１８２８９７２３」、「ＶＣＣ」が後ろに並べられている。

説明すべき点として、ＰＣＢデータパターン番号はパッドパターンの「親ネットワークグループ」における身分識別子であり、ネットリストパターン番号は当該パッドパターンの「ネットリストネットワークグループ」における身分識別子である。つまり、ＰＣＢデータパターン番号が「１８７」のパッドパターンとは実質的にネットリストパターン番号「７」のパッドパターンでもあり、その他はこれに準じて類推される。表１の分析において、デフォルトでは「ＰＣＢデータパターン番号」によってパッドパターンを識別するが、言うまでもなく、「ネットリストパターン番号」によってパッドパターンを識別する方式と等しい。以下、パッドパターンの「ネットリストパターン番号」を用いて短絡の判断過程を詳細に説明する。

ネットリストパターン番号が「６」～「１２」のパッドパターンについて言えば、「７」～「１１」は接続性分析前においていずれも「ＧＮＤ」グループに属し、「６」は「Ａ１８２８９７２３」グループに属し、「１２」は「ＶＣＣ」グループに属し、接続性分析後、これらはいずれも「ＮＥＴ３」グループに属する。パッドパターン「７」～「１１」について言えば、前後のネットワーク関係が変化しておらず、パッドパターン「６」及び「１２」について言えば、前後のネットワーク関係が一致しなくなっている。これから明らかなように、「ＮＥＴ３」グループに短絡問題があり、かつ、パッドパターン「６」、「１２」が、短絡問題が存在する具体的位置である可能性がある。

ネットリストパターン番号が「１」～「５」のパッドパターンについて言えば、接続性分析前においていずれも「Ａ１８２８９７２３」グループに属し、接続性分析後はいずれも「ＮＥＴ１」グループに属し、前後のネットワーク関係は変化しておらず、これから明らかなように、「ＮＥＴ１」グループに短絡問題はない。

ネットリストパターン番号が「１３」～「１４」のパッドパターンについて言えば、接続性分析前においていずれも「ＶＣＣ」グループに属し、接続性分析後はいずれも「ＮＥＴ６」グループに属し、前後のネットワーク関係は変化しておらず、これから明らかなように、「ＮＥＴ６」グループに短絡問題はない。

一実施例において、更に、前記ＩＰＣネットリストデータは各前記パッドパターンの座標を含む。ステップＳ７においてどのネットリストネットワークグループに回路開放短絡問題があるか否かを判断するとき、図５に示す出力されたＩＰＣネットリストデータの画像を図４に示す画像と重ね合わせることで、前記ＩＰＣネットリストデータから回路開放短絡問題があるパッドパターンの座標を検出し、かつ、前記ＩＰＣネットリストデータの画像上にこれらの座標の位置を強調して表示することで、回路開放短絡を引き起こしている原因の調査が簡便になる。

説明すべき点として、本発明で述べるＰＣＢ設計レイアウトの回路開放短絡検査方法の保護範囲は本実施例で挙げるステップの実行順序に限定されるものではなく、本発明の原理に基づいて行われる従来技術のステップの増減、ステップの置換が実現する方案はいずれも本発明の保護範囲内に含まれるものとする。

上述の各方法における実施例の全部又は一部のステップの実現は、コンピュータプログラムに関連するハードウエアを通じて完了することができる。このような理解に基づいて、本発明は更に、コンピュータプログラム製品を提供し、１つ又は複数のコンピュータ命令を含む。前記コンピュータ命令は、コンピュータ読み取り可能な記憶媒体中に記憶させることができる。前記コンピュータ読み取り可能な記憶媒体は、コンピュータが記憶させることができる全ての使用可能な媒体、又は１つ若しくは複数の使用可能な媒体が集積されたサーバ、データセンター等のデータ記憶設備であってもよい。前記使用可能な媒体は、磁気媒体（例えば、フロッピーディスク、ハードディスク、磁気テープ）、光媒体（例えば、ＤＶＤ）、又は半導体媒体（例えば、固体ディスクＳｏｌｉｄＳｔａｔｅＤｉｓｋ（ＳＳＤ））等であってもよい。

図６を参照すると、本実施例はＰＣＢ設計レイアウトの回路開放短絡検査システム６００を提供し、ソフトウエアとして電子デバイスに搭載することにより、運転時において、上述した方法の実施例に記載したＰＣＢ設計レイアウトの回路開放短絡検査方法を実行する。本システムの実施例における技術原理は上述した方法の実施例における技術原理と似ているため、同様の技術的細部については改めて述べない。

本実施例におけるＰＣＢ設計レイアウトの回路開放短絡検査システム６００は、具体的に、ＰＣＢデータ読み取りモジュール６０１、接続性分析モジュール６０２、ＩＰＣネットリストデータ読み取りモジュール６０３、回路開放短絡検査モジュール６０４を含み、更に、検査報告生成モジュールも含む。ＰＣＢデータ読み取りモジュール６０１は上述した方法の実施例で説明したステップＳ１を実行するために用いられ、接続性分析モジュール６０２は上述した方法の実施例で説明したステップＳ２～Ｓ３を実行するために用いられる。ＩＰＣネットリストデータ読み取りモジュール６０３は上述した方法の実施例で説明したステップＳ４を実行するために用いられ、回路開放短絡検査モジュール６０４は上述した方法の実施例で説明したステップＳ５～Ｓ７を実行するために用いられる。検査報告生成モジュールは検査報告を生成するために用いられる。

当業者であれば、図６の実施例における各モジュールの区分は論理機能の区分にすぎず、実際に実現する際には、全部又は一部を１つ又は複数の物理的実体に集積することができるものであると解釈すべきである。かつ、これらのモジュールは、全てを処理素子によってソフトウエアを呼び出す形式で実現することができ、全てをハードウエアの形式で実現することもでき、更に、一部のモジュールを処理素子によってソフトウエアを呼び出す形式で実現し、一部のモジュールをハードウエアの形式で実現することもできる。例えば、接続性分析モジュール６０２は、単独で設けられる処理素子であってもよく、いずれかのチップ内に集積することでも実現できる。このほか、プログラムコードの形式でメモリに記憶させて、いずれかの処理素子によって呼び出して接続性分析モジュール６０２の機能を実行させることもできる。その他のモジュールの実現はこれと類似する。ここで述べる処理素子は集積回路であってもよく、信号の処理能力を有する。実現過程において、上述の方法における各ステップ又は以上の各モジュールは、プロセッサ素子内のハードウエアの集積論理回路又はソフトウエア形式の命令を通じて完了することができる。

図７を参照すると、本実施例は電子デバイスを提供するものであり、電子デバイスはデスクトップパソコン、ポータブルパソコン、スマートフォン等のデバイスとするものであってもよい。詳細には、電子デバイスはバス７１を介して接続されるメモリ７２、プロセッサ７３を少なくとも含む。メモリ７２はコンピュータプログラムを記憶するために用いられ、プロセッサ７３はメモリ７２が記憶するコンピュータプログラムを実行するために用いられることで、上述した方法の実施例における全部又は一部のステップが実行される。

上記で言及したシステムバスは、周辺機器相互接続標準（ＰｅｒｉｐｈｅｒａｌＰｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ，ＰＣＩと略称する）バス又は拡張業界標準アーキテクチャ（ＥｘｔｅｎｄｅｄＩｎｄｕｓｔｒｙＳｔａｎｄａｒｄＡｒｃｈｉｔｅｃｔｕｒｅ，ＥＩＳＡと略称する）バス等であってよい。当該システムバスは、アドレスバス、データバス、コントロールバス等に分けることができる。表示の便宜上、図中では１本の太線のみを用いて表示しているが、１本のバス又は１種類のバスのみを有することを示しているわけではない。通信インターフェースはデータベースアクセス装置と他のデバイス（例えば、クライアント端末、読み出し・書き込みライブラリ及び読み出し専用ライブラリ）との間の通信を実現するために用いられる。メモリは、ランダムアクセスメモリ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ，ＲＡＭと略称する）を含んでいてもよく、不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅｍｅｍｏｒｙ）を更に含んでいてもよく、例えば、少なくとも１つの磁気ディスクメモリである。

上述のプロセッサは、中央処理装置（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ，ＣＰＵと略称する）、ネットワークプロセッサ（ＮｅｔｗｏｒｋＰｒｏｃｅｓｓｏｒ，ＮＰと略称する）等を含む汎用プロセッサであってもよく、デジタルシグナルプロセッサ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ，ＤＳＰと略称する）、特定用途向け集積回路（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ，ＡＳＩＣと略称する）、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ－ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ，ＦＰＧＡと略称する）又は他のプログラム可能論理デバイス、ディスクリートゲート若しくはトランジスタ論理デバイス、ディスクリートハードウェアアセンブリであってもよい。

以上に述べたように、本発明におけるＰＣＢ設計レイアウトの回路開放短絡検査方法、検出システム及び電子デバイスは、従来技術における種々の欠点を効果的に解決できるため、高度な産業利用価値を有している。

上記の実施例は本発明の原理及びその効果を例示的に説明するものにすぎず、本発明を限定するものではない。本技術を熟知する者であれば、本発明の精神及び範囲を逸脱せずに上記の実施例に対する補足又は変更を行うことができる。したがって、当業者が本発明で開示した精神及び技術思想から逸脱することなく完了するあらゆる等価の補足又は変更は、依然として本発明の特許請求の範囲に含まれる。

Claims

検査されるＰＣＢ設計レイアウトのＰＣＢデータを読み取ることで、前記ＰＣＢ設計レイアウトに含まれる各ＰＣＢ層の画像を出力することと、
各前記ＰＣＢ層の画像にそれぞれ第一接続性分析を行うことで、同じ層内で互いに接触する各パッドパターンを同一の子ネットワークグループに分類することと、
前記ＰＣＢ設計レイアウトのドリル層の各電気メッキ孔にそれぞれ第二接続性分析を行うことで、各前記電気メッキ孔が異なるＰＣＢ層を貫通することによって接続された各パッドパターンが属する各前記子ネットワークグループを同一の親ネットワークグループに分類することと、
前記ＰＣＢ設計レイアウトのＩＰＣネットリストデータを読み取ることで、各前記パッドパターンが属するネットリストネットワークグループを取得することと、
各前記パッドパターンのネットリストネットワーク関係が前記第二接続性分析を経た後のネットワーク関係と一致しているか否かを判断することとを含み、
各前記パッドパターンのネットリストネットワーク関係が前記第二接続性分析を経た後のネットワーク関係と一致している場合には、前記ＰＣＢ設計レイアウトに回路開放短絡問題がないと判定し、そうでない場合には、前記ＰＣＢ設計レイアウトに前記回路開放短絡問題があると判定するものであり、
各前記パッドパターンのネットリストネットワーク関係と前記第二接続性分析を経た後のネットワーク関係とに基づいて前記ＰＣＢ設計レイアウトに前記回路開放短絡問題があるか否かを判断するステップは、具体的に、
同一の前記ネットリストネットワークグループに属する各パッドパターンが同一の前記親ネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに前記回路開放短絡問題があり、かつ、前記回路開放短絡問題は当該ネットリストネットワークグループで発生していると判定することと、
同一の前記親ネットワークグループに属する各パッドパターンが同一の前記ネットリストネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに前記回路開放短絡問題があり、かつ、前記回路開放短絡問題は当該親ネットワークグループで発生していると判定することと、
同一の前記ネットリストネットワークグループに属する各パッドパターンが同一の前記親ネットワークグループにも属している場合には、又は同一の前記親ネットワークグループに属する各パッドパターンが前記同一のネットリストネットワークグループにも属している場合には、前記ＰＣＢ設計レイアウトに前記回路開放短絡問題がないと判定することを含むことを特徴とするＰＣＢ設計レイアウトの回路開放短絡検査方法。
前記ＩＰＣネットリストデータの画像を出力することと、前記ＩＰＣネットリストデータは各前記パッドパターンの座標を含むことと、前記ＩＰＣネットリストデータから前記回路開放短絡問題があるネットワークグループに含まれるパッドパターンの座標を検出することと、前記ＩＰＣネットリストデータの画像上に検出した座標位置を強調して表示することとを更に含むことを特徴とする請求項１に記載のＰＣＢ設計レイアウトの回路開放短絡検査方法。
検査報告の生成を更に含み、前記検査報告は、各前記パッドパターンの識別情報、属する前記ネットリストネットワークグループの情報、属する前記親ネットワークグループの情報、及び検査結果を含むことを特徴とする請求項１に記載のＰＣＢ設計レイアウトの回路開放短絡検査方法。
検査されるＰＣＢ設計レイアウトのＰＣＢデータを読み取ることで、前記ＰＣＢ設計レイアウトに含まれる各ＰＣＢ層の画像を出力するために用いられるＰＣＢデータ読み取りモジュールと、
各前記ＰＣＢ層の画像にそれぞれ第一接続性分析を行うことで、同じ層内で互いに接触する各パッドパターンを同一の子ネットワークグループに分類するために用いられ、前記ＰＣＢ設計レイアウトのドリル層の各電気メッキ孔にそれぞれ第二接続性分析を行うことで、各前記電気メッキ孔が異なるＰＣＢ層を貫通することによって接続された各パッドパターンが属する各前記子ネットワークグループを同一の親ネットワークグループに分類するために用いられる接続性分析モジュールと、
前記ＰＣＢ設計レイアウトのＩＰＣネットリストデータを読み取ることで、各前記パッドパターンが属するネットリストネットワークグループを取得するために用いられるＩＰＣネットリストデータ読み取りモジュールと、
各前記パッドパターンのネットリストネットワーク関係が前記第二接続性分析を経た後のネットワーク関係と一致しているか否かを判断し、一致している場合には、前記ＰＣＢ設計レイアウトに回路開放短絡問題がないと判定し、そうでない場合には、前記ＰＣＢ設計レイアウトに前記回路開放短絡問題があると判定するために用いられる回路開放短絡検査モジュールとを含むものであり、
前記回路開放短絡検査モジュールが各前記パッドパターンのネットリストネットワーク関係と前記第二接続性分析を経た後のネットワーク関係とに基づいて前記ＰＣＢ設計レイアウトに前記回路開放短絡問題があるか否かを判断する実現方式は、
同一の前記ネットリストネットワークグループに属する各パッドパターンが同一の前記親ネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに前記回路開放短絡問題があり、かつ、前記回路開放短絡問題は当該ネットリストネットワークグループで発生していると判定することと、
同一の前記親ネットワークグループに属する各パッドパターンが同一の前記ネットリストネットワークグループに属していない場合には、前記ＰＣＢ設計レイアウトに前記回路開放短絡問題があり、かつ、前記回路開放短絡問題は当該親ネットワークグループで発生していると判定することと、
同一の前記ネットリストネットワークグループに属する各パッドパターンが同一の前記親ネットワークグループにも属している場合には、又は同一の前記親ネットワークグループに属する各パッドパターンが同一の前記ネットリストネットワークグループにも属している場合には、前記ＰＣＢ設計レイアウトに前記回路開放短絡問題がないと判定することを特徴とするＰＣＢ設計レイアウトの回路開放短絡検査システム。
前記ＩＰＣネットリストデータ読み取りモジュールは、前記ＩＰＣネットリストデータの画像を出力することにも用いられ、
前記ＩＰＣネットリストデータは各前記パッドパターンの座標を含み、
前記システムは、前記ＩＰＣネットリストデータから前記回路開放短絡問題があるネットワークグループに含まれるパッドパターンの座標を検出し、前記ＩＰＣネットリストデータの画像上に検出した座標位置を強調して表示するために用いられる強調表示モジュールを更に含むことを特徴とする請求項４に記載のＰＣＢ設計レイアウトの回路開放短絡検査システム。
検査報告の生成に用いられる検査報告生成モジュールを更に含み、前記検査報告は、各前記パッドパターンの識別情報、属する前記ネットリストネットワークグループの情報、属する前記親ネットワークグループの情報、及び検査結果を含むことを特徴とする請求項４に記載のＰＣＢ設計レイアウトの回路開放短絡検査システム。
コンピュータプログラムが記憶された記憶媒体であって、前記コンピュータプログラムがプロセッサによりロードされて実行されるとき、請求項１乃至請求項３のいずれか１項に記載のＰＣＢ設計レイアウトの回路開放短絡検査方法が実現されることを特徴とする記憶媒体。
プロセッサ及びメモリを含み、前記メモリはコンピュータプログラムを記憶するために用いられ、前記プロセッサは前記コンピュータプログラムをロードし、実行するために用いられ、これにより電子デバイスが請求項１乃至請求項３のいずれか１項に記載のＰＣＢ設計レイアウトの回路開放短絡検査方法を実行することを特徴とする電子デバイス。