JP7181664B2 - オン・デマンド・メモリ・ページ・サイズ - Google Patents

Description

［クロス・リファレンス］
本特許出願は、各々が本出願の譲受人に譲渡され、各々が参照によりその全体が本明細書に明確に組み込まれる、２０１７年８月２３日に出願された「Ｏｎ Ｄｅｍａｎｄ Ｍｅｍｏｒｙ Ｐａｇｅ Ｓｉｚｅ」という名称の、Ｍｉｌｌｓらによる米国特許出願第１５／６８４，７９２号の優先権を主張する、２０１８年８月２１日に出願された「Ｏｎ Ｄｅｍａｎｄ Ｍｅｍｏｒｙ Ｐａｇｅ Ｓｉｚｅ」という名称の、Ｍｉｌｌｓらによる、ＰＣＴ出願第ＰＣＴ／ＵＳ２０１８／０４７３２８号の優先権を主張する。

以下は、一般にメモリ・システムに関し、より詳しくはオン・デマンド・メモリ・ページ・サイズに関する。

メモリ・システムは、コンピュータ、ワイヤレス通信デバイス、インターネット・オブ・シングス、カメラ、およびデジタル表示装置などの数多くの電子デバイスにおける情報を管理するために１つまたは複数のバスを介して接続される様々な種類のメモリ・デバイスおよびコントローラを含み得る。バスは、メモリ・デバイスおよびコントローラが、あるプロトコルにより情報を交換することを可能にすることができる。メモリ・デバイスは、そのような電子デバイスに情報を記憶するのに広く使用される。情報は、メモリ・セルの異なる状態をプログラムすることによって記憶される。例えば、２値メモリ・セルは、しばしば論理「１」または論理「０」で表される２つの状態を有する。２つよりも多くの状態は、メモリ・セルに記憶することができる。

磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ（登録商標））、フラッシュ・メモリ、および相変化メモリ（ＰＣＭ）などを含む、様々なタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性でもよい。不揮発性メモリ・セル、例えば、ＦｅＲＡＭセルは、外部電源がない場合でもそれらの記憶した論理状態を長期間維持することができる。揮発性メモリ・セル、例えば、ＤＲＡＭセルは、外部電源によって定期的にリフレッシュされない限り、時間とともにそれらの記憶した状態を失う場合がある。ＦｅＲＡＭは、揮発性メモリと同様のメモリ・デバイス・アーキテクチャを使用することができるが、他の不揮発性および揮発性メモリ・デバイスに比較して改善された性能を有することができる。

メモリ・システムを改善することは、一般に、システム消費電力を低減すること、メモリ・システム容量を増加させること、読み書き速度を改善すること、永続メイン・メモリの使用によって不揮発性を提供すること、または他の指標の中で、ある性能ポイントにおいて製造コストを低減することなど、メモリ・システム性能を高めることを含むことができる。メモリ・アレイ・ページ・サイズに対する制限、またはページ・サイズ調整に対する制約は、前述の指標を改善する性能または能力に影響する場合がある。

本明細書における本開示は、以下の図を参照し、それらを含む。

本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズをサポートするシステムを示す略図である。 本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズをサポートする非線形電気特性の例を示すグラフである。 本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズをサポートする回路の例を示す図である。 本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズをサポートする例示的なシステムを示す図である。 本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズを動作させるための方法を示す流れ図である。 本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズを動作させるための方法を示す流れ図である。

メモリ・システムが、オン・デマンドまたは可変メモリ・ページ・サイズをサポートすることができ、それにより、システムの柔軟性および消費電力などを改善することができる。オン・デマンドまたは可変ページ・サイズは、メモリ・システムの性能を改善するのに有利である場合があるが、固定ページ・サイズ、例えば、２０４８バイトは、メモリ・システムが固定ページ・サイズよりも少量のデータを操作する必要があるとき、結果として不必要なエネルギー消費となる場合がある。さらに、可変ページ・サイズは、メモリ・システムが、固定された小さなページ・サイズとともに動作するように構成される場合、複数のページのデータを操作する際に不必要な不利益を回避するのに有利である場合がある。したがって、オン・デマンド・メモリ・ページ・サイズは、メモリ・システムの性能を改善するのに利点をもたらすことができる。

例として、メモリ・システムは、バス・プロトコルによる１つまたは複数のバスを介してシステム・メモリ・コントローラと通信する様々なタイプのメモリ・デバイスを含み得る。バス・プロトコルは、様々なサイズのデータにアクセスするのに使用することができる。メモリ・システムにおけるデータのサイズは、例えば、６４バイト、５１２バイト、２０４８バイトなど、ページ・サイズと称することができる。例えば、バス・プロトコルは、メモリのページにアクセスし、ページ・サイズを示すコマンドを含むことができる。ＤＲＡＭなどのいくつかのタイプのメモリは、例えば、Ｐａｇｅ Ａｃｔｉｖａｔｅコマンドを用いてアクセス可能な、２０４８バイトの固定ページ・サイズを有することができる。いくつかの場合において、ＤＲＡＭを利用するメモリ・システムが、メモリ・システムが作り出すデータの正味容量が２０４８バイトよりも小さい可能性があるとき、Ｐａｇｅ Ａｃｔｉｖａｔｅコマンドの間、固定ページ・サイズのデータを作動させることに関連付けられたある量のエネルギーを費やす場合がある。そのような不必要なエネルギー消費は、操作するべきデータの正味容量によりオン・デマンドまたは可変メモリ・ページ・サイズをサポートするように構成されたメモリ・デバイスを利用するメモリ・システムにおいて低減することができる。さらに、バス・プロトコルは、アクセス動作を行いながら、使用するべきメモリ・デバイスのメモリ・ページ・サイズの決定を容易にすることができる。データのサイズ、メモリ・デバイスの開始および終了アドレス、または所定のメモリ・ページ・サイズ選択肢のうちの１つに関連付けられたアドレスなどを含むメモリ・ページ・サイズを示すのに様々なパラメータ使用することができる。

不揮発性メモリ・デバイスをメモリ・システムに採用することができ、不揮発性メモリ・デバイスは、オン・デマンド・メモリ・ページ・サイジングをサポートすることができる。このタイプのメモリ・システムは、高システム性能、高面密度、および低システム消費電力を含む揮発性メモリ・アレイを採用したものよりも利点をもたらすことができる。様々なタイプの不揮発性メモリ・デバイスをＦｅＲＡＭ、フラッシュ・メモリ、または３次元クロスポイント・メモリ（３Ｄ ＸＰｏｉｎｔ（商標）メモリ）などのメモリ・システムに使用することができる。不揮発性メモリ・デバイスは、ＤＲＡＭデバイスと異なり、複数の異なるページ・サイズとともに動作するように構成することができる。例えば、ＦｅＲＡＭ技術は、６４、１２８、２５６、５１２、１０２４、または２０４８バイトを含む複数のページ・サイズをサポートするように構成されたメモリ・デバイスを可能にすることができる。特定の動作において使用するべきページ・サイズは、メモリ・コマンドと、コマンドに関連付けられたデータとの様々な特性に依存する場合がある。例えば、ページ・サイズは、レガシーＤＲＡＭのような動作をサポートするために２０４８バイト、または少量のデータを効果的に操作するために２０４８バイトよりもずっと小さい、例えば、６４バイトであると決定することができる。したがって、複数の異なるページ・サイズをサポートすることができる不揮発性メモリ・デバイスを利用するメモリ・システムは、ページ・サイズがメモリ・コマンド、例えば、Ｐａｇｅ Ａｃｔｉｖａｔｅコマンドを用いて指定されることを可能にすることができるプロトコルを実施することができる。これにより、メモリ・システムは、少量のデータが必要とされるとき小さなページのデータが開かれ、大量のデータが要求されたとき大きなページのデータが開かれるように要求することが可能になることができる。

例えば、本開示は、複数の異なるページ・サイズをサポートすることができる１つまたは複数のメモリ・デバイスを含むメモリ・システムにシステム・メモリ・コントローラを含む。各メモリ・デバイスは、システム・メモリ・コントローラと連携して、メモリ・コマンドを用いて指定された異なるページ・サイズとともに動作するローカル・メモリ・コントローラを含むことができる。本開示は、ＦｅＲＡＭ技術を使用してメモリ・アレイを使用する実施例を含むが、複数の異なるページ・サイズをサポートすることができる任意のメモリ・デバイス、例えば、３Ｄ ＸＰｏｉｎｔ（商標）メモリ・アレイを利用することができる。本明細書に開示するメモリ・システムまたはサブシステムは、消費電力が重要な設計要素である場合があるモバイル環境において様々な電子装置をサポートすることができる。

以下に詳細に説明するように、メモリ・システムは、メモリ・デバイスによって提供されるオン・デマンド・ページ・サイズ機能を利用した様々な代替選択肢を利用することができる。例えば、メモリ・システムは、構成レジスタを通じて異なるページ・サイズを有するようにメモリ・アレイにおける異なる記憶場所を構成することができる。したがって、メモリ・システムは、大きなページ・サイズを有するように構成される記憶場所において典型的には順次アクセスされる大きなブロックのデータを記憶することができる。別の実施例において、メモリ・システムは、特定のページ・サイズを指定することなくデータのサイズを示すことができ、したがって、ローカル・メモリ・コントローラは、使用するべき最適ページ・サイズを、データを処理するように構成することができる。別の実施例において、メモリ・システムは、メモリ・コマンドと組み合わせて、ある数のビットを含むことができ、ビットの組合せは、使用するべきローカル・メモリ・コントローラの特定のページ・サイズの指示として使用することができる。

前述の説明は、本開示の概要を提供する。上記に紹介した機構および技法は、メモリ・システムまたはサブシステム・アーキテクチャおよび関連したプロトコルの文脈で以下にさらに説明する。次いで、具体的な実施例を、オン・デマンド・メモリ・ページ・サイズをサポートするコントローラおよびバス・プロトコルと組み合わせたメモリ・システムまたはサブシステムについて説明する。本開示のこれらのおよび他の機構は、オン・デマンド・メモリ・ページ・サイズに関連した装置の略図、システムの略図、および流れ図を参照してさらに示し、説明する。

図１は、本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズをサポートするシステム１００の略図を示す。システム１００は、デバイス１０５を含むことができる。デバイス１０５は、プロセッサ１３０と、システム・メモリ・コントローラ１２０と、様々なメモリ・デバイス１７０、１７５、および１８０とを含むことができる。デバイス１０５は、入出力コントローラ１３５と、基本入出力システム（ＢＩＯＳ：ｂａｓｉｃ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｓｙｓｔｅｍ）構成要素１２５と、ボード・サポート・パッケージ（ＢＳＰ：ｂｏａｒｄ ｓｕｐｐｏｒｔ ｐａｃｋａｇｅ）１２６と、周辺構成要素１４０と、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ：ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ ｃｏｎｔｒｏｌｌｅｒ）１６０とを含むこともできる。デバイス１０５の構成要素は、バス１１０を通じて相互に電子通信してもよい。

デバイス１０５は、コンピューティング・デバイス、電子デバイス、モバイル・コンピューティング・デバイス、またはワイヤレス・デバイスでもよい。デバイス１０５は、携帯用電子デバイスでもよい。デバイス１０５は、コンピュータ、ラップトップ型コンピュータ、タブレット型コンピュータ、スマートフォン、携帯電話、ウェアラブル・デバイス、またはインターネット接続デバイスなどでもよい。いくつかの実施例において、デバイス１０５は、基地局またはアクセス・ポイントを介して双方向ワイヤレス通信用に構成される。いくつかの実施例において、デバイス１０５は、マシン・タイプ通信（ＭＴＣ）、マシン・ツー・マシン（Ｍ２Ｍ）通信、デバイス・ツー・デバイス（Ｄ２Ｄ）通信ができる。デバイス１０５は、ユーザ機器（ＵＥ）、局（ＳＴＡ）、またはモバイル端末などと称することができる。

プロセッサ１３０は、直接またはシステム・メモリ・コントローラ１２０を介してのいずれかで、様々なメモリ・デバイス１７０、１７５、１８０、またはそれらの任意の組合せとともに動作するように構成することができる。いくつかの場合において、プロセッサ１３０は、システム・メモリ・コントローラ１２０の機能を行うことができる。プロセッサ１３０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理回路、個別ハードウェア構成要素でもよく、またはこれらのタイプの構成要素の組合せでもよい。

システム・メモリ・コントローラ１２０は、プロセッサ１３０とともに動作するように構成することができる。システム・メモリ・コントローラ１２０は、様々なメモリ・デバイス１７０、１７５、１８０、またはそれらの任意の組合せとともに動作するように構成することもできる。

メモリ・デバイス１７０は、それぞれ、デジタル情報を記憶するためにメモリ・セルの１つのアレイまたは複数のアレイを含むことができる。メモリ・デバイス１７０は、プロセッサ１３０またはシステム・メモリ・コントローラ１２０とともに動作するように構成することができる。いくつかの実施例において、メモリ・デバイス１７０は、プロセッサ１３０またはシステム・メモリ・コントローラ１２０のバッファ・メモリまたはメモリ・バンクとして働くように構成することができる。いくつかの実施例において、１つまたは複数のメモリ・デバイス１７０は、デバイス１０５内に存在することができる。

メモリ・デバイス１７５は、２つ以上の層に構造化されたメモリ・セルのアレイとともに動作するように構成されたローカル・メモリ・コントローラを含むことができる。メモリ・デバイス１７５のローカル・メモリ・コントローラは、プロセッサ１３０とともに動作するように構成することもできる。メモリ・デバイス１７５のローカル・メモリ・コントローラは、プロセッサ１３０とともに効率的に動作するためにメモリ・セルの異なる特性を処理するように構成することができる。いくつかの実施例において、第１層メモリ・セルは、様々な作業負荷を処理するために短い応答時間により、毎秒多数の入出力動作（ＩＯＰＳ）を提供することができる３Ｄ ＸＰｏｉｎｔ（商標）メモリでもよい。いくつかの実施例において、第２層メモリ・セルは、第１層メモリ・セルよりも相対的に低いコストで、高い容量をデータ記憶に提供することができる３次元Ｎｏｔ－ＡＮＤ（ＮＡＮＤ）メモリでもよい。メモリ・デバイス１７５は、いくつかの場合において、メモリ・アレイの他のタイプまたは組合せを含むことができる。

メモリ・デバイス１８０は、それぞれ、メモリ・アレイ１８２とともに動作するように構成されたローカル・メモリ・コントローラ１８１を含むことができる。メモリ・デバイス１８０のローカル・メモリ・コントローラ１８１は、プロセッサ１３０またはシステム・メモリ・コントローラ１２０とともに動作するように構成することもできる。いくつかの実施例において、メモリ・アレイ１８２は、不揮発性もしくは揮発性メモリ・セル、または不揮発性および揮発性メモリ・セルの両方の組合せを含むことができる。いくつかの実施例において、メモリ・デバイス１８０のローカル・メモリ・コントローラ１８１は、メモリ・アレイの可変ページ・サイズを処理するように構成することができ、メモリ・アレイ１８２は、不揮発性メモリ・セル、例えば、ＦｅＲＡＭセルを含む。ＦｅＲＡＭ技術は、メモリ・デバイスが６４、１２８、２５６、５１２、１０２４、または２０４８バイトを含む複数のページ・サイズをサポートすることを可能にすることができる。いくつかの実施例において、ページ・サイズは、メモリ・アレイに対してあるサイズに固定することができ、メモリ・アレイは、揮発性メモリ・セル、例えば、レガシーＤＲＡＭセルを含む。いくつかの実施例において、１つまたは複数のメモリ・デバイス１８０は、デバイス１０５内に存在することができる。

ＤＭＡＣ１６０は、プロセッサ１３０がメモリ・デバイス１７０、１７５、または１８０に対してダイレクト・メモリ・アクセスを行うことを可能にすることができる。例えば、ＤＭＡＣ１６０は、プロセッサがシステム・メモリ・コントローラ１２０の関与または動作なしでメモリ・デバイス１７０、１７５、または１８０に直接アクセスするのをサポートすることができる。

周辺構成要素１４０は、デバイス１０５に統合することができる任意の入力もしくは出力デバイス、またはそのようなデバイスのインターフェースでもよい。例には、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット（登録商標）・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルもしくはパラレル・ポート、または周辺構成要素相互接続（ＰＣＩ）またはアクセラレイティッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺機器カード・スロットが含まれ得る。周辺構成要素１４０は、当業者によって周辺機器として理解される他の構成要素でもよい。

ＢＩＯＳ構成要素１２５またはボード・サポート・パッケージ（ＢＳＰ）１２６は、システム１００の様々なハードウェア構成要素を初期化し、起動することができる、ファームウェアとして動作される基本入出力システム（ＢＩＯＳ）を含むソフトウェア構成要素でもよい。ＢＩＯＳ構成要素１２５またはＢＳＰ１２６は、プロセッサ１３０と様々な構成要素、例えば、周辺構成要素１４０、入出力コントローラ１３５などとの間のデータの流れを管理することもできる。ＢＩＯＳ構成要素１２５またはＢＳＰ１２６は、読出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または任意の他の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含むことができる。

入出力コントローラ１３５は、プロセッサ１３０と周辺構成要素１４０、入力デバイス１４５、または出力デバイス１５０との間のデータ通信を管理することができる。入出力コントローラ１３５は、デバイス１０５に統合されない周辺機器を管理することもできる。いくつかの場合において、入出力コントローラ１３５は、外部周辺機器への物理接続またはポートを表すことができる。

入力１４５は、デバイス１０５またはその構成要素に入力を提供する、デバイス１０５の外部のデバイスまたは信号を表すことができる。これは、他のデバイスとの、または他のデバイス間のユーザ・インターフェースまたはインターフェースを含んでよい。いくつかの場合において、入力１４５は、周辺構成要素１４０を介してデバイス１０５とインターフェースする周辺機器でもよく、または入出力コントローラ１３５によって管理することができる。

出力１５０は、デバイス１０５またはその構成要素のうちのいずれかからの出力を受け取るように構成された、デバイス１０５の外部のデバイスまたは信号を表すことができる。出力１５０の例には、表示装置、音声スピーカ、印刷デバイス、または印刷回路板上の別のプロセッサなどが含まれ得る。いくつかの場合において、出力１５０は、周辺構成要素１４０を介してデバイス１０５とインターフェースする周辺機器でもよく、または入出力コントローラ１３５によって管理することができる。

デバイス１０５の構成要素は、それらの機能を実行するように設計された回路で構成することができる。これは、本明細書に説明する機能を実行するように構成された様々な回路要素、例えば、導電線、トランジスタ、コンデンサ、誘導子、抵抗器、増幅器、または他の能動もしくは受動素子を含み得る。

いくつかの場合において、システムが、システム・メモリ・コントローラと、システム・メモリ・コントローラと電子通信しているローカル・メモリ・コントローラとを含むことができ、ローカル・メモリ・コントローラは、メモリ・アレイに接続され、メモリ・アレイのメモリ・ページ・サイズを決定するように構成される。いくつかの実施例において、システムは、システム・メモリ・コントローラおよびローカル・メモリ・コントローラと電子通信しているプロセッサと、プロセッサと電子通信している１つまたは複数の構成要素とを含むことができ、プロセッサは、１つまたは複数の構成要素を動作させるためにシステム・メモリ・コントローラおよびローカル・メモリ・コントローラを介してメモリ・アレイにアクセスするように構成され、１つまたは複数の構成要素は、入力および出力（Ｉ／Ｏ）コントローラ、周辺構成要素、または基本入出力システム（ＢＩＯＳ）構成要素のうちの少なくとも１つを含む。

いくつかの場合において、プロセッサは、システム・メモリ・コントローラにメモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求を送るように動作可能である。いくつかの場合において、プロセッサは、ローカル・メモリ・コントローラからデータを受け取るように動作可能である。いくつかの場合において、プロセッサは、ローカル・メモリ・コントローラにデータを送るように動作可能である。いくつかの場合において、システム・メモリ・コントローラは、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサから受け取るように動作可能である。いくつかの場合において、システム・メモリ・コントローラは、メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成するように動作可能であり、メモリ・アクセス・コマンドは、メモリ・アレイのメモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの第二の組は、少なくとも部分的にパラメータの第一の組に基づく。いくつかの場合において、システム・メモリ・コントローラは、パラメータの第二の組を有するメモリ・アクセス・コマンドをローカル・メモリ・コントローラに送るように動作可能である。

図２は、本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズをサポートするメモリ・セルの電気特性の例を示す。グラフ２００が、本明細書に説明する機構および技法をサポートする特性の例を示すために提供される。他の特性および材料特性が、これらの機構または同様の機構をサポートすることができる。グラフ２００－ａは、強誘電材料（強誘電体材料）を使用するコンデンサのヒステリシス曲線の例を示す。グラフ２００－ｂは、線形材料２５０または常誘電材料（常誘電体材料）２４０を使用するコンデンサの分極の例を示す。グラフ２００は、強誘電材料、線形材料、またはパラリニア材料を利用するメモリ・セルのコンデンサに蓄積された電荷Ｑを、コンデンサの両端間の電圧差Ｖの関数として示す。

強誘電材料は、自発電気分極を特徴とし、すなわち、強誘電材料は、電界なしで非ゼロ電気分極を維持する。対照的に、線形または常誘電材料は、外部電界の存在下でのみ分極を示す。強誘電材料における電気分極は、外部から印加された電界なしで、相対的に長時間、より適切に言えば無限に、維持することができるので、例えば、ＤＲＡＭアレイに採用される常誘電体コンデンサと比較して、電荷漏洩が大幅に減少する場合がある。したがって、強誘電メモリ・セルは、ＤＲＡＭセルと比較したとき、リフレッシュ動作を行うべき要件を低減または除去することができる。

グラフ２００－ａに示すように、強誘電材料は、ゼロ電圧差で正または負電荷を維持し、結果として荷電状態２０５と荷電状態２１０との２つの可能な帯電状態となることができる。図２の実施例によれば、荷電状態２０５は、論理０を表し、荷電状態２１０は論理１を表す。いくつかの実施例において、それぞれの荷電状態の論理値は、逆にすることができる。荷電状態２０５および２１０は、残留分極（Ｐｒ）値、すなわち、外部バイアス（例えば、電圧）除去時の残存分極（したがって電荷）と称することもできる。本明細書に説明する強誘電は、ハウニウム、ジルコニウム、または酸素、またはそれらの任意の組合せを含む化合物でもよい。例えば、それは酸化ハウニウムまたはジルコニアを含むことができる。強誘電材料を利用するメモリ・セルは、外部バイアス／電圧なしで、蓄積電荷を維持するので、強誘電メモリ・セルは、「不揮発性メモリ」と呼ぶことができる。

グラフ２００－ｂは、線形材料２５０および常誘電材料２４０の分極曲線の例を示す。図示するように、線形材料２５０の電荷Ｑは、印加電圧Ｖにつれて線形である。常誘電材料２４０は、電圧につれて非線形電荷を示す。しかし、グラフ２００－ａに示す強誘電材料と比較すると、線形材料２５０および常誘電材料２４０の両方は、ゼロ電圧においてゼロ電荷を有する。異なる論理状態は、線形材料２５０または常誘電材料２４０を利用するコンデンサに非ゼロ電圧を印加することによって記憶することができる。例えば、正電圧２７０に対応する荷電状態２０５－ｂおよび２０５－ｃは、それぞれ、常誘電材料２４０および線形材料２５０に対して論理０を表すことができる。負電圧も使用することができる。ゼロの電荷（荷電状態２６０）は、線形材料２５０および常誘電材料２４０に対して論理１を表すことができる。線形またはパラリニア・コンデンサは、充電されたとき、コンデンサ両端間に非ゼロ電圧を有するので、電子がコンデンサから漏れ出るのはエネルギー的に有利である可能性がある。したがって、線形またはパラリニア・コンデンサに蓄積された電荷がもはや論理０とみなされないレベルに達し、記憶した論理状態が破損または消失するまで、蓄積電荷が漏洩する場合がある。したがって、線形材料２５０または常誘電材料２４０のいずれかを利用するメモリ・セルは、「揮発性メモリ」と呼ぶことができる。

図３は、本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズをサポートする回路の例を示す図である。回路３００が、本明細書に説明する機構および技法をサポートする特性の例を示すために提供される。他の回路構成が、これらの機構または同様の機構をサポートすることができる。回路３００－ａは、オン・デマンド・ページ・サイズ・メモリ・システムのバス・プロトコルをサポートする強誘電メモリ・セルを有する強誘電メモリ・アレイの列を表すことができる。回路３００－ｂは、レガシーＤＲＡＭアレイの線形／パラリニア電気メモリ・セルを有する揮発性メモリ・アレイの列を表すことができる。回路３００は、図１を参照して説明したメモリ・アレイの態様または一部を示すことができる。

回路３００－ａは、強誘電メモリ・セル３１０－ａと、ワード線３４０－ａと、ビット線３５０－ａと、プレート線３６０－ａとの列を含むことができる。各強誘電メモリ・セル３１０－ａは、選択構成要素３３０－ａおよび強誘電コンデンサ３２０－ａを含むことができる。いくつかの実施例において、選択構成要素３３０－ａは、電界効果トランジスタ（ＦＥＴ）でもよい。強誘電コンデンサを有するメモリ・セル３１０－ａは、ＦｅＲＡＭセルと称することができる。いくつかの実施例において、プレート線３６０－ａは、いくつかの電気的に絶縁されたプレート線（図示せず）に分割することができ、各プレート線は、アクセス動作の間、選択的にバイアスをかけることができる。例として、共通のワード線３４０－ａ（例えば、４つのうちの２つのメモリ・セル）を共有するメモリ・セルのサブセットにアクセスすることができるように、プレート線３６０－ａは、２つの電気的に絶縁されたプレート線（例えば、回路３００－ａにおいて一方のプレート線は２つの左端のコンデンサに接続され、他方のプレート線は２つの右端のコンデンサに接続される）を有するように構成することができる。強誘電メモリ・セルの２次元アレイが、メモリ・セルの複数の列に共通の延長ビット線３５０－ａを用いて回路３００－ａの複数の列を反復することによって構成することができることを当業者によって理解されたい。

回路３００－ｂは、線形／パラリニア・メモリ・セル３１０－ｂと、ワード線３４０－ｂと、ビット線３５０－ｂとの列を含むことができる。各線形／パラリニア・メモリ・セルは、選択構成要素３３０－ｂおよび線形／パラリニア・コンデンサ３２０－ｂを含むことができる。いくつかの実施例において、選択構成要素３３０－ｂは、電界効果トランジスタ（ＦＥＴ）でもよい。線形またはパラリニア・コンデンサを有するメモリ・セル３１０－ｂは、ＤＲＡＭセルと称することができる。線形／パラリニア・コンデンサの端子が、接地または仮想接地に接続される。線形／パラリニア・メモリ・セルの２次元アレイが、メモリ・セルの複数の列に共通の延長ビット線３５０－ｂを用いて回路３００－ｂの複数の列を反復することによって構成することができることを当業者によって理解されたい。

メモリ・アクセス動作の間、列に関連付けられたワード線を作動させることによってメモリ・セルの列を作動させることができる。回路３００－ｂにおけるＤＲＡＭセルの列が作動されたとき、各選択構成要素３３０－ｂが作動され、ＤＲＡＭコンデンサ３２０－ｂの端子をビット線３５０－ｂに接続し、その一方で、ＤＲＡＭコンデンサ３２０－ｂの他方の端子が接地または仮想接地される。したがって、ＤＲＡＭコンデンサ３２０－ｂに蓄積された電荷が「流れ」、そのような流れまたはその欠如（すなわち、ＤＲＡＭコンデンサ３２０－ｂに電荷が何も蓄積されていないとき）は、各ビット線３５０－ｂによって検出されなければならない。したがって、ワード線に接続されたＤＲＡＭセルのそれぞれは、ワード線が作動されたとき感知される必要がある。ＤＲＡＭページ・サイズは、少なくとも部分的にこのＤＲＡＭ動作の性質に基づいて決定することができる。データの相対的に小さな塊を感知すること、ラッチすること、および制御することを行うデジタル論理回路を反復することに関連付けられた不合理なオーバーヘッドを回避するために、典型的なＤＲＡＭページ・サイズが、かなり大きくなる傾向がある。例えば、典型的なＤＲＡＭページ・サイズは、２０４８バイトでもよい。

反対に、回路３００－ａにおけるＦｅＲＡＭセルの列が作動されたとき、各選択構成要素３３０－ａが作動され、強誘電コンデンサ３２０－ａの端子をビット線３５０－ａに接続し、その一方で、強誘電コンデンサ３２０－ａの他方の端子がプレート線３６０－ａに接続される。コンデンサ３２０－ａのプレート間の強誘電材料の性質と連動したプレート線３６０－ａにより、コンデンサ３２０－ａがビット線３５０－ａとの接続時に放電するのを防止される可能性がある。プレート線３６０－ａに対する電圧を変動させることによるＦｅＲＡＭセル３１０－ａの動作は、「動くセル・プレート」と称することができる。いくつかの実施例において、プレート線３６０－ａは、いくつかの電気的に絶縁されたプレート線（図示せず）に分割することができ、各プレート線は、アクセス動作の間、選択的にバイアスをかけることができる。異なる数のプレート線３６０－ａを同時に動作させることによって、メモリ・アクセス動作の間、異なる数のメモリ・セル、例えば、異なるページ・サイズにアクセスすることができる。したがって、ワード線３４０－ａに接続されたすべてのＦｅＲＡＭセルを感知しなくても、ワード線３４０－ａに接続されたＦｅＲＡＭセルのサブセットを一度に感知することができる。典型的なＤＲＡＭページ・サイズよりも小さいページ・サイズをＦｅＲＡＭに提供するために、そのようなＦｅＲＡＭセル動作の性質を利用することができる。例えば、典型的なＦｅＲＡＭページ・サイズは、６４バイトでもよい。より小さいページ・サイズにより、ＤＲＡＭセルの動作よりも大きい電力を通常必要とするＦｅＲＡＭセルの効率的な動作が可能になることができる。関連した情報の変化が小さいときＦｅＲＡＭアレイのほんの一部だけが作動される必要がある場合があるので、より小さいページ・サイズにより、ＦｅＲＡＭデバイスの動作の間、効果的なエネルギーの使用が容易になることができる。さらに、ＦｅＲＡＭ動作を利用するデータおよびコマンドの性質により、ＦｅＲＡＭセルのアレイのページ・サイズを変動させることができる。

ＤＲＡＭを含むいくつかのメモリ・デバイス・アーキテクチャにおいて、メモリ・セルは、外部電源によって定期的にリフレッシュされない限り、時間とともにそれらの記憶した状態を失う場合がある。例えば、線形／パラリニア材料を有する、充電されたコンデンサが、漏洩電流を通じて時間とともに放電され、結果として、記憶した情報の消失となる場合がある。これらの揮発性メモリ・デバイスのリフレッシュ・レートは、相対的に高く、例えば、ＤＲＡＭアレイでは毎秒数十回のリフレッシュ動作である場合があり、それは結果としてかなりのシステム消費電力となる場合がある。次第に大きくなるメモリ・アレイにより、消費電力の増加は、特に電池などの有限の電源に頼るモバイル・デバイスでは、メモリ・システムまたはサブシステム内のメモリ・アレイの配備または動作（例えば、電力供給、発熱、材料限界など）を抑制する恐れがある。

上記に説明したように、強誘電メモリ・デバイスは、それらのエネルギー効率の良い可変ページ・サイズ動作と、リフレッシュ動作の欠如によるほぼゼロの待機電力などの強誘電コンデンサの不揮発性とにより、利点をもたらすことができ、それによって、電池寿命が増加し、待機または無給電（例えば、「オフ」）状態に続く瞬時オン動作、または、システム消費電力が低い、より高い面記憶密度などの機構が可能になることができる。不揮発性メモリ・システムまたはサブシステムのそのような機構は、例えば、消費電力が重要な設計要素である可能性があるモバイル環境において様々な電子装置をサポートすることができる。

図４は、本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズをサポートする例示的なシステム４００を示す。システム４００は、図１を参照して説明したシステム１００の実施例でもよく、デバイス４０５を含むことができる。デバイス４０５は、図１を参照して説明したデバイス１０５の実施例でもよい。デバイス４０５は、プロセッサ４３０と、システム・メモリ・コントローラ４２０と、メモリ・デバイス４８０とを含むことができる。プロセッサ４３０は、バス４１０－ａを介してシステム・メモリ・コントローラ４２０とともに動作するように構成することができる。システム・メモリ・コントローラ４２０は、バス４１０を介してプロセッサ４３０およびメモリ・デバイス４８０とともに動作するように構成することができる。プロセッサ４３０は、図１を参照して説明したプロセッサ１３０の実施例でもよい。システム・メモリ・コントローラ４２０は、図１を参照して説明したシステム・メモリ・コントローラ１２０の実施例でもよい。メモリ・デバイス４８０は、図１を参照して説明したメモリ・デバイス１８０の実施例でもよい。バス４１０は、図１を参照して説明したバス１１０の実施例でもよい。

いくつかの実施例において、メモリ・デバイス４８０は、ローカル・メモリ・コントローラ４８１およびメモリ・アレイ４８２を含むことができる。ローカル・メモリ・コントローラ４８１は、図１を参照して説明したローカル・メモリ・コントローラ１８１の実施例でもよい。メモリ・アレイ４８２は、図１を参照して説明したメモリ・アレイ１８２の実施例でもよい。いくつかの実施例において、メモリ・アレイ４８２は、ＦｅＲＡＭセル、または、ＦｅＲＡＭとは異なる不揮発性メモリ技術を採用する他の種類の不揮発性メモリ・セルを含むことができる。上記に説明したように、ＦｅＲＡＭアレイは、特に、電池の消費電力が考慮するべき主な要因のうちの１つである可能性があるモバイル・システムにおいて、エネルギー効率の良い可変ページ・サイズ動作および強誘電コンデンサの不揮発性により、ＤＲＡＭアレイよりも利点をもたらすことができる。いくつかの実施例において、ローカル・メモリ・コントローラ４８１は、メモリ・コマンドおよびメモリ・コマンドに含まれるデータの特性に関する可変ページ・サイズを処理するように構成することができる。ローカル・メモリ・コントローラ４８１は、メモリ・アレイ４８２とともに動作するように構成することができる。さらに、ローカル・メモリ・コントローラ４８１は、バス４１０－ｂを介してシステム・メモリ・コントローラ４２０とともに動作するように構成することができる。

いくつかの場合において、システムは、プロセッサと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラと、プロセッサおよびローカル・メモリ・コントローラと電子通信しているシステム・メモリ・コントローラとを含むことができ、システム・メモリ・コントローラは、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサから受け取ることと、メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成することであって、メモリ・アクセス・コマンドは、メモリ・アレイのメモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの第二の組は、少なくとも部分的にパラメータの第一の組に基づく、構成することと、パラメータの第二の組を有するメモリ・アクセス・コマンドをローカル・メモリ・コントローラに送ることとを行うように動作可能であり、ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの第二の組に基づいてメモリ・ページ・サイズを決定するように構成される。

いくつかの場合において、パラメータの第一の組は、アクセス動作のデータおよびデータのサイズの指示を含み、パラメータの第二の組は、メモリ・アレイの識別と、メモリ・アレイに関連付けられたアドレスと、データのサイズとを含む。いくつかの場合において、パラメータの第一の組は、メモリ・アレイの開始アドレスおよび終了アドレスを含み、パラメータの第二の組は、メモリ・アレイの識別と、メモリ・アレイに関連付けられた開始アドレスと終了アドレスとを含む。いくつかの場合において、パラメータの第一の組は、アクセスするべきデータの場所を示すアドレスと、メモリ・ページ・サイズを決定するビットの数とを含み、パラメータの第二の組は、メモリ・アレイの識別と、メモリ・アレイに関連付けられたアドレスと、ローカル・メモリ・コントローラのメモリ・ページ・サイズとを含む。いくつかの場合において、パラメータの第一の組は、ビットの内容とメモリ・ページ・サイズとの関係のインジケータを含む。いくつかの場合において、パラメータの第一の組は、所定のメモリ・ページ・サイズに関連付けられたアドレスを含み、パラメータの第二の組は、メモリ・アレイの識別と、メモリ・アレイに関連付けられたアドレスと、ローカル・メモリ・コントローラの所定のメモリ・ページ・サイズとを含む。いくつかの場合において、所定のメモリ・ページ・サイズは、少なくとも部分的にアドレスに基づいて複数のメモリ・ページ・サイズから選択され、パラメータの第一の組は、アドレスと所定のメモリ・ページ・サイズとの関係の指示を含む。

いくつかの場合において、システムが、システム・メモリ・コントローラと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラと、システム・メモリ・コントローラおよびローカル・メモリ・コントローラと電子通信しているプロセッサとを含むことができ、プロセッサは、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求を、メモリ・アレイのメモリ・ページ・サイズを決定するように構成されたローカル・メモリ・コントローラに接続されるシステム・メモリ・コントローラに送り、メモリ・アクセス要求に従って１つまたは複数の動作を行うように動作可能である。いくつかの場合において、メモリ・アクセス要求は、１つまたは複数の読取り命令を含み、１つまたは複数の動作は、ローカル・メモリ・コントローラからデータを受け取ることを含む。いくつかの場合において、メモリ・アクセス要求は、１つまたは複数の書込み命令を含み、１つまたは複数の動作は、ローカル・メモリ・コントローラにデータを送ることを含む。

いくつかの実施形態において、装置を説明する。装置は、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサから受け取る手段と、メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成する手段であって、メモリ・アクセス・コマンドは、メモリ・ページ・サイズを示すパラメータの第二の組と、メモリ・アレイの識別とを含み、パラメータの第二の組は、少なくとも部分的にパラメータの第一の組に基づく、構成する手段と、パラメータの第二の組を有するメモリ・アクセス・コマンドをローカル・メモリ・コントローラに送る手段であって、ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの第二の組に基づいてメモリ・ページ・サイズを決定するように構成される、送る手段とを含むことができる。

いくつかの実施形態において、装置を説明する。装置は、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求を、メモリ・アレイのメモリ・ページ・サイズを決定するように構成されたローカル・メモリ・コントローラに接続されるシステム・メモリ・コントローラに送る手段と、メモリ・アクセス要求に従って１つまたは複数の動作を行う手段とを含むことができる。

いくつかの実施形態において、装置を説明する。装置は、１つまたは複数の構成要素を動作させるためにシステム・メモリ・コントローラおよびローカル・メモリ・コントローラを介してメモリ・アレイにアクセスする手段を含むことができ、１つまたは複数の構成要素は、入力および出力（Ｉ／Ｏ）コントローラ、周辺構成要素、または基本入出力システム（ＢＩＯＳ）構成要素のうちの少なくとも１つを含む。いくつかの場合において、装置は、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をシステム・メモリ・コントローラに送る手段をさらに含むことができる。いくつかの場合において、装置は、ローカル・メモリ・コントローラからデータを受け取る手段をさらに含むことができる。いくつかの場合において、装置は、ローカル・メモリ・コントローラにデータを送る手段をさらに含むことができる。

いくつかの場合において、装置は、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサから受け取る手段をさらに含むことができる。いくつかの場合において、装置は、メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成する手段をさらに含むことができ、メモリ・アクセス・コマンドは、メモリ・アレイのメモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの第二の組は、少なくとも部分的にパラメータの第一の組に基づく。いくつかの場合において、装置は、パラメータの第二の組を有するメモリ・アクセス・コマンドをローカル・メモリ・コントローラに送る手段をさらに含むことができる。

図５は、本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズを動作させるための方法５００を示す流れ図を示す。方法５００の動作は、他のデバイスの中でも本明細書に説明するコントローラまたはその構成要素によって実施することができる。例えば、方法５００の動作は、図１を参照して説明したシステム・メモリ・コントローラ１２０または図４を参照して説明したシステム・メモリ・コントローラ４２０によって行うことができる。いくつかの実施例において、システム・メモリ・コントローラが、以下に説明する機能を行うようにデバイスの機能要素を制御するためにコードの組を実行することができる。さらに、または代替案として、システム・メモリ・コントローラは、専用ハードウェアを使用して、以下に説明する機能の態様を行うことができる。

ブロック５０５において、システム・メモリ・コントローラは、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサから受け取ることができる。ブロック５０５の動作は、図１から４までを参照して説明した方法により行うことができる。

ブロック５１０において、システム・メモリ・コントローラは、メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成することができ、メモリ・アクセス・コマンドは、メモリ・アレイのメモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの第二の組は、少なくとも部分的にパラメータの第一の組に基づく。ブロック５１０の動作は、図１から４までを参照して説明した方法により行うことができる。

ブロック５１５において、システム・メモリ・コントローラは、パラメータの第二の組を有するメモリ・アクセス・コマンドをローカル・メモリ・コントローラに送ることができ、ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの第二の組に基づいてメモリ・ページ・サイズを決定するように構成される。ブロック５１５の動作は、図１から４までを参照して説明した方法により行うことができる。

方法５００を行うための装置を説明する。装置は、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をシステム・メモリ・コントローラにおいてプロセッサから受け取る手段であって、システム・メモリ・コントローラは、プロセッサと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラとに接続される、受け取る手段と、メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成する手段であって、メモリ・アクセス・コマンドは、メモリ・アレイのメモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの第二の組は、少なくとも部分的にパラメータの第一の組に基づく、構成する手段と、パラメータの第二の組を有するメモリ・アクセス・コマンドをローカル・メモリ・コントローラに送る手段であって、ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの第二の組に基づいてメモリ・ページ・サイズを決定するように構成される、送る手段とを含むことができる。

方法５００を行うための別の装置を説明する。装置は、プロセッサと電子通信しているシステム・メモリ・コントローラと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラとを含むことができ、システム・メモリ・コントローラは、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサから受け取ることと、メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成することであって、メモリ・アクセス・コマンドは、メモリ・アレイのメモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの第二の組は、少なくとも部分的にパラメータの第一の組に基づく、構成することと、パラメータの第二の組を有するメモリ・アクセス・コマンドをローカル・メモリ・コントローラに送ることとを行うように動作可能であることができ、ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの第二の組に基づいてメモリ・ページ・サイズを決定するように構成される。

本明細書に説明する方法５００および装置のいくつかの実施例において、パラメータの第一の組は、アクセス動作のデータおよびデータのサイズの指示を含むことができ、パラメータの第二の組は、メモリ・アレイの識別と、メモリ・アレイに関連付けられたアドレスと、データのサイズとを含むことができる。本明細書に説明する方法５００および装置のいくつかの実施例において、パラメータの第一の組は、メモリ・アレイの開始アドレスおよび終了アドレスを含むことができ、パラメータの第二の組は、メモリ・アレイの識別と、メモリ・アレイに関連付けられた開始アドレスと終了アドレスとを含むことができる。本明細書に説明する方法５００および装置のいくつかの実施例において、パラメータの第一の組は、アクセスするべきデータの場所を示すアドレスと、メモリ・ページ・サイズを決定するビットの数とを含むことができ、パラメータの第二の組は、メモリ・アレイの識別と、メモリ・アレイに関連付けられたアドレスと、ローカル・メモリ・コントローラのメモリ・ページ・サイズとを含むことができる。本明細書に説明する方法５００および装置のいくつかの実施例において、パラメータの第一の組は、ビットの内容とメモリ・ページ・サイズとの関係のインジケータを含むことができる。本明細書に説明する方法５００および装置のいくつかの実施例において、パラメータの第一の組は、所定のメモリ・ページ・サイズに関連付けられたアドレスを含むことができ、パラメータの第二の組は、メモリ・アレイの識別と、メモリ・アレイに関連付けられたアドレスと、ローカル・メモリ・コントローラの所定のメモリ・ページ・サイズとを含むことができる。本明細書に説明する方法５００および装置のいくつかの実施例において、所定のメモリ・ページ・サイズは、少なくとも部分的にアドレスに基づいて複数のメモリ・ページ・サイズから選択することができ、パラメータの第一の組は、アドレスと所定のメモリ・ページ・サイズとの関係の指示を含むことができる。

図６は、本開示の実施形態によるオン・デマンド・メモリ・ページ・サイズを動作させるための方法６００を示す流れ図を示す。方法６００の動作は、他のデバイスの中でも本明細書に説明するプロセッサまたはその構成要素によって実施することができる。例えば、方法６００の動作は、図１を参照して説明したプロセッサ１３０または図４を参照して説明したプロセッサ４３０によって行うことができる。いくつかの実施例において、プロセッサは、以下に説明する機能を行うようにデバイスの機能要素を制御するためにコードの組を実行することができる。さらに、または代替案として、プロセッサは、専用ハードウェアを使用して、以下に説明する機能の態様を行うことができる。

ブロック６０５において、プロセッサは、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をシステム・メモリ・コントローラに送ることができ、システム・メモリ・コントローラは、プロセッサと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラとに接続され、ローカル・メモリ・コントローラは、メモリ・アレイのメモリ・ページ・サイズを決定するように構成される。ブロック６０５の動作は、図１から４までを参照して説明した方法により行うことができる。

ブロック６１０において、プロセッサは、メモリ・アクセス要求に従って１つまたは複数の動作を行うことができる。ブロック６１０の動作は、図１から４までを参照して説明した方法により行うことができる。

方法６００を行うための装置を説明する。装置は、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサからシステム・メモリ・コントローラに送る手段であって、システム・メモリ・コントローラは、プロセッサと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラとに接続され、ローカル・メモリ・コントローラは、メモリ・アレイのメモリ・ページ・サイズを決定するように構成される、送る手段と、メモリ・アクセス要求に従って１つまたは複数の動作を行う手段とを含むことができる。

方法６００を行うための別の装置を説明する。装置は、メモリ・アレイに関連付けられたローカル・メモリ・コントローラに接続されるシステム・メモリ・コントローラと電子通信しているプロセッサを含むことができ、ローカル・メモリ・コントローラは、メモリ・アレイのメモリ・ページ・サイズを決定するように構成され、プロセッサは、メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をシステム・メモリ・コントローラに送り、メモリ・アクセス要求に従って１つまたは複数の動作を行うように動作可能であることができる。

本明細書に説明する方法６００および装置のいくつかの実施例において、メモリ・アクセス要求は、１つまたは複数の読取り命令を含むことができ、１つまたは複数の動作は、ローカル・メモリ・コントローラからデータを受け取ることを含むことができる。本明細書に説明する方法６００および装置のいくつかの実施例において、メモリ・アクセス要求は、１つまたは複数の書込み命令を含むことができ、１つまたは複数の動作は、ローカル・メモリ・コントローラにデータを送ることを含むことができる。

上記に説明した方法が、可能な実装例を説明していること、動作およびステップを再構成することができ、または他のやり方で変更することができること、および他の実装例が可能であることに留意されたい。さらに、方法のうちの２つ以上からの機構は組み合わせることができる。

本明細書に説明した情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記の説明の全体にわたって参照することができるデータ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光学場もしくは光学粒子、またはそれらの任意の組合せで表すことができる。いくつかの図面は、複数の信号を単一の信号として示すことができるが、しかし、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることが当業者によって理解されよう。

本明細書では、「仮想接地（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ）」という用語は、ほぼゼロボルト（０Ｖ）の電圧で維持されるが、接地に直接接続されない電気回路のノードを表す。したがって、仮想接地の電圧は、一時的に変動し、定常状態でほぼ０Ｖに復帰する場合がある。仮想接地は、演算増幅器および抵抗器からなる電圧分配器などの様々な電子回路要素を使用して実施することができる。他の実装例も可能である。「仮想接地すること（ｖｉｒｔｕａｌ ｇｒｏｕｎｄｉｎｇ）」または「仮想的に接地されている（ｖｉｒｔｕａｌｌｙ ｇｒｏｕｎｄｅｄ）」は、ほぼ０Ｖに接続されていることを意味する。

「電子通信（ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｍｕｎｉｃａｔｉｏｎ）」および「接続される（ｃｏｕｐｌｅｄ）」という用語は、構成要素間の電子流をサポートする構成要素間の関係を表す。これは、構成要素間の直接接続を含むことができ、または中間構成要素を含むことができる。電子通信している構成要素または相互に接続された構成要素は、電子または信号を能動的に交換している可能性があり（例えば、通電回路において）、または電子または信号を能動的に交換していない可能性がある（例えば、非通電回路において）が、回路が通電され次第、電子または信号を交換するように構成し、動作可能であることができる。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つの構成要素が、スイッチの状態（すなわち、開路または閉路）にかかわらず電子通信し、または接続することができる。

本明細書に説明した１つのトランジスタまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、ソース、ドレイン、およびゲートを含む３つの端子のデバイスを含む。端子は、導体材料、例えば、金属を通じて他の電子的要素に接続することができる。ソースおよびドレインは、導電性であってもよく、高濃度にドープされた、例えば、縮退した、半導体領域を含むことができる。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと称することができる。チャネルがｐ型である（すなわち、多数キャリアがホールである）場合、ＦＥＴは、ｐ型ＦＥＴと称することができる。チャネルは、絶縁ゲート酸化物で蓋をかぶせることができる。チャネル導電率は、電圧をゲートに印加することによって制御することができる。例えば正電圧または負電圧をそれぞれｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、結果としてチャネルが導電性となる可能性がある。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加されたとき、トランジスタは、「オン」になり、または「作動される」可能性がある。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加されたとき、トランジスタは「オフ」になり、または「動作が停止される」可能性がある。

添付の図面に関連して本明細書に示した説明は、構成の実施例を説明しており、実施することができる、または特許請求の範囲内にあるすべての実施例を表しているわけではない。本明細書に使用した「例示的な（ｅｘｅｍｐｌａｒｙ）」という用語は、「実施例、実例、または例示として働くこと」を意味し、「好ましい（ｐｒｅｆｅｒｒｅｄ）」”または「他の実施例よりも有利（ａｄｖａｎｔａｇｅｏｕｓ ｏｖｅｒ ｏｔｈｅｒ ｅｘａｍｐｌｅｓ）」”であることを意味しない。詳細な説明は、説明した技法の理解をもたらすための具体的な詳細を含む。しかし、これらの技法は、これらの具体的な詳細なしで実施することができる。いくつかの実例において、説明した実施例の概念をあいまいにすることを回避するために、よく知られた構造およびデバイスをブロック図の形で示す。

添付の図において、同様の構成要素または機構は、同じ参照ラベルを有することができる。さらに、同じタイプの様々な構成要素は、引き出し線により参照ラベルに、および同様の構成要素を区別する第二のラベルに従うことによって区別することができる。第一の参照ラベルだけが本明細書に使用されている場合、説明は、第二の参照ラベルに関係なく、同じ第一の参照ラベルを有する同様の構成要素のうちの任意の１つに適用可能である。

本明細書に説明する情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記の説明の全体にわたって参照することができるデータ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光学場もしくは光学粒子、またはそれらの任意の組合せで表すことができる。

本明細書における本開示に関連して説明した様々な例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理回路、個別ハードウェア構成要素、または本明細書に説明した機能を行うように設計されたそれらの任意の組合せを用いて実施しまたは行うことができる。汎用プロセッサは、マイクロ・プロセッサでもよいが、選択的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロ・コントローラ、または状態マシンでもよい。プロセッサは、コンピューティング・デバイスの組合せ（例えば、デジタル信号プロセッサ（ＤＳＰ）とマイクロ・プロセッサとの、複数のマイクロ・プロセッサの、ＤＳＰコアと連動した１つまたは複数のマイクロ・プロセッサの、または任意の他のそのような構成の組合せ）として実施することもできる。

本明細書に説明した機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せで実施することができる。プロセッサによって実行されるソフトウェアで実施された場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして記憶または伝送することができる。他の実施例および実装例は、本開示および添付の特許請求の範囲内にある。例えば、ソフトウェアの性質により、上記に説明した機能は、プロセッサ、ハードウェア、ファームウェア、配線、またはこれらのうちのいずれかの組合せによって実行されるソフトウェアを使用して実施することができる。機能を実施する機構は、機能の一部が、異なる物理的場所において実施されるように配分されることを含む、様々な位置に物理的に配置することもできる。また、本明細書では、特許請求の範囲において品目の一覧表に使用されたときの「または（ｏｒ）」（例えば、「のうちの少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ）」または「のうちの１つまたは複数（ｏｎｅ ｏｒ ｍｏｒｅ ｏｆ）」などの語句によって前置きされた品目の一覧表）を含むことは、例えば、Ａ、Ｂ、またはＣのうちの少なくとも１つの一覧表がＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するように、包括一覧表を示す。また、本明細書では、「に基づいて（ｂａｓｅｄ ｏｎ）」という語句は、条件の閉じた組への参照と解釈しないものとする。例えば、「条件Ａに基づいて（ｂａｓｅｄ ｏｎ ｃｏｎｄｉｔｉｏｎ Ａ）」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えれば、本明細書では、「に基づいて（ｂａｓｅｄ ｏｎ）」という語句は、「に少なくとも部分的に基づいて（ｂａｓｅｄ ａｔ ｌｅａｓｔ ｉｎ ｐａｒｔ ｏｎ）」という語句と同じように解釈するものとする。

コンピュータ可読媒体は、非一時的なコンピュータ記憶媒体および一方の場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む通信媒体の両方を含む。非一時的な記憶媒体は、汎用または専用コンピュータによってアクセスすることができる任意の利用可能な媒体でもよい。限定ではなく例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラム・コード手段を搬送もしくは記憶するのに使用することができ、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスすることができる任意の他の非一時的な媒体を含むことができる。また、任意の接続は、適正にコンピュータ可読媒体と呼ばれる。例えば、ソフトウェアが同軸ケーブル、光ファイバ・ケーブル、撚り対線、デジタル加入者回線（ＤＳＬ）、または赤外線、無線通信、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモート・ソースから伝送される場合、同軸ケーブル、光ファイバ・ケーブル、撚り対線、デジタル加入者回線（ＤＳＬ）、または赤外線、無線通信、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）には、本明細書では、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピ・ディスクおよびブルーレイ・ディスクが含まれ、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再現するが、ディスク（ｄｉｓｃ）はレーザを用いてデータを光学的に再現する。上記の組合せもコンピュータ可読媒体の範囲内に含まれる。

本明細書における説明は、当業者が本開示を製作または使用することを可能にするために提供される。本開示の様々な変更形態が当業者には容易に明らかであり、本明細書において明確にした一般原理は、本開示の範囲から逸脱することなく他の変形形態に適用することができる。したがって、本開示は、本明細書に説明した実施例および設計に限定されないが、本明細書に開示した原理および新規の特徴に合致した最も広い範囲が与えられるものとする。

Claims (37)

1. メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をシステム・メモリ・コントローラにおいてプロセッサから受け取ることであって、前記システム・メモリ・コントローラは、前記プロセッサと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラとに接続されている、ことと、
   前記システム・メモリ・コントローラにおいて、前記メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成することであって、前記メモリ・アクセス・コマンドは、前記メモリ・アレイの前記メモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの前記第二の組は、少なくとも部分的にパラメータの前記第一の組に基づく、ことと、
   パラメータの前記第二の組を有する前記メモリ・アクセス・コマンドを前記ローカル・メモリ・コントローラに送ることであって、前記ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの前記第二の組に基づいて前記メモリ・ページ・サイズを決定するように構成される、ことと、
   を含む方法。
2. パラメータの前記第一の組は、アクセス動作のデータと、前記データのサイズとの指示を含み、パラメータの前記第二の組は、前記メモリ・アレイの前記識別と、前記メモリ・アレイに関連付けられたアドレスと、前記データの前記サイズとを含む、請求項１に記載の方法。
3. パラメータの前記第一の組は、前記メモリ・アレイの開始アドレスと終了アドレスとを含み、パラメータの前記第二の組は、前記メモリ・アレイの前記識別と、前記メモリ・アレイに関連付けられた前記開始アドレスと前記終了アドレスとを含む、請求項１に記載の方法。
4. パラメータの前記第一の組は、アクセスするべきデータの場所を示すアドレスと、前記メモリ・ページ・サイズを決定するビットの数とを含み、パラメータの前記第二の組は、前記メモリ・アレイの前記識別と、前記メモリ・アレイに関連付けられた前記アドレスと、前記ローカル・メモリ・コントローラの前記メモリ・ページ・サイズとを含む、請求項１に記載の方法。
5. パラメータの前記第一の組は、前記ビットの内容と前記メモリ・ページ・サイズとの関係のインジケータを含む、請求項４に記載の方法。
6. パラメータの前記第一の組は、所定のメモリ・ページ・サイズに関連付けられたアドレスを含み、パラメータの前記第二の組は、前記メモリ・アレイの前記識別と、前記メモリ・アレイに関連付けられた前記アドレスと、前記ローカル・メモリ・コントローラの前記所定のメモリ・ページ・サイズとを含む、請求項１に記載の方法。
7. 前記所定のメモリ・ページ・サイズは、少なくとも部分的に前記アドレスに基づいて複数のメモリ・ページ・サイズから選択され、パラメータの前記第一の組は、前記アドレスと前記所定のメモリ・ページ・サイズとの関係の指示を含む、請求項６に記載の方法。
8. プロセッサと、
   メモリ・アレイに関連付けられたローカル・メモリ・コントローラと、
   前記プロセッサおよび前記ローカル・メモリ・コントローラと電子通信しているシステム・メモリ・コントローラと、
   を含むシステムであって、
   前記システム・メモリ・コントローラは、
   メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求を前記プロセッサから受け取ることと、
   前記メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成することであって、前記メモリ・アクセス・コマンドは、前記メモリ・アレイの前記メモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの前記第二の組は、少なくとも部分的にパラメータの前記第一の組に基づく、ことと、
   パラメータの前記第二の組を有する前記メモリ・アクセス・コマンドを前記ローカル・メモリ・コントローラに送ることと、
   を行うように動作可能であり、
   前記ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの前記第二の組に基づいて前記メモリ・ページ・サイズを決定するように構成される、システム。
9. パラメータの前記第一の組は、アクセス動作のデータと、前記データのサイズとの指示を含み、パラメータの前記第二の組は、前記メモリ・アレイの前記識別と、前記メモリ・アレイに関連付けられたアドレスと、前記データの前記サイズとを含む、請求項８に記載のシステム。
10. パラメータの前記第一の組は、前記メモリ・アレイの開始アドレスと終了アドレスとを含み、パラメータの前記第二の組は、前記メモリ・アレイの前記識別と、前記メモリ・アレイに関連付けられた前記開始アドレスと前記終了アドレスとを含む、請求項８に記載のシステム。
11. パラメータの前記第一の組は、アクセスするべきデータの場所を示すアドレスと、前記メモリ・ページ・サイズを決定するビットの数とを含み、パラメータの前記第二の組は、前記メモリ・アレイの前記識別と、前記メモリ・アレイに関連付けられた前記アドレスと、前記ローカル・メモリ・コントローラの前記メモリ・ページ・サイズとを含む、請求項８に記載のシステム。
12. パラメータの前記第一の組は、前記ビットの内容と前記メモリ・ページ・サイズとの関係のインジケータを含む、請求項１１に記載のシステム。
13. パラメータの前記第一の組は、所定のメモリ・ページ・サイズに関連付けられたアドレスを含み、パラメータの前記第二の組は、前記メモリ・アレイの前記識別と、前記メモリ・アレイに関連付けられた前記アドレスと、前記ローカル・メモリ・コントローラの前記所定のメモリ・ページ・サイズとを含む、請求項８に記載のシステム。
14. 前記所定のメモリ・ページ・サイズは、少なくとも部分的に前記アドレスに基づいて複数のメモリ・ページ・サイズから選択され、パラメータの前記第一の組は、前記アドレスと前記所定のメモリ・ページ・サイズとの関係の指示を含む、請求項１３に記載のシステム。
15. メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサからシステム・メモリ・コントローラに送ることであって、前記システム・メモリ・コントローラは、前記プロセッサと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラとに接続される、ことと、
    前記メモリ・アクセス要求に少なくとも部分的に基づいて構成されたメモリ・アクセス・コマンドを、前記システム・メモリ・コントローラから前記ローカル・メモリ・コントローラに送ることであって、前記ローカル・メモリ・コントローラは、前記メモリ・アクセス・コマンドに少なくとも部分的に基づいて前記メモリ・ページ・サイズを決定する、ことと、
    前記プロセッサにより、前記メモリ・アクセス要求に従って１つ以上の動作を行うことと、
    を含む方法。
16. 前記メモリ・アクセス要求は、１つ以上の読取り命令を含み、前記１つ以上の動作は、前記ローカル・メモリ・コントローラからデータを受け取ることを含む、請求項１５に記載の方法。
17. 前記メモリ・アクセス要求は、１つ以上の書込み命令を含み、前記１つ以上の動作は、前記ローカル・メモリ・コントローラにデータを送ることを含む、請求項１５に記載の方法。
18. システム・メモリ・コントローラと、
    メモリ・アレイに関連付けられ且つ該メモリ・アレイに結合されたローカル・メモリ・コントローラであって、前記システム・メモリ・コントローラからのメモリ・アクセス・コマンドに少なくとも部分的に基づいて前記メモリ・アレイのメモリ・ページ・サイズを決定するように構成されたローカル・メモリ・コントローラと、
    前記システム・メモリ・コントローラおよび前記ローカル・メモリ・コントローラと電子通信しているプロセッサと、
    を含むシステムであって、
    前記プロセッサは、
    メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求を、前記ローカル・メモリ・コントローラに接続された前記システム・メモリ・コントローラに送ることであって、前記メモリ・アクセス・コマンドは、前記メモリ・アクセス要求に少なくとも部分的に基づいて構成される、ことと、
    前記メモリ・アクセス要求に従って１つ以上の動作を行うことと、
    を行うように動作可能である、システム。
19. 前記メモリ・アクセス要求は、１つ以上の読取り命令を含み、前記１つ以上の動作は、前記ローカル・メモリ・コントローラからデータを受け取ることを含む、請求項１８に記載のシステム。
20. 前記メモリ・アクセス要求は、１つ以上の書込み命令を含み、前記１つ以上の動作は、前記ローカル・メモリ・コントローラにデータを送ることを含む、請求項１８に記載のシステム。
21. システム・メモリ・コントローラと、
    前記システム・メモリ・コントローラと電子通信し且つメモリ・アレイに結合されたローカル・メモリ・コントローラであって、前記システム・メモリ・コントローラからのメモリ・アクセス・コマンドに少なくとも部分的に基づいて前記メモリ・アレイのメモリ・ページ・サイズを決定するように構成されたローカル・メモリ・コントローラと、
    前記システム・メモリ・コントローラおよび前記ローカル・メモリ・コントローラと電子通信しているプロセッサであって、該プロセッサは、前記メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求を前記システム・メモリ・コントローラに送るように動作可能であり、前記メモリ・アクセス・コマンドは、前記メモリ・アクセス要求に少なくとも部分的に基づいて構成される、プロセッサと、
    を含むシステム。
22. 前記プロセッサと電子通信している１つ以上の構成要素をさらに含み、
    前記プロセッサは、前記１つ以上の構成要素を動作させるために前記システム・メモリ・コントローラおよび前記ローカル・メモリ・コントローラを介して前記メモリ・アレイにアクセスするように構成され、
    前記１つ以上の構成要素は、
    入力および出力（Ｉ／Ｏ）コントローラ、
    周辺構成要素、または
    基本入出力システム（ＢＩＯＳ）構成要素
    のうちの少なくとも１つを含む、請求項２１に記載のシステム。
23. 前記プロセッサは、前記ローカル・メモリ・コントローラからデータを受け取るように動作可能である、請求項２２に記載のシステム。
24. 前記プロセッサは、前記ローカル・メモリ・コントローラにデータを送るように動作可能である、請求項２２に記載のシステム。
25. 前記システム・メモリ・コントローラは、前記メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求を前記プロセッサから受け取るように動作可能である、請求項２２に記載のシステム。
26. 前記システム・メモリ・コントローラが、前記メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成するように動作可能であり、前記メモリ・アクセス・コマンドが、前記メモリ・アレイの前記メモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの前記第二の組が、少なくとも部分的にパラメータの前記第一の組に基づく、請求項２５に記載のシステム。
27. 前記システム・メモリ・コントローラは、パラメータの前記第二の組を有する前記メモリ・アクセス・コマンドを前記ローカル・メモリ・コントローラに送るようにさらに動作可能である、請求項２６に記載のシステム。
28. メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をシステム・メモリ・コントローラにおいてプロセッサから受け取る手段であって、前記システム・メモリ・コントローラは、前記プロセッサと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラとに接続される、手段と、
    前記メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成する手段であって、前記メモリ・アクセス・コマンドは、前記メモリ・アレイの前記メモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの前記第二の組が、少なくとも部分的にパラメータの前記第一の組に基づく、手段と、
    パラメータの前記第二の組を有する前記メモリ・アクセス・コマンドを前記ローカル・メモリ・コントローラに送る手段であって、前記ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの前記第二の組に基づいて前記メモリ・ページ・サイズを決定するように構成される、手段と、
    を含む装置。
29. メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサから受け取る手段と、
    前記メモリ・アクセス要求を受け取ることに少なくとも部分的に基づいてメモリ・アクセス・コマンドを構成する手段であって、前記メモリ・アクセス・コマンドは、メモリ・アレイの前記メモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの前記第二の組は、少なくとも部分的にパラメータの前記第一の組に基づく、手段と、
    パラメータの前記第二の組を有する前記メモリ・アクセス・コマンドをローカル・メモリ・コントローラに送る手段であって、前記ローカル・メモリ・コントローラは、少なくとも部分的にパラメータの前記第二の組に基づいて前記メモリ・ページ・サイズを決定するように構成される、手段と、
    を含む装置。
30. メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求をプロセッサからシステム・メモリ・コントローラに送る手段であって、前記システム・メモリ・コントローラは、前記プロセッサと、メモリ・アレイに関連付けられたローカル・メモリ・コントローラとに接続される、手段と、
    前記メモリ・アクセス要求に少なくも部分的に基づいて構成されたメモリ・アクセス・コマンドを、前記システム・メモリ・コントローラから前記ローカル・メモリ・コントローラに送る手段であって、前記ローカル・メモリ・コントローラは、前記メモリ・アクセス・コマンドに少なくとも部分的に基づいて前記メモリ・ページ・サイズを決定するように構成される、手段と、
    前記プロセッサにより、前記メモリ・アクセス要求に従って１つ以上の動作を行う手段と、
    を含む装置。
31. メモリ・ページ・サイズを示すパラメータの第一の組を含むメモリ・アクセス要求を、ローカル・メモリ・コントローラに接続されたシステム・メモリ・コントローラに送る手段と、
    前記メモリ・アクセス要求に少なくも部分的に基づいて構成されたメモリ・アクセス・コマンドを、前記システム・メモリ・コントローラから前記ローカル・メモリ・コントローラに送る手段であって、前記ローカル・メモリ・コントローラは、前記メモリ・アクセス・コマンドに少なくとも部分的に基づいて前記メモリ・ページ・サイズを決定するように構成される、手段と、
    前記メモリ・アクセス要求に従って１つ以上の動作を行う手段と、
    を含む装置。
32. １つ以上の構成要素を動作させるためにシステム・メモリ・コントローラおよびローカル・メモリ・コントローラを介してメモリ・アレイにアクセスする手段と、
    メモリ・アクセス要求に少なくも部分的に基づいて構成されたメモリ・アクセス・コマンドを、前記システム・メモリ・コントローラから前記ローカル・メモリ・コントローラに送る手段であって、前記ローカル・メモリ・コントローラは、前記メモリ・アクセス・コマンドに少なくとも部分的に基づいてメモリ・ページ・サイズを決定するように構成される、手段と、
    を含む装置であって、
    前記１つ以上の構成要素は、
    入力および出力（Ｉ／Ｏ）コントローラ、
    周辺構成要素、または
    基本入出力システム（ＢＩＯＳ）構成要素、
    のうちの少なくとも１つを含む、装置。
33. メモリ・ページ・サイズを示すパラメータの第一の組を含む前記メモリ・アクセス要求を前記システム・メモリ・コントローラに送る手段をさらに含む、請求項３２に記載の装置。
34. 前記ローカル・メモリ・コントローラからデータを受け取る手段をさらに含む、請求項３２に記載の装置。
35. 前記ローカル・メモリ・コントローラにデータを送る手段をさらに含む、請求項３２に記載の装置。
36. メモリ・ページ・サイズを示すパラメータの第一の組を含む前記メモリ・アクセス要求をプロセッサから受け取る手段をさらに含む、請求項３２に記載の装置。
37. 前記メモリ・アクセス・コマンドは、前記メモリ・アレイの前記メモリ・ページ・サイズおよび識別を示すパラメータの第二の組を含み、パラメータの前記第二の組は、少なくとも部分的にパラメータの前記第一の組に基づく、請求項３６に記載の装置。

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