JP7183724B2 - Ｄ／ａ変換回路およびａ／ｄ変換回路 - Google Patents

Description

本発明は、Ｄ／Ａ変換回路およびＡ／Ｄ変換回路に関する。

Ｄ／Ａ変換回路の中でも、ΔΣ（デルタ・シグマ）変調型Ａ／Ｄ変換回路に用いられるものでは、出力可能なレベルが５段階に設定されるものがある。このものでは、参照電位としてアナログレベルの電圧で一般的に、高、中、低の３レベル（Ｖｒｅｆｐ、Ｖｃｍ、Ｖｒｅｆｍ）が設定されている。

通常、３つの参照電位のうち、Ｖｃｍはオペアンプの基準電位（アナロググランド：ＡＧＮＤ）と同電位とされ、ＶｒｅｆｐおよびＶｒｅｆｎはＶｒｅｆｐ＋Ｖｒｅｆｍ＝Ｖｃｍ／２を満たすように設定される。つまり、Ｖｃｍ＝０Ｖとすれば、Ｖｒｅｆｍ＝－Ｖｒｅｆｐである。

そして、入力される５段階（－２、－１、０、１、２）のデジタル信号に対応して出力可能な５段階の出力レベルのうち、「０」に対応するアナログ信号を出力するとき、サンプル期間、ホールド期間のそれぞれでアナロググランド電位に対応するＶｃｍを選択してＤＡＣ容量に出力している。

この場合、Ｄ／Ａ変換回路に接続されるオペアンプは、非反転入力端子がグランド電位とされており、非反転入力端子と反転入力端子とが仮想接地することから、反転入力端子に接続されるＤＡＣ容量の一端がグランド電位となる。上記のとおり、Ｖｃｍ＝ＡＧＮＤ（アナログ・グランド）であることから、Ｄ／Ａ変換回路の参照電位としてＶｃｍを選択するとき、理想的にはＤＡＣ容量の両端に電位差は生じないはずである。

一般に、容量素子は両端にかかる電位差に応じて容量値が変化する電気特性がある。このため、ＤＡＣ容量の出力部に接続されるアンプのオフセットによって、反転入力端子の電位が、ＡＧＮＤと異なる場合には、ＤＡＣ容量にオフセットおよび容量素子の両端の電位差に依存する容量値に対応する電荷が蓄積される。ホールド期間では、ＤＡＣ容量の両端の電位差は参照電圧によって大きく異なるため、ＤＡＣ容量の値も選択される参照電圧によって変動することとなる。

この結果、Ｄ／Ａ変換回路で減算される電荷量も変動してしまうため、ホールド期間に複数の異なる参照電圧から一つの参照電圧を選択するＤＡＣをＡ／Ｄ変換回路に用いる場合には、ＤＡＣ容量の容量値の電圧特性およびオペアンプのオフセットに起因して、Ａ／Ｄ変換の特性として線形性が低下する恐れがあった。

米国特許第７３８８５３３号明細書

本発明は、上記事情を考慮してなされたもので、その目的は、内部に設けられる容量の電気的特性の悪影響を低減し、高速かつ高精度なＤ／Ａ変換回路、および、このＤ／Ａ変換回路に対応したＡ／Ｄ変換回路を提供することにある。

請求項１に記載のＤ／Ａ変換回路は、出力端子が量子化回路（４）に接続されたオペアンプの入力端子に接続されるＤ／Ａ変換回路であって、ＤＡＣ容量（Ｃｄ）と、前記ＤＡＣ容量の入力側にアナログ電位として、基準電位（Ｖｃｍ）、前記基準電位よりも高電位の第１電圧（Ｖｒｅｆｐ）および前記基準電圧よりも低電位の第２電圧（Ｖｒｅｆｍ）を選択的に与える選択スイッチ（Ｓｄｔ、Ｓｄｍ、Ｓｄｂ）と、前記ＤＡＣ容量の出力側をアナロググランド電位に接続する接地スイッチ（Ｓｄ２）と、前記ＤＡＣ容量の出力側を出力端子に接続する出力スイッチ（Ｓｄ３）とを備え、前記量子化回路から出力される４レベルの量子化結果の値に対応して、第１期間で前記選択スイッチをいずれかの電位に選択接続し且つ前記接地スイッチをオンさせて前記ＤＡＣ容量に充電し、前記第１期間に続く第２期間で前記選択スイッチを前記第１電圧および前記第２電圧のいずれかに選択接続し且つ前記出力スイッチをオンさせて前記ＤＡＣ容量から前記出力端子に４レベルのいずれかのアナログ電位を出力する。

上記構成において、Ｄ／Ａ変換回路は、入力される４レベルの入力デジタル信号に対して、第１期間で選択スイッチをいずれかの電位となるように選択接続してＤＡＣ容量に充電し、続く第２期間ではＶｒｅｆｐおよびＶｒｅｆｍのいずれかを選択接続してＤＡＣ容量の電位を出力端子に出力する。この結果、第１期間でＶｃｍを選択した場合でも、第２期間ではＶｃｍを選択する条件を使用しないので、ＤＡＣ容量からの電荷の転送時におけるＤＡＣ容量の容量値の電圧特性とオペアンプのオフセットの影響を低減でき、出力として精度良くアナログ電位を出力することができる。

発明者は、上記の構成および作用を得るために、次の点を考慮している。
すなわち、高精度のＡ／Ｄ変換回路は、一般的には差動の回路構成を用いるため、ＤＡＣ容量に電圧特性が存在しても、差動の一方側にＶｒｅｆｐ（Ｖｒｅｆｍ）を選択すれば差動の反対側はＶｒｅｆｍ（Ｖｒｅｆｐ）となるため、差動両側のＤＡＣ容量の和は同等となる。

しかし、Ｖｃｍを選択した場合には、ＤＡＣ容量の両端の電位はオフセットの影響を受けるものの、ほぼ同電位となるため、参照電圧としてＶｒｅｆｐもしくはＶｒｅｆｎを選択する場合と較べて、ＤＡＣ容量の容量値が電圧特性の分だけ異なる値となる。この結果、特に差動構成では第２期間に参照電圧としてＶｒｅｆｐ、Ｖｒｅｆｍを選択する場合とＶｃｍを選択する場合において、アンプのオフセットに起因してＤＡＣ容量により減算される電荷の量が変動する。すなわち、Ａ／Ｄ変換の線形性が低下する。

この場合、ＶｒｅｆｐおよびＶｒｅｆｍは外部の電源より供給されるか、もしくは、そのＩＣが専用の外部端子を有することが多く、ＤＡＣ容量の入力側とＶｒｅｆｐおよびＶｒｅｆｍとの間のインピーダンスとの間のインピーダンスはそれぞれ低いインピーダンスであることが多い。一方で、ＶｃｍはＩＣ内部のアンプで生成されることが多いため、ＤＡＣ容量の入力側とＶｃｍとの間のインピーダンスは、ＶｒｅｆｐおよびＶｒｅｆｍとの間のインピーダンスよりも高くなる傾向がある。

また、参照電圧にＶｃｍを選択する場合に、Ｖｃｍを選択するためのスイッチは、スイッチを駆動するための電源とグランド（アナロググランドとは異なる電位で、アナロググランドを０Ｖとするとマイナスの電位となる）との中間の電位となることが多く、その場合にはスイッチのオン抵抗が高くなる傾向にある。この結果、第２期間でＶｃｍを選択する場合には、Ｖｃｍを生成するアンプの性能とＶｃｍを選択するスイッチのオン抵抗の影響をすべて受けるので、動作速度が低下してしまうという問題も出てくるものであった。

したがって、本発明では、上記の問題を回避することができるので、出力容量の電圧特性に依存した技術的課題を回避しながら高速かつ高精度なＤ／Ａ変換を実施することができる。

第１実施形態を示す電気的構成図 Ａ／Ｄ変換におけるフェーズと閾値との関係を示す図 入力回路のスイッチのサンプルとホールドにおける動作関係を示す図 Ｄ／Ａ変換回路のスイッチのＱｏｕｔ値に対応したサンプル期間とホールド期間における動作関係を示す図 アンプ出力電圧Ｖ１と第１量子化後のアンプ出力Ｖａｍｐとの関係を示す図 第１量子化Ｑｏｕｔ１、第２量子化Ｑｏｕｔ２に対応したＤ／Ａ変換回路の動作説明図 アンプ出力電圧Ｖ２と第２量子化後のアンプ出力Ｖａｍｐとの関係を示す図 第１量子化の条件を閾値電圧で示した図 第２量子化の条件を閾値電圧で示した図 第１および第２量子化の条件を合成して閾値電圧で示した図 第１および第２量子化の条件を合成して参照電圧で示した図 第２実施形態を示すアンプ出力電圧電圧Ｖ１と第１量子化後のアンプ出力Ｖａｍｐとの関係を示す図 アンプ出力電圧Ｖ２と第２量子化後のアンプ出力Ｖａｍｐとの関係を示す図 第１および第２量子化の条件を合成して閾値電圧で示した図 第１および第２量子化の条件を合成して参照電圧で示した図 第３実施形態を示すアンプ出力電圧Ｖ１と第１量子化後のアンプ出力Ｖａｍｐとの関係を示す図 アンプ出力電圧Ｖ２と第２量子化後のアンプ出力Ｖａｍｐとの関係を示す図 第１および第２量子化の条件を合成して閾値電圧で示した図 第１および第２量子化の条件を合成して参照電圧で示した図

（第１実施形態）
以下、本発明のＤ／Ａ変換回路をΔΣ変調型のＡ／Ｄ変換回路に用いた場合の第１実施形態について、図１～図１１を参照して説明する。
図１において、ΔΣ変調型のＡ／Ｄ変換回路（以下、単にＡ／Ｄ変換回路と称する）１はアナログ入力Ｖｉｎの入力端子１ａおよびデジタル出力Ｄｏｕｔの出力端子１ｂを備えている。Ａ／Ｄ変換回路１は、入力回路２、積分回路３、量子化回路４、制御回路５およびＤ／Ａ変換回路６を備えている。

入力回路２は、サンプリング用の容量Ｃｓおよび４つのスイッチＳｓ１～Ｓｓ４を備えている。入力端子１ａは、スイッチＳｓ１、容量ＣｓおよびスイッチＳｓ３を直列に介して積分回路３に接続される。容量Ｃｓの入出力側はそれぞれスイッチＳｓ４、Ｓｓ２を介してアナロググランドＡＧＮＤ（以下単にＡＧＮＤと称する）に接続される。４つのスイッチＳｓ１～Ｓｓ４は、制御回路５によりオンオフの動作制御がなされる。ここで、ＡＧＮＤは、任意に設定可能なもので、この実施形態で説明するような０Ｖとは限らないものである。

スイッチＳｓ１およびスイッチＳｓ２がオンされて、スイッチＳｓ３およびスイッチＳｓ４がオフされることにより、サンプリング容量Ｃｓの積分回路３側の一端は積分回路３から電気的に切断されて、ＡＧＮＤに接続される。これにより、アナログ入力Ｖｉｎに対応した電荷がサンプリング容量Ｃｓに蓄積される。また、スイッチＳｓ１およびスイッチＳｓ２がオフされて、スイッチＳｓ３およびスイッチＳｓ４がオンされることにより、サンプリング容量Ｃｓに蓄積された電荷が積分回路３の帰還容量Ｃｆに転送される。

積分回路３は、アンプ３１および帰還用の容量Ｃｆを備えている。アンプ３１の反転入力端子は入力回路２のスイッチＳｓ３に接続されると共に、容量Ｃｆを介して出力端子に接続される。アンプ３１の非反転入力端子はアナロググランドに接続される。ＡＧＮＤはアンプ３１の基準電位であり、ひいてはＡ／Ｄ変換回路１全体の基準電位である。

量子化回路４は、５個のコンパレータ４１～４５を備える。５個のコンパレータ４１～４５は、反転入力端子に閾値電圧Ｖｔｈ２+、Ｖｔｈ１+、Ｖｔｈ０、Ｖｔｈ１-、Ｖｔｈ２-がそれぞれ与えられる。また、５個のコンパレータ４１～４５の非反転入力端子は共通にしてアンプ３１の出力端子に接続される。

コンパレータ４１～４５はアンプの出力電圧Ｖａｍｐとそれぞれの閾値電圧Ｖｔｈ２+、Ｖｔｈ１+、Ｖｔｈ０、Ｖｔｈ１-、Ｖｔｈ２-とを比較した結果を、量子化結果Ｑｏｕｔとして後述の制御回路５へと出力する。本実施形態では、４つのレベル「２」、「１」、「－１」、「－２」の量子化結果Ｑｏｕｔを出力する。

制御回路５は、量子化結果Ｑｏｕｔに対応した制御信号を後述するＤ／Ａ変換回路６に出力するとともに、量子化結果Ｑｏｕｔに対して積分もしくはフィルタ等の信号処理を実行した結果をＡ／Ｄ変換結果Ｄｏｕｔとして、出力端子１ｂに出力する。

なお、上記した５つの閾値電圧Ｖｔｈ２+、Ｖｔｈ１+、Ｖｔｈ０、Ｖｔｈ１-、Ｖｔｈ２- は、図示しない閾値生成回路により生成される。この場合、Ｖｔｈ０は基準閾値であり、ＡＧＮＤレベルに設定され、Ｖｔｈ１+ は、正の第１閾値であり、Ｖｔｈ０よりも第１電圧分だけ高い電位に設定される。Ｖｔｈ２+ は、正の第２閾値であり、Ｖｔｈ１+ よりもさらに高い電位であってＶｔｈ０よりも第２電圧分だけ高い電位に設定される。また、Ｖｔｈ１- は、負の第１閾値であり、Ｖｔｈ０よりも第１電圧分だけ低い電位に設定される。Ｖｔｈ２- は、負の第２閾値であり、Ｖｔｈ１- よりもさらに低い電位であってＶｔｈ０よりも第２電圧分だけ低い電位に設定される。

なお、ＡＧＮＤレベルが０Ｖの場合には、Ｖｔｈ１+およびＶｔｈ１- は第１電圧である絶対値Ｖｔｈ１が同じで正負のレベル、Ｖｔｈ２+およびＶｔｈ２-は第２電圧である絶対値Ｖｔｈ２がＶｔｈ１よりも大きい正負のレベルに設定されている。また、後述するように、Ｖｔｈ１およびＶｔｈ２は参照電圧Ｖｒｅｆと関係づけられたレベルで設定される。

Ｄ／Ａ変換回路６は、ＤＡＣ容量Ｃｄおよび５個のスイッチＳｄｔ、Ｓｄｍ、Ｓｄｂ、Ｓｄ２、Ｓｄ３を備える。また、Ｄ／Ａ変換回路６には、３つのアナログ電位としてＶｒｅｆｐ、Ｖｒｅｆｍ、Ｖｃｍが参照電位として設定されている。例えば、基準電位となるＶｃｍはＡＧＮＤに設定され、ＶｒｅｆｐはＡＧＮＤよりも高い電位に設定され、ＶｒｅｆｍはＡＧＮＤよりも低い電位に設定される。

なお、ＶｒｅｆｐとＶｒｅｆｍは、ＡＧＮＤが０Ｖの場合には、互いに絶対値が同一で正負が逆の関係にあり、Ｖｒｅｆｐ＝－Ｖｒｅｆｍを満たすように設定される。スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂは選択スイッチとして機能するもので、それぞれＶｒｅｆｐ、Ｖｃｍ、ＶｒｅｆｍをＤＡＣ容量Ｃｄの入力側に接続する。つまり、ＤＡＣ容量Ｃｄの入力側の電位は、スイッチＳｄｔ、ＳｄｍおよびＳｄｂによって排他的に選択されるＶｒｅｆｐ、ＶｒｅｆｍもしくはＶｃｍのうちいずれかと等しくなる。

ＤＡＣ容量Ｃｄの出力側は、スイッチＳｄ２を介してＡＧＮＤに接続されると共に、スイッチＳｄ３を介してアンプ３１の反転入力端子と帰還容量Ｃｆとの中間点に接続される。５個のスイッチＳｄｔ、Ｓｄｍ、Ｓｄｂ、Ｓｄ２、Ｓｄ３は、制御回路５によりオンオフの動作制御がなされる。

この場合、制御回路５は、量子化回路４から与えられる信号に基づいて、サンプル動作およびホールド動作を実施する。制御回路５は、サンプル動作では、スイッチＳｄ３をオフしつつスイッチＳｄ２をオンさせると共に選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンすることによって所定の電荷を蓄積する。また、制御回路５は、ホールド動作では、スイッチＳｄ２をオフしつつスイッチＳｄ３をオンさせると共に選択スイッチＳｄｔあるいはＳｄｂのいずれか一方をオンさせる。

これによって、サンプル動作期間にＤＡＣ容量Ｃｄに蓄積された電荷と、スイッチＳｄｔもしくはＳｄｂのいずれかがオンすることにより決定されるＤＡＣ容量Ｃｄの入力側の電位に応じた電荷が、帰還容量Ｃｆに転送される。すなわちＤ／Ａ変換回路６によって、量子化結果Ｑｏｕｔに応じた減算が実行される。

図２はＡ／Ｄ変換回路１によるアナログ電位ＶｉｎのＡ／Ｄ変換処理におけるフェーズと閾値電圧との関係を示している。フェーズは第１量子化と第２量子化をそれぞれ示しており、各フェーズにおけるサンプル動作およびホールド動作において使用する閾値電圧を示している。ここで、第１量子化では、量子化回路４では、５個の閾値電圧Ｖｔｈ２+、Ｖｔｈ１+、Ｖｔｈ０、Ｖｔｈ１-、Ｖｔｈ２- をすべて用いる。また、第２量子化では、量子化回路４では、３個の閾値電圧Ｖｔｈ１+、Ｖｔｈ０、Ｖｔｈ１- を用いる。

上記構成において、この実施形態では、例えば、サンプル用容量Ｃｓと帰還用容量Ｃｆとは同じ容量値に設定され、ＤＡＣ容量Ｃｄは帰還用容量Ｃｆの１／８の容量値に設定されている。
Ｃｓ＝Ｃｆ
Ｃｄ＝Ｃｆ／８

さらに、閾値電圧として上記した５個の閾値電圧Ｖｔｈ２+、Ｖｔｈ１+、Ｖｔｈ０、Ｖｔｈ１-、Ｖｔｈ２- は、参照電圧Ｖｒｅｆを分圧して生成した電圧が次のように設定されている。

Ｖｔｈ２+＝７／１６×Ｖｒｅｆ（Ｖ）
Ｖｔｈ１+＝３／１６×Ｖｒｅｆ（Ｖ）
Ｖｔｈ０＝０（Ｖ）
Ｖｔｈ１-＝－３／１６×Ｖｒｅｆ（Ｖ）
Ｖｔｈ２-＝－７／１６×Ｖｒｅｆ（Ｖ）

次に、上記構成の作用について図３から図１０も参照して説明する。まず、入力回路２およびＤ／Ａ変換回路５での各スイッチの基本的な動作について説明する。

制御回路５では、量子化回路４から与えられる量子化回路出力Ｑｏｕｔに応じて第１期間であるサンプル期間および第２期間であるホールド期間でのスイッチ制御と選択される参照電圧の組み合わせを図４に示すようにして実行する。

まず、Ｑｏｕｔの値が「２」の場合には、制御回路５は、サンプル期間でスイッチＳｄｂおよびＳｄ２をオン、スイッチＳｄｍ、Ｓｄｔ、Ｓｄ３をオフさせる。これにより、ＤＡＣ容量Ｃｄの入力側は「Ｌ」のＶｒｅｆｍが接続され、出力側はＡＧＮＤに接続されるので、ＤＡＣ容量Ｃｄは、Ｖｒｅｆｍ－ＡＧＮＤで充電される。

次に、ホールド期間でスイッチＳｄｔ、Ｓｄ３をオンさせ、スイッチＳｄｂ、ＳｄｍおよびＳｄ２をオフさせる。これにより、ＤＡＣ容量Ｃｄの入力側は「Ｈ」のＶｒｅｆｐが接続され、出力側はアンプ３１の反転入力端子に接続される。これにより、それぞれの期間で選択された参照電圧の電位差Ｖｒｅｆｍ－Ｖｒｅｆｐに対応する電荷がＤＡＣ容量Ｃｄから帰還容量Ｃｆに転送される。

また、Ｑｏｕｔの値が「１」の場合には、制御回路５は、サンプル期間でスイッチＳｄｍおよびＳｄ２をオン、スイッチＳｄｔ、Ｓｄｂ、Ｓｄ３をオフさせる。これにより、ＤＡＣ容量Ｃｄの入力側は「０」のＶｃｍが接続され、出力側はＡＧＮＤに接続されるので、Ｖｃｍ＝ＡＧＮＤだとすると、ＤＡＣ容量Ｃｄは、端子間が０Ｖの状態が保持される。

次に、ホールド期間でスイッチＳｄｔ、Ｓｄ３をオンさせ、スイッチＳｄｂ、ＳｄｍおよびＳｄ２をオフさせる。これにより、ＤＡＣ容量Ｃｄの入力側は「Ｈ」のＶｒｅｆｐが接続され、出力側はアンプ３１の反転入力端子に接続される。これにより。それぞれの期間で選択された参照電圧の電位差Ｖｃｍ－Ｖｒｅｆｐに対応する電荷がＤＡＣ容量Ｃｄから帰還容量Ｃｆに転送される。

また、Ｑｏｕｔの値が「－１」の場合には、制御回路５は、サンプル期間でスイッチＳｄｍおよびＳｄ２をオン、スイッチＳｄｔ、Ｓｄｂ、Ｓｄ３をオフさせる。これにより、ＤＡＣ容量Ｃｄの入力側は「０」のＶｃｍが接続され、出力側はＡＧＮＤに接続されるので、Ｖｃｍ＝ＡＧＮＤだとすると、ＤＡＣ容量Ｃｄは、端子間が０Ｖの状態が保持される。

次に、ホールド期間でスイッチＳｄｂ、Ｓｄ３をオンさせ、スイッチＳｄｔ、ＳｄｍおよびＳｄ２をオフさせる。これにより、ＤＡＣ容量Ｃｄの入力側は「Ｌ」のＶｒｅｆｍが接続され、出力側はアンプ３１の非反転入力端子に接続される。これにより。それぞれの期間で選択された参照電圧の電位差Ｖｃｍ－Ｖｒｅｆｍに対応する電荷がＤＡＣ容量Ｃｄから帰還容量Ｃｆに転送される。

そして、Ｑｏｕｔの値が「－２」の場合には、制御回路５は、サンプル期間でスイッチＳｄｔおよびＳｄ２をオン、スイッチＳｄｂ、Ｓｄｍ、Ｓｄ３をオフさせる。これにより、ＤＡＣ容量Ｃｄの入力側は「Ｈ」のＶｒｅｆｐが接続され、出力側はＡＧＮＤに接続されるので、ＤＡＣ容量Ｃｄは、Ｖｒｅｆｐ－ＡＧＮＤで充電される。

次に、ホールド期間でスイッチＳｄｂ、Ｓｄ３をオンさせ、スイッチＳｄｔ、ＳｄｍおよびＳｄ２をオフさせる。これにより、ＤＡＣ容量Ｃｄの入力側は「Ｌ」のＶｒｅｆｍが接続され、出力側はアンプ３１の非反転入力端子に接続される。これにより。それぞれの期間で選択された参照電圧の電位差Ｖｒｅｆｐ－Ｖｒｅｆｍに対応する電荷がＤＡＣ容量Ｃｄから帰還容量Ｃｆに転送される。

上記の場合、Ｄ／Ａ変換回路６からアンプの出力電圧にフィードバックされる電圧は、前述のように、ＤＡＣ容量Ｃｄと帰還容量Ｃｆの比の値からサンプル期間とホールド期間のそれぞれで選択された参照電圧の電位差の８分の１に相当する電圧となる。また、一般的に差動の回路構成をとるため、選択された参照電圧の電位差は２倍される。

つまり、Ｖｒｅｆ＝（Ｖｒｅｆｐ－Ｖｃｍ）×２＝（Ｖｃｍ－Ｖｒｅｆｍ）×２としたとき、選択された参照電圧の電位差がＶｃｍ－ＶｒｅｆｍあるいはＶｒｅｆｐ－Ｖｒｅｆｍの場合にはＶｒｅｆ／８あるいはＶｒｅｆ／４がアンプの出力電圧に加算され、Ｖｃｍ－ＶｒｅｆｐあるいはＶｒｅｆｍ－Ｖｒｅｆｐの場合にはアンプの出力電圧にＶｒｅｆ／８あるいはＶｒｅｆ／４が減算される。

次に、Ｄ／Ａ変換回路６による１回目のＤ／Ａ変換処理の内容について説明する。図５に示すように、入力電位Ｖｉｎとアンプ３１の出力電圧Ｖａｍｐとの関係は、Ｄ／Ａ変換前はＶ１、Ｄ／Ａ変換後はＶ２となる。

ここで、まずＤ／Ａ変換をする前のアンプ出力電圧Ｖ１に対して、量子化回路４において前述したように５個の閾値電圧で第１量子化を実施すると、アンプ出力電圧Ｖ１の大きさに応じて図８に示すように、「２」、「１」、「－１」、「－２」の４レベルの量子化出力Ｑｏｕｔ１が得られる。この結果に基づいて、アンプ出力電圧Ｖ１をＤ／Ａ変換回路６からの出力と加算すると、次のような結果となる。

Ｄ／Ａ変換回路６では、第１量子化の値Ｑｏｕｔ１に対して、図６に示すような動作を実施する。すなわち、Ｑｏｕｔ１が「２」の場合には、サンプル期間では「Ｌ」となりホールド期間では「Ｈ」となる。Ｑｏｕｔ１が「１」の場合には、サンプル期間では「０」となりホールド期間では「Ｈ」となる。Ｑｏｕｔ１が「－１」の場合には、サンプル期間では「０」となりホールド期間では「Ｌ」となる。Ｑｏｕｔ１が「－２」の場合には、サンプル期間では「Ｈ」となりホールド期間では「Ｌ」となる。

したがって、アンプ出力電圧Ｖ１に第１量子化の結果によるＤ／Ａ変換回路６の出力を加算すると、図５に太実線で示すようにアンプ出力電圧Ｖ２を得ることができる。この場合、第１量子化の出力Ｑｏｕｔ１は、アンプ出力電圧Ｖ１が閾値Ｖｔｈ０以上で閾値Ｖｔｈ１+ 未満では「－１」、アンプ出力電圧Ｖ１が閾値Ｖｔｈ１- 以上で閾値Ｖｔｈ０未満では「１」としている。

なお、上述の場合に、量子化結果Ｑｏｕｔの値にかかわらず、ホールド期間では参照電圧としてＶｃｍの選択をしないようにしてＤＡＣ容量Ｃｄの電位をアンプ３１の入力端子に出力しているので、ＤＡＣ容量Ｃｄが電圧特性を有する場合でも、アンプ３１のオフセットに起因して出力誤差が発生するのを抑制することができる。

次に、Ｄ／Ａ変換回路６による２回目のＤ／Ａ変換処理の内容について説明する。図７に示すように、入力電位Ｖｉｎとアンプ３１の出力電圧Ｖａｍｐとの関係は、１回目のＤ／Ａ変換後はＶ２、２回目のＡ／Ｄ変換後はＶ３となる。

ここで、Ｄ／Ａ変換をする前のアンプ出力電圧Ｖ２に対して、量子化回路４において前述したように３個の閾値電圧で第２量子化を実施すると、アンプ出力電圧Ｖ２の大きさに応じて図９に示すように、「２」、「１」、「－１」、「－２」の４レベルの量子化出力Ｑｏｕｔ２が得られる。この結果に基づいて、アンプ出力電圧Ｖ２をＤ／Ａ変換回路６からの出力と加算すると、次のような結果となる。この場合、第２量子化では、アンプ出力電圧Ｖ２に対して図９に示すように、閾値Ｖｔｈ２+ および閾値Ｖｔｈ２- は使用しないで、４つのレベルに分けて量子化出力Ｑｏｕｔ２を出力する。

Ｄ／Ａ変換回路６では、第２量子化の値Ｑｏｕｔ２に対して、第１量子化の場合と同様に図６に示すような動作を実施する。すなわち、Ｑｏｕｔ２が「２」の場合には、サンプル期間では「Ｌ」となりホールド期間では「Ｈ」となる。Ｑｏｕｔ２が「１」の場合には、サンプル期間では「０」となりホールド期間では「Ｈ」となる。Ｑｏｕｔ２が「－１」の場合には、サンプル期間では「０」となりホールド期間では「Ｌ」となる。Ｑｏｕｔ２が「－２」の場合には、サンプル期間では「Ｈ」となりホールド期間では「Ｌ」となる。したがって、アンプ出力電圧Ｖ２に第２量子化の結果によるＤ／Ａ変換回路６の出力を加算すると、図７に太実線で示すようにアンプ出力電圧Ｖ３を得ることができる。

なお、上述の場合に、１回目のＤ／Ａ変換と同様に、量子化結果Ｑｏｕｔの値にかかわらず、ホールド期間では参照電圧としてＶｃｍの選択をしないようにしてＤＡＣ容量Ｃｄの電位をアンプ３１の入力端子に出力しているので、ＤＡＣ容量Ｃｄが電圧特性を有する場合でも、アンプ３１のオフセットに起因して出力誤差が発生するのを抑制することができる。

上記のようにして、２回の量子化およびＤ／Ａ変換処理を実行することで、９レベルの量子化結果を出力することができるようになる。また、この場合に、Ｄ／Ａ変換回路５では、ホールド期間においてＶｃｍを選択する動作を行わないので、ＤＡＣ容量Ｃｄの電気特性がアンプ３１のオフセットで誤差を発生するのを回避することができるので、精度の良いＡ／Ｄ変換を実行することができる。

次に、図８から図１１を参照して、上記した２回の量子化およびＤ／Ａ変換処理における動作をまとめた結果について説明する。前述の説明のように、第１量子化では、図８に示すようにしてアンプ出力電圧Ｖ１に対して５個の閾値電圧により４レベルの量子化結果Ｑｏｕｔ１を出力している。また、第２量子化では、図９に示すようにしてアンプ出力電圧Ｖ２に対して３個の閾値電圧により４レベルの量子化結果Ｑｏｕｔ２を出力している。

ここで、２回目のＤ／Ａ変換前のアンプ出力電圧Ｖ２は、１回目のＤ／Ａ変換前のアンプ出力電圧Ｖ１からＤ／Ａ変換回路６の出力との差分を演算した結果となっているため、Ｄ／Ａ変換回路６の出力リファレンス電圧Ｖｒｅｆを用いて次式（１）のように表すことができる。
またＶｒｅｆ×Ｃｄ／Ｃｆは一定値であるからＶＲと置くと、式（１）は次式（２）のように簡略した表現で示すことができる。
Ｖ２＝Ｖ１－Ｑｏｕｔ１×Ｖｒｅｆ×Ｃｄ／Ｃｆ （１）
Ｖ２＝Ｖ１－Ｑｏｕｔ１×ＶＲ （２）

ここで、第１量子化では、図８に示したように、５個の閾値電圧によって６個の判定条件が設定される。このとき、例えば記号１ｂで示す条件に該当する場合には、第２量子化で図９に記号２ａ、２ｂで示す２通りの条件に該当する可能性がある。

すなわち、第２量子化では、アンプ出力電圧Ｖ２に対応しているが、式（２）で示したＶ１を用いて２ａ、２ｂの条件を書き直してみる。まず、記号２ａの条件は、次式（３）であるから、これに式（２）を代入すると、次式（４）のようになる。
記号２ａの条件：Ｖ２≧Ｖｔｈ１+ （３）
→Ｖ１－Ｑｏｕｔ１×ＶＲ≧Ｖｔｈ１+ （４）
記号２ｂの条件：Ｖｔｈ１+＞Ｖ２≧Ｖｔｈ０ （５）
→Ｖｔｈ１+＞Ｖ１－Ｑｏｕｔ１×ＶＲ≧Ｖｔｈ０ （６）

そこで、第１量子化のアンプ出力電圧Ｖ１が記号１ｂの条件すなわち、次式（７）に該当する場合には、Ｑｏｕｔ１は「１」であるから、記号２ａ、２ｂの条件をアンプ出力電圧Ｖ１の条件として書き直すと、式（８）、（９）のようになる。
Ｖｔｈ２+ ＞Ｖ１≧Ｖｔｈ1+ （７）
記号２ａの条件：Ｖ１－ＶＲ≧Ｖｔｈ１+
→Ｖ１≧Ｖｔｈ１+ ＋ＶＲ （８）
記号２ｂの条件：Ｖｔｈ１+＞Ｖ１－ＶＲ≧Ｖｔｈ０
→Ｖｔｈ１+ ＋ＶＲ＞Ｖ１≧Ｖｔｈ０＋ＶＲ （９）

これにより、第１量子化の記号１ｂの条件を満たすとき、第２量子化の記号２ａ、２ｂの条件をアンプ出力電圧Ｖ１で示すと、次式（１０）、（１１）のようになる。
記号２ａの条件：Ｖｔｈ２+ ＞Ｖ１≧Ｖｔｈ１+ ＋ＶＲ （１０）
記号２ｂの条件：Ｖｔｈ１+ ＋ＶＲ＞Ｖ１≧Ｖｔｈ１+ （１１）

他の記号についても同様の考え方で書き換えを行うと、２つのレベルに分けられる部分が互いに異なる量子化の値Ｑｏｕｔ２を出力することで、最終的には、図１０に示すように、９レベルの量子化レベルの出力を得ることができるようになる。

さらに、上記した５個の閾値電圧を、前述した参照電圧Ｖｒｅｆとの関係で書き直すと、図１１のようにすべての条件を参照電圧Ｖｒｅｆの分圧として設定することができる。

このような第１実施形態によれば、Ｄ／Ａ変換回路６により４レベルの量子化結果Ｑｏｕｔ値「２」、「１」、「－１」、「－２」に基づいて４レベルのアナログ電位を出力する構成とした。このとき、Ｄ／Ａ変換回路６においては、サンプル期間ではＡＧＮＤに相当するＶｃｍを選択しても、ホールド期間ではＶｃｍを選択しないので積分回路３のアンプ３１がオフセットを有する場合でも、ＤＡＣ容量Ｃｄの電気的特性に起因した誤差が生ずるのを抑制することができる。これにより、精度の高いアナログ電位を出力することができる。

また、上記した４レベルのＤ／Ａ変換回路６を２回用いることで、Ａ／Ｄ変換回路１においては、最終的に９レベルの出力を得ることができるようになる。
そして、本実施形態によれば、上記したようにＤ／Ａ変換回路６において、高インピーダンスになるＡＧＮＤ電位のＶｃｍをホールド期間で使用しないので、動作速度の低下を抑制することができる。

さらに、Ｄ／Ａ変換回路６における動作で、サンプル期間およびホールド期間でＡＧＮＤ電位となるＶｃｍを連続して用いないので、アンプ３１の出力を同じレベルに固着させることがなくなり、ディザ的な役割を果たすことができるようになる。

（第２実施形態）
図１２から図１５は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、５個の閾値電圧Ｖｔｈ２+ 、Ｖｔｈ１+ 、Ｖｔｈ０、Ｖｔｈ１- 、Ｖｔｈ２- の設定の条件を変えている。

すなわち、具体的には閾値電圧のうち閾値電圧Ｖｔｈ２+ およびＶｔｈ２- の２個について、第１実施形態と異なる値として、次のように設定している。
Ｖｔｈ２+＝５／１６×Ｖｒｅｆ（Ｖ）
Ｖｔｈ２-＝－５／１６×Ｖｒｅｆ（Ｖ）

次に、Ｄ／Ａ変換回路６による１回目のＤ／Ａ変換処理の内容について説明する。図１２に示すように、入力電位Ｖｉｎとアンプ３１の出力電圧Ｖａｍｐとの関係は、Ｄ／Ａ変換前はＶ１、Ｄ／Ａ変換後はＶ２となる。

Ｄ／Ａ変換をする前のアンプ出力電圧Ｖ１に対して、量子化回路４において５個の閾値電圧で１回目の量子化（以下、第１量子化と称する）を実施すると、アンプ出力電圧Ｖ１の大きさに応じて図８に示しているように、「２」、「１」、「－１」、「－２」の４レベルの量子化出力Ｑｏｕｔ１が得られる。この結果に基づいて、アンプ出力電圧Ｖ１をＤ／Ａ変換回路６からの出力と加算すると、次のような結果となる。

Ｄ／Ａ変換回路６では、第１量子化出力Ｑｏｕｔ１に対して、図６に示すような動作を実施する。したがって、アンプ出力電圧Ｖ１に第１量子化の結果によるＤ／Ａ変換回路６の出力を加算すると、図１２に太実線で示すようにアンプ出力電圧Ｖ２を得ることができる。この場合、第１量子化出力Ｑｏｕｔ１は、アンプ出力電圧Ｖ１が閾値Ｖｔｈ０以上で閾値Ｖｔｈ１+ 未満では「－１」、アンプ出力電圧Ｖ１が閾値Ｖｔｈ１- 以上で閾値Ｖｔｈ０未満では「１」としている。

なお、上述の場合に、量子化結果Ｑｏｕｔの値にかかわらず、ホールド期間では参照電圧としてＶｃｍの選択をしないようにしてＤＡＣ容量Ｃｄの電位をアンプ３１の入力端子に出力しているので、ＤＡＣ容量Ｃｄが電圧特性を有する場合でも、アンプ３１のオフセットに起因して出力誤差が発生するのを抑制することができる。

次に、Ｄ／Ａ変換回路６による２回目のＤ／Ａ変換処理の内容について説明する。図１３に示すように、入力電位Ｖｉｎとアンプ３１の出力電圧Ｖａｍｐとの関係は、１回目のＤ／Ａ変換後はＶ２、２回目のＡ／Ｄ変換後はＶ３となる。

ここで、Ｄ／Ａ変換をする前のアンプ出力電圧Ｖ２に対して、量子化回路４において前述したように３個の閾値電圧で第２量子化を実施すると、アンプ出力電圧Ｖ２の大きさに応じて「２」、「１」、「－１」、「－２」の４レベルの量子化出力Ｑｏｕｔ２が得られる。この結果に基づいて、アンプ出力電圧Ｖ１をＤ／Ａ変換回路６からの出力と加算すると、次のような結果となる。この場合、第２量子化では、アンプ出力電圧Ｖ２に対して図９に示すように、閾値Ｖｔｈ２+ および閾値Ｖｔｈ２- は使用しないで、４つのレベルに分けて量子化出力Ｑｏｕｔ２を出力する。

Ｄ／Ａ変換回路６では、第２量子化の値Ｑｏｕｔ２に対して、第１量子化の場合と同様に図６に示すような動作を実施する。したがって、アンプ出力電圧Ｖ２に第２量子化の結果によるＤ／Ａ変換回路６の出力を加算すると、図１３に太実線で示すようにアンプ出力電圧Ｖ３を得ることができる。この場合に、１回目のＤ／Ａ変換と同様に、量子化結果Ｑｏｕｔの値にかかわらず、ホールド期間では参照電圧としてＶｃｍの選択をしないようにしてＤＡＣ容量Ｃｄの電位をアンプ３１の入力端子に出力しているので、ＤＡＣ容量Ｃｄが電圧特性を有する場合でも、アンプ３１のオフセットに起因して出力誤差が発生するのを抑制することができる。

上記のようにして、２回の量子化およびＤ／Ａ変換処理を実行することで、９レベルの量子化結果を出力することができるようになる。また、この場合に、Ｄ／Ａ変換回路６では、ホールド期間においてＶｃｍを選択する動作を行わないので、ＤＡＣ容量Ｃｄの電気特性がアンプ３１のオフセットで誤差を発生するのを回避することができるので、精度の良いＡ／Ｄ変換を実行することができる。

次に、図１４および図１５を参照して、上記した２回の量子化およびＤ／Ａ変換処理における動作をまとめた結果について説明する。前述の説明のように、第１量子化では、図８に示すようにしてアンプ出力電圧Ｖ１に対して５個の閾値電圧により４レベルの量子化結果Ｑｏｕｔ１を出力している。また、第２量子化では、図９に示すようにしてアンプ出力電圧Ｖ２に対して３個の閾値電圧により４レベルの量子化結果Ｑｏｕｔ２を出力している。

ここで、２回目のＤ／Ａ変換前のアンプ出力電圧Ｖ２は、１回目のＤ／Ａ変換前のアンプ出力電圧Ｖ１からＤ／Ａ変換回路６の出力との差分を演算した結果となっているので、Ｄ／Ａ変換回路６の出力リファレンス電圧Ｖｒｅｆを用いて前述した式（１）のように表せ、Ｖｒｅｆ×Ｃｄ／Ｃｆ＝ＶＲと置くと、前述の式（２）のように表すことができる。

ここで、第１量子化では、図８に示したように、５個の閾値電圧によって６個の判定条件が設定される。このとき、例えば記号１ａで示す条件に該当する場合には、２回目の量子化で図９に記号２ａ、２ｂで示す２通りの条件に該当する可能性がある。

すなわち、第２量子化では、アンプ出力電圧Ｖ２に対応しているが、式（２）で示したＶ１を用いて２ａ、２ｂの条件を書き直してみる。まず、記号２ａの条件は、次式（１２）であるから、これに式（２）を代入すると、次式（１３）のようになる。同様に、記号２ｂの条件は、次式（１４）であるから、これに式（２）を代入すると、次式（１５)のようになる。
記号２ａの条件：Ｖ２≧Ｖｔｈ１+ （１２）
→Ｖ１－Ｑｏｕｔ１×ＶＲ≧Ｖｔｈ１+ （１３）
記号２ｂの条件：Ｖｔｈ１+＞Ｖ２≧Ｖｔｈ０ （１４）
→Ｖｔｈ１+＞Ｖ１－Ｑｏｕｔ１×ＶＲ≧Ｖｔｈ０ （１５）

そこで、第１量子化のアンプ出力電圧Ｖ１が記号１ａの条件すなわち、次式（１６）に該当する場合には、Ｑｏｕｔ１は「２」であるから、記号２ａ、２ｂの条件をアンプ出力電圧Ｖ１の条件として書き直すと、式（１６）、（１７）のようになる。
Ｖ１≧Ｖｔｈ２+ （１６）
記号２ａの条件：Ｖ１－２ＶＲ≧Ｖｔｈ１+
→Ｖ１≧Ｖｔｈ１+ ＋２ＶＲ （１７）
記号２ｂの条件：Ｖｔｈ１+＞Ｖ１－２ＶＲ≧Ｖｔｈ０
→Ｖｔｈ１+ ＋２ＶＲ＞Ｖ１≧Ｖｔｈ０＋２ＶＲ （１８）

これにより、第１量子化の記号１ａの条件を満たすとき、第２量子化の記号２ａ、２ｂの条件をアンプ出力電圧Ｖ１で示すと、次式（１９）、（２０）のようになる。
記号２ａの条件：Ｖ１≧Ｖｔｈ１+ ＋２ＶＲ （１９）
記号２ｂの条件：Ｖｔｈ１+ ＋２ＶＲ＞Ｖ１≧Ｖｔｈ２+ （２０）

他の記号についても同様の考え方で書き換えを行うと、２つのレベルに分けられる部分が互いに異なる量子化の値Ｑｏｕｔ２を出力することで、最終的には、図１４に示すように、９レベルの量子化レベルの出力を得ることができるようになる。

さらに、上記した５個の閾値電圧を、前述した参照電圧Ｖｒｅｆとの関係で書き直すと、図１５のようにすべての条件を参照電圧Ｖｒｅｆの分圧として設定することができる。
このような第２実施形態によっても、第１実施形態と同様の作用効果を得ることができる。

（第３実施形態）
図１６から図１９は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、５個の閾値電圧Ｖｔｈ２+ 、Ｖｔｈ１+ 、Ｖｔｈ０、Ｖｔｈ１- 、Ｖｔｈ２- の設定の条件を変えている。

すなわち、具体的には閾値電圧のうち閾値Ｖｔｈ２+ およびＶｔｈ２- の２個について、第１実施形態と異なる値として、次のように設定している。
Ｖｔｈ２+＝６／１６×Ｖｒｅｆ（Ｖ）
Ｖｔｈ２-＝－６／１６×Ｖｒｅｆ（Ｖ）

次に、Ｄ／Ａ変換回路６による１回目のＤ／Ａ変換処理の内容について説明する。図１６に示すように、入力電位Ｖｉｎとアンプ３１の出力電圧Ｖａｍｐとの関係は、Ｄ／Ａ変換前はＶ１、Ｄ／Ａ変換後はＶ２となる。

Ｄ／Ａ変換をする前のアンプ出力電圧Ｖ１に対して、量子化回路４において５個の閾値電圧で第１量子化を実施すると、アンプ出力電圧Ｖ１の大きさに応じて図８に示しているように、「２」、「１」、「－１」、「－２」の４レベルの量子化出力Ｑｏｕｔ１が得られる。この結果に基づいて、アンプ出力電圧Ｖ１をＤ／Ａ変換回路６からの出力と加算すると、次のような結果となる。

Ｄ／Ａ変換回路６では、第１量子化の値Ｑｏｕｔ１に対して、図６に示すような動作を実施する。したがって、アンプ出力電圧Ｖ１に第１量子化の結果によるＤ／Ａ変換回路６の出力を加算すると、図１６に太実線で示すようにアンプ出力電圧Ｖ２を得ることができる。この場合、第１量子化の出力Ｑｏｕｔ１は、アンプ出力電圧Ｖ１が閾値Ｖｔｈ０以上で閾値Ｖｔｈ１+ 未満では「－１」、アンプ出力電圧Ｖ１が閾値Ｖｔｈ１- 以上で閾値Ｖｔｈ０未満では「１」としている。

なお、上述の場合に、量子化結果Ｑｏｕｔの値にかかわらず、ホールド期間では参照電圧としてＶｃｍの選択をしないようにしてＤＡＣ容量Ｃｄの電位をアンプ３１の入力端子に出力しているので、ＤＡＣ容量Ｃｄが電圧特性を有する場合でも、アンプ３１のオフセットに起因して出力誤差が発生するのを抑制することができる。

次に、Ｄ／Ａ変換回路６による２回目のＤ／Ａ変換処理の内容について説明する。図１７に示すように、入力電位Ｖｉｎとアンプ３１の出力電圧Ｖａｍｐとの関係は、１回目のＤ／Ａ変換後はＶ２、２回目のＡ／Ｄ変換後はＶ３となる。

ここで、Ｄ／Ａ変換をする前のアンプ出力電圧Ｖ２に対して、量子化回路４において前述したように３個の閾値電圧で第２量子化を実施すると、アンプ出力電圧Ｖ２の大きさに応じて「２」、「１」、「－１」、「－２」の４レベルの量子化出力Ｑｏｕｔ２が得られる。この結果に基づいて、アンプ出力電圧Ｖ１をＤ／Ａ変換回路６からの出力と加算すると、次のような結果となる。この場合、第２量子化では、アンプ出力電圧Ｖ２に対して図９に示すように、閾値Ｖｔｈ２+ および閾値Ｖｔｈ２- は使用しないで、４つのレベルに分けて量子化出力Ｑｏｕｔ２を出力する。

Ｄ／Ａ変換回路６では、第２量子化の値Ｑｏｕｔ２に対して、第１量子化の場合と同様に図６に示すような動作を実施する。したがって、アンプ出力電圧Ｖ２に第２量子化の結果によるＤ／Ａ変換回路６の出力を加算すると、図１７に太実線で示すようにアンプ出力電圧Ｖ３を得ることができる。この場合に、１回目のＤ／Ａ変換と同様に、量子化結果Ｑｏｕｔの値にかかわらず、ホールド期間では参照電圧としてＶｃｍの選択をしないようにしてＤＡＣ容量Ｃｄの電位をアンプ３１の入力端子に出力しているので、ＤＡＣ容量Ｃｄが電圧特性を有する場合でも、アンプ３１のオフセットに起因して出力誤差が発生するのを抑制することができる。

上記のようにして、２回の量子化およびＤ／Ａ変換処理を実行することで、９レベルの量子化結果を出力することができるようになる。また、この場合に、Ｄ／Ａ変換回路６では、ホールド期間においてＶｃｍを選択する動作を行わないので、ＤＡＣ容量Ｃｄの電気特性がアンプ３１のオフセットで誤差を発生するのを回避することができるので、精度の良いＡ／Ｄ変換を実行することができる。

次に、図１８および図１９を参照して、上記した２回の量子化およびＤ／Ａ変換処理における動作をまとめた結果について説明する。前述の説明のように、第１量子化では、図８に示すようにしてアンプ出力電圧Ｖ１に対して５個の閾値電圧により４レベルの量子化結果Ｑｏｕｔ１を出力している。また、第２量子化では、図９に示すようにしてアンプ出力電圧Ｖ２に対して３個の閾値電圧により４レベルの量子化結果Ｑｏｕｔ２を出力している。

ここで、２回目のＤ／Ａ変換前のアンプ出力電圧Ｖ２は、１回目のＤ／Ａ変換前のアンプ出力電圧Ｖ１からＤ／Ａ変換回路５の出力との差分を演算した結果となっているから、Ｄ／Ａ変換回路６の出力リファレンス電圧Ｖｒｅｆを用いて前述した式（１）のように表せ、Ｖｒｅｆ×Ｃｄ／Ｃｆ＝ＶＲと置くと、前述の式（２）のように表すことができる。

ここで、第１量子化では、図８に示したように、５個の閾値電圧によって６個の判定条件が設定される。このとき、例えば記号１ａで示す条件に該当する場合には、第２実施形態と同様にして、第２量子化の記号２ａ、２ｂの条件をアンプ出力電圧Ｖ１で示すと、次式（１９）、（２０）のようになる。

そして、例えば記号１ｂで示す条件に該当する場合には、第２量子化で図９に示している記号２ａ、２ｂで示す２通りの条件に該当する可能性がある。すなわち、第２量子化では、アンプ出力電圧Ｖ２に対応しているが、式（２）で示したアンプ出力電圧Ｖ１を用いて２ａ、２ｂの条件を書き直してみる。まず、記号２ａの条件は、次式（２１）であるから、これに式（２）を代入すると、次式（２２）のようになる。同様に、記号２ｂの条件は、次式（２３）であるから、これに式（２）を代入すると、次式（２４)のようになる。

記号２ａの条件：Ｖ２≧Ｖｔｈ１+ （２１）
→Ｖ１－Ｑｏｕｔ１×ＶＲ≧Ｖｔｈ１+ （２２）
記号２ｂの条件：Ｖｔｈ１+＞Ｖ２≧Ｖｔｈ０ （２３）
→Ｖｔｈ１+＞Ｖ１－Ｑｏｕｔ１×ＶＲ≧Ｖｔｈ０ （２４）

そこで、第１量子化のアンプ出力電圧Ｖ１が記号１ｂの条件すなわち、次式（７）に該当する場合には、Ｑｏｕｔ１は「１」であるから、記号２ａ、２ｂの条件をアンプ出力電圧Ｖ１の条件として書き直すと、式（２５）、（２６）のようになる。

Ｖｔｈ２+ ＞Ｖ１≧Ｖｔｈ1+ （７）
記号２ａの条件：Ｖ１－ＶＲ≧Ｖｔｈ１+
→Ｖ１≧Ｖｔｈ１+ ＋ＶＲ （２５）
記号２ｂの条件：Ｖｔｈ１+＞Ｖ１－ＶＲ≧Ｖｔｈ０
→Ｖｔｈ１+ ＋ＶＲ＞Ｖ１≧Ｖｔｈ０＋ＶＲ （２６）

これにより、第１量子化の記号１ｂの条件を満たすとき、第２量子化の記号２ａ、２ｂの条件を入力Ｖ１で示すと、次式（２７）、（２８）のようになる。
記号２ａの条件：Ｖｔｈ２+ ＞Ｖ１≧Ｖｔｈ１+ ＋ＶＲ （２７）
記号２ｂの条件：Ｖｔｈ１+ ＋ＶＲ＞Ｖ１≧Ｖｔｈ１+ （２８）

他の記号についても同様の考え方で書き換えを行うと、２つのレベルに分けられる部分が互いに異なる量子化の値Ｑｏｕｔ２を出力することで、最終的には、図１８に示すように、９レベルの量子化レベルの出力を得ることができるようになる。
さらに、上記した５個の閾値電圧を、前述した参照電圧Ｖｒｅｆとの関係で書き直すと、図１９のようにすべての条件を参照電圧Ｖｒｅｆの分圧として設定することができる。

このような第３実施形態によっても、第１実施形態と同様の作用効果を得ることができる。また、この第３実施形態では、閾値Ｖｔｈ２+ およびＶｔｈ２- をそれぞれ閾値Ｖｔｈ１+ およびＶｔｈ１- の整数倍となるように設定しているので、閾値電圧の生成回路を簡単な構成とすることができる。

（他の実施形態）
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はＡ／Ｄ変換回路、２は入力回路、３は積分回路、４は量子化回路、５は制御回路、６はＤ／Ａ変換回路、３１はアンプ、４１～４５はコンパレータ、Ｃｓはサンプリング用の容量、Ｃｆは帰還用の容量、ＣｄはＤＡＣ容量、Ｓｓ１～Ｓｓ４はスイッチ、Ｓｄｔ、Ｓｄｍ、Ｓｄｂは選択スイッチ、Ｓｄ２は接地スイッチ、Ｓｄ３は出力スイッチである。

Claims (8)

1. 出力端子が量子化回路（４）に接続されたオペアンプの入力端子に接続されるＤ／Ａ変換回路であって、
   ＤＡＣ容量（Ｃｄ）と、
   前記ＤＡＣ容量の入力側にアナログ電位として、基準電位（Ｖｃｍ）、前記基準電位よりも高電位の第１電圧（Ｖｒｅｆｐ）および前記基準電位よりも低電位の第２電圧（Ｖｒｅｆｍ）を選択的に与える選択スイッチ（Ｓｄｔ、Ｓｄｍ、Ｓｄｂ）と、
   前記ＤＡＣ容量の出力側をアナロググランド電位に接続する接地スイッチ（Ｓｄ２）と、
   前記ＤＡＣ容量の出力側を出力端子に接続する出力スイッチ（Ｓｄ３）とを備え、
   前記量子化回路から出力される４レベルの量子化結果の値に対応して、第１期間で前記選択スイッチをいずれかの電位に選択接続し且つ前記接地スイッチをオンさせて前記ＤＡＣ容量に充電し、前記第１期間に続く第２期間で前記選択スイッチを前記第１電圧および前記第２電圧のいずれかに選択接続し且つ前記出力スイッチをオンさせて前記ＤＡＣ容量から前記出力端子に４レベルのいずれかのアナログ電位を出力するＤ／Ａ変換回路（６）。
2. 前記４レベルの量子化結果の値は、「＋２」、「＋１」、「－１」、「－２」のいずれかの値として設定され、
   前記選択スイッチに対して、
   前記量子化結果の値が「＋２」のときに、前記第１期間で前記第２電圧、前記第２期間で前記第１電圧に接続し、
   前記量子化結果の値が「＋１」のときに、前記第１期間で前記基準電位、前記第２期間で前記第１電圧に接続し、
   前記量子化結果の値が「－１」のときに、前記第１期間で前記基準電位、前記第２期間で前記第２電圧に接続し、
   前記量子化結果の値が「－２」のときに、前記第１期間で前記第１電圧、前記第２期間で前記第２電圧に接続する請求項１に記載のＤ／Ａ変換回路（６）。
3. 前記量子化回路によりアナログ電位を５個の閾値電圧で比較して４レベルに変換する処理が２回繰り返し実施された量子化の結果が与えられ、
   第１回量子化では、アナログ電位が、正の第２閾値以上で「２」、正の前記第２閾値未満且つ正の第１閾値以上で「１」、正の前記第１閾値未満且つ基準閾値以上で「－１」、前記基準閾値未満且つ負の前記第１閾値以上で「１」、負の前記第１閾値未満且つ負の前記第２閾値以上で「－１」、負の前記第２閾値未満で「－２」のデジタル値として生成したものが与えられ、
   第２回量子化では、アナログ電位が、正の前記第１閾値以上で「２」、正の前記第１閾値未満且つ正の前記基準閾値以上で「１」、前記基準閾値未満且つ負の前記第１閾値以上で「－１」、負の前記第１閾値未満且つ負の前記第２閾値以上で「－２」のデジタル値として生成したものが与えられ、
   前記第１期間および前記第２期間を経て前記出力端子に４レベルのアナログ電位を出力することにより、前記量子化回路から９レベルのデジタル値を生成させる請求項２に記載のＤ／Ａ変換回路。
4. アナログ電位を５個の閾値電圧で比較して４レベルのデジタル値に変換して請求項２に記載のＤ／Ａ変換回路に与える入力デジタル信号を生成する量子化回路であって、前記５個の閾値電圧は、前記基準電位に対応した基準閾値（Ｖｔｈ０）、前記基準閾値から正負に第１電圧分の差を有する正負の第１閾値（Ｖｔｈ１+、Ｖｔｈ１-）、前記基準閾値から正負に前記第１電圧よりも大きい第２電圧分の差を有する正負の第２閾値（Ｖｔｈ２+、Ｖｔｈ２-）として設定され、入力される前記アナログ電位が、正の前記第２閾値以上で「２」、正の前記第２閾値未満且つ正の前記第１閾値以上で「１」、正の前記第１閾値未満且つ前記基準閾値以上で「－１」、前記基準閾値未満且つ負の前記第１閾値以上で「１」、負の前記第１閾値未満且つ負の前記第２閾値以上で「－１」、負の前記第２閾値未満で「－２」のデジタル値として生成する量子化回路（４）と、
   請求項２に記載のＤ／Ａ変換回路（６）と、
   外部から入力されるアナログ電位と前記Ｄ／Ａ変換回路が出力するアナログ電位とを加算して前記量子化回路に入力させるアナログ電位とするアンプ（３）と、
   を備えたＡ／Ｄ変換回路。
5. ΔΣ変調型Ａ／Ｄ変換回路として構成され、
   前記量子化回路は、前記外部から入力されるアナログ電位に対応して少なくとも２回の変換処理を実行して９レベルのデジタル値を生成する請求項４に記載のＡ／Ｄ変換回路。
6. 前記量子化回路は、２回目の変換処理では、
   外部から入力される前記アナログ電位が、正の前記第１閾値以上で「２」、正の前記第１閾値未満且つ前記基準閾値以上で「１」、前記基準閾値未満且つ負の前記第１閾値以上で「－１」、負の前記第１閾値以下で「－２」のデジタル値を生成する請求項４に記載のＡ／Ｄ変換回路。
7. 前記量子化回路は、
   正負の前記第２閾値が、基準閾値との差の絶対値が前記第１閾値よりも大きく且つ整数倍に設定される請求項４に記載のＡ／Ｄ変換回路。
8. 前記量子化回路は、
   正負の前記第２閾値が、絶対値が前記第１閾値よりも大きく且つ前記第１閾値の２倍よりも小さく設定される請求項４に記載のＡ／Ｄ変換回路。

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