JP7185879B2 - Semiconductor sample evaluation method - Google Patents
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Description
本発明は、半導体基板上にエピタキシャル層を有する半導体試料の評価方法に関する。 The present invention relates to a method of evaluating a semiconductor sample having an epitaxial layer on a semiconductor substrate.
半導体基板上にエピタキシャル層を有する半導体試料について、エピタキシャル層のライフタイム値（詳しくは再結合ライフタイム値）を求める方法が、特許文献１に提案されている。特許文献１に記載の方法では、ライフタイム値は、μ－ＰＣＤ（μ－ｗａｖｅ ｐｈｏｔｏ ｃｏｎｄｕｃｔｉｖｉｔｙ ｄｅｃａｙ）法によって求められる。
特許文献１に記載の方法は、同文献の段落００１５および段落００２８に記載されているように、表面再結合速度が既知の場合に適用可能な方法である。
The method described in
以上に鑑み本発明の一態様は、半導体基板上のエピタキシャル層のライフタイム値を、表面再結合速度が未知であっても求めることができる、半導体試料の新たな評価方法を提供することを目的とする。 In view of the above, it is an object of one embodiment of the present invention to provide a new evaluation method for a semiconductor sample that can determine the lifetime value of an epitaxial layer on a semiconductor substrate even if the surface recombination velocity is unknown. and
本発明の一態様は、
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
上記エピタキシャル層上または上記エピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを上記半導体基板上に形成すること、
上記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
上記測定により求められたライフタイム値および下記式（１）から、上記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法、
に関する。
One aspect of the present invention is
A method for evaluating a semiconductor sample having an epitaxial layer on a semiconductor substrate, comprising:
forming a layer having a conductivity type different from that of the epitaxial layer on the epitaxial layer or in a surface layer region of the epitaxial layer, thereby fabricating a laminated structure having a pn junction;
forming a unit cell including a plurality of pn junction diodes having a mesa structure and different junction areas on the semiconductor substrate by patterning the laminated structure;
measuring lifetime values of a plurality of pn junction diodes included in the unit cell;
Determining the lifetime value of the epitaxial layer from the lifetime value determined by the measurement and the following formula (1);
A method for evaluating a semiconductor sample, comprising
Regarding.
上記評価方法では、詳細を後述するように、式（１）を用いることにより、表面再結合速度νｓが未知であっても、エピタキシャル層のライフタイム値を求めることができる。更に、接合面積が異なる複数のｐｎ接合ダイオードについてそれぞれ求められたライフタイム値と上記式（１）からエピタキシャル層のライフタイム値を求めるため、表面再結合の影響を除去することができる。これにより、エピタキシャル層のライフタイム値を精度よく評価することができる。上記の「接合面積」とは、ｐｎ接合の接合界面の面積である。 In the evaluation method described above, the lifetime value of the epitaxial layer can be obtained by using the equation (1) even if the surface recombination velocity v s is unknown, as will be described later in detail. Furthermore, since the lifetime value of the epitaxial layer is determined from the lifetime value determined for each of the plurality of pn junction diodes with different junction areas and the above equation (1), the influence of surface recombination can be eliminated. Thereby, the lifetime value of the epitaxial layer can be evaluated with high accuracy. The "junction area" mentioned above is the area of the junction interface of the pn junction.
一形態では、上記ライフタイム値の測定を、ＯＣＶＤ（ｏｐｅｎ－ｃｉｒｃｕｉｔ ｖｏｌｔａｇｅ ｄｅｃａｙ）測定によって行うことができる。 In one form, the lifetime value can be measured by OCVD (open-circuit voltage decay) measurement.
一形態では、上記積層構造に含まれる上記層を、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。 In one form, the layer included in the laminated structure can be formed by a CVD (chemical vapor deposition) method.
一形態では、上記半導体基板はｎ＋基板であることができ、上記エピタキシャル層はｎ－エピタキシャル層であることができ、上記積層構造に含まれる上記層はｐ＋半導体であることができる。 In one form, the semiconductor substrate can be an n + substrate, the epitaxial layer can be an n − epitaxial layer, and the layers included in the layered structure can be p + semiconductors.
一形態では、上記半導体基板はｐ＋基板であることができ、上記エピタキシャル層はｐ－エピタキシャル層であることができ、上記積層構造に含まれる上記層はｎ＋半導体であることができる。 In one form, the semiconductor substrate can be a p + substrate, the epitaxial layer can be a p − epitaxial layer, and the layers included in the layered structure can be n + semiconductors.
一形態では、上記エピタキシャル層は、シリコンエピタキシャル層であることができる。 In one form, the epitaxial layer can be a silicon epitaxial layer.
一形態では、上記半導体基板は、単結晶シリコン基板であることができる。 In one form, the semiconductor substrate can be a single crystal silicon substrate.
一形態では、上記半導体試料は、エピタキシャルウェーハであることができる。 In one form, the semiconductor sample can be an epitaxial wafer.
本発明の一態様によれば、半導体基板上にエピタキシャル層を有する半導体試料の新たな評価方法であって、表面再結合速度が未知であってもエピタキシャル層のライフタイム値を求めることができる評価方法を提供することができる。 According to one aspect of the present invention, there is provided a new evaluation method for a semiconductor sample having an epitaxial layer on a semiconductor substrate, the evaluation capable of determining the lifetime value of the epitaxial layer even if the surface recombination velocity is unknown. can provide a method.
本発明の一態様は、
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
上記エピタキシャル層上または上記エピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを上記半導体基板上に形成すること、
上記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
上記測定により求められたライフタイム値および先に示した式（１）から、上記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法、
に関する。
One aspect of the present invention is
A method for evaluating a semiconductor sample having an epitaxial layer on a semiconductor substrate, comprising:
forming a layer having a conductivity type different from that of the epitaxial layer on the epitaxial layer or in a surface layer region of the epitaxial layer, thereby fabricating a laminated structure having a pn junction;
forming a unit cell including a plurality of pn junction diodes having a mesa structure and different junction areas on the semiconductor substrate by patterning the laminated structure;
measuring lifetime values of a plurality of pn junction diodes included in the unit cell;
Determining the lifetime value of the epitaxial layer from the lifetime value determined by the above measurement and the equation (1) shown above;
A method for evaluating a semiconductor sample, comprising
Regarding.
以下、上記評価方法について、更に詳細に説明する。 The above evaluation method will be described in more detail below.
＜半導体試料＞
上記評価方法によって評価される半導体試料は、半導体基板上にエピタキシャル層を有する。一形態では、上記半導体基板は単結晶シリコン基板であることができ、上記エピタキシャル層はシリコンエピタキシャル層であることができる。本発明および本明細書において、シリコンエピタキシャル層とは、単結晶シリコンのエピタキシャル層をいうものとする。
<Semiconductor sample>
A semiconductor sample evaluated by the above evaluation method has an epitaxial layer on a semiconductor substrate. In one form, the semiconductor substrate can be a monocrystalline silicon substrate and the epitaxial layer can be a silicon epitaxial layer. In the present invention and in this specification, a silicon epitaxial layer refers to an epitaxial layer of single-crystal silicon.
上記半導体試料の形状は、例えばウェーハ形状であることができる。即ち、一形態では、上記半導体試料は、エピタキシャルウェーハであることができる。また、他の一形態では、上記半導体試料の形状は、ウェーハ形状以外の任意の形状であることもできる。例えば、上記半導体試料は、エピタキシャルウェーハから任意の形状およびサイズに切り出した半導体試料であることもできる。 The shape of the semiconductor sample can be, for example, a wafer shape. That is, in one form, the semiconductor sample can be an epitaxial wafer. In another form, the shape of the semiconductor sample can be any shape other than the wafer shape. For example, the semiconductor sample can be a semiconductor sample cut into an arbitrary shape and size from an epitaxial wafer.
上記半導体試料の構成の一形態としては、ｎ＋基板上にｎ－エピタキシャル層を有する構成を挙げることができる。即ち、ｎ型半導体基板上に基板よりドーパント濃度が低く高抵抗率のｎ型エピタキシャル層を有する構成を挙げることができる。ｎ＋基板の抵抗率は低いことが好ましく、例えば０．０００１～１Ωｃｍの範囲であることが好ましい。ｎ－エピタキシャル層の抵抗率は、例えば１０～１０００Ωｃｍの範囲であることが好ましい。ｎ型基板およびｎ型エピタキシャル層のドーパントとしては、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を挙げることができる。
また、上記半導体試料の構成の他の一形態としては、ｐ＋基板上にｐ－エピタキシャル層を有する構成を挙げることができる。即ち、ｐ型半導体基板上に基板よりドーパント濃度が低く高抵抗率のｐ型エピタキシャル層を有する構成を挙げることができる。ｐ＋基板の抵抗率は低いことが好ましく、例えば０．０００１～１Ωｃｍの範囲であることが好ましい。ｐ－エピタキシャル層の抵抗率は、例えば１０～１０００Ωｃｍの範囲であることが好ましい。本明細書に記載の抵抗率は、公知の方法によって測定される値である。ｐ型基板およびｐ型エピタキシャル層のドーパントとしては、ボロン（Ｂ）等を挙げることができる。
抵抗率に関して、半導体基板の抵抗率とエピタキシャル層の抵抗率との差が大きいほど（換言するとドーパント濃度比（半導体基板／エピタキシャル層）が大きいほど）、半導体基板とエピタキシャル層とにより発生するビルトインポテンシャルが高くなることによってキャリアをエピタキシャル層により強く閉じ込めることができ、ライフタイム値の測定精度をより一層向上させることができる。この点から、抵抗率の比（エピタキシャル層／半導体基板）は１００以上であることが好ましい。
半導体基板の厚さは特に限定されるものではなく、例えば６１０～７９５μｍの範囲であることができる。エピタキシャル層の厚さも、特に限定されない。エピタキシャル層が薄い場合、キャリア注入直後のキャリアのドリフト拡散の影響によって、注入キャリアがエピタキシャル層上またはエピタキシャル層の表層領域に形成された層に拡散し易くなる傾向がある。この点からは、エピタキシャル層の厚さは、例えば１０μｍ以上であることが好ましい。また、エピタキシャル層の厚さは、例えば１００μｍ以下であることができる。上記半導体試料のサイズは、特に限定されるものではなく、ライフタイム値の測定を行う測定装置に導入可能なサイズであればよい。
As one form of the configuration of the semiconductor sample, a configuration having an n − epitaxial layer on an n + substrate can be given. That is, a structure having an n-type epitaxial layer with a lower dopant concentration than the substrate and a high resistivity on the n-type semiconductor substrate can be mentioned. The resistivity of the n + substrate is preferably low, for example in the range of 0.0001 to 1 Ωcm. The resistivity of the n − epitaxial layer is preferably in the range of 10 to 1000 Ωcm, for example. Phosphorus (P), arsenic (As), antimony (Sb) and the like can be used as dopants for the n-type substrate and the n-type epitaxial layer.
Further, as another form of the structure of the semiconductor sample, a structure having a p − epitaxial layer on a p + substrate can be mentioned. That is, a structure having a p-type epitaxial layer with a lower dopant concentration than the substrate and a high resistivity on the p-type semiconductor substrate can be mentioned. The p + substrate preferably has a low resistivity, for example in the range of 0.0001 to 1 Ωcm. The resistivity of the p - epitaxial layer is preferably in the range of 10 to 1000 Ωcm, for example. The resistivity described herein is a value measured by a known method. As a dopant for the p-type substrate and the p-type epitaxial layer, boron (B) or the like can be used.
Regarding resistivity, the greater the difference between the resistivity of the semiconductor substrate and the epitaxial layer (in other words, the greater the dopant concentration ratio (semiconductor substrate/epitaxial layer)), the greater the built-in potential generated by the semiconductor substrate and epitaxial layer. By increasing , carriers can be more strongly confined in the epitaxial layer, and the measurement accuracy of the lifetime value can be further improved. From this point of view, the resistivity ratio (epitaxial layer/semiconductor substrate) is preferably 100 or more.
The thickness of the semiconductor substrate is not particularly limited, and can range, for example, from 610 to 795 μm. The thickness of the epitaxial layer is also not particularly limited. When the epitaxial layer is thin, the injected carriers tend to diffuse into the epitaxial layer or a layer formed in the surface layer region of the epitaxial layer due to drift diffusion of carriers immediately after carrier injection. From this point of view, the thickness of the epitaxial layer is preferably 10 μm or more, for example. Also, the thickness of the epitaxial layer can be, for example, 100 μm or less. The size of the semiconductor sample is not particularly limited as long as it can be introduced into a measuring apparatus for measuring the lifetime value.
＜ライフタイム測定用素子の作製＞
上記評価方法では、以下の詳述する方法によって上記半導体試料を加工してライフタイム測定用素子を作製し、この素子についてライフタイム値の測定を行う。
<Fabrication of element for lifetime measurement>
In the above evaluation method, the above semiconductor sample is processed by the method described in detail below to produce an element for lifetime measurement, and the lifetime value of this element is measured.
（ｐｎ接合を有する積層構造の作製）
まず上記半導体試料のエピタキシャル層上またはエピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なり且つこのエピタキシャル層より低抵抗率の層を形成することによって、ｐｎ接合を有する積層構造を作製する。エピタキシャル層へのキャリア注入量を増加させる観点から、形成される層のシート抵抗が小さいこと（換言すればドーパント濃度が高いこと）が好ましく、例えば形成される層の単位面積当たりのドーパント濃度は１．０×１０１３ａｔｏｍｓ／ｃｍ２以上１．０×１０１７ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
ｎ＋基板上にｎ－エピタキシャル層を有する構成の半導体試料については、形成される層はｐ＋半導体であることができる。ここでの層の形成は、一形態ではＣＶＤ法によって行うことができ、エピタキシャル成長によって上記層を形成することがより好ましい。また、他の一形態では、半導体基板上のエピタキシャル層の表層領域にイオン注入を行うことにより、半導体基板上のエピタキシャル層の表層領域を上記層とすることができる。エピタキシャル層の厚さが保たれるという観点からは、ＣＶＤ法が好ましい。上記層は、例えば半導体基板上のエピタキシャル層上にエピタキシャル成長によって形成されたｐ＋半導体のエピタキシャル層であることができ、シリコンエピタキシャル層であることが好ましい。
一方、ｐ＋基板上にｐ－エピタキシャル層を有する構成の半導体試料については、形成される層はｎ＋半導体であることができる。ここでの層の形成については、上記の通りである。上記層は、例えば半導体基板上のエピタキシャル層上にエピタキシャル成長によって形成されたｎ＋半導体のエピタキシャル層であることができ、シリコンエピタキシャル層であることが好ましい。
(Fabrication of laminated structure having pn junction)
First, a layer having a conductivity type different from that of the epitaxial layer and having a lower resistivity than that of the epitaxial layer is formed on the epitaxial layer of the semiconductor sample or in the surface layer region of the epitaxial layer, thereby fabricating a laminated structure having a pn junction. From the viewpoint of increasing the amount of carrier injection into the epitaxial layer, it is preferable that the layer to be formed have a low sheet resistance (in other words, to have a high dopant concentration). 0×10 13 atoms/cm 2 or more and 1.0×10 17 atoms/cm 2 or less.
For semiconductor specimens configured with an n- epitaxial layer on an n + substrate, the layers formed can be p + semiconductors. In one form, the layers can be formed by a CVD method, and it is more preferable to form the layers by epitaxial growth. In another aspect, the surface layer region of the epitaxial layer on the semiconductor substrate can be made the above layer by performing ion implantation into the surface layer region of the epitaxial layer on the semiconductor substrate. The CVD method is preferable from the viewpoint of maintaining the thickness of the epitaxial layer. Said layer may for example be an epitaxial layer of a p + semiconductor formed by epitaxial growth on an epitaxial layer on a semiconductor substrate, preferably a silicon epitaxial layer.
On the other hand, for a semiconductor sample configured with a p - epitaxial layer on a p + substrate, the layer formed can be an n + semiconductor. The formation of the layers here is as described above. Said layer can be, for example, an epitaxial layer of an n + semiconductor formed by epitaxial growth on an epitaxial layer on a semiconductor substrate, preferably a silicon epitaxial layer.
（単位セルの形成）
その後、上記で作製されたｐｎ接合を有する積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルが半導体基板上に形成される。パターニング処理は、公知の方法、例えばフォトリソグラフィとエッチングによって行うことができる。メサ構造は、順メサ構造であることが好ましい。順メサ構造とは、略台形の断面形状の上辺が下辺より短いメサ構造である。１つの単位セルに含まれるｐｎ接合ダイオードの数は、２以上であり、数が多いほど好ましく、例えば３以上であることが好ましく、４以上であることがより好ましい。複数のｐｎ接合ダイオードは、例えばメサ構造の側壁部の表面積Ｓとメサ構造の体積Ｖとの比（Ｓ／Ｖ）が１～４０ｃｍ－１の範囲で異なる複数のｐｎ接合ダイオードであることができる。
また、単位セルは、エピタキシャル層のライフタイム値の測定を行うべき位置に少なくとも１つ形成すればよく、半導体基板上に形成される単位セルの総数は特に限定されるものではない。
(Formation of unit cell)
After that, by patterning the layered structure having the pn junction produced above, a unit cell including a plurality of pn junction diodes having a mesa structure and different junction areas is formed on the semiconductor substrate. The patterning process can be performed by known methods such as photolithography and etching. The mesa structure is preferably a forward mesa structure. A forward mesa structure is a mesa structure in which the upper side of a substantially trapezoidal cross-sectional shape is shorter than the lower side. The number of pn junction diodes included in one unit cell is 2 or more, preferably as large as possible. For example, 3 or more is preferable, and 4 or more is more preferable. The plurality of pn junction diodes can be, for example, a plurality of pn junction diodes in which the ratio (S/V) between the surface area S of the side wall of the mesa structure and the volume V of the mesa structure is different in the range of 1 to 40 cm −1 . .
At least one unit cell may be formed at a position where the lifetime value of the epitaxial layer should be measured, and the total number of unit cells formed on the semiconductor substrate is not particularly limited.
上記のように単位セルを形成した後、ライフタイム測定が行われる。例えば、ライフタイム測定において電圧を印加するために、上記半導体基板の裏面上および上記ｐｎダイオードの表面上（即ちエピタキシャル層上に形成された上記層の表面上）に、それぞれオーミックとなるような電極を形成する。こうして、ライフタイム測定用素子を作製することができる。電極は、上記の各表面上に、例えば金属を蒸着することによって形成することができる。金属としては、ｎ型半導体の表面上に形成する電極については、Ｔｉ、Ａｌ、Ｓｂ、Ｐｂ、Ｍｇ、Ｓｍ等が好ましく、ｐ型半導体の表面上に形成する電極については、Ａｕ、Ｐｔ、Ｐｄ等が好ましい。 After forming the unit cell as described above, a lifetime measurement is performed. For example, in order to apply a voltage in lifetime measurement, ohmic electrodes are provided on the back surface of the semiconductor substrate and on the surface of the pn diode (that is, on the surface of the layer formed on the epitaxial layer). to form Thus, a lifetime measuring element can be produced. Electrodes can be formed on each of the surfaces described above, for example, by evaporating a metal. As the metal, Ti, Al, Sb, Pb, Mg, Sm, etc. are preferable for the electrode formed on the surface of the n-type semiconductor, and Au, Pt, Pd, etc. are preferable for the electrode formed on the surface of the p-type semiconductor. etc. are preferred.
＜ライフタイム値の測定＞
上記のように評価対象の半導体試料を加工して作製された複数のライフタイム測定用素子を含む少なくとも１つの単位セルに対してライフタイム測定を行うことにより、この単位セルに含まれるｐｎ接合ダイオードについて、それぞれライフタイム値を求めることができる。ライフタイム測定は、エピタキシャル層のライフタイム値の測定を行うべき位置に形成された単位セルについて行えばよく、ライフタイム測定を行う単位セルの数は特に限定されるものではない。ライフタイム値の測定は、ｐｎ接合ダイオードを用いてライフタイム測定を行うことができる公知の測定方法によって行うことができる。かかる測定方法としては、ＯＣＶＤ法、リバースリカバリ法、光学的な方法等を挙げることができる。
<Measurement of lifetime value>
By performing lifetime measurement on at least one unit cell containing a plurality of lifetime measurement elements fabricated by processing the semiconductor sample to be evaluated as described above, the pn junction diode included in this unit cell can be obtained for each lifetime value. Lifetime measurement may be performed on unit cells formed at positions where the lifetime value of the epitaxial layer should be measured, and the number of unit cells on which lifetime measurement is performed is not particularly limited. The lifetime value can be measured by a known measuring method that can measure the lifetime using a pn junction diode. Examples of such measurement methods include an OCVD method, a reverse recovery method, an optical method, and the like.
例えば、ＯＣＶＤ法によるライフタイム測定については、M. Tapajna et al, Journal of ELECTRICAL ENGINEERING, vol55, 9-10, pp.239-244, 2004、D.Mulati et al, JJAP, Vol 38, Issue 4, pp 1408-1411, 1999、B. Corbett et al, J. Electron. Mater, Vol 27, Issue 4, pp 317-323, 1998等の公知技術を参照できる。一例として、ＯＣＶＤ法によるライフタイム測定は、以下のように行うことができる。
ライフタイム測定用素子にパルス電圧（順バイアス）を印加し、その後、回路のスイッチを開放する。回路が開放されるとライフタイム測定用素子には電流は流れないため、素子内に蓄積した過剰キャリアの再結合により、電極間で電圧波形が得られる。素子内部のキャリア密度によって、高レベル注入状態と低レベル注入状態で電圧傾斜が変化する。高レベル注入状態と低レベル注入状態は、電圧波形上の変曲点によって区別することができる。変曲点は、電圧波形を目視して、または公知の方法によるフィッティングによって、特定することができる。高レベル注入状態のキャリアライフタイムτＨＬ、低レベル注入状態のキャリアライフタイムτＬＬは、それぞれ下記式（Ａ）、（Ｂ）によって求めることができる。式（Ａ）、（Ｂ）中、ｋはボルツマン係数、Ｔは温度、ｑは素電荷、Ｖは測定電圧、ｔは時間である。
For example, regarding lifetime measurement by the OCVD method, see M. Tapajna et al, Journal of ELECTRICAL ENGINEERING, vol55, 9-10, pp.239-244, 2004, D. Mulati et al, JJAP, Vol 38, Issue 4, pp 1408-1411, 1999, B. Corbett et al, J. Electron. Mater, Vol 27, Issue 4, pp 317-323, 1998. As an example, lifetime measurement by the OCVD method can be performed as follows.
A pulse voltage (forward bias) is applied to the lifetime measurement element, and then the switch of the circuit is opened. When the circuit is opened, no current flows through the lifetime measuring element, so a voltage waveform is obtained between the electrodes due to recombination of excess carriers accumulated in the element. Depending on the carrier density inside the device, the voltage slope changes between the high-level injection state and the low-level injection state. The high level injection state and the low level injection state can be distinguished by an inflection point on the voltage waveform. The inflection point can be identified by viewing the voltage waveform or by fitting using a known method. The carrier lifetime τ HL in the high-level injection state and the carrier lifetime τ LL in the low-level injection state can be obtained by the following equations (A) and (B), respectively. In equations (A) and (B), k is the Boltzmann coefficient, T is the temperature, q is the elementary charge, V is the measured voltage, and t is the time.
こうして単位セルに含まれる複数のライフタイム測定用素子（ｐｎ接合ダイオード）について、それぞれＯＣＶＤ測定によってライフタイム値を求めることができる。また、ＯＣＶＤ法以外の方法によっても、単位セルに含まれる複数のライフタイム測定用素子（ｐｎ接合ダイオード）について、それぞれライフタイム値を求めることができる。こうして求められるライフタイム値をτｅｆｆと記載する。τｅｆｆは、メサ構造の内部および側壁部の両方を合わせたライフタイム値ということができる。これに対し、評価対象の半導体試料の半導体基板上のエピタキシャル層のライフタイム値は、側壁部のライフタイム値の影響を除いたメサ構造内部のライフタイム値ということができる。そこで上記評価方法では、各ライフタイム測定用素子について求められたライフタイム値τｅｆｆの逆数と、メサ構造の側壁部の表面積とメサ構造の体積との比（Ｓ／Ｖ）と、を用いて、下記式（１）により、メサ構造内部のライフタイム値τｂｕｌｋを求める。 In this way, lifetime values can be obtained for each of the plurality of lifetime measurement elements (pn junction diodes) included in the unit cell by OCVD measurement. Also, lifetime values of a plurality of lifetime measuring elements (pn junction diodes) included in a unit cell can be obtained by methods other than the OCVD method. The lifetime value obtained in this way is described as τ eff . τ eff can be said to be a lifetime value that combines both the inside and side walls of the mesa structure. On the other hand, the lifetime value of the epitaxial layer on the semiconductor substrate of the semiconductor sample to be evaluated can be said to be the lifetime value inside the mesa structure excluding the influence of the lifetime value of the side wall. Therefore, in the above evaluation method, the reciprocal of the lifetime value τ eff obtained for each lifetime measurement element and the ratio (S/V) between the surface area of the side wall portion of the mesa structure and the volume of the mesa structure are used. , the lifetime value τ bulk inside the mesa structure is obtained from the following equation (1).
詳しくは、複数のライフタイム測定用素子（ｐｎ接合ダイオード）について、ライフタイム測定により求められたライフタイム値τｅｆｆの逆数と、各ｐｎ接合ダイオードのメサ構造の側壁部の表面積とメサ構造の体積との比（Ｓ／Ｖ）と、をグラフにプロットし、公知のフィッティング法により線形の近似直線を得る。メサ構造の側壁部の表面積およびメサ構造の体積は、パターニング処理の処理条件、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等の顕微鏡観察およびＳＲ（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ）測定に基づき決定されるメサ構造の全周長さまたは面積とエピタキシャル層の厚さとから算出することができる。
こうして得られる近似直線の切片は、メサ構造の内部のライフタイム値τｂｕｌｋの逆数であるため、この切片の値からτｂｕｌｋを求めることができる。上記式（１）によれば、τｂｕｌｋは、メサ構造の側壁部のキャリアの表面再結合速度νｓが未知であっても算出することができる。また、上記近似直線の傾きは、下記式（１）中のメサ構造の側壁部のキャリアの表面再結合速度νｓを含む項であるため、この傾きの値からメサ構造の側壁部のキャリアの表面再結合速度を求めることもできる。キャリアの拡散係数Ｄは文献既知の値を用いることができ、キャリアの拡散長Ｌは、既知の式：Ｌ＝（Ｄτｂｕｌｋ）１／２を用いて計算することができる。
Specifically, for a plurality of lifetime measurement elements (pn junction diodes), the reciprocal of the lifetime value τ eff obtained by lifetime measurement, the surface area of the side wall of the mesa structure of each pn junction diode, and the volume of the mesa structure are plotted on a graph, and a linear approximation straight line is obtained by a known fitting method. The surface area of the side walls of the mesa structure and the volume of the mesa structure are determined based on the processing conditions of the patterning process, microscopic observation such as SEM (Scanning Electron Microscope), and SR (Spreading Resistance) measurement. It can be calculated from the area and the thickness of the epitaxial layer.
Since the intercept of the approximate straight line thus obtained is the reciprocal of the lifetime value τ bulk inside the mesa structure, τ bulk can be obtained from this intercept value. According to the above equation (1), τ bulk can be calculated even if the surface recombination velocity ν s of carriers on the side walls of the mesa structure is unknown. Further, since the slope of the approximate straight line is a term including the surface recombination velocity ν s of the carriers on the side walls of the mesa structure in the following equation (1), the value of the slope can be used to determine the rate of carriers on the side walls of the mesa structure. Surface recombination velocities can also be determined. A value known in the literature can be used for the carrier diffusion coefficient D, and the carrier diffusion length L can be calculated using a known formula: L=(Dτ bulk ) 1/2 .
以上説明したように、上記評価方法によれば、表面再結合速度が未知であってもエピタキシャル層のライフタイム値を求めることができる。また、上記評価方法によれば、表面再結合の影響を除去することができるため、エピタキシャル層のライフタイム値を精度よく評価することができる。例えば、一形態では、上記評価方法によって、同一半導体試料のエピタキシャル層について複数の単位セルのライフタイム値を求めることにより、同一半導体試料のエピタキシャル層のライフタイム値の面内分布情報を得ることができる。これにより、例えば、エピタキシャル層の金属汚染の面内分布に関する情報を得ることができる。また、一形態では、上記評価方法によって、複数の半導体試料のエピタキシャル層についてライフタイム値を求めることにより、複数の半導体試料のエピタキシャル層のライフタイム値の異同に関する情報を得ることもできる。具体的には、例えば、上記評価方法によって、複数の半導体試料のエピタキシャル層について同一箇所の単位セルのライフタイム値を求めることにより、複数の半導体試料のエピタキシャル層のライフタイム値の異同に関する情報を得ることができる。これにより、例えば、複数の半導体試料の金属汚染レベルの違いを評価することができる。更には、上記評価方法によれば、メサ構造の側壁部のキャリアの表面再結合速度を求めることができる。上記式（１）には、メサ構造の側壁部の表面再結合νｓが、キャリアの拡散係数Ｄおよびキャリアの拡散長Ｌとは分離された項として含まれるため、上記評価方法によれば、キャリアの拡散の影響を含まないメサ構造の側壁部のキャリアの表面再結合速度を求めることができる。したがって、上記評価方法によれば、メサ構造の側壁部のキャリアの表面再結合速度を精度よく求めることもできる。 As described above, according to the evaluation method described above, the lifetime value of the epitaxial layer can be obtained even if the surface recombination velocity is unknown. Moreover, according to the evaluation method described above, since the influence of surface recombination can be eliminated, the lifetime value of the epitaxial layer can be evaluated with high accuracy. For example, in one embodiment, the in-plane distribution information of the lifetime values of the epitaxial layer of the same semiconductor sample can be obtained by determining the lifetime values of a plurality of unit cells for the epitaxial layer of the same semiconductor sample by the evaluation method described above. can. This makes it possible to obtain, for example, information about the in-plane distribution of metal contamination in the epitaxial layer. In one embodiment, by obtaining the lifetime values of the epitaxial layers of a plurality of semiconductor samples using the evaluation method described above, it is also possible to obtain information on differences in the lifetime values of the epitaxial layers of the plurality of semiconductor samples. Specifically, for example, by obtaining the lifetime value of the unit cell at the same location for the epitaxial layers of a plurality of semiconductor samples by the above-described evaluation method, information regarding differences in the lifetime values of the epitaxial layers of the plurality of semiconductor samples can be obtained. Obtainable. This makes it possible, for example, to evaluate the difference in metal contamination levels of a plurality of semiconductor samples. Furthermore, according to the evaluation method described above, the surface recombination velocity of carriers on the side walls of the mesa structure can be obtained. Since the surface recombination v s of the side wall of the mesa structure is included in the above equation (1) as a term separated from the carrier diffusion coefficient D and the carrier diffusion length L, according to the above evaluation method, It is possible to obtain the surface recombination velocity of carriers on the side walls of the mesa structure that does not include the influence of carrier diffusion. Therefore, according to the evaluation method described above, the surface recombination velocity of carriers on the side walls of the mesa structure can be obtained with high accuracy.
以下に、本発明を実施例に基づき更に説明する。ただし本発明は、実施例に示す形態に限定されるものではない。 The present invention will be further described below based on examples. However, the present invention is not limited to the forms shown in the examples.
［ライフタイム測定用素子の作製］
半導体試料として、以下の３種のシリコンエピタキシャルウェーハ（ｎ型ウェーハＡ、ｎ型ウェーハＢ、ｐ型ウェーハＣ）を用意した。
ｎ型ウェーハＡ、Ｂは、製造ロットが異なるｎ－エピタキシャル層およびｎ＋単結晶シリコン基板にリンがドープされた直径２００ｍｍのｎ－／ｎ＋シリコンエピタキシャルウェーハである。
ｐ型ウェーハＣは、ｐ－エピタキシャル層およびｐ＋単結晶シリコン基板にボロンがドープされた直径２００ｍｍのｐ－／ｐ＋シリコンエピタキシャルウェーハである。
抵抗率および厚さは、ｎ型ウェーハＡ、Ｂではエピタキシャル層が１７．５Ωｃｍと４０μｍ、基板が０．００１５Ωｃｍと７７５μｍ、ｐ型ウェーハＣではエピタキシャル層が５０Ωｃｍと４０μｍ、基板が０．０１Ωｃｍと７７５μｍであった。
ｎ型ウェーハＡ、Ｂの測定対象のエピタキシャル層の表面上には、抵抗率０．１Ωｃｍ、厚さ２μｍ（単位面積当たりのドーパント濃度：５．６×１０１３ａｔｏｍｓ／ｃｍ２）のｐ＋エピタキシャル層をＣＶＤ法により積層した。
ｐ型ウェーハＣの測定対象のエピタキシャル層の表面上には、抵抗率０．１Ωｃｍ、厚さ２μｍ（単位面積当たりのドーパント濃度：１．６×１０１３ａｔｏｍｓ／ｃｍ２）のｎ＋エピタキシャル層をＣＶＤ法により積層した。
以上により、２層のエピタキシャル層が積層された積層構造を有するウェーハＡ、Ｂ、Ｃを作製した。
各ウェーハにフォトリソグラフィおよびＣｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（ＣＤＥ）によってパターニング処理を施すことにより、図１に示す複数の単位セルを作製した。図１中、（ａ）には複数の単位セルが示され、（ｂ）には各単位セルに形成された複数のｐｎ接合ダイオードが示されている。複数のｐｎ接合ダイオードの接合面積は、０．０１ｃｍ２、０．０４ｃｍ２、０．１０ｃｍ２、０．８１ｃｍ２であった。
その後、ウェーハＡ、Ｂについては、ＣＶＤ法により形成したｐ＋エピタキシャル層の表面に金を蒸着し、裏面の基板表面にはチタンを蒸着することにより、表裏面に電極層を設けた。ウェーハＣについては、ＣＶＤ法により形成したｎ＋エピタキシャル層の表面にチタンを蒸着し、裏面の基板表面には金を蒸着することにより、表裏面に電極層を設けた。こうして作製されたライフタイム測定用素子の断面模式図を図２に示す。図２中、（ａ）はウェーハＡ、Ｂに形成されたライフタイム測定用素子の断面模式図であり、（ｂ）はウェーハＣに形成されたライフタイム測定用素子の断面模式図である。
[Fabrication of element for lifetime measurement]
As semiconductor samples, the following three types of silicon epitaxial wafers (n-type wafer A, n-type wafer B, and p-type wafer C) were prepared.
The n-type wafers A and B are n − /n + silicon epitaxial wafers with a diameter of 200 mm in which the n − epitaxial layer and the n + single crystal silicon substrate are doped with phosphorus and which are produced in different production lots.
The p-type wafer C is a 200 mm diameter p − /p + silicon epitaxial wafer in which the p − epitaxial layer and the p + single crystal silicon substrate are doped with boron.
The resistivity and thickness are 17.5 Ωcm and 40 μm for the epitaxial layer and 0.0015 Ωcm and 775 μm for the substrate for the n-type wafers A and B, and 50 Ωcm and 40 μm for the epitaxial layer and 0.01 Ωcm and 775 μm for the substrate for the p-type wafer C. Met.
On the surfaces of the epitaxial layers to be measured of the n-type wafers A and B, p + epitaxial layers with a resistivity of 0.1 Ωcm and a thickness of 2 μm (dopant concentration per unit area: 5.6×10 13 atoms/cm 2 ) were formed. The layers were deposited by CVD method.
An n + epitaxial layer having a resistivity of 0.1 Ωcm and a thickness of 2 μm (dopant concentration per unit area: 1.6×10 13 atoms/cm 2 ) was formed on the surface of the epitaxial layer to be measured of the p-type wafer C. It was laminated by the CVD method.
As described above, wafers A, B, and C having a laminated structure in which two epitaxial layers were laminated were produced.
Each wafer was patterned by photolithography and Chemical Dry Etching (CDE) to produce a plurality of unit cells as shown in FIG. In FIG. 1, (a) shows a plurality of unit cells, and (b) shows a plurality of pn junction diodes formed in each unit cell. The junction areas of the multiple pn junction diodes were 0.01 cm 2 , 0.04 cm 2 , 0.10 cm 2 and 0.81 cm 2 .
After that, for wafers A and B, electrode layers were provided on the front and back surfaces by depositing gold on the surface of the p + epitaxial layer formed by the CVD method and by depositing titanium on the back surface of the substrate. For the wafer C, electrode layers were provided on the front and back surfaces by vapor-depositing titanium on the surface of the n + epitaxial layer formed by the CVD method and by vapor-depositing gold on the back surface of the substrate. FIG. 2 shows a schematic cross-sectional view of the element for lifetime measurement thus produced. In FIG. 2, (a) is a schematic cross-sectional view of the elements for lifetime measurement formed on the wafers A and B, and (b) is a schematic cross-sectional view of the elements for lifetime measurement formed on the wafer C. FIG.
［ＯＣＶＤ測定］
上記で作製したライフタイム測定用素子の中央付近の単位セルについてＯＣＶＤ測定を行った。ＯＣＶＤ測定で、ライフタイム測定用素子にパルス電圧（順バイアス）を印加し、その後、回路のスイッチを開放した。得られた電圧波形上の変曲点より時間が短い領域を高レベル注入状態、変曲点より時間が長い領域を低レベル注入状態と特定し、高レベル注入状態のキャリアライフタイムは先に示した式（Ａ）により算出し、低レベル注入状態のキャリアライフタイムは先に示した式（Ｂ）により算出した。算出結果を表１に示す。
[OCVD measurement]
An OCVD measurement was performed on a unit cell near the center of the element for lifetime measurement produced above. In the OCVD measurement, a pulse voltage (forward bias) was applied to the element for lifetime measurement, and then the switch of the circuit was opened. A region shorter than the inflection point on the obtained voltage waveform was identified as a high-level injection state, and a region longer than the inflection point was identified as a low-level injection state. The carrier lifetime in the low-level injection state was calculated by the above-described formula (B). Table 1 shows the calculation results.
［測定対象のエピタキシャル層のライフタイム値の算出］
ウェーハＡ、Ｂ、Ｃについて、それぞれ表１に示したライフタイム値τｅｆｆの逆数とメサ構造の側壁部の表面積Ｓとメサ構造の体積Ｖとの比（Ｓ／Ｖ）をプロットし、最小二乗法により線形の近似直線を求めた。メサ構造の側壁部の表面積およびメサ構造の体積は、ＳＥＭ等の顕微鏡観察およびＳＲ測定に基づき決定されるメサ構造の全周長さまたは面積とエピタキシャル層の厚さとから算出した。プロットにより得られたグラフを近似直線とともに図３に示す。図３中、（ａ）はウェーハＡ、（Ｂ）はウェーハＢ、（ｃ）はウェーハＣについて得られたグラフである。
図３に示す近似直線の切片の逆数として、高レベル注入状態および低レベル注入状態の測定対象のエピタキシャル層のライフタイム値τｂｕｌｋを求めた。メサ構造の側壁部のキャリアの表面再結合速度νｓは、図３に示す近似直線の傾きと先に示した式（１）から求めた。キャリアの拡散係数Ｄ、キャリアの拡散長Ｌは、既知の式：Ｌ＝（Ｄτｂｕｌｋ）１／２を用いて計算した。こうして求められたエピタキシャル層のライフタイム値およびメサ構造の側壁部のキャリアの表面再結合速度を表２に示す。
[Calculation of lifetime value of epitaxial layer to be measured]
For the wafers A, B, and C, the reciprocal of the lifetime value τ eff shown in Table 1 and the ratio (S/V) between the surface area S of the side wall of the mesa structure and the volume V of the mesa structure were plotted. A linear approximation straight line was obtained by multiplication. The surface area of the side walls of the mesa structure and the volume of the mesa structure were calculated from the total circumferential length or area of the mesa structure and the thickness of the epitaxial layer determined based on microscopic observation such as SEM and SR measurement. A graph obtained by plotting is shown in FIG. 3 together with an approximate straight line. In FIG. 3, (a) is a graph obtained for wafer A, (B) is for wafer B, and (c) is for wafer C. In FIG.
As the reciprocal of the intercept of the approximate straight line shown in FIG. 3, the lifetime value τ bulk of the epitaxial layer to be measured in the high-level injection state and the low-level injection state was obtained. The surface recombination velocity ν s of carriers on the side walls of the mesa structure was obtained from the slope of the approximate straight line shown in FIG. 3 and the equation (1) shown above. A carrier diffusion coefficient D and a carrier diffusion length L were calculated using a known formula: L=(Dτ bulk ) 1/2 . Table 2 shows the lifetime value of the epitaxial layer and the surface recombination velocity of carriers on the side walls of the mesa structure thus obtained.
ウェーハＡ、Ｂは、製造ロットが異なるため、エピタキシャル層の金属汚染レベルが異なると予想された。表２に示されたライフタイム値は、ウェーハＢの値がウェーハＡの値より低い。この結果は、エピタキシャル層の金属汚染レベルがウェーハＡとウェーハＢで異なること、詳しくは、ウェーハＢの金属汚染レベルがウェーハＡの汚染レベルより高いことを示唆している。
また、表２に示された高レベル注入状態のライフタイム値と低レベル注入状態のライフタイム値との違いに着目すると、ウェーハＡ、Ｂ、Ｃのすべてで高レベル注入状態の方が値が大きい。この結果は、再結合ライフタイムのキャリア注入量に対する文献（D.K Schroder, SEMICONDUCTOR MATERIAL AND DEVICE CHARACTERIZATION, 3rd Edition, WILEY INTERSCIENCE, (2006), pages 390-394）に記載の理論式の振る舞いと一致している。
表２に示された表面再結合速度については、ウェーハＡ、Ｂ、Ｃのすべてで、高レベル注入状態の方が値が小さい。この結果は、文献（S. J. Robinson et al., J. Appl. Phys. 78 (1995) 4740）で報告されている挙動と一致している。
Wafers A and B were expected to have different metal contamination levels in the epitaxial layers because they were manufactured in different lots. The lifetime values shown in Table 2 are lower for wafer B than for wafer A. This result suggests that the metal contamination level of the epitaxial layer is different between wafer A and wafer B, specifically that the metal contamination level of wafer B is higher than that of wafer A.
Also, focusing on the difference between the lifetime value in the high level implantation state and the lifetime value in the low level implantation state shown in Table 2, the value in the high level implantation state is higher in all of the wafers A, B, and C. big. This result is consistent with the behavior of the theoretical formula described in the literature (DK Schroder, SEMICONDUCTOR MATERIAL AND DEVICE CHARACTERIZATION, 3rd Edition, WILEY INTERSCIENCE, (2006), pages 390-394) for the amount of carrier injection during the recombination lifetime. there is
For the surface recombination velocities shown in Table 2, wafers A, B, and C all have lower values for the high level implant condition. This result is consistent with the behavior reported in the literature (SJ Robinson et al., J. Appl. Phys. 78 (1995) 4740).
以上の結果から、上記評価方法によって、表面再結合速度が未知であっても、エピタキシャル層のライフタイム値を評価することができ、更にはメサ構造の側壁部の表面再結合速度も評価できることが確認された。 From the above results, it is possible to evaluate the lifetime value of the epitaxial layer even if the surface recombination velocity is unknown, and furthermore, the surface recombination velocity of the sidewall of the mesa structure can be evaluated by the above evaluation method. confirmed.
以上で説明した上記評価方法によれば、ライフタイム値を求めるにあたって表面再結合の影響を除去することができるため、エピタキシャル層のライフタイム値を精度よく評価することもできる。更に、上記評価方法によれば、表面再結合速度を求めるにあたってキャリアの拡散の影響を除去することができるため、表面再結合速度を精度よく評価することもできる。 According to the evaluation method described above, the influence of surface recombination can be eliminated in determining the lifetime value, so the lifetime value of the epitaxial layer can be evaluated with high accuracy. Furthermore, according to the evaluation method described above, the effect of carrier diffusion can be eliminated in determining the surface recombination velocity, so the surface recombination velocity can be evaluated with high accuracy.
上記実施例では、単結晶シリコン基板上にシリコンエピタキシャル層を有する半導体試料の評価を行った。ただし上記実施例は例示であって、本発明の一態様にかかる評価方法によって、各種半導体試料の評価を行うことができる。 In the above examples, semiconductor samples having a silicon epitaxial layer on a single crystal silicon substrate were evaluated. However, the above examples are merely examples, and various semiconductor samples can be evaluated by the evaluation method according to one aspect of the present invention.
本発明の一態様は、半導体ウェーハの技術分野等において有用である。 One aspect of the present invention is useful in the technical field of semiconductor wafers and the like.
Claims (7)
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてＯＣＶＤ測定によってライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法。
forming a layer having a conductivity type different from that of the epitaxial layer on the epitaxial layer or in a surface layer region of the epitaxial layer, thereby producing a laminated structure having a pn junction;
forming a unit cell including a plurality of pn junction diodes having a mesa structure and different junction areas on the semiconductor substrate by patterning the laminated structure;
measuring a lifetime value by OCVD measurement for a plurality of pn junction diodes included in the unit cell;
obtaining the lifetime value of the epitaxial layer from the lifetime value obtained by the measurement and the following formula (1);
A method for evaluating a semiconductor sample, comprising:
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含み、
前記半導体基板はｎ＋基板であり、
前記エピタキシャル層はｎ－エピタキシャル層であり、かつ
前記積層構造に含まれる前記層はｐ＋半導体である、半導体試料の評価方法。
forming a layer having a conductivity type different from that of the epitaxial layer on the epitaxial layer or in a surface layer region of the epitaxial layer, thereby producing a laminated structure having a pn junction;
forming a unit cell including a plurality of pn junction diodes having a mesa structure and different junction areas on the semiconductor substrate by patterning the laminated structure;
measuring lifetime values of a plurality of pn junction diodes included in the unit cell;
obtaining the lifetime value of the epitaxial layer from the lifetime value obtained by the measurement and the following formula (1);
including
the semiconductor substrate is an n + substrate;
A method for evaluating a semiconductor sample, wherein the epitaxial layer is an n − epitaxial layer and the layer included in the layered structure is a p + semiconductor.
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含み、
前記半導体基板はｐ＋基板であり、
前記エピタキシャル層はｐ－エピタキシャル層であり、かつ
前記積層構造に含まれる前記層はｎ＋半導体である、半導体試料の評価方法。
forming a layer having a conductivity type different from that of the epitaxial layer on the epitaxial layer or in a surface layer region of the epitaxial layer, thereby producing a laminated structure having a pn junction;
forming a unit cell including a plurality of pn junction diodes having a mesa structure and different junction areas on the semiconductor substrate by patterning the laminated structure;
measuring lifetime values of a plurality of pn junction diodes included in the unit cell;
obtaining the lifetime value of the epitaxial layer from the lifetime value obtained by the measurement and the following formula (1);
including
the semiconductor substrate is a p + substrate;
A method for evaluating a semiconductor sample, wherein the epitaxial layer is a p − epitaxial layer and the layer included in the layered structure is an n + semiconductor.
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含み、
前記エピタキシャル層は、シリコンエピタキシャル層である、半導体試料の評価方法。
forming a layer having a conductivity type different from that of the epitaxial layer on the epitaxial layer or in a surface layer region of the epitaxial layer, thereby producing a laminated structure having a pn junction;
forming a unit cell including a plurality of pn junction diodes having a mesa structure and different junction areas on the semiconductor substrate by patterning the laminated structure;
measuring lifetime values of a plurality of pn junction diodes included in the unit cell;
obtaining the lifetime value of the epitaxial layer from the lifetime value obtained by the measurement and the following formula (1);
including
The method for evaluating a semiconductor sample, wherein the epitaxial layer is a silicon epitaxial layer.
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含み、
前記半導体基板は、単結晶シリコン基板である、半導体試料の評価方法。
forming a layer having a conductivity type different from that of the epitaxial layer on the epitaxial layer or in a surface layer region of the epitaxial layer, thereby producing a laminated structure having a pn junction;
forming a unit cell including a plurality of pn junction diodes having a mesa structure and different junction areas on the semiconductor substrate by patterning the laminated structure;
measuring lifetime values of a plurality of pn junction diodes included in the unit cell;
obtaining the lifetime value of the epitaxial layer from the lifetime value obtained by the measurement and the following formula (1);
including
The semiconductor sample evaluation method, wherein the semiconductor substrate is a single crystal silicon substrate.
7. The semiconductor sample evaluation method according to claim 1 , wherein said semiconductor sample is an epitaxial wafer.
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