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JP7196636B2 - Substrate with built-in stranded wires - Google Patents
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Description

本発明は、撚り線内蔵基板に関する。 The present invention relates to a stranded wire built-in substrate.

特許文献1には、電流伝送媒体が、幅方向に交差する方向に複数の切れ目が形成された扁平導体を有することで、銅線の末端処理の複雑化を招くことなく大きな電流を流す際に発生する渦電流によって生じるジュール熱を抑制する技術が開示されている。 In Patent Document 1, the current transmission medium has a flat conductor in which a plurality of cuts are formed in a direction that intersects the width direction, so that when a large current flows without complicating the terminal treatment of the copper wire, Techniques for suppressing Joule heat generated by generated eddy currents have been disclosed.

特開2013-196955号公報JP 2013-196955 A

ところで、基板に大電流を流すために、銅板を加工したバスバーを内蔵したバスバー内蔵基板が知られている。バスバー内蔵基板には、バスバーに電流が流れて発熱した際に、バスバーが線膨張して上下の基板に大きな応力が発生するおそれがある。 By the way, there is known a substrate with built-in busbars, in which a busbar made of a copper plate is embedded in order to allow a large current to flow through the substrate. When a current flows through the bus bar and heat is generated, the bus bar may linearly expand and a large stress may be generated in the upper and lower substrates.

そこで、バスバー内蔵基板におけるバスバーに代えて特許文献1の技術の適用が想定されるが、特許文献1の技術では、外基板(上下の基板)との接続が困難となる。 Therefore, it is assumed that the technology of Patent Document 1 is applied in place of the busbars in the busbar built-in board, but with the technology of Patent Document 1, it is difficult to connect to the external substrates (upper and lower substrates).

本発明は、大電流に対応可能であると共に、基板に生じる応力を抑制することができる撚り線内蔵基板を得ることを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to obtain a substrate with built-in twisted wires that can handle a large current and can suppress stress generated in the substrate.

請求項1に記載の撚り線内蔵基板は、基材を備えた中基板と、基材を備え、前記中基板の一方の面に積層された第1外基板と、基材を備え、前記中基板の他方の面に積層された第2外基板と、前記中基板の前記基材に形成された孔に配置され、複数の素線から構成された撚り線と、前記孔内において前記撚り線の前記複数の素線と電気的に接続されると共に、前記第1外基板の一方の面まで延在する導電ブロックと、を備える撚り線内蔵基板であって、前記孔は、前記中基板の前記基材を厚み方向に貫通する貫通孔であり、前記貫通孔は、前記撚り線が配線された方向に沿って延びるように形成されている。 A substrate with built-in twisted wires according to claim 1, comprising: a middle substrate provided with a base material; a first outer substrate provided with the base material; a second outer substrate laminated on the other surface of the substrate; a stranded wire composed of a plurality of strands arranged in a hole formed in the base material of the intermediate substrate; and the stranded wire in the hole a conductive block electrically connected to the plurality of strands of the wire and extending to one surface of the first outer substrate , wherein the hole is formed in the middle substrate It is a through hole penetrating through the base material in the thickness direction, and the through hole is formed so as to extend along the direction in which the twisted wires are wired.

請求項1に記載の撚り線内蔵基板では、それぞれ基材を備える中基板、第1外基板及び第2外基板が積層されている。ここで、中基板の基材に形成された孔に撚り線が配置されているので、撚り線を利用して基板の内部に大きな電流を流すことができる。 In the twisted wire built-in board according to claim 1, the middle board, the first outer board and the second outer board each having a base material are laminated. Here, since the twisted wires are arranged in the holes formed in the base material of the middle substrate, a large current can flow inside the substrate using the twisted wires.

また、複数の素線から構成された撚り線を用いるので、バスバーを用いる場合と比較して、渦電流による発熱が抑制されると共に、基板に生じる応力が緩和される。更に、導電ブロックが、孔から第1基板の一方の面まで延在すると共に、より線の複数の素線と電気的に接続されているので、撚り線と外基板(第1外基板)とを適切に接続をすることができる。 In addition, since a twisted wire composed of a plurality of strands is used, heat generation due to eddy currents is suppressed and stress generated in the substrate is alleviated, as compared with the case where a bus bar is used. Furthermore, since the conductive block extends from the hole to one surface of the first substrate and is electrically connected to the plurality of strands of the stranded wire, the stranded wire and the outer substrate (first outer substrate) can be properly connected.

本発明によれば、大電流に対応可能であると共に、基板に生じる応力を抑制することができる撚り線内蔵基板を得ることができる。 ADVANTAGE OF THE INVENTION According to this invention, the twisted wire built-in board|substrate which can respond|correspond to a large current and can suppress the stress which arises in a board|substrate can be obtained.

第1実施形態の撚り線内蔵基板の要部を示す断面図(撚り線に沿う方向に切断した断面図)である。FIG. 2 is a cross-sectional view (a cross-sectional view cut in a direction along the twisted wires) showing the main part of the twisted wire built-in substrate of the first embodiment; 図1の2-2線断面図(なお、2-2線断面にはリッツ線は現れないため、リッツ線を破線で表現している。)である。FIG. 2 is a cross-sectional view taken along line 2-2 of FIG. 1 (the litz wire is represented by a dashed line since the litz wire does not appear in the cross section taken along line 2-2). 各基板の構造を示す図である。It is a figure which shows the structure of each board|substrate. 第2実施形態の撚り線内蔵基板(DCDCコンバータ)を示す斜視図である。FIG. 11 is a perspective view showing a twisted wire built-in substrate (DCDC converter) according to a second embodiment; 図4において上基板10Bを透視した斜視図である。5 is a perspective view of the upper substrate 10B seen through in FIG. 4. FIG. 第2実施形態の撚り線内蔵基板に内蔵されたリッツ線及び導電ブロックのみを拡大して示す斜視図である。FIG. 11 is an enlarged perspective view showing only litz wires and conductive blocks built in a stranded wire built-in substrate of a second embodiment; 撚り線内蔵基板200(DCDCコンバータ)の回路構成を示す回路図である。2 is a circuit diagram showing a circuit configuration of a twisted wire built-in substrate 200 (DCDC converter); FIG.

〔第1実施形態〕
以下、図1~図3を用いて、本発明の第1実施形態について説明する。
[First Embodiment]
A first embodiment of the present invention will be described below with reference to FIGS. 1 to 3. FIG.

図1及び図2に示すように、本実施形態に係る撚り線内蔵基板100は、中基板10Aと、「第1外基板」としての上基板10Bと、「第2外基板」としての下基板10Cと、を備えている。 As shown in FIGS. 1 and 2, the twisted wire built-in substrate 100 according to the present embodiment includes an intermediate substrate 10A, an upper substrate 10B as a "first outer substrate", and a lower substrate as a "second outer substrate". 10C and.

中基板10A、上基板10B及び下基板10Cの各々は、一例として、図3に示すように、基材12と、基材12の両面に配置された銅箔14と、銅箔14の外面に配置されたレジスト16と、を備えている。なお、図1及び図2では、基材12、銅箔14及びレジスト16を纏めて基板10A、10B、10Cとして簡略化して図示している。また、銅箔14の層数は2層だけでなく、4層、6層などの多層基板でも構わない。 Each of the intermediate substrate 10A, the upper substrate 10B, and the lower substrate 10C includes, as an example, as shown in FIG. and a resist 16 disposed. 1 and 2, the base material 12, the copper foil 14 and the resist 16 are collectively illustrated as substrates 10A, 10B and 10C in a simplified manner. Moreover, the number of layers of the copper foil 14 is not limited to 2, but may be a multi-layer board such as 4 or 6 layers.

図2に示すように、撚り線内蔵基板100は、中基板10Aと上基板10Bとの間、及び中基板10Aと下基板10Cとの間にそれぞれプリプレグ20を挟んで積層されることで形成されている。 As shown in FIG. 2, the twisted wire built-in substrate 100 is formed by laminating a prepreg 20 between the intermediate substrate 10A and the upper substrate 10B and between the intermediate substrate 10A and the lower substrate 10C, respectively. ing.

中基板10Aの基材12には、「孔」としての貫通孔15が形成されている。貫通孔15には、「撚り線」としてのリッツ線30が配置されている。リッツ線30は、貫通孔15に複数本(図1の断面に表れているのは3本、図2に破線で示すのは9本)配置されている。リッツ線30は、その長手方向を各基板10の面方向(図1の左右方向)に向けた状態で配置されている。複数のリッツ線30は、互いに間隔をあけると共に、互いに平行に配置されている。なお、図には示していないが、複数のリッツ線30の間の空間(すなわち、貫通孔15のうち、リッツ線30や後述の導電ブロック40以外の空間)は、樹脂などの絶縁体で充填されている。 A through-hole 15 as a "hole" is formed in the base material 12 of the intermediate substrate 10A. A litz wire 30 as a “stranded wire” is arranged in the through hole 15 . A plurality of litz wires 30 are arranged in the through hole 15 (three wires are shown in the cross section of FIG. 1, and nine wires are shown by broken lines in FIG. 2). The litz wire 30 is arranged with its longitudinal direction oriented in the surface direction of each substrate 10 (horizontal direction in FIG. 1). The plurality of litz wires 30 are arranged parallel to each other while being spaced apart from each other. In addition, although not shown in the figure, the space between the plurality of litz wires 30 (that is, the space other than the litz wire 30 and the conductive block 40 described later in the through hole 15) is filled with an insulator such as resin. It is

また、図示は省略するが、リッツ線30の各々は、複数本の素線(本実施形態ではエナメル線)が撚り合わされて構成されている。 Moreover, although illustration is omitted, each of the litz wires 30 is configured by twisting a plurality of strands (enameled wires in this embodiment).

リッツ線30の端部32(図1における右側端部)には、導電ブロック40が設けられている。導電ブロック40は、導電性の部材により形成されたブロック状の構成であり、例えば銀ペーストにより形成されている。導電ブロック40は、リッツ線30を構成する複数本のエナメル線の銅線と接続されている。これにより、リッツ線30と導電ブロック40とは、リッツ線30の端部32において電気的に接続されている。 A conductive block 40 is provided at the end 32 (the right end in FIG. 1) of the litz wire 30 . The conductive block 40 is a block-shaped structure formed of a conductive member, and is formed of silver paste, for example. The conductive block 40 is connected to a plurality of enameled copper wires forming the litz wire 30 . Thereby, the litz wire 30 and the conductive block 40 are electrically connected at the end 32 of the litz wire 30 .

導電ブロック40は、上基板10Bを貫通して、上基板10Bの一方の面10Baにまで延在している。これにより、導電ブロック40のパッド部42は、上基板10Bの一方の面10Baに露出している。このため、上基板10Bの一方の面10Baに負荷やコイル、コンデンサなどを実装し、リッツ線30と接続させることができる。 The conductive block 40 penetrates the upper substrate 10B and extends to one surface 10Ba of the upper substrate 10B. Accordingly, the pad portion 42 of the conductive block 40 is exposed on one surface 10Ba of the upper substrate 10B. Therefore, a load, a coil, a capacitor, and the like can be mounted on one surface 10Ba of the upper substrate 10B and connected to the litz wire 30. FIG.

以上のように、本実施形態では、それぞれ基材12を備える中基板10A、上基板10B及び下基板10Cが積層されている。ここで、中基板10Aの基材12に形成された貫通孔15にリッツ線30が配置されているので、リッツ線30を利用して撚り線内蔵基板100の内部に大きな電流を流すことができる。
また、複数の素線から構成されたリッツ線30を用いるので、バスバーを用いる場合と比較して、渦電流による発熱が抑制されると共に、基板に生じる応力が緩和される。更に、導電ブロック40が、貫通孔15から上基板10Bの一方の面10Baまで延在すると共に、リッツ線30の複数の素線と電気的に接続されているので、リッツ線30と外基板(上基板10B)とを適切に接続をすることができる。
As described above, in this embodiment, the middle substrate 10A, the upper substrate 10B, and the lower substrate 10C each having the base material 12 are laminated. Here, since the litz wire 30 is arranged in the through-hole 15 formed in the base material 12 of the intermediate substrate 10A, a large current can flow inside the stranded wire built-in substrate 100 using the litz wire 30. .
Moreover, since the litz wire 30 composed of a plurality of strands is used, heat generation due to eddy currents is suppressed and the stress generated in the substrate is alleviated, as compared with the case where a bus bar is used. Furthermore, since the conductive block 40 extends from the through hole 15 to one surface 10Ba of the upper substrate 10B and is electrically connected to a plurality of strands of the litz wire 30, the litz wire 30 and the outer substrate ( The upper substrate 10B) can be properly connected.

〔第2実施形態〕
本発明の撚り線内蔵基板100は、一例として、DCDCコンバータに適用することができる。
[Second embodiment]
The twisted wire built-in substrate 100 of the present invention can be applied to, for example, a DCDC converter.

図4は、第2実施形態の撚り線内蔵基板200を上基板10B側から見た斜視図である。図5は、図4において上基板10Bを透視した斜視図である。図6は、撚り線内蔵基板200に内蔵されたリッツ線30及び導電ブロック40のみを示す斜視図である。図7は、撚り線内蔵基板200(DCDCコンバータ)の回路構成の一例である。 FIG. 4 is a perspective view of the twisted wire built-in substrate 200 of the second embodiment viewed from the upper substrate 10B side. FIG. 5 is a perspective view of the upper substrate 10B seen through in FIG. FIG. 6 is a perspective view showing only the litz wire 30 and the conductive block 40 built in the stranded wire built-in substrate 200. FIG. FIG. 7 is an example of the circuit configuration of the twisted wire built-in substrate 200 (DCDC converter).

図4に示されるように、上基板10Bの一方の面10Baには、複数のパッド部42が露出している。なお、パッド部42Pは、回路図(図7)におけるPositive側に対応し、パッド部42Nは、Negative側に対応する。 As shown in FIG. 4, a plurality of pad portions 42 are exposed on one surface 10Ba of the upper substrate 10B. The pad portion 42P corresponds to the positive side in the circuit diagram (FIG. 7), and the pad portion 42N corresponds to the negative side.

図7の回路図における(1)~(8)は、ぞれぞれ図6における(1)~(8)に対応している。これら対応関係から判るように、回路図(図7)における(1)と(2)との間や、(3)と(4)との間は、リッツ線30Pにより構成され、(6)と(5)との間は、リッツ線30Nにより構成されている。これにより、大電流に対応することができる。 (1) to (8) in the circuit diagram of FIG. 7 respectively correspond to (1) to (8) in FIG. As can be seen from these correspondences, between (1) and (2) and between (3) and (4) in the circuit diagram (FIG. 7) are composed of litz wires 30P, and (6) and (5) is composed of a litz wire 30N. This makes it possible to handle large currents.

図6に示すように、リッツ線30Pは、導電ブロック40Pと電気的に接続されており、リッツ線30Nは、導電ブロック40Nと電気的に接続されている。導電ブロック40Pは、その上部において枝分かれした形状となっている。この枝分かれした形状により、導電ブロック40Pは、複数本のリッツ線30Nを避けるようにして、上基板10Bの一方の面10Baの側まで延在している。また、図示は省略するが、第2実施形態においてもリッツ線30同士の間は、樹脂などで充填されている。 As shown in FIG. 6, the litz wire 30P is electrically connected to the conductive block 40P, and the litz wire 30N is electrically connected to the conductive block 40N. The conductive block 40P has a branched shape at its upper portion. Due to this branched shape, the conductive block 40P extends to one surface 10Ba of the upper substrate 10B while avoiding the plurality of litz wires 30N. Although not shown, the space between the litz wires 30 is filled with resin or the like also in the second embodiment.

なお、図6の(8)における導電ブロック40Nのように、リッツ線30と導電ブロック40との導通箇所は、リッツ線30の端部32でなくてもよく、リッツ線30の中間部であってもよい。この場合、リッツ線30を構成する複数の素線(エナメル線)の被覆を溶かしつつ導電ブロック40を形成するとよい。また、リッツ線30を中間部で切断し、切断した端部32においてエナメル線の銅線を露出させてから導電ブロック40を接触させてもよい。 Note that, like the conductive block 40N in (8) of FIG. may In this case, it is preferable to form the conductive block 40 while melting the covering of the plurality of element wires (enameled wires) forming the litz wire 30 . Alternatively, the litz wire 30 may be cut at its intermediate portion, and the copper wire of the enameled wire may be exposed at the cut end portion 32 before the conductive block 40 is brought into contact.

〔上記実施形態の補足説明〕
なお、上記実施形態では、「撚り線」がリッツ線30であり、「素線」がエナメル線である例を説明したが本発明はこれに限定されない。
[Supplementary explanation of the above embodiment]
In the above-described embodiment, the litz wire 30 is used as the "twisted wire" and the enameled wire is used as the "strand wire", but the present invention is not limited to this.

また、上記実施形態では、複数のリッツ線30と1つの導電ブロック40とが電気的に接続された例を説明したが、本発明はこれに限定されない。例えば、1本のリッツ線(複数の素線で構成されている。)と1つの導電ブロック40とが電気的に接続されていてもよい。 Further, in the above embodiment, an example in which a plurality of litz wires 30 and one conductive block 40 are electrically connected has been described, but the present invention is not limited to this. For example, one litz wire (composed of a plurality of strands) and one conductive block 40 may be electrically connected.

また、上記実施形態では、リッツ線30と上基板10Bとが接続された例を説明したが、リッツ線30と接続されるのが、上基板10Bと下基板10Cの両方であってもよい。 In the above embodiment, the litz wire 30 and the upper substrate 10B are connected.

10A 中基板
10B 上基板(第1外基板)
10Ba 上基板(第1外基板)の一方の面
10C 下基板(第2外基板)
12 基材
15 貫通孔(孔)
30 リッツ線(撚り線)
30N リッツ線(撚り線)
30P リッツ線(撚り線)
40 導電ブロック
40N 導電ブロック
40P 導電ブロック
100 撚り線内蔵基板
200 撚り線内蔵基板
10A middle substrate 10B upper substrate (first outer substrate)
10Ba One surface of upper substrate (first outer substrate) 10C Lower substrate (second outer substrate)
12 base material 15 through hole (hole)
30 litz wire (stranded wire)
30N litz wire (stranded wire)
30P litz wire (stranded wire)
40 Conductive block 40N Conductive block 40P Conductive block 100 Twisted wire built-in substrate 200 Twisted wire built-in substrate

Claims (1)

基材を備えた中基板と、
基材を備え、前記中基板の一方の面に積層された第1外基板と、
基材を備え、前記中基板の他方の面に積層された第2外基板と、
前記中基板の前記基材に形成された孔に配置され、複数の素線から構成された撚り線と、
前記孔内において前記撚り線の前記複数の素線と電気的に接続されると共に、前記第1外基板の一方の面まで延在する導電ブロックと、
を備える撚り線内蔵基板であって、
前記孔は、前記中基板の前記基材を厚み方向に貫通する貫通孔であり、
前記貫通孔は、前記撚り線が配線された方向に沿って延びるように形成されている、
撚り線内蔵基板。
a middle substrate comprising a base material;
a first outer substrate provided with a base material and laminated on one surface of the intermediate substrate;
a second outer substrate provided with a base material and laminated on the other surface of the intermediate substrate;
a twisted wire composed of a plurality of strands arranged in a hole formed in the base material of the intermediate substrate;
a conductive block electrically connected to the plurality of strands of the stranded wire in the hole and extending to one surface of the first outer substrate;
A stranded wire built-in substrate comprising
the hole is a through hole penetrating the base material of the middle substrate in the thickness direction,
The through-hole is formed to extend along the direction in which the twisted wire is wired.
Substrate with built-in stranded wires.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332710A (en) 2002-03-05 2003-11-21 Yamanashi Fuso:Kk Circuit board with embedded electric conductor
JP3101577U (en) 2003-11-10 2004-06-17 博伸科技有限公司 Pen-type USB connection portable memory that emits light

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH075652Y2 (en) * 1990-02-01 1995-02-08 矢崎総業株式会社 Laminated busbar wiring board
JPH0482295A (en) * 1990-07-25 1992-03-16 Hitachi Chem Co Ltd Wiring board using coaxial wire and manufacture thereof
JPH06260738A (en) * 1993-03-05 1994-09-16 Bandou Densen Kk Fixed-terminal circuit board
JPH09163516A (en) * 1995-12-06 1997-06-20 Yazaki Corp Wiring board and manufacturing method thereof
US6036528A (en) * 1998-01-23 2000-03-14 The Whitaker Corporation Hollow contact for solder connection

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332710A (en) 2002-03-05 2003-11-21 Yamanashi Fuso:Kk Circuit board with embedded electric conductor
JP3101577U (en) 2003-11-10 2004-06-17 博伸科技有限公司 Pen-type USB connection portable memory that emits light

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