JP7199520B2 - 電力変換装置 - Google Patents

Description

本発明は、電力変換装置に関する。

半導体スイッチング素子を用いたブリッジ回路を備えた電力変換装置が公知である。ブリッジ回路は、半導体スイッチング素子のオンオフ制御によって、直流電力を交流電力に、或いは、交流電力を直流電力に変換する。特開２０１５－１２７５０号公報（特許文献１）の図２には、トランスの一次側及び二次側の各々にブリッジ回路を接続することによって、直流電圧源間で電力伝送を行うための電力変換装置が記載されている。

特許文献１の上記電力変換装置では、トランスに入力する交流電圧にゼロ電圧期間を設けることにより、ソフトスイッチング可能な動作領域が拡大される。

特開２０１５－１２７５０号公報

しかしながら、特許文献１の電力変換装置では、電力制御するための制御角と、ゼロ電圧期間を制御するための位相期間との２つの変数を制御することで、ソフトスイッチング可能領域が拡大される。この結果、送電電力は制御角と位相期間の２変数関数となるととともに、位相期間は制御角の関数となる。この結果、制御変数となる制御角及び位相期間が相互に干渉するため、両者を一意に決定することが困難となることから、制御の複雑化が懸念される。

本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、制御を複雑化させることなく、ソフトスイッチング領域を拡大した電力変換が可能となる高効率な電力変換装置を提供することである。

本発明のある局面では、電力変換装置は、第１の直流端子と、第２の直流端子と、変圧器と、第１ブリッジ回路と、第２ブリッジ回路と、制御回路とを備える。変圧器は、磁気結合された第１巻線及び第２巻線を有する。第１ブリッジ回路は、第１直流端子と、第１巻線と接続された第１交流端子との間に接続されて、第１直流端子の第１直流電圧及び第１交流端子の第１交流電圧の間での電力変換を実行する。第２ブリッジ回路は、第２直流端子と、第２巻線と接続された第２交流端子との間に接続されて、第２直流端子の第２直流電圧及び第２交流端子の第２交流電圧の間での電力変換を実行する。第１及び第２ブリッジ回路の各々は、並列接続された複数のスイッチングレグを含む。複数のスイッチングレグの各々は、直列接続された正極側スイッチング素子及び負極側スイッチング素子と、スナバキャパシタとを有する。スナバキャパシタは、正極側スイッチング素子及び負極側スイッチング素子の各々に対して並列接続される。制御回路は、第１及び第２ブリッジ回路内の各正極側スイッチング素子及び各負極側スイッチング素子のオンオフを制御する。制御回路は、各スイッチングレグにおいて、予め定められた長さのデッドタイムを設けた上で正極側スイッチング素子及び負極側スイッチング素子を交互にオンオフする。電力変換装置は、第１直流端子及び第２直流端子の間での電力伝送のための第１の動作モードを有する。制御回路は、第１の動作モードにおいて、第１ブリッジ回路及び第２ブリッジ回路のスイッチング位相間に送電電力を制御するための第１の位相差を設けるとともに、第１交流電圧及び第２交流電圧のうちの一方の交流電圧にゼロ電圧期間を設ける一方で、第１交流電圧及び第２交流電圧のうちの他方の交流電圧にはゼロ電圧期間が設けられないように、第１及び第２ブリッジ回路の各正極側スイッチング素子及び各負極側スイッチング素子のオンオフを制御する。第１の動作モードにおいて、ゼロ電圧期間の長さは、第１ブリッジ回路及び第２ブリッジ回路のうちの他方の交流電圧を出力するブリッジ回路の各スイッチングレグにおいて、デッドタイム中にスナバキャパシタの充放電が完了するように定められる。

本発明によれば、第１ブリッジ回路及び第２ブリッジ回路からの第１交流電圧及び第２交流電圧の一方のみにゼロ電圧期間を設けるとともに、当該ゼロ電圧期間の長さをゼロボルトスイッチングが可能となる条件に合わせて設定するので、ゼロ電圧期間長と電力伝送制御のための第１の位相差とを個別に求めることができる。この結果、制御を複雑化させることなく、ソフトスイッチング領域を拡大した電力変換が可能となる高効率な電力変換装置を提供することである。

本実施の形態１に係る電力変換装置の構成例を示す回路図である。 実施の形態１に係る電力変換装置におけるスイッチング素子のオンオフ制御の一例を説明する波形図である。 実施の形態２に係る電力変換装置におけるスイッチング素子のオンオフ制御の一例を説明する波形図である。 第１ブリッジ回路側にゼロ電圧期間を設けた際（実施の形態１）のスイッチング素子のオンオフ制御の一例を説明する第１の波形図である。 第１ブリッジ回路側にゼロ電圧期間を設けた際（実施の形態１）のスイッチング素子のオンオフ制御の一例を説明する第２の波形図である。 第２ブリッジ回路側にゼロ電圧期間を設けた際（実施の形態２）のスイッチング素子のオンオフ制御の一例を説明する第１の波形図である。 第２ブリッジ回路側にゼロ電圧期間を設けた際（実施の形態２）のスイッチング素子のオンオフ制御の一例を説明する第２の波形図である。 実施の形態３に係る電力変換装置の制御回路の構成例を説明するブロック図である。 図６に示された位相差演算部による制御処理を説明するフローチャートである。 本実施の形態に係る電力変換装置における送電電力の変化に対する電力伝送効率のシミュレーション結果を示す第１のグラフである。 本実施の形態に係る電力変換装置における送電電力の変化に対する電力伝送効率のシミュレーション結果を示す第２のグラフである。 実施の形態４に係る電力変換装置の制御回路における位相差演算部による制御処理を説明するフローチャートである。 実施の形態５に係る電力変換装置の制御回路における位相差演算部による制御処理を説明するフローチャートである。 実施の形態６に係る電力変換装置の制御回路の第１の構成例を説明するブロック図である。 実施の形態６に係る電力変換装置の制御回路の第２の構成例を説明するブロック図である。

以下に、本発明の実施の形態について、図面を参照して詳細に説明する。以下では、複数の実施の形態について説明するが、各実施の形態で説明された構成を適宜組合わせることは出願当初から予定されている。なお、図中同一または相当部分には同一符号を付してその説明は原則的に繰返さない。

実施の形態１．
図１は、本実施の形態１に係る電力変換装置の構成例を示す回路図である。尚、図１に示す構成はあくまでも一例であって、複数のブリッジ回路及び変圧器を用いてＤＣ／ＤＣ変換を行う電力変換装置であれば、後述する本実施の形態に係る制御が適用可能である。

図１を参照して、実施の形態１に係る電力変換装置１００は、第１直流端子１１と、第１ブリッジ回路１２と、第１交流端子１３と、第２直流端子２１と、第２ブリッジ回路２２と、第２交流端子２３と、変圧器４０とを備える。

第１直流端子１１は、直流電源１０と接続される。第１直流端子１１の正極側端子は、正極側の電力線ＰＬ１と接続される。第１直流端子１１の負極側端子は、負極側の電力線ＮＬ１と接続される。第１直流端子１１の正極側端子及び負極端子の間の直流電圧Ｖ１は、図示しないセンサによって検出される。

第１ブリッジ回路１２は、電力線ＰＬ１及びＮＬ１の間に接続された直流コンデンサＣｄｃ１と、半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）Ｑ１１～Ｑ１４とを有する。

スイッチング素子Ｑ１１及びＱ１２は、電力線ＰＬ１及びＮＬ１の間に直列接続されて、第１のスイッチングレグを構成する。スイッチング素子Ｑ１３及びＱ１４は、電力線ＰＬ１及びＮＬ１の間に直列接続されて、第２のスイッチングレグを構成する。並列接続された第１及び第２のスイッチングレグの中間点、即ち、スイッチング素子Ｑ１１及びＱ１２の接続ノードと、スイッチング素子Ｑ１３及びＱ１４の接続ノードとは、第１交流端子１３と接続される。第１交流端子１３は、変圧器４０の１次側巻線４１と接続される。

第２直流端子２１は、負荷２０と接続される。第２直流端子２１の正極側端子は、正極側の電力線ＰＬ２と接続される。第２直流端子２１の負極側端子は、負極側の電力線ＮＬ２と接続される。第２直流端子２１の正極側端子及び負極端子の間の直流電圧Ｖ２は、図示しないセンサによって検出される。

第２ブリッジ回路２２は、電力線ＰＬ２及びＮＬ２の間に接続された直流コンデンサＣｄｃ２と、半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）Ｑ２１～Ｑ２４とを有する。

直流コンデンサＣｄｃ１，Ｃｄｃ２には、電解コンデンサ、又は、フィルムコンデンサ等を用いることが可能である。直流コンデンサＣｄｃ１，Ｃｄｃ２には高周波の電流が流れるが、フィルムコンデンサを用いる場合には、高周波の電流による劣化を抑制することによる長寿命化を図ることができる。

スイッチング素子Ｑ２１及びＱ２２は、電力線ＰＬ２及びＮＬ２の間に直列接続されて、第３のスイッチングレグを構成する。スイッチング素子Ｑ２３及びＱ２４は、電力線ＰＬ１及びＮＬ１の間に直列接続されて、第４のスイッチングレグを構成する。並列接続された第３及び第４のスイッチングレグの中間点、即ち、スイッチング素子Ｑ２１及びＱ２２の接続ノードと、スイッチング素子Ｑ２３及びＱ２４の接続ノードとは、第２交流端子２３と接続される。第２交流端子２３は、変圧器４０の２次側巻線４２と接続される。

スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４には、例えば、ダイオードが逆並列に接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）、又は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の自己消孤機能を有した半導体スイッチング素子を適用することが可能である。各スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４は、電流容量に応じて複数の半導体スイッチング素子を並列に組み合わせて使用してもよい。スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４の各々には、スナバキャパシタＣｓが並列接続される。以下では、当該スナバキャパシタの容量値についてもＣｓと表記する。

制御回路５０は、第１ブリッジ回路の各スイッチング素子Ｑ１１～Ｑ１４のオンオフを制御するゲート信号ＳＱ１１～ＳＱ１４と、第２ブリッジ回路の各スイッチング素子Ｑ２１～Ｑ２４のオンオフを制御するゲート信号ＳＱ２１～ＳＱ２４とを生成する。

第１ブリッジ回路１２は、ゲート信号ＳＱ１１～ＳＱ１４に従ったスイッチング素子Ｑ１１～Ｑ１４のオンオフ制御により、第１直流端子１１の直流電圧Ｖ１と、第１交流端子１３の交流電圧ＶＴ１との間の直流／交流電圧変換を実行する。

第２ブリッジ回路２２は、ゲート信号ＳＱ２１～ＳＱ２４に従ったスイッチング素子Ｑ２１～Ｑ２４のオンオフ制御により、第２直流端子２１の直流電圧Ｖ２と、第２交流端子２３の交流電圧ＶＴ２との間の直流／交流電圧変換を実行する。

変圧器４０は、磁気結合された１次側巻線４１及び２次側巻線４２を有しており、１次側巻線４１及び２次側巻線４２の間は電気的に絶縁される。１次側巻線４１（巻数Ｎ１）及び２次側巻線４２（巻数Ｎ２）の巻数比をＮ（Ｎ＝Ｎ２／Ｎ１）とすると、交流電圧ＶＴ１及びＶＴ２の間には、ＶＴ２＝ＶＴ１×Ｎの関係が成立する。変圧器４０の巻数比Ｎと、直流電圧Ｖ１及びＶ２の比率が等しい場合に最も効率が良くなるため、巻数比Ｎは、直流電源１０及び負荷２０の定格電圧の比と対応させて決めることが好ましい。尚、以下の説明では、二次側の直流電圧Ｖ２は、変圧器４０の巻数比Ｎを用いた一次側換算値（Ｖ２／Ｎ）を意味するものとする。

このように、第１ブリッジ回路１２、変圧器４０、及び、第２ブリッジ回路２２により、第１直流端子１１（直流電源１０）及び第２直流端子２１（負荷２０）の間で、直流電圧Ｖ１及びＶ２のＤＣ／ＤＣ変換による電力伝送を実行することができる。

制御回路５０は、送電電力指令値Ｐｒｅｆと、直流電圧Ｖ１及びＶ２とに基づき、第１直流端子１１（直流電源１０）及び第２直流端子２１（負荷２０）の間の電力伝送量を送電電力指令値Ｐｒｅｆに従って制御するように、ゲート信号ＳＱ１１～ＳＱ１４，ＳＱ２１～ＳＱ２４を生成する。

尚、制御回路５０は、後述する制御演算機能及びゲート信号の生成機能を有する限り、演算処理装置、及び、記憶装置等のデジタル電子回路により構成されてもよいし、コンパレータ、オペアンプ、及び、差動増幅回路等のアナログ電子回路から構成されてもよい。或いは、制御回路５０は、デジタル電子回路及びアナログ電子回路の双方により構成されてもよい。

第１ブリッジ回路１２及び第２ブリッジ回路２２と変圧器４０との間には、インダクタンス要素Ｌｔが存在する。例えば、インダクタンス要素Ｌｔは、変圧器４０の漏れインダクタンスを利用して構成することが可能である。或いは、インダクタンス値を調整するために、リアクトル等の誘導素子の接続を伴ってインダクタンス要素Ｌｔを構成することも可能である。

インダクタンス要素Ｌｔの作用により、第１ブリッジ回路１２及び第２ブリッジ回路２２での電力変換において、各半導体スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４は、ソフトスイッチングであるゼロ電圧スイッチングが可能となる。ソフトスイッチングとは、スイッチング過渡期間にスイッチング素子に加わる電圧または電流を軽減し、スイッチング損失や電磁ノイズの低減を行う技術である。

各スイッチング素子Ｑ１１～Ｑ２４をソフトスイッチングによりオンオフすることで、スイッチング損失が低減可能となり、その結果、動作周波数（スイッチング周波数）を高めることによって変圧器４０の小型化が可能となる。

尚、変圧器４０を小型化するために各スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４の動作周波数を高周波化（例えば、６１Ｈｚ以上）した場合には、変圧器４０を構成する鉄心の材料を、アモルファス（非晶質）材、珪素の含有量が６．５％の珪素鋼板、又は、板厚が０．１ｍｍ程度の珪素鋼板とすることで、高周波化による損失増加を抑制することができる。

次に、実施の形態１に係る電力変換装置１００における半導体スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４のオンオフ制御について説明する。以下に説明するように、本実施の形態に係る電力変換装置１００では、第１ブリッジ回路１２及び第２ブリッジ回路２２の一方のみに特許文献１と同等のゼロ電圧期間を設けることで、制御の複雑化を回避するとともに、スイッチング素子で発生する電力損失の低減による高効率化を実現するものである。実施の形態１では、第１ブリッジ回路１２にゼロ電圧期間を設ける電力変換について説明する。

図２は、実施の形態１に係る電力変換装置におけるスイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４のオンオフ制御の一例を説明する波形図である。

図２には、位相θ［ｒａｄ］を横軸として、スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４のゲート信号ＳＱ１１～ＳＱ１４，ＳＱ２１～ＳＱ２４と、ゲート信号によって制御される変圧器４０の一次側及び二次側の交流電圧ＶＴ１及びＶＴ２と、変圧器４０を介して流れる第１ブリッジ回路１２及び第２ブリッジ回路２２を流れる交流電流ＩＬとが示される。θ＝０からθ＝２πまでの期間長が、各スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４のスイッチング周期Ｔｓｗ（スイッチング周波数の逆数）に相当する。

各ゲート信号ＳＱ１１～ＳＱ１４，ＳＱ２１～ＳＱ２４は、論理ハイレベル（以下、単に「Ｈレベル」とも称する）と、論理ローレベル（以下、単に「Ｌレベル」とも称する）との間の遷移を繰り返すパルス信号である。以下では、各スイッチング素子は、対応するゲート信号のＨレベル期間においてオンする一方で、Ｌレベル期間でオフするものとする。又、以下では、各ゲート信号の反転信号については、冒頭に“／”を付して表記する。例えば、ゲート信号／ＳＱ１２は、ゲート信号ＳＱ１２の反転信号を意味する。

各スイッチングレグにおいて、正極側のスイッチング素子（Ｑ１１，Ｑ１３，Ｑ２１，Ｑ２３）及び負極側のスイッチング素子（Ｑ１２，Ｑ１４，Ｑ２２，Ｑ２４）は、等間隔で交互にオンオフする。このため、例えば、ゲート信号ＳＱ１１と、ゲート信号／ＳＱ１２とは同一の信号で表記され、ゲート信号ＳＱ１４と、ゲート信号／ＳＱ１３とは同一の信号で表記される。

但し、図２では図示を省略しているが、実際には、各スイッチングレグで正極側及び負極側のスイッチング素子のオンオフを入れ替える際には、直流コンデンサＣｄｃ１，Ｃｄｃ２の端子間短絡を防止するために、予め定められた長さのデッドタイムＴＤが設けられる。以下では、デッドタイムの期間長についてもＴＤと表記する。当該デッドタイム中には、正極側のスイッチング素子のゲート信号、及び、負極側のスイッチング素子のゲート信号の両方がＬレベルに設定されて、正極側及び負極側のスイッチングの両方がオフ状態とされる。各スイッチングレグにおいて、このデッドタイムＴＤ中に、スイッチング素子に並列に接続されるスナバキャパシタＣｓの充放電動作が完了すると、ソフトスイッチングが実現されることになる。

図２に示されるように、実施の形態１では、第１ブリッジ回路１２において、スイッチング素子Ｑ１１，Ｑ１２のゲート信号ＳＱ１１（／ＳＱ１２）と、スイッチング素子Ｑ１３，Ｑ１４のゲート信号ＳＱ１４（／ＳＱ１３）との間には、位相差δ１が設けられる。具体的には、スイッチング素子Ｑ１１のゲート信号ＳＱ１１を基準として、スイッチング素子Ｑ１４のゲート信号ＳＱ１４に位相差δ１が設けられる。即ち、第１ブリッジ回路１２では、スイッチングレグ間で、正極側及び負極側スイッチング素子の間でオンオフが入れ替わる位相の間には、位相差δ１が設けられる。即ち、実施の形態１において、位相差δ１は「第２の位相差」の一実施例に相当する。この結果、第１ブリッジ回路１２が第１交流端子１３に出力する交流電圧ＶＴ１は、振幅Ｖ１であり、かつ、位相差δ１に対応するゼロ電圧期間を有するものとなる。

一方で、実施の形態１では、第２ブリッジ回路２２において、スイッチング素子Ｑ２１，Ｑ２２のゲート信号ＳＱ２１（／ＳＱ２２）と、スイッチング素子Ｑ２３，Ｑ２４のゲート信号ＳＱ２４（／ＳＱ２３）との間には位相差は設けられない。即ち、第２ブリッジ回路２２では、スイッチングレグ間で、正極側及び負極側スイッチング素子の間でオンオフが入れ替わる位相は同じであり、スイッチング素子Ｑ２１及びＱ２４は同じタイミングでオンオフが切り替わり、スイッチング素子Ｑ２２及びＱ２３は同じタイミングでオン／オフが切り替わる。このため、第２ブリッジ回路２２が第２交流端子２３に出力する交流電圧ＶＴ２は、振幅Ｖ２であり、かつ、ゼロ電圧期間を有していない。

第１ブリッジ回路１２のスイッチング位相と、第２ブリッジ回路２２のスイッチング位相との間には、電力伝送を制御するための位相差φが設けられる。本実施の形態では、スイッチング素子Ｑ１１のゲート信号ＳＱ１１の位相を第１ブリッジ回路１２の「スイッチング位相」と定義し、スイッチング素子Ｑ２１のゲート信号ＳＱ２１の位相を第２ブリッジ回路２２の「スイッチング位相」と定義する。

実施の形態１では、スイッチング素子Ｑ１１のゲート信号ＳＱ１１に対して、スイッチング素子Ｑ２１のゲート信号ＳＱ２１との間に位相差φ１が設けられる（φ＝φ１）。この結果、交流電圧ＶＴ１及び交流電圧ＶＴ２の間に、位相差φ１が存在することになる。実施の形態１では、位相差φ１は「第１の位相差」の一実施例に対応する。図２に示すように、φ１＜δ１とすることで、電力伝送制御のための位相差φよりも長いゼロ電圧期間を確保することができる。

ここで、位相θにおける交流電流ＩＬ（θ）を各位相で求める。図２中にあるように、ＩＬ（０）＝ＩＬ０、ＩＬ（φ１）＝ＩＬ１、ＩＬ（δ１）＝ＩＬ２、かつ、ＩＬ（π）＝ＩＬ３とする。

まず、０＜θ＜φ１の位相期間では、ＶＴ１＝０，ＶＴ２＝－Ｖ２であるため、交流電流ＩＬ（θ）は、各スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４のスイッチング周波数ｆｓｗ、及び、インダクタンス要素Ｌｔのインダクタンス値Ｌを用いて、下記の式（１）により示される。

次に、φ１＜θ＜δ１の位相期間では、ＶＴ１＝０，ＶＴ２＝Ｖ２であるため、交流電流ＩＬ（θ）は、下記の式（２）により示される。

同様に、δ１＜θ＜πの位相期間では、ＶＴ１＝Ｖ１，ＶＴ２＝Ｖ２であるため、交流電流ＩＬ（θ）は、下記の式（３）により示される。

尚、図２では、Ｖ１＞Ｖ２としたときの電流波形が示されている。本実施の形態では、直流電圧Ｖ１及び直流電圧Ｖ２（一次側換算）は、定常状態ではＶ１＝Ｖ２となることを想定しているが、図２では、制御誤差、外乱、負荷変動、又は、電源側の電力変動等によって入出力の電圧変動が発生して、過渡的にＶ１＞Ｖ２となったケースを想定するものである。

π＜θ＜２πの位相期間では、上記式（１）～（３）と極性が反転された式に従って交流電流ＩＬ（θ）は変化する。式（３）より、θ＝πのときの電流ＩＬ３について、下記の式（４）が成立する。

又、交流電流ＩＬは、周期的に変化するため、電流ＩＬ０（θ＝０）と、電流ＩＬ３（θ＝π）との間には、ＩＬ３＝－ＩＬ０の関係が成立する。このため、電流ＩＬ０について、下記の式（５）が成立する。

第１ブリッジ回路１２から第２ブリッジ回路２２への送電電力Ｐは、直流電源１０からの直流電圧Ｖ１及び交流電流ＩＬを位相θの関数として、位相θで１周期積分することによって得られる。従って、上記式（１）～（５）式を用いて、第１ブリッジ回路１２から第２ブリッジ回路２２への送電電力Ｐは、下記の式（６）によって示される。

式（６）から理解されるように、送電電力Ｐは、位相差φ１及び位相差δ１の２変数関数となっている。ここで、式（１）及び式（５）式から、θ＝φ１のときの電流ＩＬ１は、式（７）によって示される。

更に、式（２）及び式（５）から、θ＝δ１のときの電流ＩＬ２は、下記の式（８）によって示される。

式（７）から理解されるように、電流ＩＬ１は、位相差φ１には依存せず、位相差δ１のみに依存する。

ここで、スイッチングレグ間に位相差が設けられない第２ブリッジ回路２２では、θ＝φ１において、スイッチング素子Ｑ２２，Ｑ２３がターンオフ（スイッチング素子Ｑ２１，Ｑ２４がターンオン）する一方で、θ＝（π＋φ１）において、スイッチング素子Ｑ２１，Ｑ２４がターンオフ（スイッチング素子Ｑ２２，Ｑ２３がターンオン）する。従って、スイッチング損失に影響する、スイッチング素子Ｑ２１～Ｑ２４のターンオフ電流は、θ＝φ１又はθ＝π＋φ１のときの交流電流ＩＬ、即ち、電流ＩＬ１又は－ＩＬ１となるため、位相差φ１に依存しないことが理解される。

一方で、各スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４にはスナバキャパシタＣｓが並列に接続されている。従って、各スイッチング素子のターンオフ後のデッドタイムＴＤ期間中において、スナバキャパシタＣｓが充放電されて、デッドタイムＴＤよりもスナバキャパシタＣｓの充放電時間が短くなった場合に、ソフトスイッチングが達成されることになる。

ここで、スナバキャパシタＣｓの充放電をデッドタイムＴＤよりも短くするために必要な電流の限界値をＩｚｖｓとすると、電流Ｉｚｖｓは、インダクタンス要素Ｌｔに蓄えられる磁気エネルギーと、スナバキャパシタＣｓに蓄えられる静電エネルギーとの関係から求めることができる。具体的には、インダクタンス要素Ｌｔに蓄えられる磁気エネルギーが（Ｌ・Ｉｚｖｓ²／２）である一方で、スナバキャパシタＣｓに蓄えられる静電エネルギーは、スナバキャパシタＣｓがＶ１で充電される第１ブリッジ回路１２ではＣｓ・Ｖ１²／２であり、スナバキャパシタＣｓがＶ２で充電される第２ブリッジ回路２２ではＣｓ・Ｖ２²／２である。

従って、直流電圧Ｖｘ（第１ブリッジ回路１２ではＶｘ＝Ｖ１、第２ブリッジ回路２２ではＶｘ＝Ｖ２）を用いると、下記の式（９）により、電流Ｉｚｖｓを求めることが可能である。式（９）において、ソフトスイッチングが可能になる電流Ｉｚｖｓは、回路定数Ｌ，Ｃｓ及び直流電圧Ｖ１，Ｖ２（検出値）から算出することが可能である。電流Ｉｚｖｓは「ゼロボルトスイッチング電流値」を示すものである。

或いは、上記電流Ｉｚｖｓは、デッドタイムＴＤの間にスナバキャパシタＣｓを充電する電流であるので、式（９）と同様の直流電圧Ｖｘを用いて、下記の式（１０）によっても求めることができる。

式（１０）においても、電流Ｉｚｖｓは、予め設定されたデッドタイムＴＤ、回路定数Ｃｓ及び直流電圧Ｖ１，Ｖ２（検出値）から算出することが可能である。従って、式（９）又は式（１０）を用いて、ソフトスイッチングが可能になる電流Ｉｚｖｓを定めることが可能である。

或いは、式（９）及び式（１０）による算出値のうちの最大値を用いて、電流Ｉｚｖｓを設定することも可能である。このようにすると、より確実にゼロ電圧スイッチングを適用することが可能となる。

ここで、上述のように、スイッチングレグ間に位相差が設けられない第２ブリッジ回路２２におけるターンオフ電流は、式（７）で示されるＩＬ１、又は、－ＩＬ１である。従って、実施の形態１では、式（９），（１０）において、Ｖｘ＝Ｖ２として得られた電流Ｉｚｖｓを、式（７）においてＩＬ１に代入する（ＩＬ１＝Ｉｚｖｓ）ことにより、第２ブリッジ回路２２においてソフトスイッチングが達成されるための位相差δ１を求めることができる。具体的には、ＬＬ１＝Ｉｚｖｓを代入した式（７）を位相差δ１について解くことにより、下記の式（１１）を得ることができる。位相差δ１、即ち、実施の形態１でのゼロ電圧期間長を求める式（１１）は、「第１の演算式」の一実施例に相当する。

式（１１）により、位相差δ１については、直流電圧Ｖ１，Ｖ２の検出値、及び、電流Ｉｚｖｓの算出値を用いて、第２ブリッジ回路２２においてソフトスイッチングを達成するための値として算出することができる。

この結果、式（６）において、位相差δ１は、ソフトスイッチングを達成するために式（１１）で算出された定数とされるので、送電電力Ｐは、位相差φ１を変数として制御される。即ち、式（６）を位相差φ１について解いた、下記の式（１２）に対して、式（１１）により求められた位相差δ１及び直流電圧Ｖ１，Ｖ２を代入することで、送電電力Ｐに対応する位相差φ１を求めることが可能となる。位相差φ１を求める式（１２）は、「第２の演算式」の一実施例に相当する。

このように、実施の形態１に係る電力変換装置によれば、第１ブリッジ回路１２のみでスイッチングレグ間に位相差δ１が設けられる一方で、第２ブリッジ回路２２ではスイッチングレグ間に位相差を設けない制御とすることで、交流電圧ＶＴ１のみにゼロ電圧期間が設けられ、交流電圧ＶＴ２にはゼロ電圧期間が設けられない態様で、電力伝送が実行される。

上述したように、ゼロ電圧期間を制御する位相差δ１は第２ブリッジ回路２２でソフトスイッチングが実現されるために設定される一方で、第１ブリッジ回路１２及び第２ブリッジ回路２２の間の位相差φ１については、上記位相差δ１の下での送電電力Ｐを制御するように設定することができる。

この結果、特許文献１とは異なり、位相差δ１及び位相差φ１を相互に干渉させることなく設定することが可能となるため、送電電力Ｐの制御を簡単に行うことが可能となる。この際に、位相差δ１の設定により第２ブリッジ回路２２ではソフトスイッチングが実現されるため、スイッチング素子Ｑ２１～Ｑ２４で発生する電力損失を抑制して、電力変換装置１００を高効率化することが可能である。実施の形態１では、「第１の動作モード」のうちの、第１ブリッジ回路１２側にゼロ電圧期間を設けた場合の電力変換装置１００の動作を説明したことになる。

実施の形態２．
実施の形態１では、第１ブリッジ回路１２にスイッチングレグ間での位相差δ１が設けることで、第１ブリッジ回路１２が出力する交流電圧ＶＴ１にゼロ電圧期間が設けられる制御について説明した。実施の形態２では、実施の形態１とは反対に、第２ブリッジ回路２２が交流電圧ＶＴ２にゼロ電圧期間が設けられる制御について説明する。尚、実施の形態２以降においても、電力変換装置１００の回路構成は、実施の形態１（図１）と共通である。

図３は、実施の形態２に係る電力変換装置におけるスイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４のオンオフ制御の一例を説明する波形図である。図３の横軸は、図２と同様であり、図３においても、図２と同様に、ゲート信号ＳＱ１１～ＳＱ１４，ＳＱ２１～ＳＱ２４、交流電圧ＶＴ１，ＶＴ２、及び、交流電流ＩＬが示される。図３においても、表記は省略されているが、図２で説明したのと同様のデッドタイムが設けられている。

図３を参照して、実施の形態２では、第１ブリッジ回路１２において、スイッチング素子Ｑ１１，Ｑ１２のゲート信号ＳＱ１１（／ＳＱ１２）と、スイッチング素子Ｑ１３，Ｑ１４のゲート信号ＳＱ１４（／ＳＱ１３）との間には位相差は設けられない。即ち、スイッチングレグ間で、正極側及び負極側スイッチング素子の間でオンオフが入れ替わる位相は同じであり、スイッチング素子Ｑ１１及びＱ１４は同じタイミングでオンオフが切り替わり、スイッチング素子Ｑ１２及びＱ１３は同じタイミングでオン／オフが切り替わる。このため、第１ブリッジ回路１２が第１交流端子１３に出力する交流電圧ＶＴ１は、振幅Ｖ１であり、かつ、ゼロ電圧期間を有していない。

実施の形態２においても、第１ブリッジ回路１２のスイッチング位相と、第２ブリッジ回路２２のスイッチング位相との間には、電力伝送を制御するための位相差φが設けられる。実施の形態２では、スイッチング素子Ｑ１１のゲート信号ＳＱ１１に対して、スイッチング素子Ｑ２１のゲート信号ＳＱ２１に位相差φ２が設けられる（φ＝φ２）。この結果、交流電圧ＶＴ１及び交流電圧ＶＴ２の間には、位相差φ２が生じる。実施の形態２では、位相差φ２が「第１の位相差」の一実施例に対応する。

実施の形態２では、第２ブリッジ回路２２において、スイッチング素子Ｑ２１，Ｑ２２のゲート信号ＳＱ２１（／ＳＱ２２）と、スイッチング素子Ｑ２３，Ｑ２４のゲート信号ＳＱ２４（／ＳＱ２３）との間に位相差が設けられる。具体的には、実施の形態１と同様にスイッチング素子Ｑ１１のゲート信号ＳＱ１１を基準として、スイッチング素子Ｑ２４のゲート信号ＳＱ２４（／ＳＱ２３）に位相差－δ２が設けられることにより、スイッチングレグ間では、ゲート信号ＳＱ２１（／ＳＱ２２）及びゲート信号ＳＱ２４（／ＳＱ２３）の間には、位相差（φ２＋δ２）が設けられる。即ち、実施の形態２では、位相差（φ２＋δ２）が「第２の位相差」の一実施例に対応する。これにより、第２ブリッジ回路２２が第２交流端子２３に出力する交流電圧ＶＴ２は、振幅Ｖ２であり、かつ、位相差（φ２＋δ２）に対応するゼロ電圧期間を有するものとなる。

実施の形態２においても、位相θにおける交流電流ＩＬ（θ）を各位相で求める。図３中にあるように、ＩＬ（－δ２）＝ＩＬ０ａ、ＩＬ（０）＝ＩＬ１ａ、ＩＬ（φ２）＝ＩＬ２ａ、ＩＬ（π－δ２）＝ＩＬ３ａとする。

まず、－δ２＜θ＜０の位相期間では、ＶＴ１＝－Ｖ１，ＶＴ２＝０であるため、交流電流ＩＬ（θ）は、下記の式（１３）により示される。

次に、０＜θ＜φ２の位相期間では、ＶＴ１＝Ｖ１，ＶＴ２＝０であるため、交流電流ＩＬ（θ）は、下記の式（１４）により示される。

同様に、φ２＜θ＜π－δ２の位相期間では、ＶＴ１＝Ｖ１，ＶＴ２＝Ｖ２であるため、交流電流ＩＬ（θ）は、下記の式（１５）により示される。尚、図３では、Ｖ２＞Ｖ１としたときの電流波形が示されている。上述のような入出力の電圧変動が発生した過渡状態において、実施の形態１とは逆にＶ２＞Ｖ１となったケースを想定するものである。

式（１５）より、θ＝π－δ２のときの電流ＩＬ３ａについて、下記の式（１６）が成立する。

又、交流電流ＩＬは、周期的に変化するため、電流ＩＬ０ａ（θ＝－δ２）と、電流ＩＬ３ａ（θ＝π－δ２）との間には、ＩＬ３ａ＝－ＩＬ０ａの関係が成立する。このため、電流ＩＬ０ａについて、下記の式（１７）が成立する。

実施の形態２において、送電電力Ｐは、負荷２０からの直流電圧Ｖ２及び交流電流ＩＬを位相θの関数として、位相θで１周期積分することによって得られる。従って、上記式（１３）～（１７）式を用いて、第１ブリッジ回路１２から第２ブリッジ回路２２への送電電力Ｐは、下記の式（１８）によって示される。

式（１８）から理解されるように、送電電力Ｐは、位相差φ２及び位相差δ２の２変数関数となっている。ここで、式（１３）及び式（１７）式から、θ＝０のときの電流ＩＬ１ａは、式（１９）によって示される。

更に、式（１４）及び式（１７）から、θ＝φ２のときの電流ＩＬ２ａは、下記の式（２０）によって示される。

ここで、スイッチングレグ間に位相差が設けられない第１ブリッジ回路１２では、θ＝０において、スイッチング素子Ｑ１２，Ｑ１３がターンオフ（スイッチング素子Ｑ１１，Ｑ１４がターンオン）する一方で、θ＝πにおいて、スイッチング素子Ｑ１１，Ｑ１４がターンオフ（スイッチング素子Ｑ１２，Ｑ１３がターンオン）する。従って、スイッチング損失に影響する、スイッチング素子Ｑ１１～Ｑ１４のターンオフ電流は、θ＝０又はθ＝πのときの交流電流ＩＬ、即ち、電流ＩＬ１ａ又は－ＩＬ１ａとなる。

この電流ＩＬ１ａを、上述の式（９），（１０）に示した、ソフトスイッチングを実現するための電流Ｉｚｖｓとすることで、スイッチング素子Ｑ１１～Ｑ１４で発生する電力損失を抑制することができる。実施の形態２では、式（９），（１０）において、Ｖｘ＝Ｖ１として、電流Ｉｚｖｓを求めることができる。

更に、ＩＬ１ａ＝Ｉｚｖｓを代入した式（１９）をδ２について解くことで、下記の式（２１ａ）が得られる。更に、式（２１ａ）を変形すると、実施の形態２で必要なゼロ電圧期間（δ２＋φ２）を示す式（２１ｂ）が得られる。式（２１ｂ）は、「第１の演算式」の一実施例に相当する。

式（２１ｂ）の右辺は、第１ブリッジ回路１２においてソフトスイッチングを達成するためのゼロ電圧期間長として、直流電圧Ｖ１，Ｖ２（検出値）、及び、式（９），（１０）からの電流Ｉｚｖｓを代入することにより算出することができる。尚、式（２１ｂ）では、実施の形態１で位相差δ１を求める式（１１）の右辺と同様の、スイッチング周波数ｆｓｗ、インダクタンス要素Ｌｔのインダクタンス値Ｌ、電流Ｉｚｖｓ、及び、直流電圧Ｖ１，Ｖ２を用いて、ゼロ電圧期間長を算出することができる。

一方で、式（１８）を、位相差φ２によって解くように変形することで、以下の式（２２）が得られる。

ここで、式（２２）に式（２１ａ）を代入することにより、式（２３）を得ることができる。

式（２３）により、送電電力Ｐを制御するための位相差φ２について、直流電圧Ｖ１，Ｖ２（検出値）、及び、式（９），（１０）から求められる電流Ｉｚｖｓを代入することで求めることが可能となる。位相差φ２を求める式（２３）は、「第３の演算式」の一実施例に相当する。更に、式（２３）で求められた位相差φ２を、式（２１ｂ）の右辺で求められた値（ゼロ電圧期間長）から減算することで、位相差δ２を求めることが可能である。

このように、実施の形態２に係る電力変換装置によれば、第２ブリッジ回路２２のみでスイッチングレグ間に位相差（φ２＋δ２）が設けられる一方で、第１ブリッジ回路１２ではスイッチングレグ間に位相差を設けない制御とすることで、交流電圧ＶＴ２のみにゼロ電圧期間が設けられ、交流電圧ＶＴ１にはゼロ電圧期間が設けられない態様で、電力伝送が実行される。

上述したように、ゼロ電圧期間長に相当する位相差（φ２＋δ２）は第１ブリッジ回路１２でソフトスイッチングが実現されるために設定される一方で、第１ブリッジ回路１２及び第２ブリッジ回路２２の間の位相差φ２については、上記ゼロ電圧期間の下での送電電力Ｐを制御するために設定することができる。

この結果、特許文献１とは異なり、位相差δ２及び位相差φ２を相互に干渉させることなく設定することが可能となるため、送電電力Ｐの制御を簡易に行うことが可能となる。この際に、位相差δ２の調整により第１ブリッジ回路１２ではソフトスイッチングが実現されるため、スイッチング素子Ｑ１１～Ｑ１４で発生する電力損失を抑制して、電力変換装置１００を高効率化することが可能である。実施の形態２では、「第１の動作モード」のうちの、第２ブリッジ回路２２側にゼロ電圧期間を設けた場合の電力変換装置１００の動作を説明したことになる。

実施の形態３．
実施の形態１及び２では、第１ブリッジ回路１２側及び第２ブリッジ回路２２側の一方のみにゼロ電圧期間を設ける制御について説明した。実施の形態３では、第１ブリッジ回路１２及び第２ブリッジ回路２２のいずれにゼロ電圧期間を設けるかを選択する制御を説明する。

図４Ａ及び図４Ｂは、第１ブリッジ回路側（交流電圧ＶＴ１）にゼロ電圧期間を設けた際、即ち、実施の形態１に係るスイッチング素子のオンオフ制御を説明するための波形図である。

図４Ａには、Ｖ１＞Ｖ２のときの波形図が示されており、図４Ａの各波形は図２と同じである。一方で、図４Ｂには、図２とは反対にＶ１＜Ｖ２の下で、第１ブリッジ回路側（交流電圧ＶＴ１）にゼロ電圧期間を設けたときの波形図が、図４Ａと同様の表記で示される。

図４Ａでは、図２と同様に、δ１＜θ＜πの位相区間において、（Ｖ１－Ｖ２）＞０であることから交流電流ＩＬが増加している。これに対して、図４Ｂの波形図では、δ１＜θ＜πの位相区間において、（Ｖ１－Ｖ２）＜０であることから交流電流ＩＬが減少する。

図４Ｂでは、交流電流ＩＬの増減が図４Ａ（図２）とは異なる結果、電流ＩＬ０（θ＝０）、電流ＩＬ１（θ＝φ１）、電流ＩＬ２（θ＝δ１）、及び、電流ＩＬ３（θ＝π）が、実施の形態１で説明した図４Ａでの値と異なる。

特に、図４Ｂにおいて、スイッチングレグ間に位相差が設けられない第２ブリッジ回路２２のスイッチング素子Ｑ２１～Ｑ２４のターンオフタイミング（θ＝φ１，π＋φ１）での電流ＩＬ１について、図４Ａと比較して、極性は同じであるものの、絶対値が大きくなることが理解される。これにより、ターンオフ時の電力損失の増加が懸念される。

又、図４Ｂでは、スイッチングレグ間に位相差が設けられる第１ブリッジ回路１２において、スイッチング素子Ｑ１１のターンオフタイミング（θ＝π）での電流ＩＬ３、及び、スイッチング素子Ｑ１２のターンオフタイミング（θ＝０）での電流ＩＬ０の極性が、図４Ａとは反対となる。この結果、スイッチング素子Ｑ１１，Ｑ１２は、逆並列ダイオードに電流が流れている状態でターンオフされることになり、いわゆるリカバリ損失が発生するとともに、スナバキャパシタＣｓを充放電できないため、スナバキャパシタＣｓの蓄電エネルギがスイッチング素子で消費される。これらにより、図４Ｂでは、図４Ａと比較して、第１ブリッジ回路１２及び第２ブリッジ回路２２の双方で、スイッチング素子のオンオフに伴う電力損失の増加が懸念される。

従って、直流電圧Ｖ１，Ｖ２の間に、Ｖ１＞Ｖ２が成立する場合には、実施の形態１で説明したように、第１ブリッジ回路１２にスイッチングレグ間に位相差を設けて、交流電圧ＶＴ１にゼロ電圧期間を設けることが好ましい。

図５Ａ及び図５Ｂは、第２ブリッジ回路側（交流電圧ＶＴ２）にゼロ電圧期間を設けた際、即ち、実施の形態２に係るスイッチング素子のオンオフ制御を説明するための波形図である。

図５Ａには、Ｖ１＞Ｖ２のときの波形図が示されており、図５Ｂには、Ｖ２＞Ｖ１のときの波形図が示される。図５Ｂの各波形は図３と同じである。一方で、図５Ａには、図３とは反対にＶ１＞Ｖ２の下で第２ブリッジ回路側（交流電圧ＶＴ２）にゼロ電圧期間を設けたときの波形図が、図５Ｂと同様の表記で示される。

図５Ｂでは、図３と同様に、φ２＜θ＜π－δ２の位相区間において、（Ｖ１－Ｖ２）＜０であることから交流電流ＩＬが減少している。これに対して、図５Ａの波形図では、φ２＜θ＜π－δ２の位相区間において、（Ｖ１－Ｖ２）＞０であることから交流電流ＩＬが増加する。

この結果、図５Ａでは、交流電流ＩＬの増減は図５Ｂ（図３）とは異なる結果、電流ＩＬ０ａ（θ＝－δ２）、電流ＩＬ１ａ（θ＝０）、電流ＩＬ２ａ（θ＝φ２）、及び、電流ＩＬ３ａ（θ＝π－δ２）が、実施の形態２で説明した図５Ｂでの値と異なる。

特に、図５Ａにおいて、スイッチングレグ間に位相差が設けられない第１ブリッジ回路１２のスイッチング素子Ｑ１１～Ｑ１４のターンオフタイミング（θ＝０，π）での電流ＩＬ１ａについて、図５Ｂと比較して、極性は同じであるものの、絶対値が大きくなることが理解される。これにより、ターンオフ時の電力損失の増加が懸念される。

又、図５Ａでは、スイッチングレグ間に位相差が設けられる第２ブリッジ回路２２において、スイッチング素子Ｑ２１のターンオフタイミング（θ＝φ２）での電流Ｉ２ａ、及び、スイッチング素子Ｑ２２のターンオフタイミング（θ＝π＋δ２）での電流－ＩＬ０ａの極性が、図５Ｂとは反対となる。この結果、スイッチング素子Ｑ２１，Ｑ２２は、逆並列ダイオードに電流が流れている状態でターンオフされる。これにより、図４Ｂでのスイッチング素子Ｑ１１，Ｑ１２と同様に、スイッチング素子Ｑ２１，Ｑ２２での電力損失が増加する。これらにより、図５Ａでは、図５Ｂと比較して、第１ブリッジ回路１２及び第２ブリッジ回路２２の双方で、スイッチング素子のオンオフに伴う電力損失の増加が懸念される。

従って、直流電圧Ｖ１，Ｖ２の間に、Ｖ２＞Ｖ１が成立する場合には、実施の形態２で説明したように、第２ブリッジ回路２２にスイッチングレグ間に位相差を設けて、交流電圧ＶＴ２にゼロ電圧期間を設けることが好ましい。

これらの知見から、実施の形態３に係る電力変換装置では、直流電圧Ｖ１及びＶ２の比較に基づいて、第１ブリッジ回路１２及び第２ブリッジ回路２２を制御する。

図６は、実施の形態３に係る電力変換装置の制御回路の構成例を説明するブロック図である。

図６を参照して、実施の形態３において、制御回路５０は、位相差演算部５１と、ゲート信号生成部５２とを含む。位相差演算部５１には、送電電力Ｐの目標値である送電電力指令値Ｐｒｅｆと、図示しないセンサによる直流電圧Ｖ１及びＶ２の検出値が入力される。ゲート信号生成部５２は、第１ブリッジ回路信号生成部５２１と、第２ブリッジ回路信号生成部５２２とを有する。第１ブリッジ回路信号生成部５２１は、第１ブリッジ回路１２へのゲート信号ＳＱ１１～ＳＱ１４を生成する。第２ブリッジ回路信号生成部５２２は、第２ブリッジ回路２２へのゲート信号ＳＱ２１～ＳＱ２４を生成する。

図７は、位相差演算部５１による制御処理を説明するフローチャートである。
図７のフローチャートに示される制御処理は、制御回路５０を構成するデジタル電子回路及び／又はアナログ電子回路によるハードウェア及び／又はソフトウェアによって実行することが可能である。

図７を参照して、位相差演算部５１は、ステップ（以下、単に「Ｓ」と表記する）１１０により、直流電圧Ｖ１及びＶ２が一致するか否かを、両者の検出値の比較により判定する。Ｖ１≠Ｖ２のとき（Ｓ１１０のＹＥＳ判定時）には、更にＳ１２０により、直流電圧Ｖ１及びＶ２の検出値の高低が判定される。上述のように、各ステップの制御処理では、直流電圧Ｖ２の検出値の一次側換算値が用いられる。

位相差演算部５１は、Ｖ１＞Ｖ２のとき（Ｓ１２０のＹＥＳ判定時）には、Ｓ１５０により、位相差φ１及びδ１を算出する。一方で、第２ブリッジ回路２２側ではゼロ電圧期間を設けないために、位相差δ２＝φ２（ここでは、φ２＝φ１により設定可能）に設定される。Ｓ１５０では、実施の形態１での式（１１），（１２）に、直流電圧Ｖ１，Ｖ２の検出値、電流Ｉｚｖｓ（式（９），（１０））、及び、Ｐ＝Ｐｒｅｆを代入することにより、位相差φ１及びδ１を算出することができる。

これにより、Ｖ１＞Ｖ２のときには、実施の形態１と同様に、第１ブリッジ回路１２のスイッチングレグ間に位相差δ１が設けられて、交流電圧ＶＴ１にゼロ電圧期間（δ１）が設けられる。これにより、Ｖ１＞Ｖ２のときには、図４Ｂの波形ではなく、図４Ａの波形に従って電力変換装置１００が動作するので、第１ブリッジ回路１２及び第２ブリッジ回路２２の双方で電力損失を抑制することができる。

これに対して、位相差演算部５１は、Ｖ２＞Ｖ１のとき（Ｓ１２０のＮＯ判定時）には、Ｓ１６０により、位相差φ２及びδ２を算出する一方で、位相差δ１＝０に設定する。Ｓ１６０では、実施の形態２での式（２１ｂ），（２３）に、直流電圧Ｖ１，Ｖ２の検出値、電流Ｉｚｖｓ（式（９），（１０））、及び、Ｐ＝Ｐｒｅｆを代入することにより、位相差φ２及びδ２を算出することができる。

これにより、Ｖ２＞Ｖ１のときには、実施の形態２と同様に、第２ブリッジ回路２２のスイッチングレグ間に位相差（φ２＋δ２）が設けられて、交流電圧ＶＴ２にゼロ電圧期間（φ２＋δ２）が設けられる。これにより、Ｖ２＞Ｖ１のときには、図５Ａの波形ではなく、図５Ｂの波形に従って電力変換装置１００が動作するので、第１ブリッジ回路１２及び第２ブリッジ回路２２の双方で電力損失を抑制することができる。

一方で、位相差演算部５１は、Ｖ１＝Ｖ２のとき（Ｓ１１０のＮＯ判定時）には、第１ブリッジ回路１２及び第２ブリッジ回路２２の両方にゼロ電圧期間を設けない通常動作を実行する。通常動作は「第２の動作モード］に対応する。

通常動作では、第１ブリッジ回路１２及び第２ブリッジ回路２２において、位相差δ１＝０，δ２＝φ２とされる。従って、第１ブリッジ回路１２では、図３と同様に、スイッチング素子Ｑ１１及びＱ１４は同じタイミングでオンオフが切り替わり、スイッチング素子Ｑ１２及びＱ１３は同じタイミングでオン／オフが切り替わる。このため、交流電圧ＶＴ１は、図３と同様に、振幅Ｖ１であり、かつ、ゼロ電圧期間を有していない波形となる。

同様に、第２ブリッジ回路２２では、図２と同様に、スイッチング素子Ｑ２１及びＱ２４は同じタイミングでオンオフが切り替わり、スイッチング素子Ｑ２２及びＱ２３は同じタイミングでオン／オフが切り替わる。このため、交流電圧ＶＴ２は、図２と同様に、振幅Ｖ２であり、かつ、ゼロ電圧期間を有していない波形となる。

通常動作では、スイッチング素子Ｑ１１のゲート信号ＳＱ１１に対して、スイッチング素子Ｑ２１のゲート信号ＳＱ２１に位相差φ０が設けられる（φ＝φ０）。この結果、交流電圧ＶＴ１及び交流電圧ＶＴ２の間には、位相差φ０が生じる。通常動作では、位相差φ０が「第１の位相差」の一実施例に対応する。通常動作における送電電力Ｐは、下記の式（２４）によって制御される。

従って、Ｓ１７０では、式（２４）を位相差φ０によって解いた下記の式（２５）に、Ｐ＝Ｐｒｅｆ、及び、直流電圧Ｖ１，Ｖ２の検出値を代入することによって、送電電力制御のための位相差φ０を算出することができる。位相差φ０は、通常動作（第２の動作モード）における「第１の位相差」に対応する。

この結果、位相差演算部５１は、Ｓ１５０～Ｓ１７０により、伝送電力制御のための位相差φ（位相差φ０、φ１、又は、φ２）、及び、位相差δ１，δ２を算出することができる。

再び図６を参照して、位相差演算部５１は、位相差δ１を第１ブリッジ回路信号生成部５２１に送出するとともに、電力伝送制御のための位相差φ（φ０、φ１、又は、φ２）及び、位相差δ２を第２ブリッジ回路信号生成部５２２へ送出する。

第１ブリッジ回路信号生成部５２１は、ゲート信号ＳＱ１１（／ＳＱ１２）を基準位相に従って生成するとともに、ゲート信号ＳＱ１１（／ＳＱ１２）に対して位相差δ１を有するようにゲート信号ＳＱ１４（／ＳＱ１３）を生成する。

第２ブリッジ回路信号生成部５２２は、基準位相のゲート信号ＳＱ１１（／ＳＱ１２）に対して、位相差φ（φ０、φ１、又は、φ２）を有するように、ゲート信号ＳＱ２１（／ＳＱ２２）を生成する。更に、第２ブリッジ回路信号生成部５２２は、基準位相のゲート信号ＳＱ１１（／ＳＱ１２）に対して位相差δ２を有するように、ゲート信号ＳＱ２４（／ＳＱ２３）を生成する。

この結果、送電電力制御のための位相差φ（φ０、φ１、又は、φ２）が交流電圧ＶＴ１及びＶＴ２の間に設けられ、かつ、位相差δ１≠０、又は、δ２≠φのときには、ゼロ電圧期間が交流電圧ＶＴ１及びＶＴ２の一方に設けられるように、ゲート信号ＳＱ１１～ＳＱ１４，ＳＱ２１～ＳＱ２４を生成することができる。

このように、実施の形態３に係る電力変換装置によれば、直流電圧Ｖ１，Ｖ２の状態に応じて、交流電圧ＶＴ１，ＶＴ２へのゼロ電圧期間の設定を適切に切り替えることにより、スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４での電力損失を低減することによって、電力変換装置１００を高効率化することが可能となる。

実施の形態４．
実施の形態１～３では、ゼロ電圧期間を設けることによる第１ブリッジ回路１２及び第２ブリッジ回路２２での電力損失低減によって、電力変換装置１００を高効率化した。一方で、ゼロ電圧期間は、電力伝送制御のための位相差φ１，φ２よりも長く設定されるため、電力伝送の際の力率が低下することが懸念される。従って、厳密には、力率低下によるデメリットと、第１ブリッジ回路１２及び第２ブリッジ回路２２での電力損失低減のメリットとのバランスを考慮する必要がある。

図８及び図９には、電力変換装置１００における送電電力を変化させた下での電力伝送のシミュレーション結果が示される。

図８及び図９の横軸には、送電電力がｐｕ単位で示され、縦軸には、電力伝送の効率のシミュレーション値が示される。効率は、直流電源１０からの入力電力に対する、電力変換装置１００での損失電力が減算された実際の送電電力の比によって示される。

図８には、Ｖ１＞Ｖ２のときのシミュレーション結果が示され、図９には、Ｖ２＞Ｖ１のときのシミュレーション結果が示される。

図８を参照して、図中の実線には、Ｖ１＞Ｖ２のときに、実施の形態１に従って、式（１１），（１２）によって算出された位相差δ１を用いて、交流電圧ＶＴ１にゼロ電圧期間を設けた際のシミュレーション結果が示される。これに対して、図中の点線には、Ｖ１＞Ｖ２のときに、交流電圧ＶＴ１及びＶＴ２の両方にゼロ電圧期間を設けない通常動作でのシミュレーション結果が示される。

図８のシミュレーションでは、Ｐ≦０．７ｐｕの領域では、ゼロ電圧期間を設けた方（実線）が、通常動作（点線）よりも効率が高くなる。一方で、Ｐ＞０．７ｐｕの領域では、ゼロ電圧期間を設けた方（実線）が、通常動作（点線）よりも効率が低くなっている。

図９を参照して、図中の実線には、Ｖ２＞Ｖ１のときに、実施の形態２に従って、式（２１ｂ），（２３）によって算出された位相差δ２を用いて、交流電圧ＶＴ２にゼロ電圧期間（φ２＋δ２）を設けた際のシミュレーション結果が示される。これに対して、図中の点線には、Ｖ２＞Ｖ１のときに、交流電圧ＶＴ１及びＶＴ２の両方にゼロ電圧期間を設けない通常動作でのシミュレーション結果が示される。

図９のシミュレーションでは、Ｐ≦０．７ｐｕの領域では、ゼロ電圧期間を設けた方（実線）が、通常動作（点線）よりも効率が高くなる。一方で、Ｐ＞０．７ｐｕの領域では、ゼロ電圧期間を設けた方（実線）が、通常動作（点線）よりも効率が低くなっている。

図８及び図９を通じて、送電電力が大きい領域（図８及び図９の例では、Ｐ＞０．７ｐｕ）では、ゼロ電圧期間を設けることによって効率が却って低下している。これは、力率低下の影響により、同一の送電電力に対する交流電流ＩＬの振幅が大きくなった結果、ターンオフ電流の絶対値が大きくなることで、第１ブリッジ回路１２及び第２ブリッジ回路２２のスイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４での電力損失が増加するためと考えられる。

即ち、送電電力が大きい領域では、ゼロ電圧期間を設ける電力損失の低減よりも、力率低下による電力損失の増大の方が大きくなるため、通常動作を適用した方が、電力変換装置１００を高効率で動作させることができる。

一方で、送電電力が小さい領域（図８及び図９の例では、Ｐ≦０．７ｐｕ）では、ゼロ電圧期間を設けることで力率が低下しても交流電流ＩＬがそれ程増加しないので、ゼロ電圧期間を設けることによるスイッチング損失の低減効果により、電力変換装置１００を高効率で動作させることができる。

従って、実施の形態４に係る電力変換装置では、伝送電力に応じて、第１ブリッジ回路１２及び第２ブリッジ回路２２にゼロ電圧期間を設けるかを選択する制御を実行する。尚、図８及び図９における境界値０．７ｐｕは、今回のシミュレーション結果での一例であり、回路条件等により変化するものであるが、同様のシミュレーション又は実機試験等によって予め求めることが可能である。

実施の形態４においても、制御回路５０の構成は、実施の形態３（図６）と同様とすることができる。実施の形態４では、位相差演算部５１による制御処理が、実施の形態３（図７）とは異なる。

図１０は、実施の形態４に係る電力変換装置の制御回路における位相差演算部による制御処理を説明するフローチャートである。図１０のフローチャートに示される制御処理についても、制御回路５０を構成するデジタル電子回路及び／又はアナログ電子回路によるハードウェア及び／又はソフトウェアによって実行することが可能である。

図１０を参照して、位相差演算部５１（制御回路５０）は、Ｖ１≠Ｖ２のとき（Ｓ１１０のＹＥＳ判定時）には、Ｓ１１５により、送電電力を予め定められた境界値Ｐｌｉｍと比較する。境界値Ｐｌｉｍは、図８及び図９における０．７ｐｕに相当し、上述のようにシミュレーション又は実機試験等に従って予め設定される。例えば、Ｓ１１５では、送電電力指令値Ｐｒｅｆと境界値Ｐｌｉｍとが比較される。

位相差演算部５１（制御回路５０）は、Ｐｒｅｆ＜Ｐｌｉｍのとき（Ｓ１１５のＹＥＳ判定時）には、図７と同様のＳ１２０，Ｓ１５０，Ｓ１６０により、位相差φ１又はφ２、及び、位相差δ１，δ２を算出する。これにより、実施の形態３と同様に、直流電圧Ｖ１及びＶ２の高低に応じて、交流電圧ＶＴ１及びＶＴ２のいずれにゼロ電圧期間を設けるかが制御される。

これに対して、位相差演算部５１（制御回路５０）は、Ｐｒｅｆ≧Ｐｌｉｍのとき（Ｓ１１５のＮＯ判定時）には、Ｖ１＝Ｖ２のとき（Ｓ１１０のＮＯ判定時）と同様に、図７と同様のＳ１７０により、位相差φ０を算出するとともに、位相差δ１＝０，δ２＝φ０に設定する。この結果、図８及び図９でのＰ＞０．７ｐｕの送電電力Ｐが大きい領域では、交流電圧ＶＴ１及びＶＴ２の両方にゼロ電圧期間が設けられない通常動作によって、電力変換装置１００を動作させることができる。

このように、実施の形態４に係る電力変換装置によれば、送電電力に応じて、交流電圧ＶＴ１，ＶＴ２にゼロ電圧期間を設けるか否かを適切に切り替えることにより、電力変換装置１００を高効率化することが可能となる。

実施の形態５．
実施の形態３～４では、直流電圧Ｖ１，Ｖ２の状態に応じて、交流電圧ＶＴ１，ＶＴ２へのゼロ電圧期間の設定を適切に切り替える制御を説明した。しかしながら、電圧検出誤差によって、例えば、実際はＶ１＜Ｖ２であるのに対して、検出値からＶ１＞Ｖ２と判断して、第１ブリッジ回路１２側（交流電圧ＶＴ１）にゼロ電圧期間を設けると、図４Ｂで説明したように、スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４での電力損失が増大することが懸念される。従って、実施の形態５では、直流電圧Ｖ１及びＶ２の検出誤差による誤動作防止のための制御を説明する。

実施の形態４においても、制御回路５０の構成は、実施の形態３（図６）と同様とすることができる。実施の形態４では、位相差演算部５１による制御処理が、実施の形態３又は４（図１０）とは異なる。

図１１は、実施の形態５に係る電力変換装置の制御回路における位相差演算部による制御処理を説明するフローチャートである。図１１のフローチャートに示される制御処理についても、制御回路５０を構成するデジタル電子回路及び／又はアナログ電子回路によるハードウェア及び／又はソフトウェアによって実行することが可能である。

図１１を参照して、位相差演算部５１（制御回路５０）は、図７及び図１０でのＳ１１０に代えて、Ｓ１０５により、直流電圧Ｖ１及びＶ２の検出値を比較する。Ｓ１０５では、直流電圧Ｖ１及びＶ２（検出値）の電圧差の絶対値（｜Ｖ１－Ｖ２｜）が、予め定められた判定値ΔＶと比較される。判定値ΔＶは、電力変換装置１００の設計時点において、想定される動作条件下における試験結果等を反映して予め設定することができる。

位相差演算部５１（制御回路５０）は、｜Ｖ１－Ｖ２｜≦ΔＶのとき（Ｓ１０５のＮＯ判定時）には、図７及び図１０と同様のＳ１７０により、図７及び図１０でのＳ１１０のＮＯ判定時と同様に、通常動作のための位相差φ０を算出するとともに、位相差δ１＝０，δ２＝φ０に設定する。この結果、直流電圧Ｖ１及びＶ２の検出値の差が小さい場合には、交流電圧ＶＴ１及びＶＴ２の両方にゼロ電圧期間が設けられない通常動作によって、電力変換装置１００を動作させることができる。

一方で、位相差演算部５１（制御回路５０）は、｜Ｖ１－Ｖ２｜＞ΔＶのとき（Ｓ１０５のＹＥＳ判定時）には、図１０と同様のＳ１１５～Ｓ１６０により、位相差φ１又はφ２，及び、位相差δ１，δ２を算出する。実施の形態３及び４と同様に、直流電圧Ｖ１及びＶ２の高低に応じて、交流電圧ＶＴ１及びＶＴ２のいずれにゼロ電圧期間を設けるかが制御される。

尚、図１１では、図１０（実施の形態４）の制御処理において、Ｓ１１０をＳ１０５に置換する制御処理を説明したが、実施の形態５では、実施の形態３に係る制御処理（図７の制御処理）のＳ１１０をＳ１０５に置換することも可能である。

このように、実施の形態５に係る電力変換装置によれば、検出誤差の影響によって直流電圧Ｖ１及びＶ２の高低を誤判断する可能性がある状態では、交流電圧ＶＴ１及びＶＴ２の両方にゼロ電圧期間が設けられない態様で、電力変換装置１００を動作させることができる。この結果、検出誤差に起因して直流電圧Ｖ１及びＶ２の高低を実際とは逆に判断して、図４Ｂ及び図５Ａで説明したような電力損失が増大する誤動作を防止することが可能である。

実施の形態６．
実施の形態１～５では、制御回路５０の位相差演算部５１により、検出した直流電圧Ｖ１，Ｖ２と送電電力指令値Ｐｒｅｆとに基づき、式（１１），（１２）による演算、式（２１ｂ），（２３）による演算、又は、式（２５）による演算を実行する構成を例示した。実施の形態６では、位相差演算部５１での演算負荷を軽減するために、位相差φ０～φ２及び位相差δ１，δ２を求める処理の少なくとも一部に参照テーブルを用いる構成例を説明する。

図１２は、実施の形態６に係る電力変換装置の制御回路の第１の構成例を説明するブロック図である。

図１２を参照して、実施の形態６に係る第１の例では、制御回路５０は、参照テーブル５５と、図６と同様のゲート信号生成部５２とを含む。

参照テーブル５５は、検出した直流電圧Ｖ１，Ｖ２と、送電電力指令値Ｐｒｅｆを引数として、図６の位相差演算部５１と同様に、位相差φ０～φ２のうちのいずれか、及び、位相差δ１，δ２を出力するように構成される。

上述したように、図７、図１０及び図１１の処理において、Ｓ１５０～Ｓ１７０の各々では、式（１１），（１２）、式（２１ｂ），（２３）、又は、式（２５）に従って、検出した直流電圧Ｖ１，Ｖ２、及び、送電電力指令値Ｐｒｅｆを用いて、位相差φ（φ０～φ２のいずれか）、及び、位相差δ１，δ２が求められる。

更に、図７、図１０及び図１１の処理において、Ｓ１５０～Ｓ１７０の選択についても、直流電圧Ｖ１，Ｖ２、又は、直流電圧Ｖ１，Ｖ２及び送電電力指令値Ｐｒｅｆに基づいて実行されている。従って、直流電圧Ｖ１、直流電圧Ｖ２、及び、送電電力指令値Ｐｒｅｆの組み合わせによる三次元の領域で、Ｓ１５０、Ｓ１６０、及び、Ｓ１７０のいずれが選択されるかを区別することが可能である。

この結果、直流電圧Ｖ１、直流電圧Ｖ２、及び、送電電力指令値Ｐｒｅｆを引数として、図７、図１０及び図１１の処理でのＳ１５０～Ｓ１７０の選択を伴って、位相差φ０～φ２のうちのいずれか、及び、位相差δ１，δ２を算出するように、参照テーブル５５を構成することが可能である。例えば、Ｓ１５０が選択されるような、直流電圧Ｖ１、直流電圧Ｖ２、及び、送電電力指令値Ｐｒｅｆの領域に対しては、式（１１），（１２）に従う位相差φ１，δ１及び位相差δ２（δ２＝φ２）をテーブル値として予め格納することが可能である。同様に、Ｓ１６０が選択される領域に対して、式（２１ｂ），（２３）に従う位相差φ２，δ２（δ１＝０）をテーブル値として予め格納し、Ｓ１７０が選択される領域に対して、式（２５）に従う位相差φ０、並びに、位相差δ１及びδ２（δ１＝０，δ２＝φ０）をテーブル値として予め格納することが可能である。

このようにして、参照テーブル５５は、検出した直流電圧Ｖ１，Ｖ２と、送電電力指令値Ｐｒｅｆとの入力に対して、図６の位相差演算部５１と同様に、位相差δ１を第１ブリッジ回路信号生成部５２１に送出するとともに、電力伝送制御のための位相差φ（位相差φ０、φ１、又は、φ２）、及び、位相差δ２を第２ブリッジ回路信号生成部５２２へ送出することができる。

この結果、第１ブリッジ回路信号生成部５２１及び第２ブリッジ回路信号生成部５２２によって、図６で説明したのと同様に、スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４のゲート信号ＳＱ１１～ＳＱ１４，ＳＱ２１～ＳＱ２４を生成することができる。

このような構成とすることで、制御回路５０における演算負荷を軽減することが可能となり、制御回路５０の簡素化が可能となる。

図１３は、実施の形態６に係る電力変換装置の制御回路の第２の構成例を説明するブロック図である。

図１３を参照して、実施の形態６に係る第２の構成例では、制御回路５０は、位相差演算部５６と、参照テーブル５８ａ，５８ｂと、図６と同様のゲート信号生成部５２とを含む。第１の構成例では、位相差演算部５１（図６）の全機能をテーブル化したため、参照テーブル５５の容量が大型化することが懸念される。従って、第２の構成例では、図６の位相差演算部５１の機能の一部をテーブル化するものである。

参照テーブル５８ａは、図７、図１０及び図１１のＳ１５０による処理の一部として、第１ブリッジ回路１２にゼロ電圧期間を設けるとき、即ち、実施の形態１でのゼロ電圧期間長を求めるように構成される。具体的には、参照テーブル５８ａは、検出した直流電圧Ｖ１，Ｖ２と、送電電力指令値Ｐｒｅｆを引数として、式（１１）に従った位相差δ１の値を予め格納するように構成される。

参照テーブル５８ｂは、図７、図１０及び図１１のＳ１６０による処理の一部として、第２ブリッジ回路２２にゼロ電圧期間を設けるとき、即ち、実施の形態２でのゼロ電圧期間長を求めるように構成される。具体的には、参照テーブル５８ｂは、検出した直流電圧Ｖ１，Ｖ２と、送電電力指令値Ｐｒｅｆを引数として、式（２１ｂ）に従った位相差（φ２＋δ２）の値を予め格納するように構成される。

位相差演算部５６は、図７、図１０及び図１１でのＳ１５０～Ｓ１７０を選択する処理、Ｓ１５０の残りの処理、Ｓ１６０の残りの処理、並びに、Ｓ１７０の処理を実行するように構成される。

Ｓ１５０が選択される状態では、位相差演算部５６は、式（１２）に従った演算によって位相差φ１を算出するとともに、位相差δ２＝φ１に設定する。Ｓ１７０が選択される状態では、位相差演算部５６は、式（２５）に従った演算によって位相差φ０を算出するとともに、位相差δ１＝０、かつ、位相差δ２＝φ０に設定する。

更に、位相差演算部５６は、Ｓ１６０が選択される状態では、式（２３）に従った演算によって位相差φ２を算出するとともに、位相差δ１＝０に設定する。更に、参照テーブル５８ｂからのゼロ電圧期間長（φ２＋δ２）から、算出した位相差φ２を減算することによって、位相差δ２を算出することができる。

この結果、位相差演算部５６及び参照テーブル５８ａ，５８ｂの組み合わせによって、図６の位相差演算部５１と同様の機能を実現して、位相差φ（φ０、φ１、又は、φ２）、及び、位相差δ１，δ２を算出することができる。

従って、図６と同様に、第１ブリッジ回路信号生成部５２１及び第２ブリッジ回路信号生成部５２２によって、スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４のゲート信号ＳＱ１１～ＳＱ１４，ＳＱ２１～ＳＱ２４を生成することができる。

このような構成とすることで、演算負荷の軽減、及び、テーブル容量の増大抑制を均衡させて、制御回路５０を簡素化することが可能である。

尚、本実施の形態では、直流電源１０から負荷２０への電力伝送、即ち、第１ブリッジ回路１２から第２ブリッジ回路２２への電力伝送について説明したが、回路の対称性から明らかなように、上記と反対方向、即ち、第２ブリッジ回路２２から第１ブリッジ回路１２への電力伝送においても同様の制御が可能である。具体的には、第１ブリッジ回路１２のスイッチング素子のゲート信号と、第２のスイッチング素子とのゲート信号との間の位相の遅れ及び進みを反転することで、反対方向の電力伝送を同様に制御することが可能となる。

要は、変圧器４０の一次側及び二次側の各々にブリッジ回路が接続される対称な構成において、送電側を一次側、受電側を二次側として本実施の形態で説明した制御を適用することにより、双方向の電力伝送に対応することが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１０ 直流電源、１１ 第１直流端子、１２ 第１ブリッジ回路、１３ 第１交流端子、２０ 負荷、２１ 第２直流端子、２２ 第２ブリッジ回路、２３ 第２交流端子、４０ 変圧器、４１ １次側巻線（変圧器）、４２ ２次側巻線（変圧器）、５０ 制御回路、５１，５６ 位相差演算部、５２ ゲート信号生成部、５５，５８ａ，５８ｂ 参照テーブル、１００ 電力変換装置、５２１ 第１ブリッジ回路信号生成部、５２２ 第２ブリッジ回路信号生成部、Ｃｄｃ１，Ｃｄｃ２ 直流コンデンサ、Ｃｓ スナバキャパシタ、ＩＬ 交流電流（変圧器）、Ｌｔ インダクタンス要素、ＮＬ１，ＮＬ２，ＰＬ１，ＰＬ２ 電力線、Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４ 半導体スイッチング素子、ＳＱ１１～ＳＱ１４，ＳＱ２１～ＳＱ２４ ゲート信号（半導体スイッチング素子）、Ｖ１ 第１直流電圧、Ｖ２ 第２直流電圧、ＶＴ１ 第１交流電圧、ＶＴ２ 第２交流電圧。

Claims (12)

1. 第１直流端子及び第２直流端子を有する電力変換装置であって、
   磁気結合された第１巻線及び第２巻線を有する変圧器と、
   前記第１直流端子と、前記第１巻線と接続された第１交流端子との間に接続されて、前記第１直流端子の第１直流電圧及び前記第１交流端子の第１交流電圧の間での電力変換を実行する第１ブリッジ回路と、
   前記第２直流端子と、前記第２巻線と接続された第２交流端子との間に接続されて、前記第２直流端子の第２直流電圧及び前記第２交流端子の第２交流電圧の間での電力変換を実行する第２ブリッジ回路とを備え、
   前記第１及び第２ブリッジ回路の各々は、
   並列接続された複数のスイッチングレグを含み、
   前記複数のスイッチングレグの各々は、
   直列接続された正極側スイッチング素子及び負極側スイッチング素子と、
   前記正極側スイッチング素子及び前記負極側スイッチング素子の各々に対して並列接続されたスナバキャパシタとを有し、
   前記第１及び第２ブリッジ回路内の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御する制御回路をさらに備え、
   前記制御回路は、各前記スイッチングレグにおいて、予め定められた長さのデッドタイムを設けた上で前記正極側スイッチング素子及び前記負極側スイッチング素子を交互にオンオフし、
   前記電力変換装置は、前記第１直流端子及び前記第２直流端子の間での電力伝送のための第１の動作モードを有し、
   前記制御回路は、前記第１の動作モードにおいて、前記第１ブリッジ回路及び前記第２ブリッジ回路のスイッチング位相間に送電電力を制御するための第１の位相差を設けるとともに、前記第１交流電圧及び前記第２交流電圧のうちの一方の交流電圧にゼロ電圧期間を設ける一方で、前記第１交流電圧及び前記第２交流電圧のうちの他方の交流電圧には前記ゼロ電圧期間が設けられないように、前記第１及び第２ブリッジ回路の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御し、
   前記第１の動作モードにおいて、前記ゼロ電圧期間の長さは、前記第１及び第２ブリッジ回路のうちの前記他方の交流電圧を出力するブリッジ回路の各前記スイッチングレグにおいて、前記デッドタイム中に前記スナバキャパシタの充放電が完了するように定められ、
   前記制御回路は、前記第１の動作モードにおいて、前記変圧器と前記第１ブリッジ回路又は前記第２ブリッジ回路間のインダクタンス要素のインダクタンス値と、前記スナバキャパシタの容量値と、前記第２直流電圧の前記第１巻線側の換算値又は前記第１直流電圧とを用いて、前記デッドタイム中に前記スナバキャパシタの充放電が完了するための第１の電流値をゼロボルトスイッチング電流値として求めるとともに、
   当該ゼロボルトスイッチング電流値、前記正極側スイッチング素子及び前記負極側スイッチング素子のスイッチング周波数、前記第１直流電圧、前記第２直流電圧の前記第１巻線側の換算値、並びに、前記インダクタンス値を含む、予め定められた第１の演算式に従って、前記ゼロ電圧期間の長さを設定する、電力変換装置。
2. 前記制御回路は、前記第１の動作モードにおいて、前記デッドタイムと、前記スナバキャパシタの容量値と、前記第２直流電圧の前記第１巻線側の換算値又は前記第１直流電圧とを用いて、前記デッドタイム中に前記スナバキャパシタの充放電が完了するための第２の電流値を求めるとともに、
   前記第１の電流値及び前記第２の電流値のうちの電流最大値を前記ゼロボルトスイッチング電流値として前記第１の演算式に入力して、前記ゼロ電圧期間の長さを設定する、請求項１記載の電力変換装置。
3. 第１直流端子及び第２直流端子を有する電力変換装置であって、
   磁気結合された第１巻線及び第２巻線を有する変圧器と、
   前記第１直流端子と、前記第１巻線と接続された第１交流端子との間に接続されて、前記第１直流端子の第１直流電圧及び前記第１交流端子の第１交流電圧の間での電力変換を実行する第１ブリッジ回路と、
   前記第２直流端子と、前記第２巻線と接続された第２交流端子との間に接続されて、前記第２直流端子の第２直流電圧及び前記第２交流端子の第２交流電圧の間での電力変換を実行する第２ブリッジ回路とを備え、
   前記第１及び第２ブリッジ回路の各々は、
   並列接続された複数のスイッチングレグを含み、
   前記複数のスイッチングレグの各々は、
   直列接続された正極側スイッチング素子及び負極側スイッチング素子と、
   前記正極側スイッチング素子及び前記負極側スイッチング素子の各々に対して並列接続されたスナバキャパシタとを有し、
   前記第１及び第２ブリッジ回路内の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御する制御回路をさらに備え、
   前記制御回路は、各前記スイッチングレグにおいて、予め定められた長さのデッドタイムを設けた上で前記正極側スイッチング素子及び前記負極側スイッチング素子を交互にオンオフし、
   前記電力変換装置は、前記第１直流端子及び前記第２直流端子の間での電力伝送のための第１の動作モードを有し、
   前記制御回路は、前記第１の動作モードにおいて、前記第１ブリッジ回路及び前記第２ブリッジ回路のスイッチング位相間に送電電力を制御するための第１の位相差を設けるとともに、前記第１交流電圧及び前記第２交流電圧のうちの一方の交流電圧にゼロ電圧期間を設ける一方で、前記第１交流電圧及び前記第２交流電圧のうちの他方の交流電圧には前記ゼロ電圧期間が設けられないように、前記第１及び第２ブリッジ回路の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御し、
   前記第１の動作モードにおいて、前記ゼロ電圧期間の長さは、前記第１及び第２ブリッジ回路のうちの前記他方の交流電圧を出力するブリッジ回路の各前記スイッチングレグにおいて、前記デッドタイム中に前記スナバキャパシタの充放電が完了するように定められ、
   前記制御回路は、前記第１の動作モードにおいて、前記デッドタイムと、前記スナバキャパシタの容量値と、前記第２直流電圧の前記第１巻線側の換算値又は前記第１直流電圧とを用いて、前記デッドタイム中に前記スナバキャパシタの充放電が完了するための第２の電流値をゼロボルトスイッチング電流値として求めるとともに、
   当該ゼロボルトスイッチング電流値、前記正極側スイッチング素子及び前記負極側スイッチング素子のスイッチング周波数、前記第１直流電圧、前記第２直流電圧の前記第１巻線側の換算値、並びに、前記変圧器と前記第１ブリッジ回路又は前記第２ブリッジ回路間のインダクタンス要素のインダクタンス値を含む、予め定められた第１の演算式に従って、前記ゼロ電圧期間の長さを設定する、電力変換装置。
4. 前記制御回路は、前記第１の動作モードにおいて、前記第１及び第２ブリッジ回路のうちの前記一方の交流電圧を出力する一方のブリッジ回路において、前記複数のスイッチングレグの間で、前記正極側スイッチング素子及び前記負極側スイッチング素子のオンオフが入れ替わるオンオフ位相に第２の位相差を設けるとともに、前記第１及び第２ブリッジ回路のうちの前記他方の交流電圧を出力する他方のブリッジ回路において、前記複数のスイッチングレグの間で前記オンオフ位相が同じとなるように、前記第１及び第２ブリッジ回路の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御し、
   前記第２の位相差は、前記ゼロ電圧期間の長さに従って設定される、請求項１～３のいずれか１項に記載の電力変換装置。
5. 前記制御回路は、前記第１の動作モードにおいて、前記第１直流電圧の検出値が前記第２直流電圧の検出値の前記第１巻線側の換算値よりも高い場合には、前記第１交流電圧に前記ゼロ電圧期間を設ける一方で、前記第２交流電圧には前記ゼロ電圧期間を設けないように前記第１及び第２ブリッジ回路の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御する、請求項１～４のいずれか１項に記載の電力変換装置。
6. 前記制御回路は、前記第１の動作モードにおいて、前記第１直流電圧の検出値が前記第２直流電圧の検出値の前記第１巻線側の換算値よりも低い場合には、前記第２交流電圧に前記ゼロ電圧期間を設ける一方で、前記第１交流電圧には前記ゼロ電圧期間を設けないように前記第１及び第２ブリッジ回路の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御する、請求項１～４のいずれか１項に記載の電力変換装置。
7. 前記第１直流端子及び前記第２直流端子の間での電力伝送において第２の動作モードをさらに有し、
   前記制御回路は、前記第２の動作モードにおいて、前記第１直流端子及び前記第２直流端子の間での電力伝送において、前記第１交流電圧及び前記第２交流電圧の両方に前記ゼロ電圧期間を設けることなく、前記第１交流電圧及び前記第２交流電圧の間に前記第１の位相差を設けるように、前記第１及び第２ブリッジ回路の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御し、
   前記制御回路は、前記送電電力が予め定められた境界値より高い場合には前記第２の動作モードを適用する一方で、前記送電電力が前記境界値より低い場合には前記第１の動作モードを適用する、請求項１～６のいずれか１項に記載の電力変換装置。
8. 前記電力変換装置は、前記第１直流端子及び前記第２直流端子の間での電力伝送において第２の動作モードをさらに有し、
   前記制御回路は、前記第２の動作モードにおいて、前記第１直流端子及び前記第２直流端子の間での電力伝送において、前記第１交流電圧及び前記第２交流電圧の両方に前記ゼロ電圧期間を設けることなく、前記第１交流電圧及び前記第２交流電圧の間に前記第１の位相差を設けるように、前記第１及び第２ブリッジ回路の各前記正極側スイッチング素子及び各前記負極側スイッチング素子のオンオフを制御し、
   前記制御回路は、前記第１直流電圧の検出値と、前記第２直流電圧の検出値の前記第１巻線側の換算値との差の絶対値が予め定められた判定値よりも小さい場合には、前記第２の動作モードを適用する一方で、前記絶対値が前記判定値よりも大きい場合には前記第１の動作モードを適用する、請求項１～６のいずれか１項に記載の電力変換装置。
9. 前記制御回路は、前記送電電力が予め定められた境界値より高い場合には前記第２の動作モードを適用する一方で、前記送電電力が前記境界値より低い場合には優先的に前記第１の動作モードを適用する、請求項８記載の電力変換装置。
10. 前記制御回路は、前記第１の動作モードにおいて、前記第１交流電圧に前記ゼロ電圧期間を設ける場合には、前記スイッチング周波数、前記送電電力、前記第１直流電圧、前記第２直流電圧の前記第１巻線側の換算値、並びに、設定された前記ゼロ電圧期間の長さを用いた、予め定められた第２の演算式に従って、前記第１の位相差を算出する、請求項１～９のいずれか１項に記載の電力変換装置。
11. 前記制御回路は、前記第１の動作モードにおいて、前記第２交流電圧に前記ゼロ電圧期間を設ける場合には、前記スイッチング周波数、前記送電電力、前記第１直流電圧、前記第２直流電圧の前記第１巻線側の換算値、前記インダクタンス値、並びに、前記ゼロボルトスイッチング電流値を用いた、予め定められた第３の演算式に従って、前記第１の位相差を算出する、請求項１～９のいずれか１項に記載の電力変換装置。
12. 前記制御回路は、前記ゼロ電圧期間の長さ、及び、前記第１の位相差を求める処理の少なくとも一部を、前記第１直流電圧、前記第２直流電圧の前記第１巻線側の換算値、及び、前記送電電力の指令値を引数とする、予め作成されたテーブルの参照によって実行する、請求項１～１１のいずれか１項に記載の電力変換装置。

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