JP7201066B2

JP7201066B2 - 半導体装置

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Publication number: JP7201066B2
Application number: JP2021501589A
Authority: JP
Inventors: 裕章市川
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2019-02-18
Filing date: 2019-12-06
Publication date: 2023-01-10
Anticipated expiration: 2039-12-06
Also published as: JP2023024670A; DE112019003336T5; CN112514066A; JP7447979B2; US11456244B2; JPWO2020170553A1; US20210143093A1; CN112514066B; WO2020170553A1

Description

本発明は、半導体装置に関する。

半導体装置は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）、ＳＢＤ（Schottky Barrier Diode）等の半導体素子を含んでいる。このような半導体装置は、上記の半導体素子を含む、複数の半導体ユニットと当該複数の半導体ユニットが配置された放熱板とを有している。このような半導体装置が所望の機能を発揮することができる（例えば、特許文献１参照）。

電力変換装置は、例えば、ＩＧＢＴ及びＦＷＤが基板上に配置されて実現される（例えば、特許文献２参照）。この際、基板の面積を有効に利用するために、チップサイズが異なるＩＧＢＴ及びＦＷＤを基板の中央部に配置し、さらに、ＩＧＢＴ及びＦＷＤを上下交互に配置している。

米国特許第５５２７６２０号明細書特開２０１８－１２５４９４号公報

上記のようなチップサイズが異なるＩＧＢＴ及びＦＷＤを限られた基板の領域内に効率よく配置するためには、それらを一部分にまとまるように配置して無駄な領域を抑える必要がある。そして、基板に対して外部端子及び接続配線の配置の最適化も考慮する必要がある。このため、ＩＧＢＴ及びＦＷＤは必然的に基板の中央部に配置することになる。しかしながら、ＩＧＢＴ及びＦＷＤが中央部（一か所）に集中して配置される基板の当該中央部で発熱が集中してしまう。このため、半導体装置の定格電流等が影響を受けて、半導体装置の特性を伸ばすことが難しくなるおそれがある。

本発明は、このような点に鑑みてなされたものであり、熱集中を防止することができる半導体装置を提供することを目的とする。

本発明の一観点によれば、平面視で凹形状を成す第１回路パターンと、平面視で前記第１回路パターンの窪みからなる第１配置領域に少なくとも一部が配置された第２回路パターンと、裏面に第１正極電極を、おもて面に、第１制御電極及び第１配線部材により前記第２回路パターンと電気的に接続される第１負極電極をそれぞれ備え、前記第１配置領域を挟んで前記第１回路パターンにそれぞれの前記第１正極電極が配置され、前記第１制御電極が、前記窪みの開口方向または前記開口方向の反対側をそれぞれ向いており、前記開口方向と垂直に一列を成している第１半導体チップと、前記第１配置領域とともに前記第１回路パターンを挟み、前記第１半導体チップが配置された前記第１回路パターンの領域の片側に隣接して配置された第５回路パターンと、前記第１制御電極を前記第１配置領域を跨いでそれぞれ接続するとともに前記第５回路パターンを接続する第１制御配線部材と、を備える第１アーム部、を有する半導体装置が提供される。

開示の技術によれば、熱集中を防止することができ、半導体装置の特性を向上することができる。

本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

第１の実施の形態の半導体装置に含まれるアーム部を説明するための図である。第２の実施の形態の半導体装置の平面図である。第２の実施の形態の半導体装置の断面図である。第２の実施の形態の半導体装置で構成される回路構成図である。第２の実施の形態の半導体装置における電流の流れを説明するための図である。参考のための半導体装置及び半導体装置における電流の流れを説明するための図である。

［第１の実施の形態］
以下、図面を参照して、第１の実施の形態の半導体装置に含まれるアーム部について、図１を用いて説明する。図１は、第１の実施の形態の半導体装置に含まれるアーム部を説明するための図である。第１の実施の形態の半導体装置１は、図１に示す、アーム部２を備えている。アーム部２は、積層基板３と積層基板３上に配置された第１半導体チップ６，７とを有している。第１半導体チップ６，７は、裏面に第１正極電極（図示を省略）を、おもて面に第１負極電極６ｂ，７ｂ及び第１制御電極６ａ，７ａをそれぞれ備える。このような第１半導体チップ６，７は、例えば、パワーＭＯＳＦＥＴ、または、ＲＣ（Reverse-Conducting）－ＩＧＢＴを適用することができる。ＲＣ－ＩＧＢＴは、ＩＧＢＴとＦＷＤが１チップ内に含まれたものである。

積層基板３はさらに基板４と基板４のおもて面に形成された第１回路パターン５ａ及び第２回路パターン５ｂとを備えている。第１回路パターン５ａは、平面視で凹形状を成している。第１回路パターン５ａは、第１半導体チップ６，７の裏面に形成された第１正極電極が配置される。すなわち、第１回路パターン５ａは、平面視で、Ｕ字型を成している。第１回路パターン５ａの内側には、凹形状の窪み部からなり、図１の破線で示される第１配置領域５ａ１を有する。なお、第１回路パターン５ａは凹状を成している。このため、第１半導体チップ６，７が第１回路パターン５ａに、第１配置領域５ａ１を挟んでそれぞれ配置されている。

第２回路パターン５ｂは、少なくとも一部が第１配置領域５ａ１に配置され、第１回路パターン５ａに少なくとも一部が挟まれている。また、第２回路パターン５ｂは、第１配置領域５ａ１において第１配線部材８ｂ，８ｃの一方の端部と接続される。第１配線部材８ｂ，８ｃの他方の端部は、第１半導体チップ６，７の第１負極電極６ｂ，７ｂと接続される。そのため、第２回路パターン５ｂは、第１配置領域５ａ１において接続された第１配線部材８ｂ，８ｃにより第１負極電極６ｂ，７ｂと電気的に接続される。なお、第１回路パターン５ａ及び第２回路パターン５ｂは、導電性部材により構成されている。また、配線部材８ｂ，８ｃ（並びに後述する配線部材８ａ，８ｄ，８ｅ）は、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。

このような半導体装置１のアーム部２に、例えば、配線部材８ａから流れ込んだ電流は、第１回路パターン５ａを第１半導体チップ６，７の双方向に分岐してそれぞれ流れる。すると、第１回路パターン５ａを導電した電流が第１半導体チップ６，７の裏面の第１正極電極に流れ込み、第１半導体チップ６，７のおもて面の第１負極電極６ｂ，７ｂから出力電流が出力される。第１半導体チップ６，７から出力された出力電流は、配線部材８ｂ，８ｃを経由して第２回路パターン５ｂに流れ込む。なお、この際、第１半導体チップ６，７の第１制御電極６ａ，７ａには配線部材８ｅを経由して所定のタイミングで制御信号が入力されている。このようにして、第２回路パターン５ｂに流れ込んだ出力電流は、配線部材８ｄによりアーム部２の外部に出力される。

この際、半導体装置１が備えるアーム部２では、電流を出力する第１半導体チップ６，７は駆動するに伴って発熱する。しかし、第１回路パターン５ａは、平面視で凹形状を成し、第１回路パターン５ａの窪みに第２回路パターン５ｂが配置されている。そのため、積層基板３の外周部に第１回路パターン５ａが配置され、積層基板３の中央部に第２回路パターン５ｂが配置される。このような第１回路パターン５ａに配置される第１半導体チップ６，７は、積層基板３の中央部に配置されておらず、積層基板３の外周部に位置することになる。このため、積層基板３における一か所における発熱の集中を抑制して、発熱を分散でき、放熱性が向上する。また、第１半導体チップ６，７から出力される出力電流を積層基板３の中央部の第２回路パターン５ｂに集約している。このため、第１半導体チップ６，７の第１制御電極６ａ，７ａに対する制御電圧が均等となり、第１半導体チップ６，７間でバランスよく第１半導体チップ６，７を駆動することができる。したがって、このようなアーム部２を含む半導体装置１の特性の低下を抑制することができるようになる。

［第２の実施の形態］
第２の実施の形態では、第１の実施の形態の半導体装置についてより具体的に説明する。まず、半導体装置について図２及び図３を用いて説明する。図２は、第２の実施の形態の半導体装置の平面図であり、図３は、第２の実施の形態の半導体装置の断面図である。なお、図３（Ａ）は、図２における一点鎖線Ｘ１－Ｘ１の、図３（Ｂ）は、図２における一点鎖線Ｘ２－Ｘ２のそれぞれの断面図である。

半導体装置１０は、第１アーム部２０と第２アーム部３０とを有する。半導体装置１０は、第１アーム部２０及び第２アーム部３０により上下アーム部が形成されている。なお、第１アーム部２０及び第２アーム部３０はボンディングワイヤ２７ａ，２７ｇにより電気的に接続されている。さらに、半導体装置１０は、放熱基板（図示を省略）とケース４０とを有している。放熱基板は、第１アーム部２０及び第２アーム部３０がはんだ（図示を省略）を介して配置されている。ケース４０は、放熱基板上に配置され、第１アーム部２０及び第２アーム部３０を取り囲む。また、ケース４０と第１アーム部２０及び第２アーム部３０とはボンディングワイヤ２７ｆ，３７ａ，３７ｈで電気的に接続されている。なお、本実施の形態では、各部の電気的接続に用いられるボンディングワイヤは簡単のために１本のみで示している。実際には、１本ではなく複数本のボンディングワイヤにより接続されてもよい。また、ボンディングワイヤに代わり、板状のリードフレームまたは薄帯状のリボン等の配線部材を用いてもよい。

第１アーム部２０は、セラミック回路基板２１とセラミック回路基板２１のおもて面に設けられた半導体チップ２５，２６とを有している。さらに、このようなセラミック回路基板２１がはんだまたは銀ろう等（図示を省略）を介して放熱基板上に配置されている。

半導体チップ２５，２６（第１半導体チップ）は、シリコンから構成されている。このような半導体チップ２５，２６は、ＩＧＢＴとＦＷＤが１チップ内に構成されたＲＣ－ＩＧＢＴのスイッチング素子を含んでいる。ＲＣ－ＩＧＢＴチップは、ＩＧＢＴとＦＷＤとが逆並列で接続された回路が構成されている。また、半導体チップ２５，２６は、炭化シリコンから構成されている。このような半導体チップ２５，２６は、ボディダイオードが等価的に内蔵されたＭＯＳＦＥＴからなるスイッチング素子を含んでいる。半導体チップ２５，２６は、例えば、裏面に主電極としてコレクタ電極（正極電極、ＭＯＳＦＥＴではドレイン電極）を、おもて面に、ゲート電極２５ａ，２６ａ（制御電極）及び主電極としてエミッタ電極２５ｂ，２６ｂ（負極電極、ＭＯＳＦＥＴではソース電極）をそれぞれ備えている。また、半導体チップ２５，２６は、ゲート電極２５ａ，２６ａがおもて面の側部の中央に、エミッタ電極２５ｂ，２６ｂが中央部にそれぞれ設けられている。なお、裏面のコレクタ電極については図示を省略している。なお、半導体装置１０は、ＲＣ－ＩＧＢＴあるいは炭化シリコンで構成されたＭＯＳＦＥＴからなるスイッチング素子を用いることで、並列にダイオード素子を接続する必要がない。そのため、ＲＣ－ＩＧＢＴあるいは炭化シリコンで構成されたＭＯＳＦＥＴからなるスイッチング素子は、後述する凹形状を成す回路パターン２３ａ，３３ａ上に配置するのに好適である。

セラミック回路基板２１は、絶縁板２２と絶縁板２２の裏面に形成された金属板２４とを有している。さらに、セラミック回路基板２１は、絶縁板２２のおもて面に形成された回路パターン２３ａ～２３ｄをそれぞれ有している。絶縁板２２は、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウム、窒化珪素等の高熱伝導性のセラミックスにより構成されている。金属板２４は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等の金属により構成されている。回路パターン２３ａ～２３ｄは、導電性に優れた銅あるいは銅合金等の金属により構成されている。そして、回路パターン２３ａ～２３ｄは、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により表面に形成してもよい。具体的には、ニッケルの他に、ニッケル－リン合金、ニッケル－ボロン合金等がある。また、回路パターン２３ａ～２３ｄの厚さは、例えば、０．１ｍｍ以上、１ｍｍ以下である。このような構成を有するセラミック回路基板２１として、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Brazed）基板を用いることができる。セラミック回路基板２１は、半導体チップ２５，２６で発生した熱を回路パターン２３ａ、絶縁板２２及び金属板２４を介して、放熱基板側に伝導させることができる。なお、セラミック回路基板２１は一例であって、金属ベース基板や、ダイパッドが形成されたリードフレームであってもよい。

回路パターン２３ａ（第１回路パターン）は、第１アーム部２０のコレクタパターンを構成する。回路パターン２３ａは、半導体チップ２５，２６の裏面に形成されたコレクタ電極がはんだを介して接合されている。このような回路パターン２３ａは、平面視で凹形状を成す。回路パターン２３ａの内側には、凹形状の窪み部からなり、図２の破線で示される配置領域２３ａ１（第１配置領域）を有する。回路パターン２３ａは、平面視でＵ字型を成してもよい。回路パターン２３ａには、半導体チップ２５，２６が配置領域２３ａ１を挟んで分かれて、配置領域２３ａ１に沿ってそれぞれ一列ずつ配列されている。なお、半導体チップ２５，２６は、ゲート電極２５ａ，２６ａが一列を成すように配置されている。さらに、ゲート電極２５ａ同士が対向し、ゲート電極２６ａ同士が対向している。なお、このような半導体チップ２５，２６は、３つ以上でも構わない。

回路パターン２３ｂ（第２回路パターン）は、第１アーム部２０のエミッタパターンを構成する。回路パターン２３ｂは、配置領域２３ａ１を有する。配置領域２３ａ１は、半導体チップ２５，２６のエミッタ電極２５ｂ，２６ｂとボンディングワイヤ２７ｂ，２７ｃ，２７ｄ，２７ｅにより接続される。このような回路パターン２３ｂは、図２の平面視において、Ｌ字型を成している。すなわち、回路パターン２３ｂは、第１部分と第２部分とを有する。第１部分は、配置領域２３ａ１内に配置される。第２部分は、配置領域２３ａ１外で第１部分の端部から配置領域２３ａ１の延伸方向に対して直角方向（図２中下側）に延伸する。なお、回路パターン２３ｂは、図２の平面視で、Ｔ字型を成してもよい。すなわち、回路パターン２３ｂの第２部分が、配置領域２３ａ１外で第１部分の端部から配置領域２３ａ１の延伸方向に対して直交方向（図２中上下）に延伸してもよい。

回路パターン２３ｃ，２３ｄは、それぞれ第１アーム部２０のセンスエミッタパターン及びゲートパターンを構成する。回路パターン２３ｃ，２３ｄ（第５回路パターン）は、配置領域２３ａ１と回路パターン２３ａを挟み、回路パターン２３ａに隣接して配置されている。すなわち、回路パターン２３ｃ，２３ｄは、平面視で回路パターン２３ａの凹形状の開口部の開口方向に対して垂直方向に離間する辺に平行に、回路パターン２３ａに隣接して配置されている。また、回路パターン２３ｃ，２３ｄは、配置領域２３ａ１の対向する２辺に平行に、回路パターン２３ａに隣接して配置されている。なお、図２では、回路パターン２３ｃ，２３ｄは、回路パターン２３ａの図２中下側に配置している。回路パターン２３ｃ，２３ｄは、この場合に限らず、必要によっては、回路パターン２３ａの図２中上側に配置してもよい。また、回路パターン２３ｃ，２３ｄは、省スペースのために絶縁板２２の辺に沿って細長く延伸して構成されている。回路パターン２３ｃは、ボンディングワイヤ２７ｊにより、半導体チップ２５のエミッタ電極２５ｂと接続されている。回路パターン２３ｄは、ボンディングワイヤ２７ｈ，２７ｉにより、半導体チップ２５，２６のゲート電極２５ａ，２６ａとそれぞれ接続されている。

第２アーム部３０は、セラミック回路基板３１とセラミック回路基板３１のおもて面に設けられた半導体チップ３５，３６とを有している。また、このようなセラミック回路基板３１がはんだまたは銀ろう等（図示を省略）を介して放熱基板上に配置される。なお、第２アーム部３０の各構成は、平面視で第１アーム部２０の各構成に対して半導体装置１０の中心点を基準とした略点対称となるように配置されている。

半導体チップ３５，３６（第２半導体チップ）は、半導体チップ２５，２６と同様に、シリコンから構成されている。半導体チップ３５，３６もまた、ＩＧＢＴとＦＷＤが１チップ内に構成されたＲＣ－ＩＧＢＴのスイッチング素子を含んでいる。また、半導体チップ３５，３６は、炭化シリコンから構成されている。半導体チップ３５，３６もまた、ＭＯＳＦＥＴからなるスイッチング素子を含んでいる。したがって、半導体チップ３５，３６も裏面に主電極としてコレクタ電極（正極電極、ＭＯＳＦＥＴではドレイン電極）を、おもて面に、ゲート電極３５ａ，３６ａ（制御電極）及び主電極としてエミッタ電極３５ｂ，３６ｂ（負極電極、ＭＯＳＦＥＴではソース電極）をそれぞれ備えている。また、半導体チップ３５，３６は、ゲート電極３５ａ，３６ａがおもて面の側部の中央に、エミッタ電極３５ｂ，３６ｂが中央部にそれぞれ設けられている。なお、裏面のコレクタ電極については図示を省略している。

セラミック回路基板３１は、絶縁板３２と絶縁板３２の裏面に形成された金属板３４とを有している。さらに、セラミック回路基板３１は、絶縁板３２のおもて面に形成された回路パターン３３ａ～３３ｅをそれぞれ有している。絶縁板３２は、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウム、窒化珪素等の高熱伝導性のセラミックスにより構成されている。金属板３４は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等の金属により構成されている。回路パターン３３ａ～３３ｅは、導電性に優れた銅あるいは銅合金等の金属により構成されている。そして、回路パターン３３ａ～３３ｅは、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により表面に形成してもよい。具体的には、ニッケルの他に、ニッケル－リン合金、ニッケル－ボロン合金等がある。また、回路パターン３３ａ～３３ｅの厚さは、例えば、０．１ｍｍ以上、１ｍｍ以下である。このような構成を有するセラミック回路基板３１として、例えば、ＤＣＢ基板、ＡＭＢ基板を用いることができる。セラミック回路基板３１は、半導体チップ３５，３６で発生した熱を回路パターン３３ａ、絶縁板３２及び金属板３４を介して、放熱基板側に伝導させることができる。なお、セラミック回路基板３１は一例であって、金属ベース基板や、ダイパッドが形成されたリードフレームであってもよい。

回路パターン３３ａ（第３回路パターン）は、第２アーム部３０のコレクタパターンを構成する。回路パターン３３ａは、半導体チップ３５，３６の裏面に形成されたコレクタ電極がはんだを介して接合されている。このような回路パターン３３ａは、平面視で凹形状を成す。回路パターン３３ａの内側には、凹形状の窪み部からなり、図２の破線で示される配置領域３３ａ１（第２配置領域）を有する。さらに、回路パターン３３ａは、回路パターン２３ａの配置領域２３ａ１側と配置領域３３ａ１側とが対向して、回路パターン２３ａに隣接している。すなわち、第１アーム部２０の回路パターン２３ａと第２アーム部３０の回路パターン３３ａは、それぞれの窪みを対向させて隣接している。回路パターン３３ａには、半導体チップ３５，３６が配置領域３３ａ１を挟んで分かれてそれぞれ一列ずつ配列されている。なお、半導体チップ３５，３６は、ゲート電極３５ａ，３６ａが一列を成すように配置されている。さらに、ゲート電極３５ａ同士が対向し、ゲート電極３６ａ同士が対向している。なお、このような半導体チップ３５，３６は、３つ以上でも構わない。

回路パターン３３ｂ（第４回路パターン）は、第２アーム部３０のエミッタパターンを構成する。回路パターン３３ｂは、配置領域３３ａ１を有する。配置領域３３ａ１は、半導体チップ３５，３６のエミッタ電極３５ｂ，３６ｂとボンディングワイヤ３７ｂ，３７ｃ，３７ｄ，３７ｅにより接続されている。このような回路パターン３３ｂは、図２の平面視において、Ｌ字型を成している。すなわち、回路パターン３３ｂは、配置領域３３ａ１全面に配置される領域と当該領域に図２中上側に直交する領域とを含んでいる。回路パターン３３ｂは、回路パターン２３ａとボンディングワイヤ２７ａにより電気的に接続されている。このような回路パターン３３ｂは、図２の平面視において、Ｌ字型を成している。すなわち、回路パターン３３ｂは、第３部分と第４部分とを有する。第３部分は、配置領域３３ａ１内に配置される。第４部分は、配置領域３３ａ１外で第３部分の端部から配置領域３３ａ１の延伸方向に対して、回路パターン２３ｂの図２中下側に延伸する第２部分に対して反対側の直角方向に延伸する。なお、回路パターン３３ｂは、図２の平面視で、Ｔ字型を成してもよい。すなわち、回路パターン３３ｂの第４部分が、配置領域３３ａ１外で第３部分の端部から配置領域３３ａ１の延伸方向に対して直交方向（図２中上下）に延伸してもよい。

回路パターン３３ｃ，３３ｄは、それぞれ第２アーム部３０のセンスエミッタパターン及びゲートパターンを構成する。回路パターン３３ｃ，３３ｄ（第６回路パターン）は、配置領域３３ａ１と回路パターン３３ａを挟み、回路パターン３３ａに隣接して配置されている。さらに、回路パターン３３ｃ，３３ｄは、回路パターン２３ｃ，２３ｄに対して半導体装置１０の中心点を基準とした点対称の位置に配置されている。なお、この場合には、回路パターン３３ｃ，３３ｄは、回路パターン３３ａの図２中上側に配置している。回路パターン３３ｃ，３３ｄは、この場合に限らず、回路パターン２３ｃ，２３ｄの位置によっては、回路パターン３３ａの図２中下側でもよい。また、回路パターン３３ｃ，３３ｄは、省スペースのために絶縁板３２の辺に沿って細長く延伸して構成されている。回路パターン３３ｃは、ボンディングワイヤ３７ｉにより、半導体チップ３６のエミッタ電極３６ｂと接続されている。回路パターン３３ｄは、ボンディングワイヤ３７ｆ，３７ｇにより、半導体チップ３５，３６のゲート電極３５ａ，３６ａとそれぞれ接続されている。回路パターン３３ｅは、回路パターン３３ａの配置領域３３ａ１の反対側に回路パターン３３ａに隣接して（図２中下側）配置されている。また、回路パターン３３ｅは、回路パターン２３ｂとボンディングワイヤ２７ｇにより電気的に接続されている。

ケース４０は、既述の通り、放熱基板上に配置され、平面視で矩形状を成す筐体４１を備えている。このようなケース４０の筐体４１は四方を囲む箱型を成している。筐体４１内には、上記で説明した第１アーム部２０及び第２アーム部３０が収納される収納領域４２が形成されている。また、筐体４１の図２中左右両端に外部端子部４３～４５がそれぞれ形成されている。外部端子部４３は、筐体４１に収納された第２アーム部３０の回路パターン３３ａとボンディングワイヤ３７ａにより電気的に接続されている。外部端子部４４は、筐体４１に収納された第１アーム部２０の回路パターン２３ａとボンディングワイヤ２７ｆにより電気的に接続されている。外部端子部４５は、筐体４１に収納された第２アーム部３０の回路パターン３３ｅとボンディングワイヤ３７ｈにより電気的に接続されている。したがって、外部端子部４３には正極が、外部端子部４５には負極がそれぞれ接続されて、外部端子部４４から出力が得られる。なお、ケース４０には、図示はしていないものの、筐体４１の長手方向の両側部側に制御信号が入力される制御端子を備えている。当該制御端子が回路パターン２３ｃ，３３ｃにそれぞれ電気的に接続されている。このようなケース４０は、例えば、外部端子部４３～４５を含み、熱可塑性樹脂を用いた射出成形により構成されている。このような樹脂として、ポリフェニレンサルファイド（ＰＰＳ）、ポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリブチレンサクシネート（ＰＢＳ）樹脂、ポリアミド（ＰＡ）樹脂、または、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂等がある。

なお、上記で説明したボンディングワイヤ２７ａ～２７ｊ，３７ａ～３７ｉは、導電性に優れたアルミニウム、銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。また、これらの径は、１００μｍ以上、１ｍｍ以下であることが好ましい。また、図示を省略する放熱基板は、熱伝導性に優れた、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成されている。また、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により放熱基板の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル－リン合金、ニッケル－ボロン合金等がある。このような放熱基板には、外部機器に対して取り付けの際に用いられる取り付け孔、第１アーム部２０及び第２アーム部３０に対して電流を入出力するためのコンタクト領域等が適宜形成されている。

また、このような半導体装置１０の放熱基板の裏面に冷却器（図示を省略）を取り付けてもよい。この際、冷却器は、金属酸化物のフィラーが混入されたシリコーン等のサーマルグリースを介して取りつけられる。これにより、半導体装置１０の放熱性を向上させることも可能である。この場合の冷却器は、例えば、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等により構成されている。また、冷却器として、フィン、または、複数のフィンから構成されるヒートシンク並びに水冷による冷却装置等を適用することができる。また、放熱基板は、このような冷却器と一体的に構成されてもよい。その場合は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成される。そして、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により冷却器と一体化された放熱基板の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル－リン合金、ニッケル－ボロン合金等がある。

次に、このような半導体装置１０で実現される回路構成について図４を用いて説明する。図４は、第２の実施の形態の半導体装置で構成される回路構成図である。半導体装置１０は、このように半導体チップ２５，２６，３５，３６と回路パターン２３ａ～２３ｄ，３３ａ～３３ｅとボンディングワイヤ２７ａ～２７ｊ，３７ａ～３７ｉとにより、図４に示されるインバータ回路が構成される。

半導体装置１０は、Ｃ１端子（外部端子部４３に対応）とＥ２端子（外部端子部４５に対応）とＥ１Ｃ２端子（外部端子部４４に対応）とを備えている。そして、入力Ｐ端子であるＣ１端子に、外部電源の高電位端子を接続し、入力Ｎ端子であるＥ２端子に、外部電源の低電位端子を接続する。そして、半導体装置１０の出力Ｕ端子であるＥ１Ｃ２端子に負荷（図示を省略）を接続する。これにより、半導体装置１０は、インバータとして機能する。

このような構成を有する半導体装置１０は、例えば、各外部端子部４３～４５に外部接続端子（図示を省略）を接合して、筐体４１の収納領域４２の第１アーム部２０及び第２アーム部３０を封止部材で封止してもよい。この場合の封止部材は、例えば、エポキシ樹脂、フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂を用いることができる。

次に、このような半導体装置１０を動作させるために電流を入力した場合について図５を用いて説明する。図５は、第２の実施の形態の半導体装置における電流の流れを説明するための図である。なお、図５に示す半導体装置１０は、図４に示したものである。但し、図５では半導体装置１０における電流の流れを太線で示す矢印で表している。なお、破線の矢印は、半導体チップ３５，３６が配置されている、回路パターン３３ａの領域での電流の流れを表している。

このような半導体装置１０において、外部端子部４３から入力された電流は、ボンディングワイヤ３７ａを経由して回路パターン３３ａに流入する。回路パターン３３ａに流入した電流は、回路パターン３３ａの形状に沿って分岐して、半導体チップ３５，３６が配置されている２領域の方にそれぞれ向かう。

回路パターン３３ａで２方向に分岐した電流が半導体チップ３５，３６の裏面のコレクタ電極から半導体チップ３５，３６に流入して、半導体チップ３５，３６のおもて面のエミッタ電極３５ｂ，３６ｂから出力電流がそれぞれ出力される。なお、この際、半導体チップ３５，３６のゲート電極３５ａ，３６ａに所定のタイミングでゲート電圧が印加されているものとする。半導体チップ３５，３６のエミッタ電極３５ｂ，３６ｂから出力された出力電流は、ボンディングワイヤ３７ｂ，３７ｃ，３７ｄ，３７ｅを経由して回路パターン３３ｂに流入する。このようにして流入された出力電流は、回路パターン３３ｂを導電して、ボンディングワイヤ２７ａを経由して、第１アーム部２０の回路パターン２３ａに流入する。

このようにして電流が流れる第２アーム部３０では、半導体チップ３５，３６が平面視で凹状の回路パターン３３ａの周縁部に配置されている。このため、半導体チップ３５，３６は通電に伴う駆動時に発熱しても、第２アーム部３０では分散して発熱して、一か所に熱集中が生じない。特に、半導体チップ３５，３６が同じチップサイズのＲＣ－ＩＧＢＴであるために、平面視で凹状の回路パターン３３ａを複雑な形状とせずに単純な形状で実現することができる。このような形状の回路パターン３３ａであるために、半導体チップ３５，３６を、省スペース化を図って容易に配置することができる。また、半導体チップ３５，３６のエミッタ電極３５ｂ，３６ｂから出力される出力電流を中央部に配置している回路パターン３３ｂに集約するようにしている。このため、半導体チップ３５，３６のゲート電極３５ａ，３６ａに対するゲート電圧の不均衡を抑制することができる。そして、半導体チップ３５，３６間でバランスよく半導体チップ３５，３６を駆動させることが可能となる。また、外部端子部４３から半導体チップ３５，３６までの配線長が均等である。このため、半導体チップ３５，３６間の電流の不均等を抑制することができる。

また、第１アーム部２０についても同様に、回路パターン２３ａに流入された電流は、半導体チップ２５，２６の裏面のコレクタ電極から半導体チップ２５，２６に流入して、半導体チップ２５，２６のおもて面のエミッタ電極２５ｂ，２６ｂから出力電流がそれぞれ出力される。なお、この際、半導体チップ２５，２６のゲート電極２５ａ，２６ａにも所定のタイミングでゲート電圧が印加されているものとする。半導体チップ２５，２６のエミッタ電極２５ｂ，２６ｂから出力された出力電流は、ボンディングワイヤ２７ｂ，２７ｃ，２７ｄ，２７ｅを経由して回路パターン２３ｂに流入する。このようにして流入された出力電流は、回路パターン２３ｂを導電して、ボンディングワイヤ２７ｇを経由して、第２アーム部３０の回路パターン３３ｅに流入する。したがって、第１アーム部２０でも、上記の第２アーム部３０と同様の効果が得られる。

ここで、このような半導体装置１０に対し、参考のための半導体装置について図６を用いて説明する。図６は、参考のための半導体装置及び半導体装置における電流の流れを説明するための図である。なお、図６に示す半導体装置１０ａが備える構成は、半導体装置１０と同様のものには同様の符号を付している。また、説明に必要な構成にのみ符号を付している。

半導体装置１０ａは、第１アーム部６０と第２アーム部７０とを有する。半導体装置１０ａは、第１アーム部６０及び第２アーム部７０により上下アーム部が形成されている。なお、第１アーム部６０及び第２アーム部７０はボンディングワイヤ６７ａ等により電気的に接続されている。さらに、半導体装置１０ａは、放熱基板（図示を省略）とケース４０とを有している。放熱基板は、第１アーム部６０及び第２アーム部７０がはんだ（図示を省略）を介して配置されている。ケース４０は、放熱基板上に配置され、第１アーム部６０及び第２アーム部７０を取り囲む。また、ケース４０と第１アーム部６０及び第２アーム部７０とはボンディングワイヤ７７ａ等で電気的に接続されている。

第１アーム部６０は、セラミック回路基板とセラミック回路基板のおもて面に設けられた半導体チップ６５１～６５３，６６１～６６３とを有している。さらに、このようなセラミック回路基板がはんだまたは銀ろう等（図示を省略）を介して放熱基板上に配置される。半導体チップ６５１～６５３は、シリコンまたは炭化シリコンから構成された、ＦＷＤまたはＳＢＤである。このような半導体チップ６５１～６５３は、例えば、裏面に主電極としてカソード電極（負極電極）を、おもて面に主電極としてアノード電極（正極電極）をそれぞれ備えている。また、半導体チップ６６１～６６３は、シリコンから構成された、ＩＧＢＴである。このような半導体チップ６６１～６６３は、裏面にコレクタ電極（正極電極）を、おもて面の側部の中央にゲート電極と中央部にエミッタ電極（負極電極）とをそれぞれ備えている。

セラミック回路基板は、絶縁板６２と絶縁板６２の裏面に形成された金属板とを有している。さらに、セラミック回路基板は、絶縁板６２のおもて面に形成された回路パターン６３ａ～６３ｃをそれぞれ有している。なお、回路パターン６３ａ～６３ｃは、図６に示されるような形状を成して配置されている。また、これらの半導体チップ６５１～６５３，６６１～６６３は、後述する回路パターン６３ａの中央部にそれぞれ配置している。

第２アーム部７０は、セラミック回路基板７１とセラミック回路基板７１のおもて面に設けられた半導体チップ７５１～７５３，７６１～７６３とを有している。また、このようなセラミック回路基板７１がはんだまたは銀ろう等（図示を省略）を介して放熱基板上に配置される。

半導体チップ７５１～７５３，７６１～７６３は、半導体チップ６５１～６５３，６６１～６６３と同様に、シリコンまたは炭化シリコンから構成されている。半導体チップ７５１～７５３，７６１～７６３もまた、ＦＷＤとＩＧＢＴとである。したがって、半導体チップ７５１～７５３は、例えば、裏面に主電極としてカソード電極（負極電極）を、おもて面に主電極としてアノード電極（正極電極）をそれぞれ備えている。また、半導体チップ７６１～７６３は、裏面にコレクタ電極（正極電極）を、おもて面の側部の中央にゲート電極と中央部にエミッタ電極（負極電極）とをそれぞれ備えている。また、これらの半導体チップ７５１～７５３，７６１～７６３は、後述する回路パターン７３ａの中央部にそれぞれ配置している。

セラミック回路基板７１は、絶縁板７２と絶縁板７２の裏面に形成された金属板とを有している。さらに、セラミック回路基板７１は、絶縁板７２のおもて面に形成された回路パターン７３ａ～７３ｄをそれぞれ有している。なお、回路パターン７３ａ～７３ｄは、図６に示されるような形状を成して配置されている。

このような構成を有する半導体装置１０ａを動作させるために電流を入力した場合について説明する。なお、図６でも半導体装置１０ａにおける電流の流れを太線の矢印で表している。なお、矢印は、半導体チップ７５１～７５３，７６１～７６３が配置されている、回路パターン７３ａの領域での電流の流れを表している。

このような半導体装置１０ａにおいて、外部端子部４４から入力された電流は、ボンディングワイヤ７７ａを経由して回路パターン７３ａに流入する。回路パターン７３ａに流入した電流は、回路パターン７３ａ内に広がる。回路パターン７３ａ内に広がった電流が半導体チップ７６１～７６３の裏面のコレクタ電極から半導体チップ７６１～７６３に流入して、半導体チップ７６１～７６３のおもて面のエミッタ電極から出力電流が出力される。なお、この際、半導体チップ７６１～７６３のゲート電極に所定のタイミングでゲート電圧が印加されているものとする。

半導体チップ７６１，７６３のエミッタ電極から出力された出力電流は、ボンディングワイヤ７７ｃ，７７ｈを経由して回路パターン７３ｂに流入する。半導体チップ７６２のエミッタ電極から出力された出力電流は、ボンディングワイヤ７７ｄ、半導体チップ７５２、ボンディングワイヤ７７ｆを経由して回路パターン７３ｂに流入する。このようにして流入された出力電流は、回路パターン７３ｂを導電して、ボンディングワイヤ６７ａを経由して、第１アーム部６０の回路パターン６３ａに流入する。

このようにして電流が流れる第２アーム部７０では、半導体チップ７５１～７５３，７６１～７６３が回路パターン７３ａの中央部に配置されている。特に、半導体チップ７５１～７５３，７６１～７６３は種類とともにチップサイズが異なっている。このため、回路パターン７３ａはこれらの配置領域を確保するために多くの領域を確保する必要がある。また、半導体チップ７５１～７５３，７６１～７６３を回路パターン７３ａに配置する際には、回路パターン７３ａの中央部に千鳥格子状に配置する必要が生じる。このため、半導体チップ７６１～７６３は通電に伴う駆動時に発熱すると、第２アーム部７０の中心部に熱集中が生じてしまう。また、半導体チップ７６１～７６３のエミッタ電極から出力される出力電流の回路パターン７３ｂまでの配線長が不均等である。このため、半導体チップ７６１～７６３のゲート電極に対するゲート電圧の不均衡が生じてしまい、半導体チップ７６１～７６３間でバランスよく半導体チップ７６１～７６３を駆動させることが難しくなる。なお、第２アーム部７０から電流が流入される第１アーム部６０については、具体的な説明は省略するものの、第２アーム部７０と同様に電流が流れ、第２アーム部７０と同様の問題がある。

このように上記の半導体装置１０が有する第１アーム部２０及び第２アーム部３０は、裏面にコレクタ電極を、おもて面にエミッタ電極２５ｂ，２６ｂ，３５ｂ，３６ｂ及びゲート電極２５ａ，２６ａ，３５ａ，３６ａをそれぞれ備える半導体チップ２５，２６，３５，３６を備えている。第１アーム部２０及び第２アーム部３０は、さらに、平面視で、配置領域２３ａ１，３３ａ１の少なくとも一部を取り囲む凹状を成し、半導体チップ２５，２６，３５，３６の裏面が配置される回路パターン２３ａ，３３ａを有している。また、第１アーム部２０及び第２アーム部３０は、配置領域２３ａ１，３３ａ１に配置され、回路パターン２３ａ，３３ａに少なくとも一部が取り囲まれて、半導体チップ２５，２６，３５，３６のエミッタ電極２５ｂ，２６ｂ，３５ｂ，３６ｂとボンディングワイヤ２７ｂ，２７ｃ，２７ｄ，２７ｅ，３７ｂ，３７ｃ，３７ｄ，３７ｅにより電気的に接続される回路パターン２３ｂ，３３ｂと、を備えている。これにより、回路パターン２３ａ，３３ａに配置される半導体チップ２５，２６，３５，３６は、セラミック回路基板２１，３１の中央部にまとまっておらず、セラミック回路基板２１，３１の外周部側に位置する。このため、セラミック回路基板２１，３１における発熱を分散でき、放熱性が向上する。また、半導体チップ２５，２６，３５，３６から出力されるエミッタ電流をセラミック回路基板２１，３１の中央部の回路パターン２３ｂ，３３ｂに集約している。このため、半導体チップ２５，２６，３５，３６のゲート電極２５ａ，２６ａ，３５ａ，３６ａに対するゲート電圧が均等となり、半導体チップ２５，２６，３５，３６間でバランスよく半導体チップ２５，２６，３５，３６を駆動することができる。したがって、このような第１アーム部２０及び第２アーム部３０を含む半導体装置１０の特性の低下を抑制することができるようになる。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応するすべての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。

１，１０半導体装置
２アーム部
３積層基板
４基板
５ａ第１回路パターン
５ａ１第１配置領域
５ｂ第２回路パターン
６，７第１半導体チップ
６ａ，７ａ第１制御電極
６ｂ，７ｂ第１負極電極
８ａ～８ｅ配線部材
２０第１アーム部
２１，３１セラミック回路基板
２２，３２絶縁板
２３ａ～２３ｄ，３３ａ～３３ｅ回路パターン
２３ａ１第１配置領域
３３ａ１第２配置領域
２４，３４金属板
２５，２６，３５，３６半導体チップ
２５ａ，２６ａ，３５ａ，３６ａゲート電極
２５ｂ，２６ｂ，３５ｂ，３６ｂエミッタ電極
２７ａ～２７ｊ，３７ａ～３７ｉボンディングワイヤ
３０第２アーム部
４０ケース
４１筐体
４２収納領域
４３～４５外部端子部

Claims

平面視で凹形状を成す第１回路パターンと、
平面視で前記第１回路パターンの窪みからなる第１配置領域に少なくとも一部が配置された第２回路パターンと、
裏面に第１正極電極を、おもて面に、第１制御電極及び第１配線部材により前記第２回路パターンと電気的に接続される第１負極電極をそれぞれ備え、前記第１配置領域を挟んで前記第１回路パターンにそれぞれの前記第１正極電極が配置され、前記第１制御電極が、前記窪みの開口方向または前記開口方向の反対側をそれぞれ向いており、前記開口方向と垂直に一列を成している第１半導体チップと、
前記第１配置領域とともに前記第１回路パターンを挟み、前記第１半導体チップが配置された前記第１回路パターンの領域の片側に隣接して配置された第５回路パターンと、
前記第１制御電極を前記第１配置領域を跨いでそれぞれ接続するとともに前記第５回路パターンを接続する第１制御配線部材と、
を備える第１アーム部、
を有する半導体装置。
前記第１半導体チップは、ＲＣ－ＩＧＢＴである、
請求項１に記載の半導体装置。
前記第１半導体チップは、ボディダイオードが内蔵されたＭＯＳＦＥＴである、
請求項１に記載の半導体装置。
前記第１制御配線部材は、前記第１制御電極から前記窪みの開口方向に対して垂直に配線され、
前記第１配線部材は、前記第１負極電極から前記第１制御配線部材と平行に前記第２回路パターンに配線されている、
請求項１に記載の半導体装置。
前記第１アーム部は、
前記窪みの開口方向に平行に前記第２回路パターンに対向する、前記第１回路パターンの入力領域に接続された入力配線部材と、
前記第２回路パターンの、前記入力領域の反対側の出力領域に接続された出力配線部材と、
をさらに有する、
請求項１に記載の半導体装置。
平面視で凹形状を成し、前記第１回路パターンの窪みが配置されている側に対向する窪みを有する第３回路パターンと、
平面視で前記第３回路パターンの窪みからなる第２配置領域に少なくとも一部が配置された第４回路パターンと、
裏面に第２正極電極を、おもて面に、第２制御電極及び第２配線部材により前記第４回路パターンに電気的に接続される第２負極電極をそれぞれ備え、前記第２配置領域を挟んで前記第３回路パターンにそれぞれの前記第２正極電極が配置される第２半導体チップと、
を備える第２アーム部、
をさらに有する請求項１乃至３のいずれかに記載の半導体装置。
前記第２回路パターンは、平面視で、前記第１配置領域に配置される第１部分と前記第１配置領域の延伸方向に対して直角方向に延伸する第２部分とを含むＬ字型である、
請求項６に記載の半導体装置。
前記第４回路パターンは、平面視で、前記第２配置領域に配置される第３部分と前記第２配置領域の延伸方向に対して、前記第２回路パターンの前記第２部分の延伸方向に対して反対側の直角方向に延伸する第４部分とを含むＬ字型である、
請求項７に記載の半導体装置。
前記第２回路パターンは、平面視で、前記第１配置領域に配置される第１部分と前記第１配置領域の延伸方向に対して直交方向に延伸する第２部分とを含むＴ字型である、
請求項６に記載の半導体装置。
前記第４回路パターンは、平面視で、前記第２配置領域に配置される第３部分と前記第２配置領域の延伸方向に対して直交方向に延伸する第４部分とを含むＴ字型である、
請求項６に記載の半導体装置。
前記第１アーム部は、
前記第１配置領域とともに前記第１回路パターンを挟み、前記第１半導体チップが配置された前記第１回路パターンの領域の片側に隣接して配置され、前記第１制御電極と前記第１制御配線部材により電気的に接続される前記第５回路パターンをさらに有し、
前記第２アーム部は、
前記第２配置領域とともに前記第３回路パターンを挟み、前記第２半導体チップが配置された前記第３回路パターンの領域の片側に隣接し、前記第５回路パターンに対して前記第１配置領域及び前記第２配置領域を介して反対側の位置に配置され、前記第２制御電極と第２制御配線部材により電気的に接続される第６回路パターンをさらに有する、
請求項６乃至１０のいずれかに記載の半導体装置。
前記第１アーム部は、
前記第１制御配線部材は、前記第１制御電極から前記窪みの開口方向に対して垂直に配線され、
前記第１配線部材は、前記第１負極電極から前記第１制御配線部材と平行に前記第２回路パターンに配線され、
前記第２アーム部は、
前記第２制御配線部材は、前記第２制御電極から前記窪みの開口方向に対して垂直であって、前記第１制御配線部材の反対側に配線され、
前記第２配線部材は、前記第２負極電極から前記第２制御配線部材と平行に前記第４回路パターンに配線されている、
請求項１１に記載の半導体装置。
前記第１アーム部は、
前記第１回路パターンの前記窪みの開口方向に平行に前記第２回路パターンに対向する、前記第１回路パターンの第１入力領域に接続された第１入力配線部材と、
前記第２回路パターンの前記第１入力領域の反対側の第１出力領域と前記第３回路パターンとに接続された第１出力配線部材と、
をさらに有し、
前記第２アーム部は、
前記第３回路パターンの前記窪みの開口方向に平行に前記第４回路パターンに対向する、前記第３回路パターンの第２入力領域に接続された第２入力配線部材と、
前記第４回路パターンの前記第２入力領域の反対側の第２出力領域に接続された
第２出力配線部材と、
をさらに有する、
請求項１２に記載の半導体装置。
平面視で凹形状を成す第１回路パターンと、
平面視で前記第１回路パターンの窪みからなる第１配置領域に少なくとも一部が配置された第２回路パターンと、
裏面に第１正極電極を、おもて面に、第１制御電極及び第１配線部材により前記第２回路パターンと電気的に接続される第１負極電極をそれぞれ備え、前記第１配置領域を挟んで前記第１回路パターンにそれぞれの前記第１正極電極が配置される第１半導体チップと、
を備え、
前記窪みの開口方向に平行に前記第２回路パターンに対向する、前記第１回路パターンの入力領域に接続された入力配線部材と、
前記第２回路パターンの、前記入力領域の反対側の出力領域に接続された出力配線部材と、
をさらに備える、
第１アーム部、
を有する半導体装置。
第１アーム部と第２アーム部とを有し、
前記第１アーム部は、
平面視で凹形状を成す第１回路パターンと、
平面視で前記第１回路パターンの窪みからなる第１配置領域に少なくとも一部が配置された第２回路パターンと、
裏面に第１正極電極を、おもて面に、第１制御電極及び第１配線部材により前記第２回路パターンと電気的に接続される第１負極電極をそれぞれ備え、前記第１配置領域を挟んで前記第１回路パターンにそれぞれの前記第１正極電極が配置される第１半導体チップと、
を備え、
前記第２アーム部は、
平面視で凹形状を成し、前記第１回路パターンの窪みが配置されている側に対向する窪みを有する第３回路パターンと、
平面視で前記第３回路パターンの前記窪みからなる第２配置領域に少なくとも一部が配置された第４回路パターンと、
裏面に第２正極電極を、おもて面に、第２制御電極及び第２配線部材により前記第４回路パターンに電気的に接続される第２負極電極をそれぞれ備え、前記第２配置領域を挟んで前記第３回路パターンにそれぞれの前記第２正極電極が配置される第２半導体チップと、
を備え、
前記第２回路パターンは、平面視で、前記第１配置領域に配置される第１部分と前記第１配置領域の延伸方向に対して直角方向に延伸する第２部分とを含むＬ字型である、
半導体装置。
前記第４回路パターンは、平面視で、前記第２配置領域に配置される第３部分と前記第２配置領域の延伸方向に対して、前記第２回路パターンの前記第２部分の延伸方向に対して反対側の直角方向に延伸する第４部分とを含むＬ字型である、
請求項１５に記載の半導体装置。
第１アーム部と第２アーム部とを有し、
前記第１アーム部は、
平面視で凹形状を成す第１回路パターンと、
平面視で前記第１回路パターンの窪みからなる第１配置領域に少なくとも一部が配置された第２回路パターンと、
裏面に第１正極電極を、おもて面に、第１制御電極及び第１配線部材により前記第２回路パターンと電気的に接続される第１負極電極をそれぞれ備え、前記第１配置領域を挟んで前記第１回路パターンにそれぞれの前記第１正極電極が配置される第１半導体チップと、
を備え、
前記第２アーム部は、
平面視で凹形状を成し、前記第１回路パターンの窪みが配置されている側に対向する窪みを有する第３回路パターンと、
平面視で前記第３回路パターンの前記窪みからなる第２配置領域に少なくとも一部が配置された第４回路パターンと、
裏面に第２正極電極を、おもて面に、第２制御電極及び第２配線部材により前記第４回路パターンに電気的に接続される第２負極電極をそれぞれ備え、前記第２配置領域を挟んで前記第３回路パターンにそれぞれの前記第２正極電極が配置される第２半導体チップと、
を備え、
前記第２回路パターンは、平面視で、前記第１配置領域に配置される第１部分と前記第１配置領域の延伸方向に対して直交方向に延伸する第２部分とを含むＴ字型である、
半導体装置。
第１アーム部と第２アーム部とを有し、
前記第１アーム部は、
平面視で凹形状を成す第１回路パターンと、
平面視で前記第１回路パターンの窪みからなる第１配置領域に少なくとも一部が配置された第２回路パターンと、
裏面に第１正極電極を、おもて面に、第１制御電極及び第１配線部材により前記第２回路パターンと電気的に接続される第１負極電極をそれぞれ備え、前記第１配置領域を挟んで前記第１回路パターンにそれぞれの前記第１正極電極が配置される第１半導体チップと、
を備え、
前記第２アーム部は、
平面視で凹形状を成し、前記第１回路パターンの窪みが配置されている側に対向する窪みを有する第３回路パターンと、
平面視で前記第３回路パターンの前記窪みからなる第２配置領域に少なくとも一部が配置された第４回路パターンと、
裏面に第２正極電極を、おもて面に、第２制御電極及び第２配線部材により前記第４回路パターンに電気的に接続される第２負極電極をそれぞれ備え、前記第２配置領域を挟んで前記第３回路パターンにそれぞれの前記第２正極電極が配置される第２半導体チップと、
を備え、
前記第４回路パターンは、平面視で、前記第２配置領域に配置される第３部分と前記第２配置領域の延伸方向に対して直交方向に延伸する第４部分とを含むＴ字型である、
半導体装置。
第１アーム部と第２アーム部とを有し、
前記第１アーム部は、
平面視で凹形状を成す第１回路パターンと、
平面視で前記第１回路パターンの窪みからなる第１配置領域に少なくとも一部が配置された第２回路パターンと、
裏面に第１正極電極を、おもて面に、第１制御電極及び第１配線部材により前記第２回路パターンと電気的に接続される第１負極電極をそれぞれ備え、前記第１配置領域を挟んで前記第１回路パターンにそれぞれの前記第１正極電極が配置される第１半導体チップと、
前記第１配置領域とともに前記第１回路パターンを挟み、前記第１半導体チップが配置された前記第１回路パターンの領域の片側に隣接して配置され、前記第１制御電極と第１制御配線部材により電気的に接続される第５回路パターンと、
を備え、
前記第１制御配線部材は、前記第１制御電極から前記第１回路パターンの前記窪みの開口方向に対して垂直に配線され、
前記第１配線部材は、前記第１負極電極から前記第１制御配線部材と平行に前記第２回路パターンに配線され、
前記第１回路パターンの前記窪みの開口方向に平行に前記第２回路パターンに対向する、前記第１回路パターンの第１入力領域に接続された第１入力配線部材と、
前記第２回路パターンの前記第１入力領域の反対側の第１出力領域と第３回路パターンとに接続された第１出力配線部材と、
をさらに備え、
前記第２アーム部は、
平面視で凹形状を成し、前記第１回路パターンの前記窪みが配置されている側に対向する窪みを有する前記第３回路パターンと、
平面視で第３回路パターンの前記窪みからなる第２配置領域に少なくとも一部が配置された第４回路パターンと、
裏面に第２正極電極を、おもて面に、第２制御電極及び第２配線部材により前記第４回路パターンに電気的に接続される第２負極電極をそれぞれ備え、前記第２配置領域を挟んで前記第３回路パターンにそれぞれの前記第２正極電極が配置される第２半導体チップと、
前記第２配置領域とともに前記第３回路パターンを挟み、前記第２半導体チップが配置された前記第３回路パターンの領域の片側に隣接し、前記第５回路パターンに対して前記第１配置領域及び前記第２配置領域を介して反対側の位置に配置され、前記第２制御電極と第２制御配線部材により電気的に接続される第６回路パターンと、
を備え、
前記第２制御配線部材は、前記第２制御電極から前記第３回路パターンの前記窪みの開口方向に対して垂直であって、前記第１制御配線部材の反対側に配線され、
前記第２配線部材は、前記第２負極電極から前記第２制御配線部材と平行に前記第４回路パターンに配線され、
前記第３回路パターンの前記窪みの開口方向に平行に前記第４回路パターンに対向する、前記第３回路パターンの第２入力領域に接続された第２入力配線部材と、
前記第４回路パターンの前記第２入力領域の反対側の第２出力領域に接続された
第２出力配線部材と、
をさらに備える、
半導体装置。