Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7208510B2 - PHASE MODULATION DEVICE AND PHASE MODULATION METHOD - Google Patents
[go: Go Back, main page]

JP7208510B2 - PHASE MODULATION DEVICE AND PHASE MODULATION METHOD - Google Patents

PHASE MODULATION DEVICE AND PHASE MODULATION METHOD Download PDF

Info

Publication number
JP7208510B2
JP7208510B2 JP2019057222A JP2019057222A JP7208510B2 JP 7208510 B2 JP7208510 B2 JP 7208510B2 JP 2019057222 A JP2019057222 A JP 2019057222A JP 2019057222 A JP2019057222 A JP 2019057222A JP 7208510 B2 JP7208510 B2 JP 7208510B2
Authority
JP
Japan
Prior art keywords
voltage
liquid crystal
switches
circuit
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019057222A
Other languages
Japanese (ja)
Other versions
JP2020160174A (en
Inventor
崇 名古屋
俊輔 井澤
健正 大江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JVCKenwood Corp
Original Assignee
JVCKenwood Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JVCKenwood Corp filed Critical JVCKenwood Corp
Priority to JP2019057222A priority Critical patent/JP7208510B2/en
Priority to PCT/JP2020/013395 priority patent/WO2020196647A1/en
Priority to CN202080006291.9A priority patent/CN113056702B/en
Publication of JP2020160174A publication Critical patent/JP2020160174A/en
Priority to US17/477,989 priority patent/US11450293B2/en
Application granted granted Critical
Publication of JP7208510B2 publication Critical patent/JP7208510B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)

Description

本発明は、位相変調装置、及び位相変調方法に関する。 The present invention relates to a phase modulation device and a phase modulation method.

従来より、例えば特許文献1に開示されているように、LCOS(Liquid Crystal On Silicon)を用いた位相変調装置が提案されている。特許文献1の段落[0015]等には、LCOS素子の各画素に印加する電圧を制御して、入射した光を位相変調することが開示されている。 Conventionally, a phase modulation device using LCOS (Liquid Crystal On Silicon) has been proposed as disclosed in Patent Document 1, for example. Paragraph [0015] of Patent Document 1 and the like disclose controlling the voltage applied to each pixel of the LCOS element to phase-modulate the incident light.

特開2014-56004号公報JP 2014-56004 A

赤外域の光を扱う装置では、長波長の光を十分に変調させなければならない。そのために、高い変調率を確保する手段としては、基本として高い屈折率異方性を持つ液晶材料を用いることが挙げられるが、その他に、第一に液晶層を厚くする、第二に液晶への印加電圧を高くすることが挙げられる。液晶層を厚くする方法では、液晶の配向が乱れやすくなるといったデメリットが生じる。 Devices that handle infrared light must sufficiently modulate long-wavelength light. Therefore, as a means to secure a high modulation factor, it is basically possible to use a liquid crystal material having a high refractive index anisotropy. For example, the applied voltage of is increased. The method of increasing the thickness of the liquid crystal layer has the disadvantage that the orientation of the liquid crystal tends to be disturbed.

一方、上述した特許文献1に開示された技術では、駆動回路より各画素に供給する電圧が限られているため、位相を変調する際の変調量を大きくすることができない。駆動回路より出力する電圧を高めると、回路素子の耐圧を高める必要があり、更には消費電力が高まるという問題が発生する。 On the other hand, in the technique disclosed in the above-mentioned Patent Document 1, since the voltage supplied to each pixel from the drive circuit is limited, the amount of modulation when modulating the phase cannot be increased. If the voltage output from the drive circuit is increased, it is necessary to increase the withstand voltage of the circuit elements, which causes a problem of increased power consumption.

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、液晶層の厚みの増加を抑制するとともに、列データ線から画素回路に供給する電圧を高めることなく、液晶への印加電圧を高めることにより、赤外光においても十分な位相変調量を確保することが可能な位相変調装置、及び位相変調方法を提供することにある。 SUMMARY OF THE INVENTION The present invention has been made in order to solve such conventional problems. An object of the present invention is to provide a phase modulation device and a phase modulation method capable of securing a sufficient phase modulation amount even for infrared light by increasing the voltage applied to the liquid crystal without increasing the voltage.

上記目的を達成するため、本発明に係る位相変調装置は、入射光を所望の角度に反射させる位相変調装置であって、互いに直交する複数の列データ線と複数の行走査線とがそれぞれ交差する位置に設けられた複数の画素回路、及び複数の反射画素と、前記反射画素に対応して設けられ、前記画素回路より供給される駆動電圧により入射光に対する屈折率が変化する液晶と、を備え、前記列データ線は、前記画素回路に所定の最大電圧までの範囲で変化する制御電圧を出力し、前記画素回路は、複数のスイッチからなるブリッジ回路を含み、且つ前記制御電圧を増幅するチャージポンプを有し、更に、前記液晶に供給する前記駆動電圧が前記最大電圧以下の場合には、前記複数のスイッチにより前記チャージポンプの入力端子と出力端子を短絡させて前記制御電圧を増幅せずに前記液晶に出力し、前記液晶に供給する駆動電圧が、前記最大電圧を超える場合には、前記複数のスイッチの短絡、開放を制御して前記制御電圧を増幅し、前記液晶に出力するチャージポンプ制御部を備えたことを特徴とする。 In order to achieve the above object, a phase modulation device according to the present invention is a phase modulation device for reflecting incident light at a desired angle, wherein a plurality of column data lines and a plurality of row scanning lines orthogonal to each other intersect each other. a plurality of pixel circuits and a plurality of reflective pixels provided at positions corresponding to the reflective pixels; wherein the column data line outputs a control voltage to the pixel circuit that varies up to a predetermined maximum voltage, the pixel circuit including a bridge circuit consisting of a plurality of switches and amplifying the control voltage. A charge pump is provided, and when the driving voltage supplied to the liquid crystal is equal to or lower than the maximum voltage, the plurality of switches short-circuit the input terminal and the output terminal of the charge pump to amplify the control voltage. When the driving voltage supplied to the liquid crystal exceeds the maximum voltage, the control voltage is amplified by controlling the short-circuiting and opening of the plurality of switches, and is output to the liquid crystal. A charge pump controller is provided.

また、本発明に係る位相変調方法は、入射光を所望の角度に反射させる位相変調方法であって、互いに直交する複数の列データ線と複数の行走査線とがそれぞれ交差する位置に設けられた複数の画素回路に、所定の最大電圧までの範囲で変化する制御電圧を出力するステップと、前記各画素回路に対応して設けられ、入力する駆動電圧に応じて入射光に対する屈折率が変化する液晶に供給する駆動電圧が、前記最大電圧以下の場合には、前記チャージポンプのブリッジ回路に含まれる複数の制御スイッチを制御して入力端子と出力端子を短絡させ、前記制御電圧を増幅せずに前記液晶に出力するステップと、前記液晶に供給する駆動電圧が、前記最大電圧を超える場合には、前記複数のスイッチの短絡、開放を制御して前記制御電圧を増幅し、前記液晶に出力するステップと、を備えたことを特徴とする。 Further, the phase modulation method according to the present invention is a phase modulation method for reflecting incident light at a desired angle, and is provided at positions where a plurality of mutually orthogonal column data lines and a plurality of row scanning lines intersect each other. a step of outputting a control voltage that varies within a range up to a predetermined maximum voltage to the plurality of pixel circuits; When the driving voltage supplied to the liquid crystal to be supplied to the liquid crystal is equal to or lower than the maximum voltage, the plurality of control switches included in the bridge circuit of the charge pump are controlled to short-circuit the input terminal and the output terminal, thereby amplifying the control voltage. and if the drive voltage supplied to the liquid crystal exceeds the maximum voltage, the control voltage is amplified by controlling the short-circuiting and opening of the plurality of switches, and the control voltage is amplified to the liquid crystal. and a step of outputting.

本発明によれば、列データ線から画素回路に供給する制御電圧を大きくすることなく、反射光の位相変調量を大きく設定することが可能となる。これにより、位相変調量の確保のための液晶層の厚化と、この液晶層の厚化による液晶配向の乱れを抑えることができる。 According to the present invention, it is possible to set a large amount of phase modulation of reflected light without increasing the control voltage supplied from the column data line to the pixel circuit. As a result, it is possible to suppress the thickening of the liquid crystal layer for securing the phase modulation amount and the disturbance of the liquid crystal alignment due to the thickening of the liquid crystal layer.

図1は、本発明の実施形態に係る位相変調装置の構成を示す平面図である。FIG. 1 is a plan view showing the configuration of a phase modulation device according to an embodiment of the invention. 図2は、本発明の実施形態に係る位相変調装置の構成を示す側面方向の断面図である。FIG. 2 is a side sectional view showing the configuration of the phase modulation device according to the embodiment of the present invention. 図3は、本発明の実施形態に係る位相変調装置の回路図である。FIG. 3 is a circuit diagram of a phase modulation device according to an embodiment of the invention. 図4は、本発明の実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing the configuration of each pixel circuit provided in the phase modulation device according to the embodiment of the invention. 図5は、画素回路で反射する反射光の方向を示す説明図であり、sa1はチャージポンプがオフの場合、sb1はチャージポンプがオンの場合を示す。FIG. 5 is an explanatory diagram showing the direction of reflected light reflected by the pixel circuit, where sa1 indicates the case when the charge pump is off and sb1 indicates the case when the charge pump is on. 図6(a)はマトリクス状に配置された各画素回路を示し、図6(b)は各画素回路から液晶に供給される駆動電圧を示すグラフである。FIG. 6(a) shows pixel circuits arranged in a matrix, and FIG. 6(b) is a graph showing drive voltages supplied from each pixel circuit to the liquid crystal. 図7Aは、液晶に設定する階調と、画素回路に供給する制御電圧の関係を示すグラフである。FIG. 7A is a graph showing the relationship between the gradation set in the liquid crystal and the control voltage supplied to the pixel circuit. 図7Bは、液晶に設定する階調と、該液晶に供給する駆動電圧との関係を示すグラフである。FIG. 7B is a graph showing the relationship between the gradation set to the liquid crystal and the drive voltage supplied to the liquid crystal. 図8Aは、制御電圧をチャージポンプで増幅しない場合における各スイッチS1~S4のオン、オフ状態を示すタイミングチャートである。FIG. 8A is a timing chart showing the ON/OFF states of the switches S1 to S4 when the control voltage is not amplified by the charge pump. 図8Bは、制御電圧をチャージポンプで増幅する場合における各スイッチS1~S4のオン、オフ状態を示すタイミングチャートである。FIG. 8B is a timing chart showing the ON/OFF states of the switches S1 to S4 when the control voltage is amplified by the charge pump.

以下、本発明の実施形態について図面を参照して説明する。図1は、本発明の一実施形態に係る位相変調装置の平面図、図2は側面方向の断面図である。図1、図2に示すように、本実施形態に係る位相変調装置101は、反射基板11と、液晶層12と、対向基板13とを備えたLCOSパネル構造を有している。そして、対向基板13側(図2の矢印Y1の方向)から入射した光を反射させて、それぞれ位相が異なる複数の反射光に分別するものである。なお以下では、反射基板11、及び対向基板13の光が入射する側の面を「光入射面」とする。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a plan view of a phase modulation device according to an embodiment of the present invention, and FIG. 2 is a side cross-sectional view. As shown in FIGS. 1 and 2, a phase modulation device 101 according to this embodiment has an LCOS panel structure including a reflective substrate 11, a liquid crystal layer 12, and a counter substrate 13. FIG. Then, the light incident from the counter substrate 13 side (the direction of the arrow Y1 in FIG. 2) is reflected and separated into a plurality of reflected lights having different phases. In the following, the surfaces of the reflecting substrate 11 and the opposing substrate 13 on which light is incident are referred to as "light incident surfaces".

反射基板11の光入射面には、光を反射する金属(例えば、アルミニウムなど)で形成される複数の反射画素が設けられ、更に、反射画素ごとにそれぞれ画素回路が設けられている。画素回路21は、図3にて後述するように、水平方向、及び垂直方向にそれぞれ複数配置されている。各画素回路21は、制御回路22の制御により作動する。 A plurality of reflective pixels made of a metal that reflects light (for example, aluminum) is provided on the light incident surface of the reflective substrate 11, and a pixel circuit is provided for each reflective pixel. A plurality of pixel circuits 21 are arranged in the horizontal direction and the vertical direction, respectively, as will be described later with reference to FIG. Each pixel circuit 21 operates under the control of the control circuit 22 .

対向基板13は、反射基板11の光入射面側に一定の間隔を持って平行に配置されており、透明部材(例えば、透明なガラス材)で形成されている。即ち、対向基板13は、透明基板としての機能を備えている。更に、対向基板13には透明電極が設けられている。従って、対向基板13の光入射面側から入射する光は、透明部材及び透明電極を通過して、液晶層12、及び反射基板11に入射することになる。 The opposing substrate 13 is arranged parallel to the light incident surface side of the reflecting substrate 11 at a constant interval, and is made of a transparent member (for example, a transparent glass material). That is, the counter substrate 13 has a function as a transparent substrate. Furthermore, the counter substrate 13 is provided with a transparent electrode. Therefore, the light incident from the light incident surface side of the opposing substrate 13 passes through the transparent member and the transparent electrode and enters the liquid crystal layer 12 and the reflective substrate 11 .

液晶層12は、反射基板11及び対向基板13に挟まれた空間に配置され、周囲はシール材14により封止されている。また、以下の説明の便宜上、液晶層12を各反射画素(即ち、各画素回路21)上で区分した液晶42(後述する図4参照)と考える。液晶42は、光反射性を有する画素電極(後述の図4に示すq1、即ち反射画素)と、画素電極に離間して対向配置された共通電極(後述の図4に示すq2、即ち透明電極)との間に充填封止されて構成されている。そして、画素電極q1には、画素回路21より出力される電圧(以下、「駆動電圧」とする)が供給され、共通電極q2には、予め設定された共通電極電圧が供給される。 The liquid crystal layer 12 is arranged in a space sandwiched between the reflective substrate 11 and the opposing substrate 13, and the periphery thereof is sealed with a sealing material 14. As shown in FIG. For the convenience of the following explanation, the liquid crystal layer 12 is considered as a liquid crystal 42 (see FIG. 4 described later) divided on each reflective pixel (that is, each pixel circuit 21). The liquid crystal 42 includes a pixel electrode having light reflectivity (q1 shown in FIG. 4 to be described later, i.e., reflective pixel) and a common electrode (q2 shown in FIG. 4 to be described later, i.e., transparent electrode ) and are filled and sealed. A voltage output from the pixel circuit 21 (hereinafter referred to as "driving voltage") is supplied to the pixel electrode q1, and a preset common electrode voltage is supplied to the common electrode q2.

従って、各画素回路21により印加される駆動電圧と、共通電極q2に印加される共通電極電圧と、の間の電位差により、各反射画素上の液晶42の入射光に対する屈折率を、個別の液晶42ごと或いは所定数のグループごとに変化させ、対向基板13の光入射面側から入射した入射光を所望の方向に反射させることができる。 Therefore, the potential difference between the driving voltage applied by each pixel circuit 21 and the common electrode voltage applied to the common electrode q2 changes the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light to the individual liquid crystal. By changing every 42 or every predetermined number of groups, the incident light incident from the light incident surface side of the counter substrate 13 can be reflected in a desired direction.

ある複数の連続した反射画素上の液晶42の屈折率を段階的に大から小(或いは、小から大)と変化させることで、そこに入射した入射光の速度(位相の進みや遅れ)に差が生じることから、入射した光は曲がって進み、ある角度を持った反射光を得ることができる。 By changing the refractive index of the liquid crystal 42 on a plurality of continuous reflective pixels stepwise from large to small (or from small to large), the speed of the incident light (advance or delay in phase) will change. Because of the difference, the incident light travels in a curved manner, and reflected light with a certain angle can be obtained.

次に、各画素回路21、及び各画素回路21を制御する制御回路22の構成を、図3に示すブロック図、及び図4に示す回路図を参照して説明する。図3において、制御回路22は、マトリクス状に配置された複数(m列、n行)の画素回路21と、水平走査回路23と、垂直走査回路24と、チャージポンプ制御部25と、を備えている。そして、制御回路22は、各画素回路21に電気信号を出力して各画素回路21を駆動させ、各画素回路21より液晶42に駆動電圧を印加する。従って、各反射画素上の液晶42の入射光に対する屈折率が所望の値になるように制御される。 Next, the configuration of each pixel circuit 21 and the control circuit 22 that controls each pixel circuit 21 will be described with reference to the block diagram shown in FIG. 3 and the circuit diagram shown in FIG. 3, the control circuit 22 includes a plurality of pixel circuits 21 (m columns, n rows) arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, and a charge pump control section 25. ing. Then, the control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21 and applies a driving voltage to the liquid crystal 42 from each pixel circuit 21 . Therefore, the refractive index for incident light of the liquid crystal 42 on each reflective pixel is controlled to a desired value.

画素回路21は、互いに直交するm本の列データ線(D1~Dm)と、n本の行走査線(G1~Gn)との各交差部(交差する位置)にマトリクス状に複数個(m×n個)配置されている。複数の画素回路21は、全て同一に構成されている。更に、行走査線(G1~Gn)に並行して、制御線(K1~Kn)が設けられている。制御線(K1~Kn)は、チャージポンプ制御部25に接続されている。 A plurality of pixel circuits 21 (m ×n) are arranged. The plurality of pixel circuits 21 are all configured identically. Furthermore, control lines (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn). The control lines (K1-Kn) are connected to the charge pump controller 25. FIG.

制御線(K1~Kn)は、各画素回路21に設けられたスイッチS1~S4(図4参照)のオン、オフを切り替えるための制御信号を送信する配線である。なお、制御線(K1~Kn)は、図4に示すようにそれぞれ複数本(図では、K1-1、K1-2、K1-3、K1-4の4本)設けられているが、図3では1本の制御線K1で簡略化して示している。 The control lines (K1 to Kn) are wirings for transmitting control signals for switching ON/OFF of the switches S1 to S4 (see FIG. 4) provided in each pixel circuit . As shown in FIG. 4, a plurality of control lines (K1-Kn) are provided (four lines K1-1, K1-2, K1-3, and K1-4 in the figure). 3, the control line K1 is simply shown as one control line.

列データ線(D1~Dm)は、電圧供給線X1より出力されるアナログの電圧(以下、「制御電圧」という)を各画素回路21に供給するための配線である。行走査線(G1~Gn)は、各画素回路21に、行選択信号(走査信号)を出力するための配線である。 The column data lines (D1 to Dm) are wirings for supplying analog voltages (hereinafter referred to as “control voltages”) output from the voltage supply line X1 to the respective pixel circuits 21 . The row scanning lines (G1 to Gn) are wirings for outputting row selection signals (scanning signals) to each pixel circuit 21 .

図4は、画素回路21の詳細な構成を示す回路図である。なお、ここでは図3に示す列データ線D1と行走査線G1の交差部に配置された画素回路21(これを、画素回路21aとする)の構成について説明する。図4に示すように、画素回路21aは、トランジスタQ1と、チャージポンプ31と、出力キャパシタC2を備えている。 FIG. 4 is a circuit diagram showing a detailed configuration of the pixel circuit 21. As shown in FIG. Here, the configuration of the pixel circuit 21 (referred to as pixel circuit 21a) arranged at the intersection of the column data line D1 and the row scanning line G1 shown in FIG. 3 will be described. As shown in FIG. 4, the pixel circuit 21a includes a transistor Q1, a charge pump 31, and an output capacitor C2.

トランジスタQ1は、スイッチングトランジスタであり、例えばNチャネルのMOSFET(電界効果トランジスタ)で構成されている。該トランジスタQ1の一方の端子(例えば、ドレイン)は列データ線D1に接続され、他方の端子(例えば、ソース)はチャージポンプ31の入力端子p1に接続されている。また、トランジスタQ1の制御端子(例えば、ゲート)は、行走査線G1に接続されている。従って、行走査線G1が選択され、且つ列データ線D1より制御電圧が入力された場合には、この制御電圧はチャージポンプ31の入力端子p1に供給されることになる。 The transistor Q1 is a switching transistor, and is composed of, for example, an N-channel MOSFET (field effect transistor). One terminal (eg, drain) of the transistor Q1 is connected to the column data line D1, and the other terminal (eg, source) is connected to the input terminal p1 of the charge pump 31. FIG. A control terminal (for example, gate) of the transistor Q1 is connected to the row scanning line G1. Therefore, when the row scanning line G1 is selected and the control voltage is input from the column data line D1, this control voltage is supplied to the input terminal p1 of the charge pump 31. FIG.

チャージポンプ31は、4つのスイッチS1~S4と、電荷を蓄積するキャパシタC1(第1キャパシタ)を備えており、入力端子p1に供給される制御電圧を増幅して出力端子p2に出力する。 The charge pump 31 includes four switches S1 to S4 and a capacitor C1 (first capacitor) for storing charges, amplifies a control voltage supplied to the input terminal p1, and outputs the amplified control voltage to the output terminal p2.

スイッチS1(第1スイッチ)とスイッチS3(第3スイッチ)は互いに直列接続され、スイッチS1側の端部は入力端子p1に接続され、スイッチS3側の端部は出力端子p2に接続されている。また、スイッチS2(第2スイッチ)とスイッチS4(第4スイッチ)は互いに直列接続され、スイッチS2側の端部は入力端子p1に接続され、スイッチS4側の端部はグランドに接続されている。 The switch S1 (first switch) and switch S3 (third switch) are connected in series with each other, the end on the switch S1 side is connected to the input terminal p1, and the end on the switch S3 side is connected to the output terminal p2. . Also, the switch S2 (second switch) and the switch S4 (fourth switch) are connected in series with each other, the end on the switch S2 side is connected to the input terminal p1, and the end on the switch S4 side is connected to the ground. .

更に、スイッチS1とS3の接続点と、スイッチS2とS4の接続点との間にはキャパシタC1が設けられている。即ち、キャパシタC1の一端は、スイッチS1、S3に接続され、キャパシタC1の他端は、スイッチS2、S4に接続されている。このように、4つのスイッチS1~S4、及びキャパシタC1はブリッジ回路を構成している。即ち、チャージポンプ31は、複数のスイッチS1~S4からなるブリッジ回路を含んでいる。そして、各スイッチS1~S4のオン(短絡)、オフ(開放)を制御することにより、制御電圧を増幅することができる。また、スイッチS1及びS3を同時にオンとすることにより、チャージポンプ31の入力端子p1と出力端子p2を短絡することができる。 Furthermore, a capacitor C1 is provided between the connection point of the switches S1 and S3 and the connection point of the switches S2 and S4. That is, one end of the capacitor C1 is connected to the switches S1 and S3, and the other end of the capacitor C1 is connected to the switches S2 and S4. Thus, the four switches S1-S4 and the capacitor C1 form a bridge circuit. That is, the charge pump 31 includes a bridge circuit composed of a plurality of switches S1-S4. By controlling the ON (short circuit) and OFF (open) states of the switches S1 to S4, the control voltage can be amplified. By simultaneously turning on the switches S1 and S3, the input terminal p1 and the output terminal p2 of the charge pump 31 can be short-circuited.

出力端子p2は、出力キャパシタC2を介してグランドに接続され、液晶42の画素電極q1に接続されている。また、前述したように、液晶42の共通電極q2は、透明ガラスに設けられた透明電極である。透明電極には、共通電極電圧が印加される。 The output terminal p2 is grounded via an output capacitor C2 and is connected to the pixel electrode q1 of the liquid crystal 42 . Further, as described above, the common electrode q2 of the liquid crystal 42 is a transparent electrode provided on transparent glass. A common electrode voltage is applied to the transparent electrode.

更に、スイッチS1には制御線K1-1が接続され、スイッチS2には制御線K1-2が接続され、スイッチS3には制御線K1-3が接続され、スイッチS4には制御線K1-4が接続されている。そして、各制御線K1-1、K1-2、K1-1、K1-2より供給される制御信号により、各スイッチS1~S4のオン、オフが制御される。 Further, the switch S1 is connected to the control line K1-1, the switch S2 is connected to the control line K1-2, the switch S3 is connected to the control line K1-3, and the switch S4 is connected to the control line K1-4. is connected. The on/off of the switches S1 to S4 are controlled by control signals supplied from the control lines K1-1, K1-2, K1-1, and K1-2.

また、制御線K1-1、K1-3より、スイッチS1、S3をオンとするための制御信号を出力することにより、スイッチS1、S3が同時にオンとなるので、チャージポンプ31の作動を停止し、列データ線より供給される制御電圧を画素電極q1、ひいては液晶42に供給することができる。即ち、制御線K1-1、及びK1-2は、チャージポンプ31のオン(短絡)、オフ(開放)を切り替える駆動線としての機能を備えている。また、スイッチS1、S3は、チャージポンプ31の入力端子p1と出力端子p2を短絡する短絡スイッチとしての機能を備えている。 By outputting control signals for turning on the switches S1 and S3 from the control lines K1-1 and K1-3, the switches S1 and S3 are turned on at the same time, so that the operation of the charge pump 31 is stopped. , the control voltage supplied from the column data line can be supplied to the pixel electrode q1 and thus to the liquid crystal 42. FIG. That is, the control lines K1-1 and K1-2 function as drive lines for switching the charge pump 31 on (short circuit) and off (open). The switches S1 and S3 also function as short-circuit switches that short-circuit the input terminal p1 and the output terminal p2 of the charge pump 31 .

液晶42は、画素回路21から画素電極q1に与えられる駆動電圧と、共通電極q2に与えられる共通電極との間の電位差に応じて駆動される。従って、該液晶42に入射した入射光が、上記電位差に応じて位相変調されて、反射することになる。 The liquid crystal 42 is driven according to the potential difference between the drive voltage applied to the pixel electrode q1 from the pixel circuit 21 and the common electrode applied to the common electrode q2. Therefore, the incident light incident on the liquid crystal 42 is phase-modulated according to the potential difference and reflected.

図5は、画素回路21に入射する入射光と、画素回路21に対応する反射画素20で反射する反射光の角度を模式的に示す説明図である。図5において、符号stは、画素回路21ごとに対応した反射画素20に直交する方向から入射する入射光を示し、符号sa1は反射画素20にて角度θaで反射した反射光を示し、符号sb1は角度θbで反射した反射光を示している。入射光stの同一位相面(入射光stの方向を法線とする面)はr1であり、反射光sa1の位相面はra1であり、反射光sb1の同一位相面はrb1である。 FIG. 5 is an explanatory diagram schematically showing angles of incident light incident on the pixel circuit 21 and reflected light reflected by the reflective pixel 20 corresponding to the pixel circuit 21 . In FIG. 5, symbol st indicates incident light incident from a direction orthogonal to the reflective pixel 20 corresponding to each pixel circuit 21, symbol sa1 indicates reflected light reflected at the angle θa by the reflective pixel 20, and symbol sb1. indicates reflected light reflected at an angle θb. The same phase plane of the incident light st (a plane normal to the direction of the incident light st) is r1, the phase plane of the reflected light sa1 is ra1, and the same phase plane of the reflected light sb1 is rb1.

図5に示すように、反射画素20に対してほぼ直交する方向から入射光stが照射され、液晶42に入射する。また、画素回路21により液晶42に印加される駆動電圧に応じて、該液晶42の屈折率が変化する。例えば、従来の駆動電圧の最大が電圧Vaである場合には、連続した画素回路21で段階的に最小電圧Vminから電圧Vaまで電圧を変化させた際に得られる反射光sa1の反射角度はθaなのに対して、チャージポンプ31を駆動させた場合には、駆動電圧の最大がVb(Vb>Va)となり、より大きな反射角度θbで反射する反射光sb1が得られる。 As shown in FIG. 5, incident light st is applied from a direction substantially perpendicular to the reflective pixel 20 and enters the liquid crystal 42 . Further, the refractive index of the liquid crystal 42 changes according to the drive voltage applied to the liquid crystal 42 by the pixel circuit 21 . For example, when the maximum drive voltage in the conventional art is the voltage Va, the reflection angle of the reflected light sa1 obtained when the voltage is changed stepwise from the minimum voltage Vmin to the voltage Va in the continuous pixel circuits 21 is θa On the other hand, when the charge pump 31 is driven, the maximum driving voltage becomes Vb (Vb>Va), and reflected light sb1 reflected at a larger reflection angle θb is obtained.

この際、Vminが印加されているが画素上の液晶では例えば大きな屈折率nmaxが得られ、最大の電圧Vaが印加される画素上の液晶では例えば小さな屈折率naに変化する。屈折率nmaxの液晶に入射する光に対して、屈折率naの液晶に入射する光の方が速く進むため、反射光は角度θaに曲がって出射される。一方で、電圧Vbが印加される画素上の液晶はnaより小さい屈折率nbとなるので、入射する光はさらに速く進む。そのため、反射光はより大きな角度のθbで出射されることになる。 At this time, although Vmin is applied, the liquid crystal on the pixel has a large refractive index nmax, and the liquid crystal on the pixel to which the maximum voltage Va is applied changes to a small refractive index na. Since the light incident on the liquid crystal with the refractive index na travels faster than the light incident on the liquid crystal with the refractive index nmax, the reflected light is emitted at an angle θa. On the other hand, since the liquid crystal on the pixel to which the voltage Vb is applied has a refractive index nb smaller than na, the incident light travels even faster. Therefore, the reflected light is emitted at a larger angle θb.

図3に戻って、制御回路22に設けられる水平走査回路23は、シフトレジスタ回路26と、スイッチSW1~SWmを含むスイッチ回路27を備えている。 Returning to FIG. 3, the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26 and a switch circuit 27 including switches SW1 to SWm.

シフトレジスタ回路26は、水平同期信号(HST)、及び水平走査用のクロック信号(HCK1、HCK2)を入力する。シフトレジスタ回路26は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、スイッチ回路27に出力するスイッチング信号(これを、「SD1~SDm」とする)を1水平走査期間の周期で生成する。 The shift register circuit 26 inputs a horizontal synchronization signal (HST) and horizontal scanning clock signals (HCK1, HCK2). The shift register circuit 26 sequentially shifts the clock signal based on the horizontal synchronizing signal and the clock signal for horizontal scanning, thereby outputting switching signals (which are referred to as "SD1 to SDm") to the switch circuit 27. It is generated in a cycle of one horizontal scanning period.

スイッチ回路27は、各列データ線(D1~Dm)のオン、オフを切り替えるためのm個のスイッチSW1~SWmを備えている。また、各スイッチSW1~SWmは、シフトレジスタ回路26より出力されるスイッチング信号(SD1~SDm)に基づいてオン状態またはオフ状態に制御される。スイッチSW1~SWmは、列データ線(D1~Dm)に対応して設けられ、各列データ線に対応した制御電圧「d」を順次入力する。 The switch circuit 27 includes m switches SW1 to SWm for switching ON/OFF of each column data line (D1 to Dm). The switches SW1 to SWm are controlled to be on or off based on switching signals (SD1 to SDm) output from the shift register circuit . The switches SW1 to SWm are provided corresponding to the column data lines (D1 to Dm), and sequentially input the control voltage "d" corresponding to each column data line.

スイッチSW1~SWmは、各列データ線(D1~Dm)に対応した制御電圧を選択的に列データ線に与える。例えばスイッチSW1は、スイッチング信号SD1がハイレベルのときにオン状態となり、列データ線D1に対応した制御電圧を選択し、選択した制御電圧を列データ線D1に出力する。 The switches SW1 to SWm selectively apply control voltages corresponding to the respective column data lines (D1 to Dm) to the column data lines. For example, the switch SW1 is turned on when the switching signal SD1 is at high level, selects a control voltage corresponding to the column data line D1, and outputs the selected control voltage to the column data line D1.

電圧供給線X1より、各列データ線(D1~Dm)に供給される制御電圧「d」は、「0」(最小電圧)から「VLC」(最大電圧)までのアナログの電圧である。本実施形態では、最大電圧VLCの2倍の電圧である2倍電圧(2*VLC)を設定し、更に、電圧「0」から2倍電圧「2*VLC」の範囲内でk階調(但し、kは3以上の整数)の電圧を設定する。そして、チャージポンプ31の駆動、停止を切り替えることにより、列データ線より供給される制御電圧(0~VLCの範囲の電圧)が、上記したk階調の電圧(0~2*VLCの範囲の電圧)となるように制御する。 The control voltage "d" supplied from the voltage supply line X1 to each column data line (D1 to Dm) is an analog voltage from "0" (minimum voltage) to "VLC" (maximum voltage). In this embodiment, a double voltage (2*VLC) that is twice the maximum voltage VLC is set, and k gradations ( However, k is an integer of 3 or more). By switching between driving and stopping the charge pump 31, the control voltage (voltage in the range of 0 to VLC) supplied from the column data line is changed to the voltage of the k gradation (voltage in the range of 0 to 2*VLC). voltage).

以下、図7Aを参照して詳細に説明する。図7Aは、横軸が上記したk階調(この例では5階調)を示し、縦軸が電圧供給線X1から列データ線を介して画素回路21に供給される制御電圧を示すグラフである。 A detailed description will be given below with reference to FIG. 7A. FIG. 7A is a graph in which the horizontal axis indicates the above-mentioned k gradation (5 gradations in this example), and the vertical axis indicates the control voltage supplied from the voltage supply line X1 to the pixel circuit 21 via the column data line. be.

図7Aに示すグラフR1は、液晶42に供給する駆動電圧が最大電圧VLC以下である場合の特性を示し、グラフR2は、液晶42に供給する駆動電圧が最大電圧VLC以上である場合の特性を示している。なお、グラフR1、R2では電圧が直線的に変化する例を示しているが、本発明はこれに限定されず、0~VLCの範囲で単調増加する変化であればよい。 Graph R1 shown in FIG. 7A shows characteristics when the driving voltage supplied to the liquid crystal 42 is equal to or lower than the maximum voltage VLC, and graph R2 shows characteristics when the driving voltage supplied to the liquid crystal 42 is equal to or higher than the maximum voltage VLC. showing. Although the graphs R1 and R2 show an example in which the voltage changes linearly, the present invention is not limited to this, and any change that monotonously increases within the range of 0 to VLC is acceptable.

例えば、液晶42に供給する駆動電圧の階調数を「5」とした場合には(即ち、k=5)、上記した2倍電圧(2*VLC)を5等分して階調1~階調5を設定する。従って、2倍電圧(2*VLC)を5等分し、階調1として(1/5)*2*VLCの電圧、階調2として(2/5)*2*VLCの電圧、階調3として(3/5)*2*VLCの電圧、階調4として(4/5)*2*VLCの電圧、階調5として(5/5)*2*VLCの電圧が、制御電圧として画素回路21に供給されればよいことになる。 For example, when the number of gradations of the drive voltage supplied to the liquid crystal 42 is set to "5" (that is, k=5), the double voltage (2*VLC) is equally divided into 5 to give gradations 1 to 5. Set gradation 5. Therefore, the voltage doubled (2*VLC) is divided into 5 equal parts, the voltage of (1/5)*2*VLC as gradation 1, the voltage of (2/5)*2*VLC as gradation 2, and the gradation A voltage of (3/5)*2*VLC for 3, a voltage of (4/5)*2*VLC for gradation 4, and a voltage of (5/5)*2*VLC for gradation 5 are used as control voltages. It suffices to supply it to the pixel circuit 21 .

しかし、上記の階調3~階調5に対応する制御電圧は最大電圧VLCを超えているので、図3に示す電圧供給線X1より階調3~階調5に対応する制御電圧を画素回路21に供給することができない。本実施形態では、階調3~階調5については、それぞれの半分の制御電圧を出力し、その後、チャージポンプ31により2倍に増幅する。つまり、階調3として(3/5)*VLC、階調4として(4/5)*VLC、階調5としてVLC、の制御電圧を出力し、各画素回路21に設けられているチャージポンプ31により2倍に増幅して液晶42に出力する。 However, since the control voltage corresponding to the gradation 3 to gradation 5 exceeds the maximum voltage VLC, the control voltage corresponding to the gradation 3 to gradation 5 is applied to the pixel circuit from the voltage supply line X1 shown in FIG. 21 cannot be supplied. In the present embodiment, for gradations 3 to 5, half the control voltage is output, and then the charge pump 31 amplifies the voltage by a factor of two. That is, (3/5)*VLC for gradation 3, (4/5)*VLC for gradation 4, and VLC for gradation 5 are output. 31 amplifies it twice and outputs it to the liquid crystal 42 .

つまり、所望の階調を得るための制御電圧が最大電圧VLC以下の場合(階調1、2の場合)には、図7AのグラフR1に示すように、この制御電圧を増幅することなく駆動電圧として液晶42に出力する。 That is, when the control voltage for obtaining the desired gradation is equal to or lower than the maximum voltage VLC (in the case of gradations 1 and 2), as shown in the graph R1 in FIG. 7A, the control voltage is driven without being amplified. It is output to the liquid crystal 42 as a voltage.

一方、所望の階調を得るための電圧が最大電圧VLCを超える場合(階調3、4、5の場合)には、図7AのグラフR2に示すように、この電圧の半分の電圧を制御電圧として画素回路21に供給し、その後チャージポンプ31で2倍に増幅することにより、所望の駆動電圧を得る。従って、グラフR2の傾きは、グラフR1の傾きの半分となっている。 On the other hand, when the voltage for obtaining the desired gradation exceeds the maximum voltage VLC (in the case of gradations 3, 4, and 5), as shown in the graph R2 in FIG. 7A, half this voltage is controlled. A desired drive voltage is obtained by supplying the voltage to the pixel circuit 21 as a voltage and then amplifying it twice by the charge pump 31 . Therefore, the slope of graph R2 is half the slope of graph R1.

即ち、チャージポンプ制御部25は、最大電圧(VLC)よりも大きい電圧(2倍電圧)までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧(VLC)以下の場合には、制御電圧を増幅せずに液晶42に出力する。一方、複数の階調のうち、任意の階調に対応する電圧が最大電圧(VLC)を超える場合には、チャージポンプ31により制御電圧を増幅して液晶42に出力するように制御する。 That is, the charge pump control unit 25 sets the voltage corresponding to an arbitrary gradation to the maximum voltage ( VLC) In the following cases, the control voltage is output to the liquid crystal 42 without being amplified. On the other hand, when the voltage corresponding to an arbitrary grayscale among a plurality of grayscales exceeds the maximum voltage (VLC), the charge pump 31 is controlled to amplify the control voltage and output it to the liquid crystal 42 .

このように、スイッチ回路27に設けられる各スイッチSW1~SWmのオン、オフを制御し、且つ、チャージポンプ31の駆動を制御することにより、画素回路21は、k階調(上記の例では5階調)に対応する駆動信号を生成して液晶42に供給することができる。即ち、図7BのグラフR3に示すように、2倍電圧(2*VLC)を5等分して得られる階調1~階調5の駆動電圧を、液晶42に出力することが可能となる。 In this way, by controlling the on/off of each of the switches SW1 to SWm provided in the switch circuit 27 and controlling the driving of the charge pump 31, the pixel circuit 21 has k gradations (5 gradations in the above example). It is possible to generate a drive signal corresponding to the gradation) and supply it to the liquid crystal 42 . That is, as shown in the graph R3 of FIG. 7B, it is possible to output to the liquid crystal 42 drive voltages of gradations 1 to 5 obtained by equally dividing the voltage doubled (2*VLC) into five. .

図3に戻って、垂直走査回路24には、行走査線(G1~Gn)が接続されている。垂直走査回路24は、垂直同期信号(VST)、垂直走査用のクロック信号(VCK1、VCK2)を入力する。垂直走査回路24は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線G1から行走査線Gnに順次行選択信号(走査信号)を、1水平走査期間の周期で供給する。 Returning to FIG. 3, the vertical scanning circuit 24 is connected to row scanning lines (G1 to Gn). The vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and vertical scanning clock signals (VCK1, VCK2). The vertical scanning circuit 24 sequentially supplies row selection signals (scanning signals), for example, from the row scanning line G1 to the row scanning line Gn at a cycle of one horizontal scanning period based on the vertical synchronization signal and the clock signal for vertical scanning. .

チャージポンプ制御部25は、図4に示すスイッチS1、S3のオン、オフを制御する制御線(K1-1、K1-3)に制御信号を出力して、チャージポンプ31の入力端子p1と出力端子p2を短絡する制御を行う。具体的に、最大電圧(VLC)よりも大きい電圧(2*VLC)までの範囲内において設定されている複数の階調(例えば、階調1~階調5)のうち、任意の階調(例えば、階調1)に対応する電圧が最大電圧(VLC)以下の場合には、各制御線K1-1、K1-3に、スイッチS1及びS3を同時にオンとする制御信号を出力する。また、複数の階調のうち、任意の階調(例えば、階調3)に対応する電圧が最大電圧(VLC)を超える場合には、スイッチS1、S3を同時にオンとせず、通常のチャージポンプ31の作動に応じた制御信号を出力する。以下、チャージポンプ31の作動について詳細に説明する。 The charge pump control unit 25 outputs control signals to control lines (K1-1, K1-3) for controlling ON/OFF of the switches S1 and S3 shown in FIG. Control is performed to short-circuit the terminal p2. Specifically, an arbitrary gradation ( For example, when the voltage corresponding to gradation 1) is lower than the maximum voltage (VLC), a control signal is output to the control lines K1-1 and K1-3 to simultaneously turn on the switches S1 and S3. Further, when the voltage corresponding to an arbitrary gradation (for example, gradation 3) among a plurality of gradations exceeds the maximum voltage (VLC), the switches S1 and S3 are not turned on at the same time, and a normal charge pump is applied. 31 outputs a control signal according to the operation. The operation of the charge pump 31 will be described in detail below.

チャージポンプ制御部25は、チャージポンプ31を駆動させる際において、図4に示した各スイッチS1~S4のオン、オフを制御する制御信号を、制御線K1(K1-1、K1-2、K1-3、K1-4)に出力する。具体的に、列データ線D1より制御電圧が供給された際に、まずスイッチS1、S4をオンとし、スイッチS2、S3をオフとする。これにより、列データ線D1より供給された制御電圧は、キャパシタC1に蓄積される。 When the charge pump control unit 25 drives the charge pump 31, the control signal for controlling the on/off of the switches S1 to S4 shown in FIG. -3, K1-4). Specifically, when the control voltage is supplied from the column data line D1, the switches S1 and S4 are first turned on, and the switches S2 and S3 are turned off. Thereby, the control voltage supplied from the column data line D1 is stored in the capacitor C1.

所定時間の経過後に、スイッチS1、S4をオフとし、スイッチS2、S3をオンとする。その結果、列データ線D1より供給される制御電圧と、キャパシタC1に蓄積された電圧が加算され、加算後の電圧が出力キャパシタC2に蓄積される。従って、出力キャパシタC2には、列データ線D1より供給される制御電圧の2倍となる電圧が蓄積されて、画素電極q1に出力されることになる。 After a predetermined time has elapsed, the switches S1 and S4 are turned off and the switches S2 and S3 are turned on. As a result, the control voltage supplied from the column data line D1 and the voltage accumulated in the capacitor C1 are added, and the added voltage is accumulated in the output capacitor C2. Therefore, a voltage that is twice the control voltage supplied from the column data line D1 is accumulated in the output capacitor C2 and output to the pixel electrode q1.

そして、本実施形態に係る位相変調装置101では、図3に示した(n×m)個設けられた各画素回路21のうちの、いくつかの画素回路からなるブロックを設定する。例えば、図6(a)に示すように(5行×6列)の画素回路21からなるブロックを設定する。なお、図6(a)では、各画素回路21の行(n)、及び列(m)を特定するために、それぞれサフィックス「-nm」を付して示す。従って、図6(a)に示す1行、1列の画素回路は21-11、5行、6列の画素回路は21-56である。 Then, in the phase modulation device 101 according to the present embodiment, blocks made up of some of the (n×m) pixel circuits 21 shown in FIG. 3 are set. For example, as shown in FIG. 6A, a block composed of (5 rows×6 columns) pixel circuits 21 is set. In FIG. 6A, the suffix "-nm" is added to specify the row (n) and column (m) of each pixel circuit 21, respectively. Accordingly, the pixel circuit of row 1 and column 1 shown in FIG. 6A is 21-11, and the pixel circuit of row 5 and column 6 is 21-56.

図6(a)において、同一の行の6個の画素回路21-11~21-16に、それぞれ同一の電圧を供給する。例えば、画素回路21-11~21-16には、階調1~階調5のうち階調1に対応する制御電圧を供給する。また、垂直方向の、図中上から下に向けて徐々に階調が高まるように設定し、最下段の画素回路21-51~21-56に階調5に対応する制御電圧を供給する。 In FIG. 6A, the same voltage is supplied to the six pixel circuits 21-11 to 21-16 in the same row. For example, the pixel circuits 21-11 to 21-16 are supplied with control voltages corresponding to gradation 1 among gradations 1 to 5. FIG. Also, the gradation is set so that the gradation gradually increases from top to bottom in the vertical direction, and a control voltage corresponding to gradation 5 is supplied to the pixel circuits 21-51 to 21-56 in the bottom row.

具体的に、図6(b)に示すように、垂直方向に並ぶ各画素回路21-11~21-51において、各液晶42に供給する駆動電圧が階調1~階調5に対応して段階的に変化するように設定される。従って、6個の画素回路21を一つにグループとし、5通りに反射率を変化させることができ、ひいては5通りに位相変調された反射光を得ることが可能となる。 Specifically, as shown in FIG. 6B, in each pixel circuit 21-11 to 21-51 arranged in the vertical direction, the driving voltage supplied to each liquid crystal 42 corresponds to the gradation 1 to gradation 5. Set to change step by step. Accordingly, six pixel circuits 21 are grouped into one group, and the reflectance can be changed in five ways, and thus it is possible to obtain reflected light phase-modulated in five ways.

[本実施形態の動作説明]
次に、上述のように構成された本実施形態に係る位相変調装置101の動作を、図7A、図7Bに示すグラフ、及び図8に示すタイミングチャートを参照して説明する。図7Bは5段階に設定した階調と液晶42に供給する駆動電圧との関係を示すグラフである。また、以下では図6(a)に示したように、6×5のマトリクス状に配置された各画素回路21、及び各画素回路21に対応する反射画素を有する場合の例について説明する。
[Explanation of operation of the present embodiment]
Next, the operation of the phase modulation device 101 according to this embodiment configured as described above will be described with reference to the graphs shown in FIGS. 7A and 7B and the timing chart shown in FIG. FIG. 7B is a graph showing the relationship between the gradation set in five stages and the driving voltage supplied to the liquid crystal 42. In FIG. In the following, an example in which each pixel circuit 21 is arranged in a matrix of 6×5 and reflective pixels corresponding to each pixel circuit 21 as shown in FIG. 6A will be described.

図3に示した水平走査回路23は、スイッチ回路27に設けられる各スイッチSW1~SWm(ここでは、m=6)のオン、オフを制御することにより、電圧供給線X1より供給される制御電圧を、所望の列データ線に供給する。 The horizontal scanning circuit 23 shown in FIG. 3 controls the ON/OFF of each switch SW1 to SWm (here, m=6) provided in the switch circuit 27 to control the control voltage supplied from the voltage supply line X1. to the desired column data lines.

更に、垂直走査回路24を駆動させることにより、各行走査線(G1~Gn)(ここでは、n=5)のうち所望の画素回路21に対応する走査ラインを選択する。その結果、所望の画素回路21に制御電圧を供給することができる。 Further, by driving the vertical scanning circuit 24, the scanning line corresponding to the desired pixel circuit 21 is selected from the row scanning lines (G1 to Gn) (here, n=5). As a result, the desired pixel circuit 21 can be supplied with the control voltage.

例えば、「0」から最大電圧の2倍電圧までの範囲の電圧「0~2*VLC」を5つの階調(即ち、k=1~5)に区分し、図6(a)に示す1行目の画素回路21-11~21-16に階調1の電圧「(1/5)*2*VLC」を供給し、2行目の画素回路21-21~21-26に階調2の電圧「(2/5)*2*VLC」を供給する。 For example, the voltage "0 to 2*VLC" in the range from "0" to twice the maximum voltage is divided into five gradations (that is, k = 1 to 5), and the 1 A voltage of gradation 1 "(1/5)*2*VLC" is supplied to the pixel circuits 21-11 to 21-16 of the row, and a voltage of gradation 2 is supplied to the pixel circuits 21-21 to 21-26 of the second row. of voltage "(2/5)*2*VLC".

更に、3行目の画素回路21-31~21-36に階調3の電圧を供給する。この場合、画素回路に供給する電圧は、「(3/5)*2*VLC」となり、最大電圧VLCを超えることになる。従って、図7Aに示したように、上記の半分の電圧である「(3/5)*VLC」を制御電圧として出力し、更に、チャージポンプ31によりこの電圧を2倍に増幅して「(3/5)*2*VLC」の電圧を生成して階調3の電圧とする。 Furthermore, the voltage of gradation 3 is supplied to the pixel circuits 21-31 to 21-36 of the third row. In this case, the voltage supplied to the pixel circuit is "(3/5)*2*VLC", which exceeds the maximum voltage VLC. Therefore, as shown in FIG. 7A, half the above voltage "(3/5)*VLC" is output as the control voltage, and the charge pump 31 further amplifies this voltage by two times to obtain "( 3/5)*2*VLC" is generated to be the voltage of gradation 3.

4行目の画素回路21-41~21-46、5行目の画素回路21-51~21-56についても同様に、それぞれ半分の電圧を制御電圧として出力し、その後、チャージポンプ31で2倍に増幅することにより、階調4、階調5の電圧を生成する。 Similarly, for the pixel circuits 21-41 to 21-46 in the fourth row and the pixel circuits 21-51 to 21-56 in the fifth row, half voltages are output as control voltages. Voltages of gradation 4 and gradation 5 are generated by amplifying by a factor of two.

次に、画素回路21における動作を、図8に示すタイミングチャートを参照して説明する。一例として、列データ線D1、行走査線G1に接続された画素回路21aにおけるチャージポンプ31の動作について説明する。 Next, the operation of the pixel circuit 21 will be described with reference to the timing chart shown in FIG. As an example, the operation of the charge pump 31 in the pixel circuit 21a connected to the column data line D1 and the row scanning line G1 will be described.

画素回路21aを、上述した階調1に設定する場合には、チャージポンプ31を作動させない。この場合には、図8の時刻t0~t1に示すように、チャージポンプ制御部25は、スイッチS1、S3を同時にオンとする。また、スイッチS2、S4をオフとする。その結果、チャージポンプ31の入力端子p1と出力端子p2がスイッチS1、S3を介して短絡されるので、列データ線D1より供給される制御電圧は、チャージポンプ31で増幅されることなく、液晶42に出力される。従って、図7Bの符号z1に示すように液晶に「(1/5)*2*VLC」の電圧を供給することができる。 When the pixel circuit 21a is set to the gradation 1 described above, the charge pump 31 is not operated. In this case, the charge pump control unit 25 turns on the switches S1 and S3 at the same time, as shown from time t0 to t1 in FIG. Also, the switches S2 and S4 are turned off. As a result, the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited via the switches S1 and S3, so that the control voltage supplied from the column data line D1 is not amplified by the charge pump 31 and is applied to the liquid crystal. 42. Therefore, a voltage of "(1/5)*2*VLC" can be supplied to the liquid crystal as indicated by symbol z1 in FIG. 7B.

また、画素回路21aを階調2に設定する場合についても同様にチャージポンプ31を作動させず、図7Bの符号z2に示すように、列データ線D1より供給される制御電圧を増幅せずに出力する。その結果、液晶に「(2/5)*2*VLC」の電圧を印加することができる。 Similarly, when the pixel circuit 21a is set to gradation 2, the charge pump 31 is not operated, and the control voltage supplied from the column data line D1 is not amplified as indicated by symbol z2 in FIG. 7B. Output. As a result, a voltage of "(2/5)*2*VLC" can be applied to the liquid crystal.

画素回路21を階調3に設定する場合には、列データ線D1に、階調3に対応する電圧「(2/5)*2*VLC」の半分の電圧「(2/5)*VLC」を制御電圧として出力する。更に、この制御電圧をチャージポンプ31により2倍に増幅する。 When the pixel circuit 21 is set to gradation 3, a voltage "(2/5)*VLC", which is half the voltage "(2/5)*2*VLC" corresponding to gradation 3, is applied to the column data line D1. ” as the control voltage. Furthermore, this control voltage is doubled by the charge pump 31 .

具体的に、画素回路21aを階調1、2に設定する場合には、図8Aの(a)~(d)に示すように、時刻t0~t1の期間で、スイッチS1をオン、S2をオフ、S3をオン、S4をオフとするように制御する。
一方、画素回路21aを階調3~5に設定する場合には、図8Bの(a)、(d)に示すように、時刻t10~t11の期間でスイッチS1、S4をオンとし、且つスイッチS2、S3をオフとする。その結果、キャパシタC1に制御電圧「(3/5)*VLC」が蓄積される。
Specifically, when setting the pixel circuit 21a to gradations 1 and 2, as shown in (a) to (d) of FIG. It is controlled to turn off, S3 on, and S4 off.
On the other hand, when setting the pixel circuit 21a to gradation 3 to 5, as shown in (a) and (d) of FIG. S2 and S3 are turned off. As a result, the control voltage "(3/5)*VLC" is stored in the capacitor C1.

その後、時刻t12~t13の期間でスイッチS2、S3をオンとし、スイッチS1、S4をオフとする。その結果、出力キャパシタC2には、制御電圧の2倍となる電圧「(3/5)*2*VLC」が蓄積されることになる。このため、図7Bの符号z3に示すように、液晶42に階調3の駆動電圧「(3/5)*2*VLC」を供給することができる。 After that, the switches S2 and S3 are turned on and the switches S1 and S4 are turned off during the period from time t12 to t13. As a result, the voltage "(3/5)*2*VLC", which is twice the control voltage, is accumulated in the output capacitor C2. Therefore, as indicated by symbol z3 in FIG. 7B, the driving voltage "(3/5)*2*VLC" of gradation 3 can be supplied to the liquid crystal 42 .

また、画素回路21aを階調4に設定する場合についても同様にチャージポンプ31を作動させることにより、図7Bの符号z4に示すように液晶に「(4/5)*2*VLC」の駆動電圧を供給することができる。 Also, when the pixel circuit 21a is set to the gradation 4, the charge pump 31 is similarly operated to drive the liquid crystal to "(4/5)*2*VLC" as indicated by symbol z4 in FIG. 7B. voltage can be supplied.

更に、画素回路21aを階調5に設定する場合についても同様にチャージポンプ31を作動させることにより、図7Bの符号z5に示すように液晶に「2*VLC」の駆動電圧を供給することができる。 Further, when the pixel circuit 21a is set to the gradation level 5, the charge pump 31 is operated in the same manner to supply the driving voltage of "2*VLC" to the liquid crystal as indicated by symbol z5 in FIG. 7B. can.

[本実施形態の効果の説明]
このようにして、本実施形態に係る位相変調装置101では、各画素回路21にチャージポンプ31を備えている。そして、「0」から最大電圧の2倍電圧(2*VLC)までの範囲で予め設定された複数の階調のうち、任意の階調に設定する場合において、この任意の階調に対応する電圧が最大電圧(VLC)以下の場合には、列データ線より画素回路21に供給される制御電圧を増幅せずに液晶42に出力する。
[Description of effects of the present embodiment]
Thus, in the phase modulation device 101 according to this embodiment, each pixel circuit 21 is provided with the charge pump 31 . When setting an arbitrary gradation among a plurality of gradations preset in the range from "0" to twice the maximum voltage (2*VLC), When the voltage is lower than the maximum voltage (VLC), the control voltage supplied from the column data line to the pixel circuit 21 is output to the liquid crystal 42 without being amplified.

また、複数の階調のうち、任意の階調に対応する電圧が最大電圧(VLC)を超える場合には、チャージポンプ31により制御電圧を増幅して液晶42に出力するように制御する。 Further, when the voltage corresponding to an arbitrary gradation out of a plurality of gradations exceeds the maximum voltage (VLC), the control voltage is amplified by the charge pump 31 and controlled to be output to the liquid crystal 42 .

従って、列データ線より画素回路21に供給される制御電圧の最大が最大電圧(VLC)である場合に、その2倍である電圧(2*VLC)の範囲で、液晶42を駆動するための駆動電圧を設定することが可能となる。従って、液晶42の屈折率の大小をより広い範囲で変化させることができ、液晶層12の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。 Therefore, when the maximum control voltage supplied to the pixel circuit 21 from the column data line is the maximum voltage (VLC), the voltage for driving the liquid crystal 42 is within the range of the voltage (2*VLC) which is twice the maximum voltage (VLC). It becomes possible to set the drive voltage. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, an increase in the thickness of the liquid crystal layer 12 can be suppressed, and the precision of phase modulation can be improved.

また、列データ線より供給される制御電圧は、チャージポンプ31に設けられるスイッチS1、S3を同時にオンとすることにより、液晶42に供給する。従って、列データ線と画素電極q1との間を接続するための配線を別途設ける必要がなく、回路構成を簡素化することが可能となる。 Also, the control voltage supplied from the column data line is supplied to the liquid crystal 42 by simultaneously turning on the switches S1 and S3 provided in the charge pump 31 . Therefore, it is not necessary to separately provide a wiring for connecting between the column data line and the pixel electrode q1, and the circuit configuration can be simplified.

更に、画素回路21に供給する制御電圧の最大電圧VLCを高めることなく広い電圧の範囲で階調を設定できるので、制御回路22を構成する各部品の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。 Furthermore, since the gradation can be set in a wide voltage range without increasing the maximum voltage VLC of the control voltage supplied to the pixel circuit 21, there is no need to increase the breakdown voltage of each component constituting the control circuit 22, and the device can be made smaller. , it becomes possible to achieve weight reduction.

また、液晶42の駆動電圧を設定するための電圧の範囲を、最大電圧VLCの2倍の電圧に設定しているので、制御電圧を2倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。 Further, since the voltage range for setting the drive voltage of the liquid crystal 42 is set to a voltage that is twice the maximum voltage VLC, a desired drive voltage can be obtained by a simple process of doubling the control voltage. can be obtained, and the circuit configuration can be simplified.

また、本実施形態では、互いに直交する方向、即ち、図3に示す列方向及び行方向のうちの、一方の方向に向けて液晶42の屈折率が変化するように設定し、他方の方向に、チャージポンプのオン、オフを切り替える駆動線(即ち、制御線K1-1、K1-3)を配置している。従って、屈折率の変化による液晶の配向の乱れを防止することが可能となる。 Further, in this embodiment, the refractive index of the liquid crystal 42 is set to change in one of the directions orthogonal to each other, ie, the column direction and the row direction shown in FIG. 3, and changes in the other direction. , drive lines (that is, control lines K1-1 and K1-3) for switching on and off of the charge pump. Therefore, it is possible to prevent the alignment of the liquid crystal from being disturbed due to the change in the refractive index.

なお、本実施形態では、駆動電圧の範囲を最大電圧の2倍の電圧(2*VLC)に設定したが、本発明はこれに限定されるものではなく、最大電圧VLCよりも大きければ良い。 In this embodiment, the drive voltage range is set to twice the maximum voltage (2*VLC), but the present invention is not limited to this, as long as it is greater than the maximum voltage VLC.

以上、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 Although embodiments of the present invention have been described above, the statements and drawings forming part of this disclosure should not be construed as limiting the present invention. Various alternative embodiments, implementations and operational techniques will become apparent to those skilled in the art from this disclosure.

11 反射基板
12 液晶層
13 対向基板
14 シール材
20 反射画素
21、21a、21’ 画素回路
22 制御回路
23 水平走査回路
24 垂直走査回路
25 チャージポンプ制御部
26 シフトレジスタ回路
27 スイッチ回路
31 チャージポンプ
42 液晶
q1 画素電極
q2 共通電極
p1 入力端子
p2 出力端子
D1~Dm 列データ線
G1~Gn 行走査線
K1~Kn 制御線
K1-1、K1-2、K1-3、K1-4 制御線
S1 第1スイッチ(ブリッジ回路)
S2 第2スイッチ(ブリッジ回路)
S3 第3スイッチ(ブリッジ回路)
S4 第4スイッチ(ブリッジ回路)
Reference Signs List 11 reflective substrate 12 liquid crystal layer 13 counter substrate 14 sealing material 20 reflective pixels 21, 21a, 21' pixel circuit 22 control circuit 23 horizontal scanning circuit 24 vertical scanning circuit 25 charge pump control section 26 shift register circuit 27 switch circuit 31 charge pump 42 Liquid crystal q1 Pixel electrode q2 Common electrode p1 Input terminal p2 Output terminal D1 to Dm Column data lines G1 to Gn Row scanning lines K1 to Kn Control lines K1-1, K1-2, K1-3, K1-4 Control line S1 First switch (bridge circuit)
S2 Second switch (bridge circuit)
S3 third switch (bridge circuit)
S4 fourth switch (bridge circuit)

Claims (6)

入射光を所望の角度に反射させる位相変調装置であって、
互いに直交する複数の列データ線と複数の行走査線とがそれぞれ交差する位置に設けられた複数の画素回路、及び複数の反射画素と、
前記反射画素に対応して設けられ、前記画素回路より供給される駆動電圧により入射光に対する屈折率が変化する液晶と、を備え、
前記列データ線は、前記画素回路に所定の最大電圧までの範囲で変化する制御電圧を出力し、
前記画素回路は、複数のスイッチからなるブリッジ回路を含み、且つ前記制御電圧を増幅するチャージポンプを有し、
更に、前記液晶に供給する前記駆動電圧が前記最大電圧以下の場合には、前記複数のスイッチを制御して前記チャージポンプの入力端子と出力端子を短絡させて前記制御電圧を増幅せずに前記液晶に出力し、前記液晶に供給する駆動電圧が、前記最大電圧を超える場合には、前記複数のスイッチの短絡、開放を制御して前記制御電圧を増幅し、前記液晶に出力するチャージポンプ制御部
を備えたことを特徴とする位相変調装置。
A phase modulation device that reflects incident light at a desired angle,
a plurality of pixel circuits provided at positions where a plurality of column data lines and a plurality of row scanning lines that are orthogonal to each other intersect, and a plurality of reflective pixels;
a liquid crystal provided corresponding to the reflective pixel and having a refractive index with respect to incident light that changes according to a driving voltage supplied from the pixel circuit;
the column data line outputs a control voltage to the pixel circuit that varies up to a predetermined maximum voltage;
the pixel circuit includes a bridge circuit consisting of a plurality of switches and has a charge pump that amplifies the control voltage;
Further, when the driving voltage supplied to the liquid crystal is equal to or lower than the maximum voltage, the plurality of switches are controlled to short-circuit the input terminal and the output terminal of the charge pump, and the control voltage is not amplified. When the drive voltage output to the liquid crystal and supplied to the liquid crystal exceeds the maximum voltage, the plurality of switches are short-circuited and opened to amplify the control voltage and output the control voltage to the liquid crystal. A phase modulation device comprising:
前記画素回路は、前記液晶に供給する電圧を蓄積する出力キャパシタを備えており、該出力キャパシタの一端は、前記出力端子に接続されており、
前記ブリッジ回路は、
電荷を蓄積する第1キャパシタと、
前記第1キャパシタの一端と、前記制御電圧が供給される入力端子との間に設けられた第1スイッチと、
前記第1キャパシタの他端と、前記入力端子との間に設けられた第2スイッチと、
前記第1キャパシタの前記一端と、前記出力端子との間に設けられた第3スイッチと、
前記第1キャパシタの前記他端と、前記出力キャパシタの他端との間に設けられた第4スイッチと、を備え、
前記チャージポンプ制御部は、前記第1スイッチと前記第3スイッチを同時に短絡して前記入力端子と前記出力端子を短絡させること
を特徴とする請求項1に記載の位相変調装置。
the pixel circuit includes an output capacitor that stores a voltage supplied to the liquid crystal, one end of the output capacitor being connected to the output terminal;
The bridge circuit is
a first capacitor that stores electric charge;
a first switch provided between one end of the first capacitor and an input terminal to which the control voltage is supplied;
a second switch provided between the other end of the first capacitor and the input terminal;
a third switch provided between the one end of the first capacitor and the output terminal;
a fourth switch provided between the other end of the first capacitor and the other end of the output capacitor;
2. The phase modulation device according to claim 1, wherein the charge pump control section simultaneously short-circuits the first switch and the third switch to short-circuit the input terminal and the output terminal.
前記チャージポンプ制御部は、前記入力端子と前記出力端子を短絡させた後、前記第1、第4スイッチを短絡、前記第2、第3スイッチを開放とし、その後、第2、第3スイッチを短絡、第1、第4スイッチを開放とする制御を行い、前記出力キャパシタに蓄積された電圧を、前記出力端子より出力すること
を特徴とする請求項2に記載の位相変調装置。
After short-circuiting the input terminal and the output terminal, the charge pump control section short-circuits the first and fourth switches, opens the second and third switches, and then closes the second and third switches. 3. The phase modulation device according to claim 2, wherein control is performed to short-circuit and open the first and fourth switches, and the voltage accumulated in the output capacitor is output from the output terminal.
前記互いに直交する方向のうちの、一方の方向に向けて前記液晶の屈折率が変化するように設定し、他方の方向に、前記チャージポンプの短絡、開放を切り替えるための駆動線を配置したこと
を特徴とする請求項1~3のいずれか1項に記載の位相変調装置。
setting the refractive index of the liquid crystal to change in one of the mutually orthogonal directions, and arranging a driving line for switching between shorting and opening of the charge pump in the other direction; The phase modulation device according to any one of claims 1 to 3, characterized by:
前記液晶に供給する駆動電圧の最大電圧を、前記最大電圧の2倍に設定すること
を特徴とする請求項1~4のいずれか1項に記載の位相変調装置。
5. The phase modulation device according to any one of claims 1 to 4, wherein the maximum voltage of the driving voltage supplied to the liquid crystal is set to twice the maximum voltage.
入射光を所望の角度に反射させる位相変調方法であって、
互いに直交する複数の列データ線と複数の行走査線とがそれぞれ交差する位置に設けられた複数の画素回路に、所定の最大電圧までの範囲で変化する制御電圧を出力するステップと、
前記各画素回路において、入力する駆動電圧に応じて入射光に対する屈折率が変化する液晶に供給する駆動電圧が、前記最大電圧以下の場合には、チャージポンプのブリッジ回路に含まれる複数のスイッチを制御して入力端子と出力端子を短絡させ、前記制御電圧を増幅せずに前記液晶に出力するステップと、
前記液晶に供給する駆動電圧が、前記最大電圧を超える場合には、前記複数のスイッチの短絡、開放を制御して前記制御電圧を増幅し、前記液晶に出力するステップと、
を備えたことを特徴とする位相変調方法。
A phase modulation method for reflecting incident light at a desired angle,
a step of outputting a control voltage that varies within a range up to a predetermined maximum voltage to a plurality of pixel circuits provided at intersections of a plurality of column data lines and a plurality of row scanning lines that are orthogonal to each other;
In each of the pixel circuits , when the driving voltage supplied to the liquid crystal whose refractive index for incident light changes according to the input driving voltage is equal to or lower than the maximum voltage, the plurality of switches included in the bridge circuit of the charge pump are turned off. a step of controlling to short-circuit an input terminal and an output terminal, and outputting the control voltage to the liquid crystal without amplifying it;
when the driving voltage supplied to the liquid crystal exceeds the maximum voltage, controlling the short-circuiting and opening of the plurality of switches to amplify the control voltage and output it to the liquid crystal;
A phase modulation method, comprising:
JP2019057222A 2019-03-25 2019-03-25 PHASE MODULATION DEVICE AND PHASE MODULATION METHOD Active JP7208510B2 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019057222A JP7208510B2 (en) 2019-03-25 2019-03-25 PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
PCT/JP2020/013395 WO2020196647A1 (en) 2019-03-25 2020-03-25 Phase modulator and phase modulation method
CN202080006291.9A CN113056702B (en) 2019-03-25 2020-03-25 Phase modulation device and phase modulation method
US17/477,989 US11450293B2 (en) 2019-03-25 2021-09-17 Phase modulator and phase modulation method for reflecting incident light at desired angle

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019057222A JP7208510B2 (en) 2019-03-25 2019-03-25 PHASE MODULATION DEVICE AND PHASE MODULATION METHOD

Publications (2)

Publication Number Publication Date
JP2020160174A JP2020160174A (en) 2020-10-01
JP7208510B2 true JP7208510B2 (en) 2023-01-19

Family

ID=72643104

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019057222A Active JP7208510B2 (en) 2019-03-25 2019-03-25 PHASE MODULATION DEVICE AND PHASE MODULATION METHOD

Country Status (1)

Country Link
JP (1) JP7208510B2 (en)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080055222A1 (en) 2006-09-05 2008-03-06 Industrial Technology Research Institute Charge pump pixel driving circuit
JP2012053322A (en) 2010-09-02 2012-03-15 Chi Mei Electronics Corp Display device and electronics equipped therewith
CN102930841A (en) 2012-10-22 2013-02-13 沃谱瑞科技(北京)有限责任公司 Pixel circuit of smectic state liquid crystal multistable electronic paper display
JP2016512343A (en) 2013-03-15 2016-04-25 レンズヴェクター インコーポレイテッドLensvector Incorporated Method and apparatus for improving light convergence in multiple liquid crystal cell lenses
US20160360301A1 (en) 2013-04-19 2016-12-08 Wavexing, Inc. Contentionless NxM Wavelength Cross Connect
JP2018045187A (en) 2016-09-16 2018-03-22 シチズン時計株式会社 Light flux division element and microscope device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943709A (en) * 1989-05-11 1990-07-24 Hughes Aircraft Company Liquid crystal adaptive optics system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080055222A1 (en) 2006-09-05 2008-03-06 Industrial Technology Research Institute Charge pump pixel driving circuit
JP2012053322A (en) 2010-09-02 2012-03-15 Chi Mei Electronics Corp Display device and electronics equipped therewith
CN102930841A (en) 2012-10-22 2013-02-13 沃谱瑞科技(北京)有限责任公司 Pixel circuit of smectic state liquid crystal multistable electronic paper display
JP2016512343A (en) 2013-03-15 2016-04-25 レンズヴェクター インコーポレイテッドLensvector Incorporated Method and apparatus for improving light convergence in multiple liquid crystal cell lenses
US20160360301A1 (en) 2013-04-19 2016-12-08 Wavexing, Inc. Contentionless NxM Wavelength Cross Connect
JP2018045187A (en) 2016-09-16 2018-03-22 シチズン時計株式会社 Light flux division element and microscope device

Also Published As

Publication number Publication date
JP2020160174A (en) 2020-10-01

Similar Documents

Publication Publication Date Title
KR101832409B1 (en) Gate driver and liquid crystal display including the same
US5926161A (en) Liquid crystal panel and liquid crystal display device
JP5424948B2 (en) Shift register driving method, shift register, and liquid crystal display device including the same
TWI397734B (en) Liquid crystal display and driving method thereof
US11450293B2 (en) Phase modulator and phase modulation method for reflecting incident light at desired angle
WO2008032468A1 (en) Display apparatus
JPH11271713A (en) Liquid crystal display
JP2019109371A (en) Active matrix type display device and its driving method
US10885859B2 (en) Display device and image determination device
KR100674976B1 (en) Gate line driver and method for flat panel display using shared circuit
JP2007025644A (en) Liquid crystal display panel driving method, liquid crystal display panel using the driving method, and driving module used for driving the liquid crystal display panel
JP7127589B2 (en) PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
JP4127249B2 (en) Electro-optical device adjustment method, electro-optical device adjustment device, and electronic apparatus
JP7208510B2 (en) PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
JP7131451B2 (en) PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
JP7208514B2 (en) PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
KR100949499B1 (en) Driving method of liquid crystal display device and driving circuit thereof
JP7208512B2 (en) PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
JP7208513B2 (en) PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
JP7208509B2 (en) PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
JP7208511B2 (en) PHASE MODULATION DEVICE AND PHASE MODULATION METHOD
KR100446378B1 (en) Liquid crystal display device and method for driving the same
KR20050000161A (en) Analog sampling circuit and the driving method
KR20060109213A (en) Display panel and display device having same
JPH03217892A (en) Driving circuit of liquid crystal display device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221219

R150 Certificate of patent or registration of utility model

Ref document number: 7208510

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150