JP7222202B2 - 駆動装置及び電力変換装置 - Google Patents

Description

本発明は、駆動装置及び該駆動装置を備える電力変換装置に関する。

従来、互いに並列に接続される複数のスイッチング素子を駆動する駆動回路と、複数のスイッチング素子のうちいずれかに短絡が検出された場合、それらの複数のスイッチング素子を全てオフさせる短絡保護回路とを備える電力変換装置が知られている。この短絡保護回路は、複数のスイッチング素子の各コレクタにカソードが接続される複数のダイオードと、複数のダイオードの各アノード側の電位が設定値以上になると、それらの複数のスイッチング素子を全てオフさせる回路とを備える（例えば特許文献１参照）。

特開２０１２‐３４５２８号公報

しかしながら、従来の技術では、互いに並列に接続される複数のスイッチング素子のいずれかの短絡を検出するには、それらの複数のスイッチング素子と同じ個数のダイオードが必要となるため、短絡検出に必要な回路が大きくなりやすい。

そこで、本開示は、互いに並列に接続される複数のスイッチング素子の短絡検出に必要な回路の小型化が可能な駆動装置を提供する。

本開示の一態様では、
互いに並列に接続される複数のスイッチング素子のそれぞれの駆動電極に共通に接続される出力端子を有し、前記複数のスイッチング素子に共通の駆動信号を前記出力端子から出力する駆動回路を備え、
前記駆動回路は、
第１の電源線と、
前記第１の電源線に比べて電圧が低い第２の電源線と、
前記出力端子に接続される接続点と、前記接続点と前記第１の電源線との間に接続される第１のトランジスタと、前記接続点と前記第２の電源線との間に接続される第２のトランジスタとを有し、前記接続点から前記駆動信号を出力する出力段と、
前記第１のトランジスタに並列に接続され、前記接続点にアノードが接続されるダイオードと、
前記出力端子からの流入電流を検出する検出抵抗と、
前記流入電流が前記検出抵抗に流れることにより発生する電圧に基づいて、前記第１のトランジスタをオフさせ且つ前記第２のトランジスタをオンさせる短絡保護回路とを備え、
前記第１のトランジスタと前記第２のトランジスタの各制御電極は、制御信号が入力される第２の接続点に接続され、
前記短絡保護回路は、
前記検出抵抗の一端の電位と他端の電位を比較する比較手段と、
前記比較手段からの出力信号に応じて前記第１のトランジスタをオフさせ且つ前記第２のトランジスタをオンさせるように、前記第２の接続点と前記第２の電源線との間に接続されたスイッチング素子とを有する、駆動装置が提供される。

本開示の他の一態様では、
互いに並列に接続される複数のスイッチング素子のそれぞれの駆動電極に共通に接続される出力端子を有し、前記複数のスイッチング素子に共通の駆動信号を前記出力端子から出力する駆動回路を備え、
前記駆動回路は、
第１の電源線と、
前記第１の電源線に比べて電圧が低い第２の電源線と、
前記出力端子に接続される接続点と、前記接続点と前記第１の電源線との間に接続される第１のＭＯＳＦＥＴと、前記接続点と前記第２の電源線との間に接続される第２のＭＯＳＦＥＴとを有し、前記接続点から前記駆動信号を出力する出力段と、
前記出力端子からの流入電流を検出する検出抵抗と、
前記流入電流が前記検出抵抗に流れることにより発生する電圧に基づいて、前記第１のＭＯＳＦＥＴをオフさせ且つ前記第２のＭＯＳＦＥＴをオンさせる短絡保護回路とを備え、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴの各ゲート電極は、制御信号が入力される第２の接続点に接続され、
前記短絡保護回路は、
前記検出抵抗の一端の電位と他端の電位を比較する比較手段と、
前記比較手段からの出力信号に応じて前記第１のＭＯＳＦＥＴをオフさせ且つ前記第２のＭＯＳＦＥＴをオンさせるように、前記第２の接続点と前記第２の電源線との間に接続されたスイッチング素子とを有し、
前記複数のスイッチング素子のうち短絡状態のスイッチング素子のゲート電圧と前記第１の電源線の電圧との差をΔＶ_Ｇ、前記複数のスイッチング素子の並列数をｎ、前記検出抵抗に前記短絡状態で流れる電流をＩ_Ｆｍｉｎ、前記検出抵抗の抵抗値をＲ_ｇｏｎとするとき、
前記短絡状態における前記第１のＭＯＳＦＥＴのソース－ドレイン間のオン電圧Ｖ_ＳＤｏｎは、式（１Ｂ）を満たす、駆動装置が提供される。

本開示の技術によれば、互いに並列に接続される複数のスイッチング素子のいずれかの短絡を前記検出抵抗の両端電圧に基づいて検出できるので、それらの複数のスイッチング素子の短絡検出に必要な回路を小型化できる。

第１の実施形態の駆動装置の一構成例を示す回路図である。 第２の実施形態の駆動装置の一構成例を示す回路図である。

以下、本開示に係る実施形態の駆動装置について、図面を参照して説明する。

図１は、第１の実施形態の駆動装置の一構成例を示す図である。図１に示される駆動装置１００は、互いに並列に接続される複数のスイッチング素子５０_１～５０_ｎを用いて不図示の負荷を駆動する装置である。ｎは、２以上の整数を表す。例えば、駆動装置１００は、電力変換装置における上アーム用駆動装置および下アーム用駆動装置のいずれにも適用可能である。電力変換装置の具体例として、直流（ＤＣ）を交流（ＡＣ）に変換するインバータ又は交流を直流に変換するコンバータ、直流を直流に変換するＤＣ－ＤＣコンバータなどが挙げられる。

駆動装置１００は、複数のスイッチング素子５０_１～５０_ｎと、駆動回路１０１とを備える。

ｎ個のスイッチング素子５０_１～５０_ｎは、互いに並列に接続される半導体素子である。スイッチング素子５０_１～５０_ｎは、それぞれ、第１の主電極、第２の主電極と、駆動電極とを有する。各第１の主電極は、第１の導体５４により相互に接続され、各第２の主電極は、第２の導体５５により相互に接続される。駆動回路１０１の出力端子Ｂと各駆動電極は、駆動配線５２により相互に接続され、駆動回路１０１のグランド端子ＧＮＤと各第２の主電極は、導体５５とは別の部材であるグランド配線５３により相互に接続される。

導体５４は、例えば、直流電源の正極側に直接又は不図示のスイッチング素子を介して間接的に接続される。導体５５は、例えば、直流電源の負極側に直接又は不図示のスイッチング素子を介して間接的に接続される。

スイッチング素子５０_１～５０_ｎが例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である場合、第１の主電極、第２の主電極と、駆動電極は、それぞれ、ドレイン、ソース、ゲートである。あるいは、スイッチング素子５０_１～５０_ｎが例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）である場合、第１の主電極、第２の主電極と、駆動電極は、それぞれ、コレクタ、エミッタ、ゲートである。

駆動回路１０１の出力端子Ｂは、スイッチング素子５０_１～５０_ｎのそれぞれのゲート（駆動電極）にゲート抵抗５１_１～５１_ｎを介して接続される。ゲート抵抗５１_１～５１_ｎは、駆動配線５２に直列に挿入されている。駆動回路１０１のグランド端子ＧＮＤは、グランドに接続される。

駆動回路１０１は、外部から供給される制御信号Ｇ（例えば、信号レベルがハイレベルとローレベルとに交互に変化するパルス幅変調信号）に従って、互いに並列に接続される複数のスイッチング素子５０_１～５０_ｎを駆動する。駆動回路１０１は、複数のスイッチング素子５０_１～５０_ｎのそれぞれのゲートに共通に接続される出力端子Ｂを有し、複数のスイッチング素子５０_１～５０_ｎに共通の駆動信号（ゲート駆動信号とも称する）を出力端子Ｂから出力する。駆動回路１０１は、例えば、出力端子Ｂ等の複数の外部接続端子を有するＩＣ（集積回路）である。

駆動回路１０１は、正電源線３１、負電源線３２、出力段１０、抵抗素子２１，２２、ダイオード４３及び短絡保護回路４０を備える。

正電源線３１には、直流の正の電源電圧Ｖ_ｃｃが供給される。正電源線３１の電位は、複数のスイッチング素子５０_１～５０_ｎの各第１の主電極が導体５４を介して接続される直流電源の正極の電位よりも低い。正電源線３１は、第１の電源線の一例である。

負電源線３２には、直流の負の電源電圧－Ｖ_ｃｃが供給される。負電源線３２の電位は、グランド端子ＧＮＤに接続されるグランドの電位よりも低い。負電源線３２は、第１の電源線に比べて電圧が低い第２の電源線の一例である。

正電源線３１とグランド端子ＧＮＤとの間に第１のキャパシタ３３を直列に接続することにより、電源電圧Ｖ_ｃｃの安定化が可能となる。負電源線３２とグランド端子ＧＮＤとの間に第２のキャパシタ３４を直列に接続することにより、電源電圧－Ｖ_ｃｃの安定化が可能となる。

出力段１０は、出力端子Ｂに接続される接続点１３と、正電源線３１に第１の抵抗素子２１を介して接続される第１のトランジスタ１１と、負電源線３２に第２の抵抗素子２２を介して接続される第２のトランジスタ１２とを有する。出力段１０は、第１のトランジスタ１１と第２のトランジスタ１２との間の接続点１３から、複数のスイッチング素子５０_１～５０_ｎを駆動する共通の駆動信号を出力する。トランジスタ１１は、接続点１３と正電源線３１との間に接続されるハイサイドトランジスタであり、トランジスタ１２は、接続点１３と負電源線３２との間に接続されるローサイドトランジスタである。

一対のトランジスタ１１，１２は、直列に接続される半導体素子である。トランジスタ１１，１２は、それぞれ、第１の電極、第２の電極と、制御電極とを有する。トランジスタ１１の第１の電極は、抵抗素子２１を介して正電源線３１に接続され、トランジスタ１２の第１の電極は、抵抗素子２２を介して負電源線３２に接続される。トランジスタ１１，１２の各第２の電極は、共通の接続点１３に相互に接続される。トランジスタ１１，１２の各制御電極は、制御信号Ｇが入力される共通の接続点１４に相互に接続される。

一対のトランジスタ１１，１２は、例えば、バイポーラジャンクショントランジスタ（単にバイポーラトランジスタと称されることもある）である。その場合、第１の電極、第２の電極と、制御電極は、それぞれ、コレクタ、エミッタ、ベースであり、トランジスタ１１は、ｎｐｎ型バイポーラトランジスタであり、トランジスタ１２は、ｐｎｐ型バイポーラトランジスタである。

抵抗素子２１は、出力端子Ｂから流入する電流（流入電流Ｉ_Ｆ）を検出する検出抵抗である。図１に示す形態では、抵抗素子２１は、トランジスタ１１と正電源線３１との間に接続される。より詳細には、抵抗素子２１は、トランジスタ１１の第１の電極（例えば、コレクタ）に接続される一端と、正電源線３１に接続される他端とを有する。

抵抗素子２１の抵抗値Ｒ_ｇｏｎを変えることによって、複数のスイッチング素子５０_１～５０_ｎの短絡検出用の閾値Ｔｈを調整できる。閾値Ｔｈは、複数のスイッチング素子５０_１～５０_ｎのうちいずれが短絡状態になった時に出力端子Ｂから駆動回路１０１に流入する電流の検出に使用される。

また、抵抗素子２１の抵抗値Ｒ_ｇｏｎを変えることによって、複数のスイッチング素子５０_１～５０_ｎがターンオンする時間（ターンオン速度）を調整できる。一方、抵抗素子２２の抵抗値Ｒ_ｇｏｆｆを変えることによって、複数のスイッチング素子５０_１～５０_ｎがターンオフする時間（ターンオフ速度）を調整できる。

ダイオード４３は、トランジスタ１１に並列に接続され、接続点１３にアノードが接続される整流素子である。より詳細には、ダイオード４３は、接続点１３及びトランジスタ１１の第２の電極（例えば、エミッタ）に接続されるアノードと、トランジスタ１１の第１の電極（例えば、コレクタ）に接続されるカソードとを有する。

短絡保護回路４０は、出力端子Ｂからの流入電流Ｉ_Ｆが抵抗素子２１に流れることにより発生する電圧に基づいて、第１のトランジスタ１１をオフさせ且つ第２のトランジスタ１２をオンさせる。これにより、制御信号Ｇにかかわらず、第１のトランジスタ１１をオフさせ且つ第２のトランジスタ１２をオンさせることができる。よって、複数のスイッチング素子５０_１～５０_ｎのうちのいずれかが短絡状態になっても、複数のスイッチング素子５０_１～５０_ｎの全てがオフされるので、複数のスイッチング素子５０_１～５０_ｎのいずれかが短絡故障することを防止できる。

オン状態のスイッチング素子が短絡状態になると、そのスイッチング素子の第１の主電極と第２の主電極との間に過電流が流れ、第１の主電極と第２の主電極との間の電圧は急上昇する。例えば、上述の電力変換装置において、上アームと下アームとが同時にオンになると、いわゆるアーム短絡が発生し、両アームに短絡電流（過電流）が流れる。この短絡電流を速やかに検出し両アームを速やかにオフにすることで、各アームを短絡電流から保護することができる。つまり、複数のスイッチング素子５０_１～５０_ｎのいずれかが短絡故障することを防止できる。

例えば、短絡保護回路４０は、コンパレータ４１と、トランジスタ４２とを有する。

コンパレータ４１は、抵抗素子２１の一端の電位と他端の電位を比較する比較手段である。コンパレータ４１は、抵抗素子２１の両端に発生する電圧（両端電圧）に基づいて、複数のスイッチング素子５０_１～５０_ｎのうちのいずれかが短絡状態になったか否かを判定する。コンパレータ４１は、複数のスイッチング素子５０_１～５０_ｎのうちのいずれかが短絡状態になったことを検出した場合、複数のスイッチング素子５０_１～５０_ｎのうちのいずれかが短絡状態になったことを表す短絡検出信号を出力する。トランジスタ４２は、コンパレータ４１からの出力信号に応じて第１のトランジスタ１１をオフさせ且つ第２のトランジスタ１２をオンさせるように設けられたスイッチング素子である。トランジスタ４２は、コンパレータ４１から出力される短絡検出信号が入力されている状態では、接続点１４をローレベルに固定する。これにより、制御信号Ｇにかかわらず、第１のトランジスタ１１をオフさせ且つ第２のトランジスタ１２をオンさせることができる。したがって、複数のスイッチング素子５０_１～５０_ｎのいずれかが短絡故障することを防止できる。

次に、駆動装置１００の動作について説明する。

駆動回路１０１は、外部から供給される制御信号Ｇに従って、互いに並列に接続される複数のスイッチング素子５０_１～５０_ｎをオン又はオフに駆動する。

制御信号Ｇのレベルがハイレベルのとき、トランジスタ１１はオン状態でトランジスタ１２はオフ状態になる。このとき、駆動電流が、正電源線３１、抵抗素子２１、トランジスタ１１、出力端子Ｂの順路で出力され、出力端子Ｂから出力される駆動信号のレベルは、ハイレベルとなる。これにより、複数のスイッチング素子５０_１～５０_ｎは全てオン状態となる。これに対し、制御信号Ｇのレベルがローレベルのとき、トランジスタ１１はオフ状態でトランジスタ１２はオン状態になるので、複数のスイッチング素子５０_１～５０_ｎの各駆動電極の電荷は、出力端子Ｂ及びトランジスタ１２を経由して、放電される。つまり、出力端子Ｂから出力される駆動信号のレベルは、ローレベルとなり、複数のスイッチング素子５０_１～５０_ｎは全てオフ状態となる。

一方、複数のスイッチング素子５０_１～５０_ｎのうちいずれかが短絡状態になると、その短絡状態のスイッチング素子のゲート電圧Ｖ_Ｇ＿ＳＣは、電源電圧Ｖ_ＣＣよりも高くなる。スイッチング素子が短絡状態になると、そのスイッチング素子の第１の主電極と第２の主電極との間の電圧が増加するため、第１の主電極と駆動電極との間および第２の主電極と駆動電極との間の寄生容量により、ゲート電圧Ｖ_Ｇ＿ＳＣも上昇するからである。出力端子Ｂの出力電圧Ｖ_Ｂも電源電圧Ｖ_ＣＣよりも高くなるので、流入電流Ｉ_Ｆがダイオード４３を経由して抵抗素子２１に流れ、トランジスタ１１の正常オン時とは逆の極性の電圧が、抵抗素子２１の両端に発生する。コンパレータ４１がこの逆極性の電圧を検出すると、短絡検出信号がコンパレータ４１から出力される。トランジスタ４２は短絡検出信号によりオンになるので、接続点１４はローレベルにプルダウンされる。

このような短絡検出動作を高精度に実現するためには、ダイオード４３の順方向電圧Ｖ_Ｆは、以下の式（１Ａ）の条件を満たすことが求められる。

ここで、複数のスイッチング素子５０_１～５０_ｎのうち短絡状態のスイッチング素子のゲート電圧Ｖ_Ｇ＿ＳＣと正電源線３１の電圧（電源電圧Ｖ_ｃｃ）との差をΔＶ_Ｇ、複数のスイッチング素子５０_１～５０_ｎの並列数をｎとする。また、抵抗素子２１にその短絡状態で流れる電流をＩ_Ｆｍｉｎ、抵抗素子２１の抵抗値をＲ_ｇｏｎとする。

次に、式（１Ａ）の導出について説明する。

複数のスイッチング素子５０_１～５０_ｎのうち任意一箇所で短絡が発生した場合、その短絡状態のスイッチング素子のゲート電圧Ｖ_Ｇ＿ＳＣは、電源電圧Ｖ_ＣＣよりも高くなる。図１に複数の矢印で示す電流経路を確実に発生させ、本案の検出方式を有効にするためには、出力端子Ｂにおいて、式（２）の電流条件を成立する必要がある。

ここで、出力端子Ｂから駆動回路１０１への流入電流をＩ_Ｆとし、短絡が発生したスイッチング素子の駆動電極から出力端子Ｂへの電流をＩ_{ｇｍｉｌｌｅｒ}とする。また、出力端子Ｂから非短絡状態の（ｎ－１）個のスイッチング素子の各駆動電極への合計電流を（ｎ－１）Ｉ_ｇとする。

短絡保護回路４０による短絡検出を確実に作動させるのに必要な流入電流Ｉ_Ｆの最小値を最小電流値Ｉ_Ｆｍｉｎとすると、式（２）を利用して、式（３）が成立する。

例えば、短絡保護回路４０のコンパレータ４１を確実に作動させるために、短絡時に抵抗素子２１の両端に５０ｍＶ以上発生させる必要があるとすると、抵抗素子２１の抵抗値Ｒ_ｇｏｎが１０ｍΩとすると、最小電流値Ｉ_Ｆｍｉｎは、５ｍＡ以上に設定される。

式（３）において、左辺は、Ｉ_{ｇｍｉｌｌｅｒ}を表し、右辺は、Ｉ_Ｆｍｉｎ＋（ｎ－１）Ｉ_ｇを表す。ここで、Ｒ_ｇｍは、ゲート抵抗５１_１～５１_ｎの抵抗値とし、Ｖ_Ｇは、非短絡状態の（ｎ－１）個のスイッチング素子の各駆動電極のゲート電圧とする。式（３）において、Ｖ_Ｇは、電源電圧Ｖ_ｃｃと略同一であるとすると、式（３）から式（４）が得られる。

式（４）において、右辺の第２項Ｒ_ｇｍＩ_Ｆｍｉｎは、右辺の第１項に比べて十分に小さな値（略零）であるので、無視可能である。したがって、式（４）を変形すると、上掲の式（１）が得られる。

例えば、ΔＶ_Ｇ＝３Ｖ、ｎ＝６、Ｒ_ｇｏｎの両端に短絡時に発生する最小電圧を５０ｍＶとすると、式（１）から、Ｖ_Ｆ＜０．４５が得られる。つまり、順方向電圧Ｖ_Ｆが０．４５Ｖ未満のダイオード４３を選定することによって、短絡保護回路４０による短絡検出を確実に作動させることができる。

したがって、図１に示す第１の実施形態によれば、互いに並列に接続される複数のスイッチング素子と同じ個数の短絡検出用ダイオードが必要な従来の技術に比べて、短絡検出に必要な回路の小型化が可能になる。

図２は、第２の実施形態の駆動装置の一構成例を示す回路図である。第２の実施形態において上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。第２の実施形態の駆動装置２００では、複数のスイッチング素子５０_１～５０_ｎを駆動する駆動回路２０１の出力段６０の構成が、第１の実施形態の駆動装置１００と異なる。

出力段６０は、出力端子Ｂに接続される接続点６３と、正電源線３１に第１の抵抗素子２１を介して接続される第１のＭＯＳＦＥＴ６１と、負電源線３２に第２の抵抗素子２２を介して接続される第２のＭＯＳＦＥＴ６２とを有する。一対のＭＯＳＦＥＴ６１，６２では、第１の電極、第２の電極と、制御電極は、それぞれ、ドレイン、ソース、ゲートである。ＭＯＳＦＥＴ６１は、ボディダイオード６１ａが形成されるｎチャンネル型のＭＯＳＦＥＴであり、ＭＯＳＦＥＴ６２は、ボディダイオード６１ｂが形成されるｐチャンネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ６１，６２の各ゲートは、制御信号Ｇが入力される共通の接続点６４に相互に接続される。

第１の実施形態と同様、複数のスイッチング素子５０_１～５０_ｎのうちいずれかが短絡状態になると、その短絡状態のスイッチング素子のゲート電圧Ｖ_Ｇ＿ＳＣは、電源電圧Ｖ_ＣＣよりも高くなるので、出力端子Ｂの出力電圧Ｖ_Ｂも電源電圧Ｖ_ＣＣよりも高くなる。よって、流入電流Ｉ_Ｆが抵抗素子２１に流れ、ＭＯＳＦＥＴ６１の正常オン時とは逆の極性の電圧が、抵抗素子２１の両端に発生する。

この際、ＭＯＳＦＥＴ６１は逆導通可能な素子なので、流入電流Ｉ_Ｆは、ＭＯＳＦＥＴ６１を経由して抵抗素子２１に流れることが可能である。したがって、短絡状態におけるＭＯＳＦＥＴ６１のソース－ドレイン間のオン電圧をＶ_ＳＤｏｎとすると、式（１Ａ）の左辺のＶ_ＦをＶ_ＳＤｏｎに置き換えることによって、式（１Ｂ）が得られる。

つまり、Ｖ_ＳＤｏｎが式（１Ｂ）を満たすことによって、短絡検出動作を高精度に実現することができる。Ｖ_ＳＤｏｎが式（１Ｂ）を満たす場合、図２に示すダイオード４３は無くてもよい。逆に、Ｖ_ＳＤｏｎが式（１Ｂ）を満たせない場合、出力段の一対のトランジスタがバイポーラトランジスタの場合と同様に、ダイオード４３が設けられる。

以上、駆動装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、トランジスタのスイッチングスピードを調整する機能と出力端子Ｂから流入する電流を検出する機能とを兼ねる単独の検出抵抗素子は、トランジスタ１１に並列に接続されてもよい。例えば図１に示す形態において、検出抵抗素子がトランジスタ１１に並列に接続されるように（より具体的には、ダイオード４３と検出抵抗との直列ペアをトランジスタ１１に並列に接続されるように）、検出抵抗素子の配置位置を変更してもよい。検出抵抗素子をトランジスタ１１に並列に接続した形態でも、複数のスイッチング素子５０_１～５０_ｎのうちいずれが短絡状態になった時に出力端子Ｂから駆動回路１０１に流入する電流を検出できる。図２の場合も同様に、検出抵抗素子をＭＯＳＦＥＴ６１に並列に接続した形態でも、複数のスイッチング素子５０_１～５０_ｎのうちいずれが短絡状態になった時に出力端子Ｂから駆動回路２０１に流入する電流を検出できる。

また、例えば、駆動回路１０１等の駆動回路は、集積回路（ＩＣ）により形成される場合に限られず、ディスクリート回路により形成されてもよい。

１０ 出力段
１１ トランジスタ（第１のトランジスタの一例）
１２ トランジスタ（第２のトランジスタの一例）
１３ 接続点
２１ 抵抗素子（第１の抵抗素子の一例）
２２ 抵抗素子（第２の抵抗素子の一例）
３１ 正電源線（第１の電源線の一例）
３２ 負電源線（第２の電源線の一例）
４０ 短絡保護回路
５０_１～５０_ｎ スイッチング素子
５１_１～５１_ｎ ゲート抵抗
６０ 出力段
６１ 第１のＭＯＳＦＥＴ
６２ 第２のＭＯＳＦＥＴ
６３ 接続点
１００，２００ 駆動装置
１０１，２０１ 駆動回路

Claims (7)

1. 互いに並列に接続される複数のスイッチング素子のそれぞれの駆動電極に共通に接続される出力端子を有し、前記複数のスイッチング素子に共通の駆動信号を前記出力端子から出力する駆動回路を備え、
   前記駆動回路は、
   第１の電源線と、
   前記第１の電源線に比べて電圧が低い第２の電源線と、
   前記出力端子に接続される接続点と、前記接続点と前記第１の電源線との間に接続される第１のトランジスタと、前記接続点と前記第２の電源線との間に接続される第２のトランジスタとを有し、前記接続点から前記駆動信号を出力する出力段と、
   前記第１のトランジスタに並列に接続され、前記接続点にアノードが接続されるダイオードと、
   前記出力端子からの流入電流を検出する検出抵抗と、
   前記流入電流が前記検出抵抗に流れることにより発生する電圧に基づいて、前記第１のトランジスタをオフさせ且つ前記第２のトランジスタをオンさせる短絡保護回路とを備え、
   前記第１のトランジスタと前記第２のトランジスタの各制御電極は、制御信号が入力される第２の接続点に接続され、
   前記短絡保護回路は、
   前記検出抵抗の一端の電位と他端の電位を比較する比較手段と、
   前記比較手段からの出力信号に応じて前記第１のトランジスタをオフさせ且つ前記第２のトランジスタをオンさせるように、前記第２の接続点と前記第２の電源線との間に接続されたスイッチング素子とを有する、駆動装置。
2. 前記検出抵抗は、前記第１のトランジスタの、前記ダイオードのカソードが接続される電極と、前記第１の電源線との間に接続される、請求項１に記載の駆動装置。
3. 前記ダイオードの順方向電圧をＶ_Ｆ、前記複数のスイッチング素子のうち短絡状態のスイッチング素子の駆動電極の電圧と前記第１の電源線の電圧との差をΔＶ_Ｇ、前記複数のスイッチング素子の並列数をｎ、前記検出抵抗に前記短絡状態で流れる電流をＩ_Ｆｍｉｎ、前記検出抵抗の抵抗値をＲ_ｇｏｎとするとき、
   Ｖ_Ｆは、式（１Ａ）を満たす、請求項２に記載の駆動装置。
   

   
4. 前記第１のトランジスタ及び前記第２のトランジスタは、バイポーラトランジスタである、請求項１から３のいずれか一項に記載の駆動装置。
5. 前記第１のトランジスタ及び前記第２のトランジスタは、ＭＯＳＦＥＴである、請求項１から３のいずれか一項に記載の駆動装置。
6. 互いに並列に接続される複数のスイッチング素子のそれぞれの駆動電極に共通に接続される出力端子を有し、前記複数のスイッチング素子に共通の駆動信号を前記出力端子から出力する駆動回路を備え、
   前記駆動回路は、
   第１の電源線と、
   前記第１の電源線に比べて電圧が低い第２の電源線と、
   前記出力端子に接続される接続点と、前記接続点と前記第１の電源線との間に接続される第１のＭＯＳＦＥＴと、前記接続点と前記第２の電源線との間に接続される第２のＭＯＳＦＥＴとを有し、前記接続点から前記駆動信号を出力する出力段と、
   前記出力端子からの流入電流を検出する検出抵抗と、
   前記流入電流が前記検出抵抗に流れることにより発生する電圧に基づいて、前記第１のＭＯＳＦＥＴをオフさせ且つ前記第２のＭＯＳＦＥＴをオンさせる短絡保護回路とを備え、
   前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴの各ゲート電極は、制御信号が入力される第２の接続点に接続され、
   前記短絡保護回路は、
   前記検出抵抗の一端の電位と他端の電位を比較する比較手段と、
   前記比較手段からの出力信号に応じて前記第１のＭＯＳＦＥＴをオフさせ且つ前記第２のＭＯＳＦＥＴをオンさせるように、前記第２の接続点と前記第２の電源線との間に接続されたスイッチング素子とを有し、
   前記複数のスイッチング素子のうち短絡状態のスイッチング素子のゲート電圧と前記第１の電源線の電圧との差をΔＶ_Ｇ、前記複数のスイッチング素子の並列数をｎ、前記検出抵抗に前記短絡状態で流れる電流をＩ_Ｆｍｉｎ、前記検出抵抗の抵抗値をＲ_ｇｏｎとするとき、
   前記短絡状態における前記第１のＭＯＳＦＥＴのソース－ドレイン間のオン電圧Ｖ_ＳＤｏｎは、式（１Ｂ）を満たす、駆動装置。
   

   
7. 請求項１から６のいずれか一項に記載の駆動装置を備える電力変換装置。

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