JP7226331B2

JP7226331B2 - 電界効果型トランジスタの製造方法および無線通信装置の製造方法

Info

Publication number: JP7226331B2
Application number: JP2019554954A
Authority: JP
Inventors: 浩二清水; 新司堀井; 清一郎村瀬
Original assignee: Toray Industries Inc
Current assignee: Toray Industries Inc
Priority date: 2018-10-18
Filing date: 2019-10-02
Publication date: 2023-02-21
Anticipated expiration: 2039-10-02
Also published as: EP3869539A4; EP3869539A1; TWI824036B; EP3869539B1; JPWO2020080109A1; CN112868091A; CN112868091B; WO2020080109A1; TW202029356A

Description

本発明は、電界効果型トランジスタの製造方法、および無線通信装置の製造方法に関する。

近年、ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩＤｅｎｔｉｆｉｃａｔｉｏｎ）技術を用いた無線通信システムが注目されている。ＲＦＩＤタグは、電界効果型トランジスタ（以下、ＦＥＴという）で構成された回路を有するＩＣチップと、リーダ／ライタとの無線通信するためのアンテナとを有する。タグ内に設置されたアンテナが、リーダ／ライタから送信される搬送波を受信し、ＩＣチップ内の駆動回路が動作する。

ＲＦＩＤタグは、物流管理、商品管理、万引き防止などの様々な用途での利用が期待されており、交通カードなどのＩＣカード、商品タグなど一部で導入が始まっている。

今後、あらゆる商品でＲＦＩＤタグが使用されるためには、製造コストの低減が必要である。そこで、真空や高温を使用する製造プロセスから脱却し、塗布・印刷技術を用いたフレキシブルで安価なものが検討されている。

例えば、ＩＣチップ内の回路には、成形性に優れた有機半導体やカーボンナノチューブを半導体層として用いたＦＥＴが提案されている。有機半導体やカーボンナノチューブをインクとして利用することで、インクジェット技術やスクリーン印刷技術等により、フレキシブル基板上に直接回路パターンを形成することが可能になる。そこで、従来の無機半導体にかわり、有機半導体やカーボンナノチューブを用いたＦＥＴが盛んに検討されている（例えば、特許文献１参照）。

一方、ＩＣチップ内の回路を構成するＦＥＴは、特性ばらつき（例えば、駆動電流値のばらつき）が生じると、設計仕様通りの安定した回路動作の実現が困難となる。そのため、例えば、ＦＥＴの駆動電流値のばらつきをＦＥＴ素子間で抑えるため、チャネルを複数の領域に分割した構成が検討されている（例えば、特許文献２参照）。この方法では、チャネルを複数の領域で構成することによって、半導体層でチャネルを形成する際のチャネル幅のばらつきを平均化させてＦＥＴの駆動電流値のばらつきを抑えている。

また、基板の変形等に起因したパターンずれによるＦＥＴの駆動電流値のばらつきを抑えるため、基板の歪み、または基板の伸縮率に基づいて、ＦＥＴのソース電極およびドレイン電極の露光データを、チャネル長を固定した状態で補正する方法が検討されている（例えば、特許文献３参照）。この方法により、フレキシブルな基板を用いても、チャネル長の変動を抑制することで、ＦＥＴの駆動電流値のばらつきを軽減している。

国際公開第２００９／１３９３３９号特開２００６－２６１４２３号公報特開２０１２－２１２７２２号公報

しかしながら、特許文献２に記載された方法では、チャネル幅のばらつきによる電流値ばらつきは抑えることができるが、例えばチャネル長の製造ばらつき、ゲート絶縁膜の膜厚ばらつき等の、他の要因によるばらつきを抑えることができないという問題があった。

特許文献３に記載された方法では、基板の歪みは補正できるが、電極形成時の製造ばらつきによるチャネル幅やチャネル長のばらつき等を抑えることができないという問題があった。

本発明は、上記課題に着目し、特性のばらつきが抑えられたＦＥＴ、およびそれを簡便に製造する方法を提供することを目的とする。

上記課題を解決するため、本発明は以下の製造方法からなる。すなわち本発明は、基板の表面上に複数の電界効果型トランジスタを製造する方法であって、少なくとも、ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極の１種以上を含む構造体を複数形成した後、
（Ａ１）当該形成したゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づく物理量を前記複数の構造体それぞれにおいて測定する工程と、
（Ｂ１）前記測定したそれぞれの構造体の物理量に基づいて、各構造体に塗布すべき半導体材料の塗布量を調整する工程と、
（Ｃ１）前記調整した塗布量で前記複数の構造体のそれぞれに半導体材料を塗布する工程と、を含む複数の電界効果型トランジスタの製造方法である。

また本発明の電界効果型トランジスタの製造方法は、別な態様として、ゲート電極およびゲート絶縁層を含む構造体を複数形成した後、
（Ａ２）当該形成したゲート電極およびゲート絶縁層のうちの１種以上に基づく物理量を前記複数の構造体それぞれにおいて測定する工程と、
（Ｂ２）前記測定したそれぞれの構造体の物理量に基づいて、各構造体に塗布すべき半導体材料の塗布量を調整する工程と、
（Ｃ２）前記調整した塗布量で前記複数の構造体のそれぞれに半導体材料を塗布する工程と、
（Ｄ２）ソース電極およびドレイン電極を形成する工程と、
を含む複数の電界効果型トランジスタの製造方法である。

また本発明の電界効果型トランジスタの製造方法は、さらに別な態様として、ソース電極およびドレイン電極を含む構造体を複数形成した後、
（Ａ３）当該形成したソース電極およびドレイン電極のうちの１種以上に基づく物理量を前記複数の構造体それぞれにおいて測定する工程と、
（Ｂ３）前記測定したそれぞれの構造体の物理量に基づいて、各構造体に塗布すべき半導体材料の塗布量を調整する工程と、
（Ｃ３）前記調整した塗布量で前記複数の構造体のそれぞれに半導体材料を塗布する工程と、
（Ｄ３）ゲート電極およびゲート絶縁層を形成する工程と、
を含む複数の電界効果型トランジスタの製造方法である。

本発明によれば、製造工程において発生するばらつき（変動要因）によってのトランジスタとしての特性がばらつくことが抑えられたＦＥＴの作製が可能となる。

本発明の第１の実施形態に係る電界効果型トランジスタの製造方法の例を示した模式断面図本発明の第１の実施形態に係る電界効果型トランジスタの製造方法により形成した電界効果型トランジスタの模式上面図本発明の第２の実施形態に係る電界効果型トランジスタの製造方法の例を示した模式断面図本発明の第３の実施形態に係る電界効果型トランジスタの製造方法の例を示した模式断面図

以下、本発明の実施の形態について詳細に説明する。なお、本発明は以下に説明された具体的な実施形態に限定して解釈されるものではなく、発明の目的を達成できて、かつ、発明の要旨を逸脱しない範囲内においての種々の変更は当然あり得る。

電界効果型トランジスタは、ゲート電極、ゲート絶縁層、ソース電極、ドレイン電極、半導体層などの機能材によって構成されるものであるが、それら機能材の配置には種々の態様が知られている。本願発明は、後述するとおり半導体層の形成を後記に説明されるように制御された方法で形成する工程を含むものであるが、本発明の適用が可能である限り、電界効果型トランジスタの態様に特に制限は無い。以下では代表的な３つの態様を挙げて説明する。また特に、本発明は基板上に２個以上の電界効果型トランジスタの形成を行うにおいて極めて有用である。

＜電界効果型トランジスタ（ＦＥＴ）の製造方法＞
（第１の実施形態）
本発明の第１の実施形態に係るＦＥＴの製造方法は、基板の表面上に複数のＦＥＴを製造する方法であって、以下の（１ａ）から（１ｆ）の工程を含む方法である。
（１ａ）基板の表面上にゲート電極を形成する工程。
（１ｂ）ゲート電極上にゲート絶縁層を形成する工程。
（１ｃ）ゲート絶縁層上にソース電極およびドレイン電極を形成する工程。
（１ｄ）当該形成したゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づく物理量を測定する工程。
（１ｅ）測定した物理量に基づいて、ソース電極とドレイン電極との間に塗布すべき半導体材料の塗布量を調整する工程。
（１ｆ）ソース電極とドレイン電極の間に、半導体材料を工程（１ｅ）にて調整した量で塗布することにより、半導体層を形成する工程。

図１Ａは、本発明の第１の実施形態に係るＦＥＴの製造方法を示す模式断面図である。また、図１Ｂは、その方法により製造されたＦＥＴの模式平面図である。なお、図１Ａでは説明の便宜上一個の素子が示されているが、複数のＦＥＴを設けるにおいて上記工程を同時並行的に行えることが容易に理解できる（図２、図３においても同様）。

図１では、（１ａ）基板１の表面上にゲート電極２を形成し、（１ｂ）ゲート電極２を覆うようにゲート絶縁層３を形成し、（１ｃ）ゲート絶縁層３上にソース電極４およびドレイン電極５を形成している。その後、図１Ａへの記載は省略するが、（１ｄ）当該形成したゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づく物理量を測定し、（１ｅ）測定した物理量に基づいて、ソース電極とドレイン電極との間に塗布すべき半導体材料の塗布量を調整する。その後、（１ｆ）ソース電極４とドレイン電極５の間に、半導体材料を工程（１ｅ）にて調整した量で塗布することにより、半導体層６を形成している。

第１の実施形態では、基板の表面上に形成する複数のＦＥＴの個々に対し上記（１ａ）から（１ｆ）の工程を適用するので、ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極の形成工程の全部または一部において発生するばらつきによるＦＥＴの駆動電流値ばらつきを抑えることが可能となる。

図１Ａへの記載は省略するが、第１の実施形態に関わるＦＥＴの製造方法において、工程（１ａ）から（１ｆ）の他に、さらにゲート電極用の配線、ソース電極およびドレイン電極用の配線の形成工程を施すことができる。

工程（１ａ）および（１ｃ）における電極の形成方法としては、電極の形成ができれば、方法に特に制限はないが、インクジェット法、印刷法、イオンプレーティングコーティング法、抵抗加熱蒸着法、電子線ビーム法、スパッタリング法、メッキ法、ＣＶＤ法などが挙げられる。中でも、製造コスト、材料の使用効率、大面積への適合性等の観点から、塗布法を用いることが好ましい。また、電極材料としてバインダーおよび導電体を含むペーストを用いた場合は、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法などの公知の技術を用いて、ペーストを基板上に塗布し、オーブン、ホットプレート、赤外線などを用いて乾燥を行う方法なども挙げられる。また電極パターンの形成方法としては、上記方法で作製した電極薄膜を公知のフォトリソグラフィー法などで所望の形状にパターン形成してもよいし、電極物質の蒸着やスパッタリング時に所望の形状のマスクを介してパターン形成してもよい。

工程（１ｂ）におけるゲート絶縁層の作製方法は、絶縁層の形成ができれば、方法に特に制限はないが、例えば、原料組成物をゲート電極が形成された基板上に塗布し、乾燥することで得られたコーティング膜を必要に応じ熱処理する方法が挙げられる。塗布方法としては、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法などの公知の塗布方法が挙げられる。コーティング膜の熱処理の温度としては、５０～３００℃の範囲にあることが好ましい。

工程（１ｄ）における物理量の測定対象である、ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づくものは、ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極の形成工程の全部または一部において発生する物理量の設計値からのズレおよび素子間にあっては物理量の不均一、すなわちこれらを総称して（製造工程において発生する）ばらつき、に起因してＦＥＴの駆動電流値に影響するものから選択される。つまり、ＦＥＴの特性である駆動電流値は、ＦＥＴに関する物理量が与えられれば、求まる。そのため、ＦＥＴの駆動電流値が変動するのは、ＦＥＴに関する物理量が設計値からズレたり、素子間にあっては等しい物理量にならないためである。ＦＥＴの特性ばらつきを抑えるためには、各ＦＥＴにおいて、物理量の設定値からのずれを評価すれば、駆動電流値が所定の値からどの程度ずれるかがわかり、そのずれ量を補正するためには、ある物理量を基準値から補正すればよい。

これをさらに具体的に説明する。ＦＥＴの駆動電流値Ｉ_ｄは、ソース電極４とドレイン電極５との間の半導体層６の状態に依存しており、例えば、以下の式（１）、式（２）で表されることが知られている。

Ｖ_ｄ＜Ｖ_ｇ－Ｖ_ｔｈの場合、
Ｉ_ｄ＝（Ｗ／Ｌ）・（ε₀・ε_r・μ／ｄ）・（（Ｖ_ｇ－Ｖ_ｔｈ）・Ｖ_ｄ＋（１／２）・Ｖ_ｄ ²）・・（１）
Ｖ_ｄ＞Ｖ_ｇ－Ｖ_ｔｈの場合、
Ｉ_ｄ＝（Ｗ／２Ｌ）・（ε₀・ε_r・μ／ｄ）・（Ｖ_ｇ－Ｖ_ｔｈ）² ・・（２）
なお、Ｖ_ｄはドレイン電圧、Ｖ_ｇはゲート電圧、Ｖ_ｔｈはしきい値電圧、ε_０は真空誘電率（８．８５×１０^－１２Ｆ／ｍ）、ε_rはゲート絶縁膜の比誘電率、Ｗはチャネル幅、Ｌはチャネル長、ｄはゲート絶縁膜の厚さ、μは移動度を表している。

式（１）、式（２）によると、ＦＥＴの駆動電流値Ｉ_ｄは、Ｗ、Ｌ、ｄ等に依存する。そのため、測定の対象とされる物理量としては、サイズ、表面ラフネス、密度および屈折率等が挙げられる。物理量としては、具体的には、図１Ａ（１ｆ）および図１Ｂを参照して説明すると、チャネル幅１０、チャネル長１１、ゲート電極幅１２、ゲート電極長さ１３、ソース電極とドレイン電極との間隔１４、ドレイン電極の長さ１５（なお、ソース電極の長さについても可である）、ゲート電極とソース電極との重なり部の長さ１６（なお、ゲート電極とドレイン電極との重なり部の長さについても可である）、ゲート電極の膜厚１７、ゲート電極の表面ラフネス、ゲート電極の密度、ゲート電極の屈折率、ソース電極の膜厚１８（なお、ドレイン電極の膜厚についても可である）、ソース電極またはドレイン電極の表面ラフネス、ソース電極またはドレイン電極の密度、ソース電極またはドレイン電極の屈折率、ゲート電極端１９のラフネス、ソース電極またはドレイン電極端のラフネス、ゲート絶縁層の膜厚２１、ゲート絶縁層の表面ラフネス、ゲート絶縁層の密度、ゲート絶縁層の屈折率、等が挙げられる。

中でも、ゲート電極の幅１２、ゲート電極の長さ１３、ソース電極とドレイン電極との間隔１４、ドレイン電極の長さ１５、ソース電極の長さ、およびゲート絶縁層の膜厚２１は、ゲート電極、ゲート絶縁層、ソース電極またはドレイン電極形成後であれば、いずれの工程でも測定が可能であり、さらにインライン、非破壊、短時間での測定が可能であることなどから、好ましい。

それぞれの、幅、長さ、間隔、ラフネスは、光学顕微鏡や走査型電子顕微鏡（ＳＥＭ）などにより測定できる。膜厚は、原子間力顕微鏡やエリプソメトリ法などにより測定できる。屈折率は、分光エリプソメトリ法などにより測定できる。ゲート電極とソース電極またはドレイン電極との重なり部の長さは、図１Ａに示す断面をＳＥＭを用いて観察し、ゲート電極２とソース電極４またはドレイン電極５との重なり部の長さを測定できる。表面ラフネスは、絶縁層や電極の表面粗さを、表面形状測定装置を用いて測定できる。測定方法・測定手段は、上記に限定されないが、複数のＦＥＴで同一の方法で物理量を測定し、ＦＥＴごとの物理量のばらつき量を算出できる方法であれば良い。

なお、測定値は、上記測定対象の物理量の絶対値を測定しても良いし、上記測定対象の基準値（例えば、設計値）からのズレ量として測定しても良い。

また、半導体材料の塗布量を決めるにおいて、ある一つの物理量に基づいて半導体材料の塗布量を調整してもよいし、二種以上の物理量に基づいて半導体材料の塗布量を調整してもよい。

工程（１ｅ）において、工程（１ｄ）で測定した物理量の絶対値、または物理量の基準値からのズレ量に基づいて、半導体材料の塗布量を調整する。これにより、ＦＥＴの駆動電流値Ｉ_ｄを所定の値にすることができる。例えば、半導体層をカーボンナノチューブで形成する場合、塗布量を調整することで、半導体層中のカーボンナノチューブの量、具体的には半導体層の１μｍ^２当たりに存在するカーボンナノチューブの総長さが調整されることにより、上述式（１）、式（２）における移動度μが調整され、ＦＥＴの駆動電流値Ｉ_ｄを所定の値にすることができる。

ここでの塗布量の調整は、測定した物理量に基づき、塗布量の絶対値を調整しても良いし、測定した物理量の基準値からのズレ量に基づき、基準塗布量から調整しても良い。また、塗布量については、ＦＥＴの駆動電流値Ｉ_ｄが所定の値になるように、予め実験等によって塗布する量をＦＥＴの仕様に応じて決めておき、これに従って塗布すれば良い。ゲート絶縁層の膜厚を例にとってみると塗布量を実験的に求めておく場合には、幾つかのゲート絶縁層の膜厚を持った試料を作製し、所定の駆動電流となる塗布量を求め、絶縁層の膜厚と塗布量との関係性を求めておく。そして、例えば、測定されたゲート絶縁層の膜厚ｄが基準値より薄い場合、式（１）、式（２）より、駆動電流値Ｉ_ｄが所定の値より大きくなる。そのため、駆動電流値Ｉ_ｄを所定の値にするため、半導体層塗布量を低減させる対応が採られることとなる。他の例では、チャネル幅Ｗが基準値より１０％短くなったＦＥＴの場合、式（１）、式（２）より、駆動電流値Ｉ_ｄが所定の値より１０％小さくなる。そのため、駆動電流値Ｉ_ｄを所定の値にするため、半導体層塗布量を増加させる調整を行う。半導体層をカーボンナノチューブで形成する場合、塗布量を増加させることで、半導体層中のカーボンナノチューブの量を１０％増加させ、駆動電流値Ｉ_ｄを所定の値に調整する方法が考えられる。なお、上述の塗布量の増減は、半導体層中に存在するカーボンナノチューブの総長さを増減させることを意味し、これにより駆動電流値Ｉ_ｄを調整することが可能となる。

工程（１ｆ）における半導体層の形成方法としては、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法などの公知の塗布方法が挙げられる。中でも、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。さらに、原料の使用効率の観点から、インクジェット法がより好ましい。これらの塗布方法から、塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて適切なものを選択できる。また、形成した塗膜に対して、大気下、減圧下または不活性ガス雰囲気下（窒素やアルゴン雰囲気下）でアニーリング処理を行ってもよい。

（より効率的な第１の実施形態の例）
第１の実施形態は、基板上に複数のＦＥＴの形成を行う場合には、製造効率を高めることができるので、まず、複数のＦＥＴ分、（１ａ）～（１ｃ）までの工程を基板に施しておいて、基板に、複数の、ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極を備えた構造体を作製し、（１ｄ）の工程を、前記各構造体について行い、各構造体について、（１ｆ）の工程を、工程（１ｅ）にて調整した塗布量塗布することが好ましい。

なお、前記の構造体において、一定のエリア内でのばらつきが少ない場合には、そのエリア内の構造体の一個について（１ｄ）の工程を実施し、そこから得られた物理量に従って求めたその構造体に対する塗布量をそのエリア内の他の構造体に適用することが可能である。この方法では、得られたトランジスタ素子間で駆動電流値に差異が生じるものの、設計上それが許容される範囲であれば、測定される構造体の数を減らすことができて製造に要する時間を短縮できるメリットがあることなどから、好ましい。さらに、物理量を測定する構造体は、ＦＥＴのゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づくものであれば、その構造体はＦＥＴに限られない。例えば、物理量の測定用に形成されたテストパターンを測定する対象としてもよい。

（第２の実施形態）
本発明の第２の実施形態に係るＦＥＴの製造方法は、基板の表面上に複数のＦＥＴを製造する方法であって、以下の（２ａ）から（２ｆ）の工程を含む。
（２ａ）基板の表面上にゲート電極を形成する工程。
（２ｂ）ゲート電極上にゲート絶縁層を形成する工程。
（２ｃ）当該形成したゲート電極、ゲート絶縁層のうちの１種以上に基づく物理量を測定する工程。
（２ｄ）測定した物理量に基づいて、塗布すべき半導体材料の塗布量を調整する工程。
（２ｅ）半導体材料を工程（２ｄ）にて調整した量で塗布することにより、半導体層を形成する工程。
（２ｆ）ソース電極およびドレイン電極を形成する工程。
なお、（２ａ）から（２ｆ）は必ずしもこの順でなくてもよい。例えば（２ｅ）の工程と（２ｆ）の工程はこの順であっても逆の順であってもよい。また、（２ｃ）の工程と（２ｄ）の工程が、（２ｂ）の工程の前にあってもよい。

図２は、本発明の第２の実施形態に係るＦＥＴの製造方法を示す模式断面図である。図２では、（２ａ）基板１の表面上にゲート電極２を形成し、（２ｂ）ゲート電極２を覆うようにゲート絶縁層３を形成している。その後、図２への記載は省略するが、（２ｃ）当該形成したゲート電極、ゲート絶縁層のうちの１種以上に基づく物理量を測定し、（２ｄ）測定した物理量に基づいて、塗布すべき半導体材料の塗布量を調整する。その後、（２ｅ）半導体材料を工程（２ｄ）にて調整した量で塗布することにより、半導体層６を形成し、（２ｆ）半導体層６上にソース電極４およびドレイン電極５を形成する。

第２の実施形態でも、基板の表面上に形成する複数のＦＥＴの個々に対し上記（２ａ）から（２ｆ）の工程を適用するので、ゲート電極、ゲート絶縁層の形成工程の全部または一部において発生するばらつきによるＦＥＴの駆動電流値ばらつきを抑えることが可能となる。

また、第２の実施形態にあっても上記第１の実施形態において説明したより効率的な実施形態を応用してもよい。すなわち、まず、複数のＦＥＴ分、（２ａ）、（２ｂ）までの工程を基板に施しておいて、基板に、複数のゲート電極、ゲート絶縁層を備えた構造体を作製し、（２ｃ）の工程を、前記各構造体について行い、各構造体について、（２ｅ）の工程を、工程（２ｄ）にて調整した塗布量塗布し、続いて（２ｆ）の工程を行うことが好ましい。

図２への記載は省略するが、第２の実施形態に関わるＦＥＴの製造方法において、工程（２ａ）から（２ｆ）の他に、さらにゲート電極用の配線、ソース電極およびドレイン電極用の配線の形成工程を施すことができる。

図２に示すように、第２の実施形態によるＦＥＴは、第１の実施形態と異なり、半導体層６がソース電極およびドレイン電極の下方に配置されている。その他の構成、各工程の製造方法・構成部材は第１の実施形態と同様である。

（第３の実施形態）
本発明の第３の実施形態に係るＦＥＴの製造方法は、基板の表面上に複数のＦＥＴを製造する方法であって、以下の（３ａ）から（３ｆ）の工程を含む。
（３ａ）基板の表面上にソース電極およびドレイン電極を形成する工程。
（３ｂ）当該形成したソース電極およびドレイン電極のうちの１種以上に基づく物理量を測定する工程。
（３ｃ）測定した物理量に基づいて、塗布すべき半導体材料の塗布量を調整する工程。
（３ｄ）半導体材料を工程（３ｃ）にて調整した量で塗布することにより、半導体層を形成する工程。
（３ｅ）半導体層上にゲート絶縁層を形成する工程。
（３ｆ）ゲート絶縁層上にゲート電極を形成する工程。

図３は、本発明の第３の実施形態に係るＦＥＴの製造方法を示す模式断面図である。図３では、（３ａ）基板１の表面上にソース電極４およびドレイン電極５を形成している。その後、図３への記載は省略するが、（３ｂ）当該形成したソース電極およびドレイン電極のうちの１種以上に基づく物理量を測定し、（３ｃ）測定した物理量に基づいて、塗布すべき半導体材料の塗布量を調整する。その後、（３ｄ）半導体材料を工程（３ｃ）にて調整した量で塗布することにより、半導体層６を形成し、（３ｅ）半導体層６を覆うようにゲート絶縁層３を形成し、（３ｆ）ゲート絶縁層３上にゲート電極２を形成する。

第３の実施形態でも、基板の表面上に形成する複数のＦＥＴの個々に対し上記（３ａ）から（３ｆ）の工程を適用するので、ソース電極、ドレイン電極の形成工程の全部または一部において発生する製造ばらつきによるＦＥＴの駆動電流値ばらつきを抑えることが可能となる。

また、第３の実施形態にあっても上記第１の実施形態において説明したより効率的な実施形態を応用してもよい。すなわち、まず、複数のＦＥＴ分、（３ａ）の工程を基板に施しておいて、基板に、複数のソース電極およびドレイン電極を備えた構造体を作製し、（３ｂ）の工程を、前記各構造体について行い、各構造体について、（３ｄ）の工程を、工程（３ｃ）にて調整した塗布量塗布し、続いて（３ｅ）、（３ｆ）の工程を行うことが好ましい。

図３への記載は省略するが、第３の実施形態に関わるＦＥＴの製造方法において、工程（３ａ）から（３ｆ）の他に、さらにゲート電極用の配線、ソース電極およびドレイン電極用の配線の形成工程を施すことができる。

図３に示すように、第３の実施形態によるＦＥＴは、第１の実施形態と異なり、ソース電極４およびドレイン電極５、半導体層６がゲート絶縁層３の下方に配置されている。その他の構成、各工程の製造方法・構成部材は第１の実施形態と同様である。

（その他の実施の形態）
上述のように、いくつか例を挙げて説明したが、本発明の実施の形態は、ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうち、基板上に設けられているものについて、そのうちの１つまたは複数種について、物理量を測定し、半導体層の形成を行うにおいて前記物理量に基づいて決定された半導体材料の塗布量で以て塗布を行って半導体層の形成を行うとの特徴を有すれば、これらに限られない。

なお、上記の実施の形態に示すＦＥＴは、ここでは記載していないキャパシタ、抵抗、ダイオード、インダクタなどの様々な素子を組み合わせて、回路を構成し得るものである。

（ＦＥＴ）
本発明の実施の形態に係るＦＥＴは、少なくとも、ゲート電極、ゲート絶縁層、半導体層、ソース電極およびドレイン電極を有する複数のＦＥＴであって、上記半導体層は好ましくカーボンナノチューブを含有する。また、カーボンナノチューブを含有する場合、半導体層１μｍ^２当たりに存在するカーボンナノチューブの総長さと、ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づく物理量と、が相関関係にある。ここで、相関関係にあるとは、上記物理量と、半導体層１μｍ^２当たりに存在するカーボンナノチューブの総長さとの相関係数が０．７以上であることをいう。

相関係数の算出方法としては、ランダムにピックアップした２０個のＦＥＴの各半導体層１μｍ^２当たりに存在するカーボンナノチューブの総長さをｘ、上記各ＦＥＴのゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づく物理量をｙとすると、下記式（ａ）により求める方法が挙げられる。
（ｘとｙの共分散）／（（ｘの標準偏差）×（ｙの標準偏差））（ａ）。

このようなＦＥＴは、上述の、本発明の実施の形態に係るＦＥＴの製造方法により製造することができる。

次に本発明において用いうるＦＥＴを構成する部材について具体的に例を挙げて詳細に説明する。

＜基板＞
基板に用いられる材料は、特に制限はないが、少なくとも電極が配置される面が絶縁性であれば良い。例えば、ガラス、サファイア、アルミナ焼結体、シリコンウエハ等、およびそれらの表面を酸化膜で被覆したもの等の無機材料；
ポリイミド（ＰＩ）樹脂、ポリエステル樹脂、ポリアミド樹脂、エポキシ樹脂、ポリアミドイミド樹脂、ポリエーテルイミド樹脂、ポリエーテルケトン樹脂、ポリサルフォン樹脂、ポリフェニレンサルファイド（ＰＰＳ）樹脂、シクロオレフィン樹脂、シリコーン樹脂などの樹脂；
を含む基材が好適に用いられるが、これらに限定されない。

＜ゲート電極、ソース電極、ドレイン電極および配線＞
ゲート電極、ソース電極、ドレイン電極および配線は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。そのような導電性材料としては、例えば、酸化錫、酸化インジウム、酸化錫インジウム（ＩＴＯ）などの導電性金属酸化物が挙げられる。また、白金、金、銀、銅、鉄、錫、亜鉛、アルミニウム、インジウム、クロム、リチウム、ナトリウム、カリウム、セシウム、カルシウム、マグネシウム、パラジウム、モリブデン、アモルファスシリコンやポリシリコンなどの金属、これらの中から選択される複数の金属の合金、ヨウ化銅、硫化銅などの無機導電性物質が挙げられる。また、ポリチオフェン、ポリピロール、ポリアニリン、ポリエチレンジオキシチオフェンとポリスチレンスルホン酸との錯体、ヨウ素などのドーピングによって導電率を向上させた導電性ポリマーが挙げられる。さらには、炭素材料、有機成分と導電体とを含有する材料などが挙げられる。

有機成分と導電体とを含有する材料は、電極の柔軟性が増し、屈曲時にも密着性が良く電気的接続が良好となる。有機成分としては、特に制限はないが、モノマー、オリゴマーもしくはポリマー、光重合開始剤、可塑剤、レベリング剤、界面活性剤、シランカップリング剤、消泡剤、顔料などが挙げられる。電極の折り曲げ耐性向上の観点からは、オリゴマーもしくはポリマーが好ましい。しかし、電極および配線の導電性材料は、これらに限定されるものではない。これらの導電性材料は、単独で用いてもよいが、複数の材料を積層または混合して用いてもよい。

また、電極の幅、厚み、および各電極間の間隔（例えばソース電極とドレイン電極との間隔）はＦＥＴの仕様により任意に設定できる。例えば、各電極の幅は５μｍ以上、１ｍｍ以下に設定することが好ましい。各電極の厚みは０．０１μｍ以上、１００μｍ以下に設定することが好ましい。ソース電極とドレイン電極との間隔は１μｍ以上、５００μｍ以下に設定することが好ましい。しかし、これらのサイズは、上記のものに限らない。

さらに、配線の幅および厚みも任意である。具体的には、配線の厚みは０．０１μｍ以上、１００μｍ以下に設定することが好ましい。配線の幅は５μｍ以上、５００μｍ以下に設定することが好ましい。しかし、これらのサイズは、上記のものに限らない。

＜ゲート絶縁層＞
ゲート絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料；ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）等の有機高分子材料；あるいは無機材料粉末と有機材料の混合物を挙げることができる。中でも、ケイ素原子と炭素原子の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましい。また、ケイ素原子と炭素原子の結合を含む有機化合物と、金属原子および酸素原子の結合を含む金属化合物とを含むものも好ましい。

ゲート絶縁層の膜厚は０．０５μｍ以上５μｍ以下に設定することが好ましく、０．１μｍ以上１μｍ以下に設定することがより好ましい。この範囲の膜厚に設定することにより、均一な薄膜形成が容易になる。

絶縁層は単層でも複数層でもよい。また、１つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して複数の絶縁層を形成しても構わない。

＜半導体層＞
半導体層に用いられる材料は、半導体性を示す材料であれば特に限定されず、塗布プロセスが適用できるものであれば良い。有機半導体やカーボン材料が好ましい例として挙げられる。

特に、カーボン材料が好ましく、その具体例としては、カーボンナノチューブ（以下、ＣＮＴという）、グラフェン、フラーレンなどが挙げられるが、塗布プロセスへの適性や高移動度の点でＣＮＴが好ましい。

ＣＮＴとしては、１枚の炭素膜（グラフェン・シート）が円筒状に巻かれた単層ＣＮＴ、２枚のグラフェン・シートが同心円状に巻かれた２層ＣＮＴ、複数のグラフェン・シートが同心円状に巻かれた多層ＣＮＴのいずれを用いてもよく、これらを２種以上用いてもよい。半導体の特性を示すという観点から単層ＣＮＴを用いることが好ましく、中でも単層ＣＮＴが半導体型単層ＣＮＴを９０重量％以上含むことがより好ましい。さらに好ましくは単層ＣＮＴが半導体型単層ＣＮＴを９５重量％以上含むことである。

半導体型単層ＣＮＴの含有比率は、可視－近赤外吸収スペクトルの吸収面積比により算出できる。ＣＮＴは、アーク放電法、化学気相成長法（ＣＶＤ法）、レーザー・アブレーション法等の方法により得ることができる。

中でも、半導体層の形成の容易性から、半導体層に用いられる材料はＣＮＴが好ましい。さらに、表面の少なくとも一部に共役系重合体が付着したＣＮＴ（以下、ＣＮＴ複合体という）は、溶液中での分散安定性に優れ、高移動度が得られるため、特に好ましい。ここで、共役系重合体とは、繰り返し単位が共役構造をとり、重合度が２以上の化合物を指す。

共役系重合体がＣＮＴの表面の少なくとも一部に付着した状態とは、ＣＮＴ表面の一部、あるいは全部を共役系重合体が被覆した状態を意味する。共役系重合体がＣＮＴを被覆できるのはそれぞれの共役系構造に由来するπ電子雲が重なることによって相互作用が生じるためと推測される。ＣＮＴが共役系重合体で被覆されているか否かは、被覆されたＣＮＴの反射色が被覆されていないＣＮＴの色から共役系重合体の色に近づくことで判別できる。定量的にはＸ線光電子分光法（ＸＰＳ）などの元素分析によって、付着物の存在とＣＮＴに対する付着物の質量比を同定することができる。

ＣＮＴ複合体は、ＣＮＴの表面の少なくとも一部に共役系重合体を付着させることにより、ＣＮＴの保有する高い電気的特性を損なうことなくＣＮＴを溶液中に均一に分散することが可能になる。また、ＣＮＴが均一に分散した分散液を用いて塗布法により、均一に分散したＣＮＴ膜を形成することが可能になる。これにより、高い半導体特性を実現できる。

共役系重合体をＣＮＴに付着させる方法は、（I）溶融した共役系重合体中にＣＮＴを添加して混合する方法、（II）共役系重合体を溶媒中に溶解させ、この中にＣＮＴを添加して混合する方法、（III）ＣＮＴを溶媒中で予め超音波等で予備分散しておいた所に共役系重合体を添加し混合する方法、（IV）溶媒中に共役系重合体とＣＮＴを入れ、この混合系に超音波を照射して混合する方法等が挙げられる。本発明では、複数の方法を組み合わせてもよい。

本発明において、ＣＮＴの長さは、設定されたソース電極とドレイン電極間隔よりも短いことが好ましい。ＣＮＴの平均長さは、ソース電極とドレイン電極間隔によるが、好ましくは２μｍ以下、より好ましくは０．５μｍ以下である。一般に市販されているＣＮＴは長さに分布があり、ソース電極とドレイン電極間隔よりも長いＣＮＴが含まれることがあるため、ＣＮＴをソース電極とドレイン電極間隔よりも短くする工程を加えることが好ましい。例えば、硝酸、硫酸などによる酸処理、超音波処理、または凍結粉砕法などにより短繊維状にカットする方法が有効である。またフィルターによる分離を併用することは、純度を向上させる点でさらに好ましい。

また、ＣＮＴの直径は特に限定されないが、０．５ｎｍ以上１００ｎｍ以下が好ましく、１ｎｍ以上５０ｎｍ以下がより好ましい。

上記のＣＮＴを被覆する共役系重合体としては、ポリチオフェン系重合体、ポリピロール系重合体、ポリアニリン系重合体、ポリアセチレン系重合体、ポリ－ｐ－フェニレン系重合体、ポリ－ｐ－フェニレンビニレン系重合体、チオフェンユニットとヘテロアリールユニットを繰り返し単位中に有するチオフェン－ヘテロアリーレン系重合体などが挙げられ、これらを２種以上用いてもよい。上記重合体は、単一のモノマーユニットが並んだもの、異なるモノマーユニットをブロック共重合したもの、ランダム共重合したもの、また、グラフト重合したものなどを用いることができる。

また、半導体層は、ＣＮＴ複合体と有機半導体を混合して用いてもよい。有機半導体中にＣＮＴ複合体を均一に分散させることにより、有機半導体そのものの特性を維持しつつ、高い移動度を実現することが可能となる。

また半導体層は、さらに絶縁性材料を含んでもよい。ここで用いられる絶縁性材料としては、本発明の絶縁材料組成物や、ポリ（メチルメタクリレート）、ポリカーボネート、ポリエチレンテレフタレートなどのポリマー材料が挙げられるが、特にこれらに限定されない。

半導体層６は単層でも複数層でもよく、膜厚は１ｎｍ以上２００ｎｍ以下が好ましく、１００ｎｍ以下がさらに好ましい。この範囲の膜厚にすることにより、均一な薄膜形成が容易になり、さらにゲート電圧によって制御できないソース・ドレイン間電流を抑制し、ＦＥＴのオンオフ比をより高くすることができる。膜厚は、原子間力顕微鏡やエリプソメトリ法などにより測定できる。

＜第２絶縁層＞
本発明では、半導体層に対してゲート絶縁層と反対側に第２絶縁層を形成してもよい。これにより、半導体層を酸素や水分などの外部環境から保護することができる。

第２絶縁層に用いられる材料としては特に限定されないが、具体的には酸化シリコン、アルミナ等の無機材料、ポリイミドやその誘導体、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサンやその誘導体、ポリビニルフェノールやその誘導体等などのポリマー材料、あるいは無機材料粉末とポリマー材料の混合物や有機低分子材料とポリマー材料の混合物を挙げることができる。

これらの中でも、インクジェット等の塗布法で作製できるポリマー材料を用いることが好ましい。特に、ポリフルオロエチレン、ポリノルボルネン、ポリシロキサン、ポリイミド、ポリスチレン、ポリカーボネートまたはこれらの誘導体、ポリアクリル酸誘導体、ポリメタクリル酸誘導体、またはこれらを含む共重合体を用いると、絶縁層の均一性の観点から好ましい。

第２絶縁層の膜厚は、５０ｎｍ以上１０μｍ以下が好ましく、１００ｎｍ以上３μｍ以下がより好ましい。第２絶縁層は単層でも複数層でもよい。また、１つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して形成しても構わない。

第２絶縁層の形成方法としては、特に限定されず、抵抗加熱蒸着、電子線ビーム、スパッタリング、ＣＶＤなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。塗布法として、具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法、ドロップキャスト法などを好ましく用いることができる。塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。

また、ゲート電極、ゲート絶縁層、半導体層、ソース電極およびドレイン電極を包埋するように基材上を前記第２絶縁層で説明した材料を用いて覆うことも同様に好ましい態様である。

本出願は、２０１８年１０月１８日出願の日本国特許出願、特願２０１８－１９６５０６に基づくものであり、その内容はここに参照として取り込まれる。

１基板
２ゲート電極
３ゲート絶縁層
４ソース電極
５ドレイン電極
６半導体層
１０チャネル幅
１１チャネル長
１２ゲート電極の幅
１３ゲート電極の長さ
１４ソース電極とドレイン電極との間隔
１５ドレイン電極の長さ
１６ゲート電極とソース電極との重なり部の長さ
１７ゲート電極の膜厚
１８ソース電極の膜厚
１９ゲート電極端
２１ゲート絶縁層の膜厚

Claims

基板の表面上に複数の電界効果型トランジスタを製造する方法であって、
少なくとも、ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極の１種以上を含む構造体を複数形成した後、
（Ａ１）当該形成したゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づく物理量を前記複数の構造体それぞれにおいて測定する工程と、
（Ｂ１）前記測定したそれぞれの構造体の物理量に基づいて、各構造体に塗布すべき半導体材料の塗布量を調整する工程と、
（Ｃ１）前記調整した塗布量で、各構造体に半導体材料を塗布する工程と、
を含む、電界効果型トランジスタの製造方法。
基板の表面上に複数の電界効果型トランジスタを製造する方法であって、
ゲート電極およびゲート絶縁層を含む構造体を複数形成した後、
（Ａ２）当該形成したゲート電極およびゲート絶縁層のうちの１種以上に基づく物理量を前記複数の構造体それぞれにおいて測定する工程と、
（Ｂ２）前記測定したそれぞれの構造体の物理量に基づいて、各構造体に塗布すべき半導体材料の塗布量を調整する工程と、
（Ｃ２）前記調整した塗布量で、各構造体に半導体材料を塗布する工程と、
（Ｄ２）ソース電極およびドレイン電極を形成する工程と、
を含む、請求項１記載の電界効果型トランジスタの製造方法。
基板の表面上に複数の電界効果型トランジスタを製造する方法であって、
ソース電極およびドレイン電極を含む構造体を複数形成した後、
（Ａ３）当該形成したソース電極およびドレイン電極のうちの１種以上に基づく物理量を前記複数の構造体それぞれにおいて測定する工程と、
（Ｂ３）前記測定したそれぞれの構造体の物理量に基づいて、各構造体に塗布すべき半導体材料の塗布量を調整する工程と、
（Ｃ３）前記調整した塗布量で、各構造体に半導体材料を塗布する工程と、
（Ｄ３）ゲート電極およびゲート絶縁層を形成する工程と、
を含む、請求項１記載の電界効果型トランジスタの製造方法。
前記塗布量を調整する工程が、前記測定した物理量の基準値からのズレ量に基づいて、前記複数の電界効果型トランジスタのそれぞれの半導体材料の塗布量を基準塗布量から調整する工程である、請求項１～３のいずれかに記載の電界効果型トランジスタの製造方法。
前記基板を、それぞれ複数の前記構造体を有する１以上の領域に区画し、前記物理量を測定する工程が、当該領域中の１の構造体について行うものであり、前記半導体材料を塗布する工程が、前記調整した塗布量で当該領域内のすべての前記構造体に半導体材料を塗布する工程である、請求項１～４のいずれかに記載の電界効果型トランジスタの製造方法
前記物理量が、ゲート電極の幅、ゲート電極の長さ、ソース電極とドレイン電極との間隔、ソース電極の長さ、ドレイン電極の長さ、およびゲート絶縁層の膜厚からなる群より選ばれるいずれか一つ以上である請求項１～５のいずれかに記載の電界効果型トランジスタの製造方法。
前記半導体材料が、有機半導体、カーボンナノチューブ、グラフェン、フラーレンから選ばれる少なくとも一つを含む請求項１～６のいずれかに記載の電界効果型トランジスタの製造方法。
少なくとも、ゲート電極、ゲート絶縁層、半導体層、ソース電極およびドレイン電極を有する複数の電界効果型トランジスタであって、前記半導体層がカーボンナノチューブを含有し、前記各半導体層１μｍ^２当たりに存在するカーボンナノチューブの総長さと、前記各ゲート電極、ゲート絶縁層、ソース電極およびドレイン電極のうちの１種以上に基づく物理量と、が相関関係にある複数の電界効果型トランジスタ。