JP7230118B2 - Signal processing device and signal processing method - Google Patents
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Description
本発明は、移動端末等の被試験対象との間で試験信号を送受信して被試験対象の遅延量を測定する遅延量測定試験を実施する信号処理装置、及び信号処理方法に関する。 The present invention relates to a signal processing apparatus and a signal processing method for executing a delay amount measurement test for transmitting and receiving a test signal to and from an object under test such as a mobile terminal and measuring the amount of delay of the object under test.
例えば、携帯電話システムにおいては、近年、ＬＴＥ－Ａｄｖａｎｃｅｄ方式等を採用している４Ｇ（第４世代）のサービスから５Ｇ（第５世代）のサービスへ移行するための技術開発が進展しつつある。 For example, in recent years, in mobile phone systems, technological development is progressing to transition from 4G (fourth generation) services adopting the LTE-Advanced system and the like to 5G (fifth generation) services.
５Ｇのサービスは、例えば、自動運転制御及び交通制御、ロボットによる製造業の自動化、遠隔手術等の遠隔制御等への適用が期待されている。５Ｇサービスを提供する５Ｇ ＮＲシステム（New Radio System）の最大の特徴は、超高信頼、かつ、低遅延な無線通信（Ultra-Reliable and Low Latency Communications：ＵＲＬＬＣ）の実現にある。 5G services are expected to be applied to, for example, automatic driving control and traffic control, automation of the manufacturing industry by robots, and remote control such as remote surgery. The greatest feature of the 5G NR system (New Radio System) that provides 5G services is the realization of ultra-reliable and low-delay radio communication (Ultra-Reliable and Low Latency Communications: URLLC).
ＵＲＬＬＣへの対応を見据え、新規に開発される５Ｇ ＮＲ用の移動端末（以下、５Ｇ端末）を被試験対象（Device Under Test：ＤＵＴ）とする性能試験の一つとして、ＤＵＴに対して試験信号を送信し、あるいはＤＵＴとの間で試験信号を送受信することにより当該ＤＵＴにおけるユーザプレーンでの遅延量（User plane Latency）を測定するユーザプレーン遅延量測定試験（以下、遅延量測定試験）が知られている。 In anticipation of support for URLLLC, as one of the performance tests in which a newly developed mobile terminal for 5G NR (hereinafter referred to as 5G terminal) is a device under test (DUT), a test signal is applied to the DUT. or send/receive a test signal to/from the DUT to measure the delay amount in the user plane (User plane Latency) in the DUT (hereafter referred to as the delay amount measurement test). It is
上記遅延量測定試験については、クリアすべきユーザプレーン遅延（無線区間遅延）の目標値が３ＧＰＰ（3rd Generation Partnership Project）等の業界団体によって規定されている。例えば、３ＧＰＰ 技術仕様書の章38.913V16.0.0(2020-07)_7.5 User plane Latency、及び同7.9 Reliabilityには、無線区間遅延はパケットの受信成功までに要する片道の遅延であること、その許容値としては、「３２バイトのパケット送信時に１ｍｓ（millisecond）以下の無線区間遅延かつ９９．９９９％以上のパケット受信成功率の達成」できること等に規格が明記されている（例えば、下記非特許文献１参照）。 Regarding the delay amount measurement test, a target value of user plane delay (radio section delay) to be cleared is specified by industry groups such as 3GPP (3rd Generation Partnership Project). For example, chapters 38.913V16.0.0(2020-07)_7.5 User plane Latency and 7.9 Reliability of the 3GPP technical specifications state that the radio section delay is the one-way delay required until a packet is successfully received. As an allowable value, the standard clearly states that "achieving a wireless section delay of 1 ms (millisecond) or less and a packet reception success rate of 99.999% or more when transmitting a 32-byte packet" (for example, the following non-patented Reference 1).
上述した遅延量測定試験を行うための信号処理装置では、例えば、試験信号であるパケットデータを送信してからＤＵＴでの該パケットデータ（試験信号）の受信成功までに要する片道の遅延量を求める試験において、パケットデータを送受信する送受信部の内部遅延量と、ＤＵＴ側での遅延量を考慮することが重要となる。 In the signal processing device for performing the above-described delay amount measurement test, for example, a one-way delay amount required from transmission of packet data, which is a test signal, to successful reception of the packet data (test signal) at the DUT is obtained. In the test, it is important to consider the internal delay amount of the transmitting/receiving unit that transmits/receives packet data and the delay amount on the DUT side.
５Ｇ端末を被試験対象として遅延量測定試験を行う従来の信号処理装置では、遅延量測定試験に際し、一連のパケットデータからなる試験信号を対象に一括に測定してその平均値を用いて送受信部の内部遅延量を算出するようにしていた。 In a conventional signal processing device that performs a delay amount measurement test with a 5G terminal as a test target, in the delay amount measurement test, a test signal consisting of a series of packet data is measured collectively and the average value is used for the transmission and reception unit was to calculate the internal delay amount of
このため、この種の従来の信号処理装置では、パケットデータごとの遅延量のばらつきを吸収することができず、送受信部での内部遅延量を正確に算出できないことから被試験対象の遅延量についても精度よく算出することが困難となり、上記規格に沿った被試験対象の正当な評価が行えないという問題点があった。 For this reason, this type of conventional signal processing apparatus cannot absorb variations in the amount of delay for each packet data, and cannot accurately calculate the amount of internal delay in the transmitting/receiving section. Therefore, there is a problem that it is difficult to accurately calculate the value, and it is impossible to properly evaluate the object to be tested in accordance with the above-mentioned standards.
本発明は、このような従来の課題を解決するためになされたものであって、送受信部の内部遅延量を正確に算出し、被試験対象の遅延量の高精度の算出を可能にする信号処理装置、及び信号処理方法を提供することを目的とする。 SUMMARY OF THE INVENTION The present invention has been made to solve such conventional problems. An object of the present invention is to provide a processing device and a signal processing method.
上記課題を解決するために、本発明の請求項１に係る信号処理装置は、被試験対象（５０）にパケットデータの所定の単位からなる試験信号を送受信する送受信部（１１）と、前記送受信部を制御する制御部（１５）と、前記被試験対象の遅延量を算出する遅延量算出部（３３ｃ）と、外部に接続された信号測定装置（２０）と、前記信号測定装置において前記試験信号を前記被試験対象に送信する際に送出されるトリガー信号を受信してから、前記試験信号が分離器を介して入力するまでのタイミングに応じて前記送受信部の内部遅延量を検出する内部遅延量検出部（１５ａ）と、を有し、前記遅延量算出部は、前記試験信号の前記送受信部における内部遅延量と、前記被試験対象と前記送受信部と間の遅延量と、を前記パケットデータの所定の単位ごとに算出し、前記内部遅延量検出部が検出した前記内部遅延量を取得し、前記被試験対象と前記送受信部との間の遅延量を、取得した前記内部遅延量と、前記被試験対象と前記送受信部との経路に応じた物理量によって決まる遅延量と、により前記パケットデータの所定の単位ごとに補正し、前記パケットデータの所定の単位ごとの前記被試験対象の遅延量を算出することを特徴とする。
In order to solve the above problems, a signal processing apparatus according to
この構成により、本発明の請求項１に係る信号処理装置は、送受信部における内部遅延量をパケットデータの所定単位ごとに測定することで、一連のパケットデータを対象に一括に測定し算出する場合に比べて、内部遅延量を正確に算出可能となる。さらにはこの内部遅延量を用いて被試験対象と送受信部との間の遅延量を、パケットデータの所定の単位ごとに補正し、パケットデータの所定の単位ごとの被試験対象の遅延量を算出することで、当該遅延量の算出精度も向上させることが可能となる。
With this configuration, the signal processing apparatus according to
また、本発明の請求項１に係る信号処理装置は、送受信部における内部遅延量を容易かつ正確に算出（取得）することができ、被試験対象の遅延量の算出処理も容易に行うことが可能となる。
Further, the signal processing apparatus according to
本発明の請求項２に係る信号処理装置において、前記送受信部は、ＩＰレイヤー、ＰＤＣＰレイヤー、ＲＬＣレイヤー、ＭＡＣレイヤー、ＰＨＹレイヤーの順に前記試験信号を送信し、前記ＰＨＹレイヤー、前記ＭＡＣレイヤー、前記ＲＬＣレイヤー、前記ＰＤＣＰレイヤー、前記ＩＰレイヤーの順で前記試験信号を受信し、前記内部遅延量は、前記送受信部の前記ＰＤＣＰレイヤーから前記送受信部の前記ＰＨＹレイヤーまでの遅延量である構成とすることもできる。
In the signal processing device according to
この構成により、本発明の請求項２に係る信号処理装置は、送受信部におけるユーザプレーンでの内部遅延量を正確に算出することができ、ひいては被測定対象の遅延量も精度よく算出可能となる。
With this configuration, the signal processing apparatus according to
本発明の請求項３に係る信号処理装置において、前記被試験対象と前記送受信部との経路は、前記被試験対象のＰＨＹレイヤーと、前記送受信部の前記ＰＨＹレイヤーとの経路である構成とすることもできる。 In the signal processing apparatus according to claim 3 of the present invention, the path between the device under test and the transmitting/receiving unit is a path between the PHY layer of the device under test and the PHY layer of the transmitting/receiving unit. can also
この構成により、本発明の請求項３に係る信号処理装置は、被試験対象と送受信部との間で試験信号を伝送する、例えば、光ケーブルのケーブル長などの物理量に応じて、被試験対象と送受信部との間の遅延量を正確に補正し、被測定対象の遅延量を精度よく算出することができる。
また、本発明の請求項４に係る信号処理装置は、前記パケットデータに対応するタイムスタンプを生成し、前記タイムスタンプを前記パケットデータに対応する識別情報とともに前記パケットデータに付加し、前記パケットデータを前記送受信部に送り、受信した前記パケットデータの前記識別情報を確認する遅延試験制御部（３３ｂ）をさらに有する構成とすることもできる。この構成により、本発明の請求項４に係る信号処理装置は、パケットデータ送信時のタイムスタンプの値とパケットデータ受信時のタイムスタンプの値とに基づいて遅延測定経路全体の遅延量を容易に算出することが可能となる。
With this configuration, the signal processing apparatus according to claim 3 of the present invention transmits the test signal between the device under test and the transmitting/receiving unit. It is possible to accurately correct the delay amount with respect to the transmitting/receiving unit and accurately calculate the delay amount of the object to be measured.
Further, the signal processing apparatus according to
上記課題を解決するために、本発明の請求項５に係る信号処理方法は、被試験対象（５０）にパケットデータの所定の単位からなる試験信号を送受信する送受信部（１１）と、前記送受信部を制御する制御部（１５）と、前記被試験対象の遅延量を算出する遅延量算出部（３３ｃ）と、外部に接続された信号測定装置（２０）と、前記信号測定装置において、前記試験信号を前記被試験対象に送信する際に送出されるトリガー信号を受信してから、前記試験信号が分離器を介して入力するまでのタイミングに応じて前記送受信部の内部遅延量を検出する内部遅延量検出部（１５ａ）と、を有し、前記遅延量算出部は、前記試験信号の前記送受信部における内部遅延量と、前記被試験対象と前記送受信部と間の遅延量と、を前記パケットデータの所定の単位ごとに算出し、前記内部遅延量検出部が検出した前記内部遅延量を取得し、前記被試験対象と前記送受信部との間の遅延量を、取得した前記内部遅延量と、前記被試験対象と前記送受信部との経路に応じた物理量によって決まる遅延量と、により前記パケットデータの所定の単位ごとに補正し、前記パケットデータの所定の単位ごとの前記被試験対象の遅延量を算出する信号処理装置を用い、前記試験信号の前記送受信部における内部遅延量と、前記被試験対象と前記送受信部と間の遅延量と、に基づいて前記被試験対象の遅延量を算出する信号処理方法であって、前記被試験対象にパケットデータの所定の単位からなる前記試験信号を送受信する送受信ステップ（Ｓ２、Ｓ３）と、前記試験信号の前記送受信部における内部遅延量と、前記被試験対象と前記送受信部と間の遅延量と、を前記パケットデータの所定の単位ごとに算出するステップ（Ｓ５、Ｓ６）と、前記内部遅延量検出部が検出した前記内部遅延量を取得するステップ（Ｓ７）と、前記被試験対象と前記送受信部との間の遅延量を、前記取得するステップで取得した前記内部遅延量と、前記被試験対象と前記送受信部との経路に応じた物理量によって決まる遅延量と、により前記パケットデータの所定の単位ごとに補正し、前記パケットデータの所定の単位ごとの前記被試験対象の遅延量を算出する遅延量算出ステップ（Ｓ８、Ｓ９）と、を含むことを特徴とする。
In order to solve the above-mentioned problems, a signal processing method according to
この構成により、本発明の請求項５に係る信号処理方法は、信号処理装置の送受信部における内部遅延量をパケットデータの所定単位ごとに測定することで、一連のパケットデータを対象に一括に測定し算出する場合に比べて、内部遅延量を正確に算出可能となる。さらにはこの内部遅延量を用いて被試験対象と送受信部との間の遅延量を、パケットデータの所定の単位ごとに補正し、パケットデータの所定の単位ごとの被試験対象の遅延量を算出することで、当該遅延量の算出精度も向上させることが可能となる。また、本発明の請求項５に係る信号処理方法は、送受信部における内部遅延量を容易かつ正確に算出（取得）することができ、被試験対象の遅延量の算出処理も容易に行うことが可能となる。
With this configuration, in the signal processing method according to
本発明は、送受信部の内部遅延量を正確に算出し、被試験対象の遅延量の高精度の算出を可能にする信号処理装置、及び信号処理方法を提供することができる。 INDUSTRIAL APPLICABILITY The present invention can provide a signal processing apparatus and a signal processing method that can accurately calculate the internal delay amount of a transmitting/receiving section and enable highly accurate calculation of the delay amount of a device under test.
以下、本発明に係る信号処理装置、及び信号処理方法の実施形態について図面を用いて説明する。 Embodiments of a signal processing apparatus and a signal processing method according to the present invention will be described below with reference to the drawings.
本発明の一実施形態について、測定装置、ＳＡ（スペクトラムアナライザ）、及び制御装置を備え、５Ｇ端末をＤＵＴとしてその遅延量を測定する信号処理装置を例に挙げて説明する。まず、本実施形態に係る信号処理装置の構成及び遅延量測定試験の概要について図１～図６を参照して説明する。 An embodiment of the present invention will be described by taking as an example a signal processing device that includes a measurement device, an SA (spectrum analyzer), and a control device and measures the amount of delay using a 5G terminal as a DUT. First, the configuration of the signal processing apparatus according to the present embodiment and the outline of the delay amount measurement test will be described with reference to FIGS. 1 to 6. FIG.
本実施形態に係る信号処理装置１は、例えば、図１に示すように、測定装置１０、ＳＡ２０、制御装置３０を有して構成される。測定装置１０、ＳＡ２０、制御装置３０間は、例えば、イーサネット（登録商標）によって相互に通信可能に接続されている。
A
この信号処理装置１は、制御装置３０の制御下で測定装置１０及びＳＡ２０が駆動制御される。信号処理装置１では、ＤＵＴ５０の遅延量を測定する遅延量測定試験において、制御装置３０から送信した試験信号（所定単位のパケットデータ）が測定装置１０、ＤＵＴ５０を経由して制御装置３０まで順繰りに送信される。制御装置３０から送信された試験信号が制御装置３０まで戻る試験信号の伝送経路を、以下、遅延測定経路という。
In this
制御装置３０では、ＤＵＴ５０から送られてくる試験信号を受信すると、該試験信号を送った時間とその後に当該試験信号を受信した時間とに基づいて試験信号の遅延測定経路全体での遅延量を測定するとともに、その間、測定装置１０とＳＡ２０が協働して測定装置１０の送受信部１１における内部遅延量を測定し、該測定装置１０の送受信部１１における内部遅延量を加味してＤＵＴ５０の内部遅延量を算出するようになっている。ＤＵＴ５０は、所定の通信規格、例えば５Ｇ ＮＲと呼ばれる通信規格に対応して無線周波数信号を送受信する携帯電話やモバイル端末等の端末（５Ｇ端末）である。ＳＡ２０は、本発明の信号測定装置を構成する。
When the
信号処理装置１において、測定装置１０は、送受信部１１、信号処理部１３、外部インタフェース（Ｉ／Ｆ）部１４、制御部１５、記憶部１６を備えて構成されている。この測定装置１０は、図示しないＣＰＵ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、各種インタフェースが接続される入出力回路等を備えたマイクロコンピュータを含む。すなわち、測定装置１０は、ＲＯＭに予め格納された制御プログラムを実行させることにより、マイクロコンピュータをＤＵＴ５０の遅延量を測定する遅延量測定試験を実施させる構成を有している。
In the
送受信部１１は、送信部１１ａと受信部１１ｂとによって構成され、ＲＦ（Radio Frequency）信号を介してＤＵＴ５０と通信するようになっている。
The transmitting/receiving
送信部１１ａは、測定装置１０がＤＵＴ５０に対して信号（例えば、試験信号）を送信するダウンリンク（Downlink：ＤＬ）経路に対応して設けられ、該信号（ダウンリンクデータ）である無線周波数信号（ＲＦ信号）を送信する機能部である。
The
受信部１１ｂは、ＤＵＴ５０が測定装置１０に対して信号を送信するアップリンク（Uplink：ＵＬ）経路に対応して設けられ、該信号（アップリンクデータ）であるＲＦ信号を受信する機能部である。
The receiving
信号処理部１３は、制御装置３０から送られてくるＩ／Ｑデータを、送信部１１ａからＤＵＴ５０に対してダウンリンクデータとして送信可能な信号に変換するＤＬ用信号処理と、受信部１１ｂで受信したＤＵＴ５０からのアップリンクデータが含まれるＲＦ信号をアナログ信号からデジタル信号に変換し、さらには復号化処理を行ってＩＱデータを算出するＵＬ用信号処理を行うための演算処理機能部である。
The
外部インタフェース（Ｉ／Ｆ）部１４は、制御装置３０との間でＨＵＢ４０を介して信号を送受信するためのインタフェース手段である。
An external interface (I/F)
制御部１５は、例えば、ＣＰＵ（中央制御装置）で構成され、送受信部１１を含む測定装置１０全体の制御を行う機能部である。制御部１５は、制御機能の一つとして、制御装置３０の制御下で実施される遅延量測定試験に際し、ＳＡ２０を制御して当該測定装置１０の送受信部１１の内部遅延量を検出する内部遅延量検出部１５ａを有している。
The
記憶部１６は、ＣＰＵが内部遅延量検出部１５ａを実現するためのプログラム等、種々の情報を記憶する機能部である。
The
ＳＡ２０は、測定装置１０からＤＵＴ５０に試験信号を送信する際に、分離されて自装置にも入力される当該試験信号の信号処理を行う信号処理部２１と、信号処理後の試験信号等、各種情報の表示を行う表示部２２を有して構成されている。なお、ＳＡ２０に付随して、それぞれの個所で試験信号の分離を行うスプリッタ１２ａ、及び１２ｂが設けられている。
When the test signal is transmitted from the measuring
制御装置３０は、例えば、パーソナル・コンピュータ（ＰＣ）等のコンピュータ装置により構成され、ＤＵＴ５０の遅延量測定試験のための測定装置１０及びＳＡ２０の各種制御動作を統括的に制御する制御ＰＣとして機能する。図１に示すように、制御装置３０は、外部Ｉ／Ｆ部３１、信号処理部３２、制御部３３、記憶部３４、操作部３５、表示部３６を有している。
The
外部Ｉ／Ｆ部３１は、測定装置１０との間でＨＵＢ４０を介して信号を送受信するためのインタフェース手段である。
The external I/
信号処理部３２は、ＤＵＴ５０へ送出するためのダウンリンクデータ（ＲＦ信号）を符号化した後にデジタル信号に変換してＩ／Ｑデータを生成し、該Ｉ／Ｑデータを測定装置１０に送出するＤＬ用信号処理と、ＤＵＴ５０からのアップリンクデータ（Ｉ／Ｑデータ）の復号化処理後のデータを測定装置１０から入力し、ＲＦ信号に復元するＵＬ用信号処理と、を実施する機能部である。
The
制御部３３は、制御装置３０全体、測定装置１０及びＳＡ２０を統括的に制御する機能部であり、擬似基地局制御部３３ａ、遅延試験制御部３３ｂ、遅延量算出部３３ｃ、解析制御部３３ｄ、表示制御部３３ｅを有している。
The
擬似基地局制御部３３ａは、複数の擬似基地局を管理し、予め設定した試験シナリオに従ってＤＵＴ５０の遅延量測定試験のための各擬似基地局の動作制御を行うものである。
The pseudo base
遅延試験制御部３３ｂは、ＤＵＴ５０の遅延量を測定する遅延測定試験を実施する機能部であり、パケットデータからなる試験信号をＲＦ信号に変換してＤＵＴ５０に送信するとともに、該試験信号を受信したＤＵＴ５０が制御装置３０に対して送り出す当該試験信号を入力し、制御部３３へと引き渡すための制御を行う。
The delay
遅延量算出部３３ｃは、ＤＵＴ５０の遅延測定試験において、試験信号を送信してから該試験信号を受信するまでの時間に応じて当該試験信号が一巡する遅延測定経路全体の遅延量を算出するとともに、測定装置１０の内部遅延量検出部１５ａで検出された送受信部１１の内部遅延量を加味してＤＵＴ５０の遅延量を算出する機能部である。
In the delay measurement test of the
解析制御部３３ｄは、信号処理部３２で処理された信号（ＤＵＴ５０から送られてくる試験信号を含む）の解析を行う処理機能部である。
The
操作部３５は、キーボード、ダイヤル又はマウスのような入力デバイスで構成され、遅延測定試験や解析処理等に係る各設定や、各種の指示等に係る入力操作を実行する部分である。
The
表示部３６は、遅延試験制御部３３ｂによって実施される遅延測定試験に係る設定画面や遅延試験結果画面、あるいは解析制御部３３ｄによる信号解析結果画面等、種々の情報を表示する部分である。
The
上述した構成を有する信号処理装置１では、例えば、図２に示すように、測定装置１０の送受信部１１にはレイヤー処理部１１ｃが設けられるとともに、ＤＵＴ５０の送受信部に相当する部分にはレイヤー処理部１１ｃに対向するレイヤー処理部５１が設けられている。図２においては特に、レイヤー処理部１１ｃ及びレイヤー処理部５１におけるＤＬに係るレイヤー処理機能部に限定した構成を開示している。
In the
レイヤー処理部１１ｃは、信号処理部１２で生成される信号データの各レイヤーの信号の送信部１１ａでの送信に係る信号処理を行う部分と、ＤＵＴから送られてくる信号データの各レイヤーの信号の受信部１１ｂでの受信に係る信号処理を行う部分と、を有している。
The
レイヤー処理部５１は、測定装置１０のレイヤー処理部１１ｃから送られてくる信号データの各レイヤーの信号のＤＵＴ５０での受信処理を行う部分と、測定装置１０のレイヤー処理部１１ｃへと送る信号データの各レイヤーの信号の受信処理を行う部分と、を有している。
The
レイヤー処理部１１ｃは、下位から順番に、例えば、ＰＨＹ層（Physical Layer、物理層）、ＭＡＣ層（Medium Access Control Layer、媒体アクセス制御層）、ＲＬＣ層（Radio Link Control Layer、無線リンク制御層）、ＳＤＡＰ層（Service Data Adaptation Protocol）、ＰＤＣＰ層（Packet Data Convergence Protocol Layer、パケットデータ収束層）、ＩＰ層（Internet Protocol）の処理を実行可能な構成を有している。同様に、レイヤー処理部５１も、下位から順番に、例えば、ＰＨＹ層、ＭＡＣ層、ＲＬＣ層、ＳＤＡＰ層、ＰＤＣＰ層、ＩＰ層の処理を実行可能な構成を有している。
以下の説明において、測定装置１０の送受信部１１の内部遅延量は、レイヤー処理部１１ｃのＰＤＣＰレイヤーからＰＨＹレイヤーまでの遅延量に相当するものである。
In the following description, the internal delay amount of the transmitting/receiving
次に、本実施形態に係る信号処理装置１における遅延測定試験の概要について、図３及び図４を参照して説明する。
Next, an overview of the delay measurement test in the
本実施形態に係る信号処理装置１の遅延測定試験においては、例えば、図３に示すように、パケットデータの所定の単位からなる試験信号を、タイミングＴ１に、制御装置３０から測定装置１０に対して送信し、該試験信号を受信した測定装置１０では該試験信号をＤＵＴ５０の送信し、さらにＤＵＴ５０は測定装置１０から受信した試験信号を制御装置３０へと送信する。
In the delay measurement test of the
制御装置３０では、ＤＵＴ５０から送出された試験信号をタイミングＴ２で受信し、試験信号を送信したタイミングＴ１から、遅延測定経路を一巡した当該試験信号を受信したタイミングＴ２間の時間Ｔ０（＝Ｔ２－Ｔ１）を遅延測定経路全体の遅延量Ｌｔ０として算出する。
In the
ここで制御装置３０から測定装置１０までのパケットデータの伝送時間をｔａ、測定装置１０からＤＵＴ５０までの間の試験信号の伝送時間（遅延量）をＬｔ１、ＤＵＴ５０から制御装置３０までのパケットデータの伝送時間をｔｂとする。この場合、伝送時間ｔａ、ｔｂ、遅延量Ｌｔ１は、試験信号を構成するパケットデータの構造と伝送路（例えば、光ケーブル）の長さ等の物理量によって予め既知であるため、ＤＵＴ５０の遅延量Ｌｄｔは、Ｌｄｔ＝Ｌｔ０－（ｔａ＋Ｌｔ１＋ｔｂ）として求めることが可能である。
Here, the packet data transmission time from the
また、上述した測定装置１０からＤＵＴ５０までの間（図２におけるポイントＰ１からポイントＰ２の区間）の試験信号の遅延量Ｌｔ１は、測定装置１０の送受信部１１の内部遅延量Ｌｔ２と、測定装置１０からＤＵＴ５０までの間の経路に応じた物理量によって決まる遅延量Ｌｔ３と、を含んでいる。
Further, the delay amount Lt1 of the test signal between the measuring
このため、上述した遅延測定試験において、ＤＵＴ５０の遅延量Ｌｔｄをより正確に算出するためには、測定装置１０からＤＵＴ５０までの間の試験信号の遅延量Ｌｔ１を、測定装置１０の送受信部１１の内部遅延量Ｌｔ２と、測定装置１０からＤＵＴ５０までの間の経路に応じた物理量によって決まる遅延量Ｌｔ３を考慮に入れた遅延量Ｌｔ１´に補正したうえで、下式（２）を用いて算出することが有効となる。
Ｌｄｔ＝Ｌｔ０－（ｔａ＋Ｌｔ１´＋ｔｂ） ・・・ （１）
Therefore, in order to more accurately calculate the delay amount Ltd of the
Ldt=Lt0-(ta+Lt1'+tb) (1)
本実施形態に係る信号処理装置１では、上述した遅延測定試験における測定装置１０の送受信部１１の内部遅延量Ｌｔ２は、例えば、測定装置１０とＳＡ２０とが協働して算出するようになっている。具体的には、遅延測定試験中、ＳＡ２０は、試験信号をＤＵＴ５０に送信する際に測定装置１０から送出されるトリガー信号を受信してから、上記試験信号がスプリッタ１２ｂを経由して自装置に入力するまでのタイミングを計測する。測定装置１０は、ＳＡ２０において、トリガー信号が入力されてから試験信号がスプリッタ１２ｂを経由して自装置に入力するまでのタイミングに基づき、送受信部１１の内部遅延量Ｌｔ２を検出する内部遅延量検出部１５ａを有している。スプリッタ１２ｂは、本発明の分離器を構成する。
In the
内部遅延量Ｌｔ２の算出処理については図５を参照して後で詳しく説明するものとし、ここではまず、遅延測定経路全体の遅延量Ｌｔ０の算出処理について図４を参照して説明する。図４においては、信号処理装置１における一方向（ＤＬ）の遅延量算出手順を示している。
Calculation processing of the internal delay amount Lt2 will be described later in detail with reference to FIG. 5. First, calculation processing of the delay amount Lt0 of the entire delay measurement path will be described with reference to FIG. FIG. 4 shows a one-way (DL) delay amount calculation procedure in the
図４に示すように、信号処理装置１での遅延量測定試験が開始されると、制御装置３０では、遅延試験制御部３３ｂが信号処理部３２により試験信号であるパケットデータを生成させるように制御する（ステップＳ１００）。ここで遅延試験制御部３３ｂは、生成するパケットデータに対応するタイムスタンプ（例えば、ＴＳ１）を生成し、該タイムスタンプＴＳ１を該パケットデータの識別情報（Identifier）とともに当該パケットデータに付加する処理を行う。
As shown in FIG. 4, when the delay amount measurement test in the
次いで、遅延試験制御部３３ｂは、生成したパケットデータを測定装置１０に送信する制御を行う（ステップＳ１０１）。この制御により、タイムスタンプＴＳ１が付加された上記パケットデータがイーサネットによりＨＵＢ４０を介して測定装置１０に入力され、その後、制御部１５の制御下で、送信部１１ａからＲＦ信号としてＤＵＴ５０へと送信される（ステップＳ２００）。ここで送信部１１ａは、当該パケットデータを、ＩＰレイヤー、ＰＤＣＰレイヤー、ＲＬＣレイヤー、ＭＡＣレイヤー、ＰＨＹレイヤーの順にＤＵＴ５０へ送信するようになっている。
Next, the delay
ＤＵＴ５０では、測定装置１０からＤＬにより送られてくるパケットデータを図示しない送受信部のうちの受信部により受信する（ステップＳ２０１）。ここでＤＵＴ５０の受信部は、当該パケットデータを、ＰＨＹレイヤー、ＭＡＣレイヤー、ＲＬＣレイヤー、ＰＤＣＰレイヤー、ＩＰレイヤーの順で受信するようになっている。
In the
次いでＤＵＴ５０は、ステップＳ２０１で受信した上記パケットデータを上記送受信部のうちの送信部によりイーサネットを介して（測定装置１０を経由せずに直接）制御装置３０に送信するように制御する（ステップＳ３０１）。ここでＤＵＴ５０の送信部は、当該パケットデータを、ＩＰレイヤー、ＰＤＣＰレイヤー、ＲＬＣレイヤー、ＭＡＣレイヤー、ＰＨＹレイヤーの順にＤＵＴ５０へ送信する。
Next, the
一方、制御装置３０では、上記ステップＳ１０１で上記パケットデータを送信した後、ＤＵＴ５０から送られてくるパケットデータを外部Ｉ／Ｆ部３１により受信すると、遅延試験制御部３３ｂが、該受信したタイミングに対応するタイムスタンプ例えばＴＳ２を生成する（ステップＳ１１０）。
On the other hand, in the
次いで、遅延試験制御部３３ｂは、該受信したパケットデータの識別情報をチェックする（ステップＳ１１１）。
Next, the delay
ここで遅延試験制御部３３ｂは、パケットデータの識別情報としてタイムスタンプＴＳ１が付加されていることを確認すると、当該ＴＭ１と、ステップＳ１１０で生成したパケットデータに付加したＴＳ２とをそれぞれ上述したＴ１、Ｔ２として用い、上記（１）式により遅延測定経路全体の遅延量Ｌｔ０（＝ＴＳ２－ＴＳ１）を算出する（ステップＳ１１２）。
Here, when the delay
このように、本実施形態に係る信号処理装置１では、制御装置３０からタイムスタンプ付きの試験信号（パケットデータ）を測定装置１０経由でＤＵＴ５０に送信するとともに、該ＤＵＴ５０がその受信した試験信号を制御装置３０に向けて送信するのを受けた制御装置３０において、パケットデータ送信時のタイムスタンプの値とパケットデータ受信時のタイムスタンプの値とに基づいて遅延測定経路全体の遅延量Ｌｔ０を算出するようになっている。
As described above, in the
次に、遅延測定経路全体の遅延量Ｌｔ０の算出手順（図４参照）に合わせて実施される、測定装置１０及びＳＡ２０による測定装置１０の送受信部１１の内部遅延量Ｌｔ２の算出手順について図５を参照して説明する。
Next, FIG. 5 shows the procedure for calculating the internal delay amount Lt2 of the transmitting/receiving
図５において、Ｓ１０１、Ｓ２００、Ｓ３０１の各ステップ符号は、図４に示す同様のステップ符号と同一のものである。 In FIG. 5, each step code of S101, S200, and S301 is the same as the similar step code shown in FIG.
図５に示すように、信号処理装置１は、タイムスタンプ付きの試験信号をステップＳ１０１、Ｓ２００、Ｓ３０１を経て、制御装置３０、測定装置１０、ＤＵＴ５０、制御装置３０間で順繰りに伝送し、上述した遅延測定経路全体の遅延量Ｌｔ０を算出する処理を実施している。
As shown in FIG. 5, the
上述した試験信号の順繰り伝送において、制御装置３０は光モジュール（ＳＦＰモジュール）から試験信号を送出する。測定装置１０はその試験信号を光モジュール（ＳＦＰ＋モジュール）で受信すると、該試験信号を送信部１１ａからＲＦ信号としてＤＵＴ５０に送信し、さらにＤＵＴ５０はその受信した試験信号を制御装置３０へと送信する。
In the forward transmission of the test signal described above, the
試験信号の順繰り伝送に合わせて、測定装置１０及びＳＡ２０では、測定装置１０の送受信部１１の内部遅延量Ｌｔ２を以下の手順により算出する。
Along with forward transmission of the test signal, the measuring
測定装置１０は、上述した試験信号の順繰り伝送時、図５に示すように、制御装置３０から試験信号を受信（ステップＳ１０１参照）したタイミングで、DTM Debug PinよりＳＡ２０に対し、測定装置１０の送受信部１１の内部遅延量Ｌｔ２をカウント開始するためのトリガー信号を送出する（ステップＳ４００）。
During the forward transmission of the test signal described above, as shown in FIG. A trigger signal for starting to count the internal delay amount Lt2 of the transmission/
一方で測定装置１０は、制御装置３０から受信した試験信号を、ＲＦ信号のMainとAuxを切り替える機能部１２ａを介してＤＵＴ５０に対して送信する（ステップＳ２００参照）のに合わせて、スプリッタ１２ｂを介して当該試験信号をＳＡ２０に対しても送信する（ステップＳ４０１）。ここで試験信号をＳＡ２０に送信するタイミングは、上記トリガー信号をＳＡ２０に送信するタイミングと同じである。
On the other hand, the
ＳＡ２０では、上記ステップＳ４００で測定装置１からトリガー信号を受信すると、そのタイミングからRF Input端子に対する入力信号を信号処理部２１によって信号処理し、該処理後の入力信号の波形を表示部２２に表示する動作を実行する。この表示動作においては、トリガー信号が入力されてからRF Input端子に対する入力信号として試験信号が入力されるまでの期間が入力波形でない状態の波形表示が行われる。
In SA20, when the trigger signal is received from the measuring
表示部２２における試験信号未入力状態を含む入力信号の波形表示形態について図６を参照して説明する。図６は、ＳＡ２０の表示部２２における試験信号の測定波形表示画面２２ａの表示例を示している。測定波形表示画面２２ａにおいて、時間軸である横軸上の時間ｔ０が上記トリガー信号の入力したタイミングである。測定波形表示画面２２ａでは、時間ｔ０から時間ｔ１までの期間、試験信号が入力されない状態として表示されている。その後、時間ｔ１に達して測定装置１０からスプリッタ１２ｂを経由して試験信号が入力されると、このタイミング（「ＲＦ立ち上がり」タイミング）から当該入力信号である試験信号の波形が連続的に表示されるようになる。
The waveform display form of the input signal including the test signal non-input state on the
上述したＳＡ２０の処理動作において、測定装置１０からのトリガー信号が入力（図５のステップＳ４００参照）してからスプリッタ１２ｂより試験信号が入力する（図５のステップＳ４０１参照）までの期間が、測定装置１０の送受信部１１の内部遅延量Ｌｔ２として捕らえて差し支えないものである。
In the processing operation of SA20 described above, the period from when the trigger signal is input from the measuring device 10 (see step S400 in FIG. 5) to when the test signal is input from the
測定装置１０において、内部遅延量検出部１５ａは、ＳＡ２０において、測定装置１０からのトリガー信号が入力してからスプリッタ１２ｂより試験信号が入力するまでの期間を示す情報を測定装置１０の送受信部１１の内部遅延量Ｌｔ２として取得し、該取得した内部遅延量Ｌｔ２を制御装置３０に対して通知する制御機能を有している。内部遅延量検出部１５ａが上記内部遅延量Ｌｔ２をＳＡ２０から取得する機能は、例えば、トリガー信号が入力してから試験信号が入力するまでの期間を補正量として計測し、該計測した補正量をＳＡ２０から測定装置１０に対して通知する（図５のステップＳ４０２参照）機能を備える構成により実現することができる。
In the
また、本実施形態では、測定装置１０の外部にＳＡ２０を配置し、両者が協働して測定装置１０の送受信部１１の内部遅延量Ｌｔ２を測定する構成を挙げているが、測定装置１０の内部に送受信部１１の内部遅延量Ｌｔ２を検出する検出機能を設け、測定装置１０が単独で送受信部１１の内部遅延量Ｌｔ２を検出する構成としてもよい。
Further, in the present embodiment, the
制御装置３０において、遅延量算出部３３ｃは、測定装置１０から通知を受けた（取得した）送受信部１１の内部遅延量Ｌｔ２を加味してＤＵＴ５０の遅延量Ｌｄｔを算出するようになっている。
In the
以上を踏まえ、本実施形態に係る信号処理装置１における遅延量測定試験の制御動作について図７に示すフローチャートを参照して説明する。
Based on the above, the control operation of the delay amount measurement test in the
信号処理装置１を用いたＤＵＴ５０の遅延量測定試験は、操作部３５での所定の試験開始操作を受け付けることにより開始される。遅延量測定試験が開始されると、遅延試験制御部３３ｂは、試験信号としてのパケットデータを生成し（ステップＳ１）、該パケットデータを遅延測定経路へ送信する（ステップＳ２）。ステップＳ１で生成されるパケットデータは当該パケットデータに対応するタイムスタンプを有するものであり、ステップＳ２において上記遅延測定経路中の測定装置１０、ＤＵＴ５０、制御装置３０を経由して順繰りに送信される。
A delay amount measurement test of the
ステップＳ２でパケットデータを送信した後、遅延試験制御部３３ｂは、当該パケットデータが上記遅延測定経路を一巡してＤＵＴ５０から受信されたか否かをチェックする（ステップＳ３）。ここで当該パケットデータが受信されていない場合（ステップＳ３でＮＯ）、遅延試験制御部３３ｂはステップＳ３の処理を続行する。
After transmitting the packet data in step S2, the delay
これに対し、当該パケットデータが受信された場合（ステップＳ３でＹＥＳ）、遅延試験制御部３３ｂは、次のパケットデータを生成する（ステップＳ４）。ここで生成されるパケットデータは、当該パケットデータとして受信されたパケットデータのタイムスタンプの値に続くタイムスタンプの値を有するものである。
On the other hand, if the packet data has been received (YES in step S3), the delay
次いで、遅延量算出部３３ｃは、ステップＳ３で受信された当該パケットデータのタイムスタンプの値（例えば、ＴＳ１）と、ステップＳ４で新たに生成した次のパケットデータのタイムスタンプの値（例えば、ＴＳ２）に基づいて遅延測定経路全体の遅延量Ｌｔ０を算出する（ステップＳ５）。
Next, the
引き続き、遅延量算出部３３ｃは、算出された遅延測定経路全体の遅延量Ｌｔ０から測定装置１０の送受信部１１とＤＵＴ５０との間の遅延量Ｌｔ１を算出する（ステップＳ６）。測定装置１０の送受信部１１とＤＵＴ５０との間の遅延量Ｌｔ１は、例えば、図３に示すように、ポイントＰ１とポイントＰ２との間の遅延量であり、遅延測定経路全体の遅延量Ｌｔ０からそれぞれ既知の伝送時間ｔａと伝送時間ｔｂを減算することによって算出することができる。
Subsequently, the
さらに遅延量算出部３３ｃは、上記パケットデータが一巡する間（ステップＳ２～Ｓ４の処理区間）に測定装置１０の内部遅延量検出部１５ａによって算出された当該測定装置１０の送受信部１１の内部遅延量Ｌｔ２を内部遅延量検出部１５ａから取得する（ステップＳ７）。
Furthermore, the delay
上記ステップＳ６とステップＳ７の各処理は順番が問われず、例えば、測定装置１０の送受信部１１の内部遅延量Ｌｔ２を取得する処理が、測定装置１０の送受信部１１とＤＵＴ５０との間の遅延量Ｌｔ１を算出する処理の前に実施されるようにしてもよい。 The order of the processing in steps S6 and S7 does not matter. It may be performed before the process of calculating Lt1.
次いで、遅延量算出部３３ｃは、上記ステップＳ６で算出した、測定装置１０の送受信部１１とＤＵＴ５０との間の遅延量Ｌｔ１を、上記ステップＳ７で取得した測定装置１０の送受信部１１の内部遅延量Ｌｔ２と、ＤＵＴ５０と測定装置１０の送受信部１１との間の経路に応じた物理量（例えば、ケーブル種別、ケーブル長など）で決まる既知の遅延量Ｌｔ３と、により遅延量Ｌｔ１´として補正する処理を実施する（ステップＳ８）。ここでＤＵＴ５０と測定装置１０の送受信部１１との間の経路とは、例えば、図２において、ＤＵＴ５０のＰＨＹレイヤーと、測定装置１０の送受信部１１のＰＨＹレイヤーとの経路に相当する。
Next, the delay
さらに遅延量算出部３３ｃは、この補正された測定装置１０の送受信部１１とＤＵＴ５０との間の遅延量Ｌｔ１´を用いてＤＵＴ５０の遅延量Ｌｄｔを算出する（ステップＳ９）。ここでＤＵＴ５０の遅延量Ｌｄｔは、例えば、図３に示すように、ステップＳ６で算出した測定装置１０の送受信部１１とＤＵＴ５０との間の遅延量Ｌｔ１からステップＳ７で補正した遅延量Ｌｔ１´を減算することで算出することができる。
Furthermore, the
次いで、遅延試験制御部３３ｂは、遅延量測定試験の終了が指示されたか否かをチェックする（ステップＳ１０）。ここで遅延量測定試験の終了が指示されていない場合（ステップＳ１０でＮＯ）、遅延試験制御部３３ｂは、ステップＳ２以降の処理を継続的に実施する。
Next, the delay
これに対し、遅延量測定試験の終了が指示されている場合（ステップＳ１０でＹＥＳ）、遅延試験制御部３３ｂは、上記一連の遅延量測定試験動作を終了させる。
On the other hand, if the end of the delay amount measurement test is instructed (YES in step S10), the delay
図７においては、ステップＳ５～Ｓ９の処理をパケットデータ単位に実施する例を挙げているが、本発明はこれに限られるものではない。すなわち、本実施形態においては、測定装置１０の送受信部１１とＤＵＴ５０との間の遅延量Ｌｔ１と、測定装置１０の送受信部１１の内部遅延量Ｌｔ２と、をパケットデータの所定の単位ごとに算出し、ＤＵＴ５０と測定装置１０の送受信部１１との間の遅延量Ｌｔ２を、測定装置１０の送受信部１１の内部遅延量Ｌｔ２と、ＤＵＴ５０と測定装置１０の送受信部１１との経路に応じた物理量と、によりパケットデータの所定の単位ごとに補正し、パケットデータの所定の単位ごとのＤＵＴ５０の遅延量Ｌｄｔを算出する構成としてもよい。
Although FIG. 7 shows an example in which steps S5 to S9 are performed in units of packet data, the present invention is not limited to this. That is, in the present embodiment, the delay amount Lt1 between the transmitting/receiving
図８は、図７に示すフローチャートに沿った遅延量測定試験の試験結果（遅延量測定結果）を示す表図である。この表図は、横方向に並ぶ複数の項目ごとに、当該各項目の測定値が、遅延量測定試験の進行を現す縦方向に沿って並べられた構成を有している。複数の項目としては、左側から順に、試験回数、本実施形態に係る信号処理方法によるＤＵＴ５０の遅延量の測定結果（発明適用）、従来の信号処理方法によるＤＵＴ５０の遅延量の測定結果（従来）、ＤＵＴ５０の遅延量と測定装置１０の遅延量の合計値、測定装置１０のＤＬでの内部遅延量（Internal Delay）、ＵＬでの遅延量の各項目が示されている。
FIG. 8 is a table showing test results (delay amount measurement results) of the delay amount measurement test along the flowchart shown in FIG. This chart has a configuration in which the measured values of each item are arranged in the vertical direction, representing the progress of the delay amount measurement test, for each of a plurality of items arranged in the horizontal direction. The plurality of items are, from the left, the number of tests, the measurement result of the delay amount of the
図８に示すように、従来は、測定装置１０のＤＬでの内部遅延量を一連のパケットデータからなる試験信号を、トリガー信号を使わず、一括測定にて算出していたため、測定結果のばらつきが多かった。
As shown in FIG. 8, conventionally, the internal delay amount in the DL of the measuring
これに対し、本実施形態では、測定装置１０に試験信号が入力するごとにトリガー信号を発出し、ＳＡ２０にて、該トリガー信号を用いて、その都度、パケットデータの所定の単位ごとに測定装置１０のＤＬでの内部遅延量を算出するようにしたため、ばらつきを小さく抑えることができる。その結果、算出された測定装置１０のＤＬでの内部遅延量を加味してＤＵＴ５０での遅延量Ｌｄｔを正確に求めることができ、ＤＵＴ５０の正当な評価を実現することできる。
On the other hand, in the present embodiment, a trigger signal is issued each time a test signal is input to the measuring
以上説明したように、本実施形態に係る信号処理装置１は、ＤＵＴ５０にパケットデータの所定の単位からなる試験信号を送受信する送受信部１１と、送受信部１１を制御する制御部１５と、ＤＵＴ５０の遅延量Ｌｄｔを算出する遅延量算出部３３ｃと、を備え、遅延量算出部３３ｃは、試験信号の送受信部１１における内部遅延量Ｌｔ２と、ＤＵＴ５０と送受信部１１と間の遅延量Ｌｔ１と、をパケットデータの所定の単位ごとに算出し、ＤＵＴ５０と送受信部１１との間の遅延量Ｌｔ１を、内部遅延量Ｌｔ２と、ＤＵＴ５０と送受信部１１との経路に応じた物理量と、によりパケットデータの所定の単位ごとに補正し、パケットデータの所定の単位ごとのＤＵＴ５０の遅延量Ｌｄｔを算出する構成である。
As described above, the
この構成により、本実施形態に係る信号処理装置１は、送受信部１１における内部遅延量Ｌｔ２をパケットデータの所定単位ごとに測定することで、一連のパケットデータを対象に一括に測定し算出する場合に比べて、内部遅延量Ｌｔ２を正確に算出可能となる。さらにはこの内部遅延量Ｌｔ２を用いてＤＵＴ５０と送受信部１１との間の遅延量Ｌｔ１を、パケットデータの所定の単位ごとに補正し、パケットデータの所定の単位ごとのＤＵＴ５０の遅延量Ｌｄｔを算出することで、当該遅延量Ｌｔｄの算出精度も向上させることが可能となる。
With this configuration, the
本実施形態に係る信号処理装置１は、外部に接続されたＳＡ２０をさらに有し、ＳＡ２０は、試験信号をＤＵＴ５０に送信する際に送出されるトリガー信号を受信してから、ＤＵＴ５０がスプリッタ１２ｂを介して入力するまでのタイミングに応じて送受信部１１の内部遅延量Ｌｔ２を検出する内部遅延量検出部１５ａを有し、遅延量算出部３３ｃは、内部遅延量検出部１５ａが検出した内部遅延量を取得する構成を有している。
The
この構成により、本実施形態に係る信号処理装置１は、送受信部１１における内部遅延量Ｌｔ２を容易かつ正確に算出（取得）することができ、ＤＵＴ５０の遅延量Ｌｄｔの算出処理も容易に行うことが可能となる。
With this configuration, the
本実施形態に係る信号処理装置１において、送受信部１１は、ＩＰレイヤー、ＰＤＣＰレイヤー、ＲＬＣレイヤー、ＭＡＣレイヤー、ＰＨＹレイヤーの順に試験信号を送信し、ＰＨＹレイヤー、ＭＡＣレイヤー、ＲＬＣレイヤー、ＰＤＣＰレイヤー、ＩＰレイヤーの順で試験信号を受信し、内部遅延量Ｌｔ２は、送受信部１１のＰＤＣＰレイヤーから送受信部１１のＰＨＹレイヤーまでの遅延量である構成を有している。
In the
この構成により、本実施形態に係る信号処理装置１は、送受信部１１におけるユーザプレーンでの内部遅延量Ｌｔ２を正確に算出することができ、ひいてはＤＵＴ５０の遅延量Ｌｄｔも精度よく算出することが可能となる。
With this configuration, the
本実施形態に係る信号処理装置１において、ＤＵＴ５０と送受信部１１との経路は、ＤＵＴ５０のＰＨＹレイヤーと、送受信部１１のＰＨＹレイヤーとの経路である構成を有している。
In the
この構成により、本実施形態に係る信号処理装置１は、ＤＵＴ５０と送受信部１１との間で試験信号を伝送する、例えば、光ケーブルのケーブル長などの物理量に応じて、ＤＵＴ５０と送受信部１１との間の遅延量Ｌｔ１を正確に補正し、ＤＵＴ５０の遅延量Ｌｄｔを精度よく算出することができる。
With this configuration, the
また、本実施形態に係る信号処理方法は、ＤＵＴ５０にパケットデータの所定の単位からなる試験信号を送受信する送受信部１１と、送受信部１１を制御する制御部１５と、ＤＵＴ５０の遅延量Ｌｄｔを算出する遅延量算出部３３ｃと、を備える信号処理装置１を用い、試験信号の送受信部１１における内部遅延量Ｌｔ２と、ＤＵＴ５０と送受信部１１と間の遅延量Ｌｔ１と、に基づいてＤＵＴ５０の遅延量Ｌｄｔを算出する信号処理方法であって、ＤＵＴ５０にパケットデータの所定の単位からなる試験信号を送受信する送受信ステップ（Ｓ２、Ｓ３）と、試験信号の送受信部１１における内部遅延量Ｌｔ２と、ＤＵＴ５０と送受信部と間の遅延量Ｌｔ１と、をパケットデータの所定の単位ごとに算出するステップ（Ｓ６、Ｓ７）と、ＤＵＴ５０と送受信部１１との間の遅延量Ｌｔ１を、内部遅延量Ｌｔ２と、ＤＵＴ５０と送受信部との経路に応じた物理量と、によりパケットデータの所定の単位ごとに補正し、パケットデータの所定の単位ごとのＤＵＴ５０の遅延量を算出する遅延量算出ステップ（Ｓ８、Ｓ９）と、を含む構成を有する。
Further, the signal processing method according to the present embodiment includes the transmitting/receiving
この構成により、本実施形態に係る信号処理方法は、送受信部１１における内部遅延量Ｌｔ２をパケットデータの所定単位ごとに測定することで、一連のパケットデータを対象に一括に測定し算出する場合に比べて、内部遅延量Ｌｔ２を正確に算出可能となる。さらにはこの内部遅延量Ｌｔ２を用いてＤＵＴ５０と送受信部１１との間の遅延量Ｌｔ１を、パケットデータの所定の単位ごとに補正し、パケットデータの所定の単位ごとのＤＵＴ５０の遅延量Ｌｄｔを算出することで、当該遅延量Ｌｔｄの算出精度も向上させることが可能となる。
With this configuration, the signal processing method according to the present embodiment measures the internal delay amount Lt2 in the transmitting/receiving
以上のように、本発明に係る信号処理装置、及び信号処理方法は、送受信部の内部遅延量を正確に算出し、被試験対象の遅延量の高精度の算出を可能にするという効果を奏し、５Ｇ端末等をＤＵＴとして遅延量を測定し、該ＤＵＴの低遅延、高信頼性に関する性能を評価する信号処理装置、及び信号処理方法全般に有用である。 INDUSTRIAL APPLICABILITY As described above, the signal processing apparatus and the signal processing method according to the present invention have the effect of accurately calculating the internal delay amount of the transmitting/receiving section and enabling highly accurate calculation of the delay amount of the test object. , 5G terminal or the like as a DUT, and is useful for signal processing apparatuses and signal processing methods in general that measure the amount of delay and evaluate the low-delay, high-reliability performance of the DUT.
１ 信号処理装置
１０ 測定装置
１１ 送受信部
１５ 制御部
２０ ＳＡ（信号測定装置）
３０ 制御装置
３３ｃ 遅延量算出部
５０ ＤＵＴ（被試験対象）
Ｌｄｔ 遅延量
Ｌｔ１ 遅延量
Ｌｔ２ 内部遅延量
30
Ldt Delay amount Lt1 Delay amount Lt2 Internal delay amount
Claims (5)
前記送受信部を制御する制御部（１５）と、
前記被試験対象の遅延量を算出する遅延量算出部（３３ｃ）と、
外部に接続された信号測定装置（２０）と、
前記信号測定装置において前記試験信号を前記被試験対象に送信する際に送出されるトリガー信号を受信してから、前記試験信号が分離器を介して入力するまでのタイミングに応じて前記送受信部の内部遅延量を検出する内部遅延量検出部（１５ａ）と、
を有し、
前記遅延量算出部は、
前記試験信号の前記送受信部における内部遅延量と、前記被試験対象と前記送受信部と間の遅延量と、を前記パケットデータの所定の単位ごとに算出し、
前記内部遅延量検出部が検出した前記内部遅延量を取得し、
前記被試験対象と前記送受信部との間の遅延量を、取得した前記内部遅延量と、前記被試験対象と前記送受信部との経路に応じた物理量によって決まる遅延量と、により前記パケットデータの所定の単位ごとに補正し、前記パケットデータの所定の単位ごとの前記被試験対象の遅延量を算出することを特徴とする信号処理装置。 a transmitting/receiving section (11) for transmitting/receiving a test signal consisting of a predetermined unit of packet data to/from a device under test (50);
a control unit (15) for controlling the transmitting/receiving unit;
a delay amount calculator (33c) for calculating the delay amount of the test object;
an externally connected signal measuring device (20) ;
In the signal measuring device, the transmission/reception unit is operated according to the timing from when the trigger signal sent when the test signal is transmitted to the device under test is received until the test signal is input via the separator. an internal delay amount detector (15a) for detecting an internal delay amount ;
has
The delay amount calculation unit
calculating an internal delay amount of the test signal in the transmitting/receiving unit and a delay amount between the device under test and the transmitting/receiving unit for each predetermined unit of the packet data;
Acquiring the internal delay amount detected by the internal delay amount detection unit ,
The delay amount between the device under test and the transmitting/receiving unit is determined by the acquired internal delay amount and the delay amount determined by a physical quantity corresponding to the path between the device under test and the transmitting/receiving unit, and the packet data A signal processing apparatus that corrects for each predetermined unit and calculates the delay amount of the device under test for each predetermined unit of the packet data .
前記内部遅延量は、前記送受信部の前記ＰＤＣＰレイヤーから前記送受信部の前記ＰＨＹレイヤーまでの遅延量であることを特徴とする請求項１に記載の信号処理装置。 The transmission/reception unit transmits the test signal in the order of IP layer, PDCP layer, RLC layer, MAC layer, and PHY layer, and the PHY layer, MAC layer, RLC layer, PDCP layer, and IP layer in order. receiving the test signal;
2. The signal processing apparatus according to claim 1 , wherein the internal delay amount is a delay amount from the PDCP layer of the transmission/reception section to the PHY layer of the transmission/reception section.
前記送受信部を制御する制御部（１５）と、
前記被試験対象の遅延量を算出する遅延量算出部（３３ｃ）と、
外部に接続された信号測定装置（２０）と、
前記信号測定装置において、前記試験信号を前記被試験対象に送信する際に送出されるトリガー信号を受信してから、前記試験信号が分離器を介して入力するまでのタイミングに応じて前記送受信部の内部遅延量を検出する内部遅延量検出部（１５ａ）と、
を有し、
前記遅延量算出部は、
前記試験信号の前記送受信部における内部遅延量と、前記被試験対象と前記送受信部と間の遅延量と、を前記パケットデータの所定の単位ごとに算出し、
前記内部遅延量検出部が検出した前記内部遅延量を取得し、
前記被試験対象と前記送受信部との間の遅延量を、取得した前記内部遅延量と、前記被試験対象と前記送受信部との経路に応じた物理量によって決まる遅延量と、により前記パケットデータの所定の単位ごとに補正し、前記パケットデータの所定の単位ごとの前記被試験対象の遅延量を算出する信号処理装置を用い、前記試験信号の前記送受信部における内部遅延量と、前記被試験対象と前記送受信部と間の遅延量と、に基づいて前記被試験対象の遅延量を算出する信号処理方法であって、
前記被試験対象にパケットデータの所定の単位からなる前記試験信号を送受信する送受信ステップ（Ｓ２、Ｓ３）と、
前記試験信号の前記送受信部における内部遅延量と、前記被試験対象と前記送受信部と間の遅延量と、を前記パケットデータの所定の単位ごとに算出するステップ（Ｓ５、Ｓ６）と、
前記内部遅延量検出部が検出した前記内部遅延量を取得するステップ（Ｓ７）と、
前記被試験対象と前記送受信部との間の遅延量を、前記取得するステップで取得した前記内部遅延量と、前記被試験対象と前記送受信部との経路に応じた物理量によって決まる遅延量と、により前記パケットデータの所定の単位ごとに補正し、前記パケットデータの所定の単位ごとの前記被試験対象の遅延量を算出する遅延量算出ステップ（Ｓ８、Ｓ９）と、を含むことを特徴とする信号処理方法。 a transmitting/receiving section (11) for transmitting/receiving a test signal consisting of a predetermined unit of packet data to/from a device under test (50) ;
a control unit (15) for controlling the transmitting/receiving unit;
a delay amount calculator (33c) for calculating the delay amount of the test object;
an externally connected signal measuring device (20);
In the signal measuring apparatus, the transmitting/receiving unit according to timing from receiving a trigger signal sent when transmitting the test signal to the device under test to inputting the test signal via a separator an internal delay amount detection unit (15a) for detecting an internal delay amount of
has
The delay amount calculation unit
calculating an internal delay amount of the test signal in the transmitting/receiving unit and a delay amount between the device under test and the transmitting/receiving unit for each predetermined unit of the packet data;
Acquiring the internal delay amount detected by the internal delay amount detection unit,
The delay amount between the device under test and the transmitting/receiving unit is determined by the acquired internal delay amount and the delay amount determined by a physical quantity corresponding to the path between the device under test and the transmitting/receiving unit, and the packet data Using a signal processing device that corrects for each predetermined unit and calculates the delay amount of the test object for each predetermined unit of the packet data, the internal delay amount of the test signal in the transmitting/receiving unit and the test object A signal processing method for calculating the delay amount of the device under test based on and the delay amount between the transmitting and receiving unit,
transmission/reception steps (S2, S3) for transmitting/receiving the test signal consisting of a predetermined unit of packet data to/from the device under test;
calculating an internal delay amount of the test signal in the transmitting/receiving unit and a delay amount between the device under test and the transmitting/receiving unit for each predetermined unit of the packet data ( S5 , S6 );
a step of acquiring the internal delay amount detected by the internal delay amount detection unit (S7);
The amount of delay between the device under test and the transmitting/receiving unit is determined by the internal delay amount acquired in the acquiring step and the physical quantity corresponding to the path between the device under test and the transmitting/receiving unit; and a delay amount calculating step (S8, S9) for correcting the packet data for each predetermined unit by calculating the delay amount of the device under test for each predetermined unit of the packet data. Signal processing method.
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